KR0141940B1 - 반도체 메모리장치의 비중첩신호 발생회로 - Google Patents

반도체 메모리장치의 비중첩신호 발생회로

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KR0141940B1
KR0141940B1 KR1019940029652A KR19940029652A KR0141940B1 KR 0141940 B1 KR0141940 B1 KR 0141940B1 KR 1019940029652 A KR1019940029652 A KR 1019940029652A KR 19940029652 A KR19940029652 A KR 19940029652A KR 0141940 B1 KR0141940 B1 KR 0141940B1
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    • H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping

Abstract

본 발명은 입력신호를 상보적인 제1 및 제2논리를 갖는 2개의 신호로 출력하는 비중첩신호 발생회로에 관한 것으로서, 입력신호가 제1논리에서 제2논리로 전이됨에 따라 제1출력노드를 병렬연결 상태의 2개의 트랜지스터로 빠르게 방전하고, 입력신호가 제2논리에서 제1논리로 전이됨에 따라 제1출력노드를 직렬연결 상태의 2개의 트랜지스터로 느리게 충전하는 제1테이타 경로와, 입력신호가 제2논리에서 제1논리로 전이됨에 따라 제2출력노드를 병렬연결 상태의 2개의 트랜지스터로 빠르게 방전하고, 입력신호가 제1논리에서 제2논리로 전이됨에 따라 제2출력노드를 직렬연결 상태의 2개의 트랜지스터로 느리게 충전하는 제2데이타 경로를 구비하여 제1,2데이타 경로상에 발생되는 시간차에 의해 비중첩신호가 얻어진다.

Description

반도체 메모리장치의 비중첩신호 발생회로
제1도는 종래기술에 따른 비중첩신호를 발생시키는 회로도.
제2도는 제1도의 상세 회로도.
제3도는 제1도의 동작 타이밍도.
제4도는 본 발명에 따른 비중첩신호 발생회로의 구체 회로도.
제5도는 본 발명의 다른 실시예를 보이는 도면.
제6도는 본 발명의 또 다른 실시예를 보이는 도면.
*도면의 주요부분에 대한 부호의 설명
10 : 비중첩회로 11-13 : 인버터
ND1,ND2 : 낸드게이트 A : 제1출력신호
: 제2출력신호 101∼103 : 피모스 트랜지스터
111∼115 : 엔모스 트랜지스터 30 : 비중첩회로
12,14,16,22 : 인버터 18,24 : 피모스 트랜지스터
20,26 : 엔모스 트랜지스터
본 발명은 반도체 메모리장치에 관한 것으로, 특히 고속메모리소자의 버퍼단에 적합한 비중첩신호를 발생하는 반도체 메모리장치의 비중첩신호 발생회로에 관한 것이다.
일반적인 반도체 메모리 장치에서, 하나의 입력신호에 대하여 상보적인 논리를 갖는 두개의 신호를 출력하는 회로, 예컨대 데이타 입력버퍼 또는 어드레스 입력 버퍼등에서는, 출력신호간의 논리레벨이 서로 상보적이기 때문에, 출력신호간의 논리레벨이 중첩하지 않는 신호로 발생되도록 하는 것이 필요하다. 그러한 목적으로 본 발명이 적용되는 비중첩신호 발생회로가 널리 사용되고 있다.
제1도는 종래기술에 따른 비중첩신호의 발생을 위한 회로도로서, 2개의 인버터(11,12)를 통과한 신호가 비중첩회로(10)를 통과하여 서로 상보적이며 겹침없는 2개의 출력신호(A),()로서 출력된다. 제1도를 살펴보면, 입력신호(INPUT)는 2개의 인버터(I1,I2)를 순차적으로 통과한 다음, 제1경로를 따라 인버터(I3)와 낸드게이트(ND1)를 통하여 제1출력신호(A)로서 출력되고, 아울러 제2경로를 따라 낸드게이트(ND2)를 통하여 제2출력신호()로서 출력된다.
상기 낸드게이트(ND1), (ND2)는 서로의 출력들이 상대방의 또 다른 입력으로 피드백되도록 연결되어 있다.
제2도는 제1도의 상세 회로도이고, 제3도는 제2도의 동작타이밍도이다. 제2도 내지 제3도를 참조하여 종래의 비중첩신호 발생회로의 동작을 상세히 살펴본다.
논리 0에서 논리1로 천이되는 입력신호(INPUT)가 인버터들(I1),(I2)을 순차적으로 거쳐 낮은 문턱전압을 갖는 인버터(I3)에 입력되면, 그 인버터(13)내의 피모스 트랜지스터(101)가 턴오프됨과 아울러 엔모스 트랜지스터(111)가 턴온되어 출력신호가 논리 0으로 천이된다. 그에따라 낸드게이트(ND1)를 구성하는 피모스 트랜지스터(102)가 턴온되고, 엔모스 트랜지스터(112)가 턴오프되어 제1출력신호(A)가 논리 1로 충전된다.
반면에, 낸드게이트(ND2)에서는 논리 1의 입력신호에 의해 피모스 트랜지스터(104)가 턴오프됨과 아울러 엔모스 트랜지스터(114)가 턴온되나, 제1출력신호(A)를 게이트에 입력받는 피모스트랜지스터(105)사 턴오프되고, 엔모스 트랜지스터(115)의 턴온이 늦어지기 때문에, 앤드게이트(ND1)보다 천천히 논리 0으로 방전된다.
따라서, 입력신호(INPUT)가 논리 0에서 논리 1로 천이되는 경우, 제1출력신호(A)가 논리 1로 충전되는 시간이 제2출력신호()가 논리 0으로 방전되는 시간보다 빠르기 때문에 두 출력신호간의 중첩이 방지된다.
한편, 입력신호(INPUT)가 논리 1에서 논리 0으로 천이하는 경우에도 전술한 바와 같은 동일한 논리동작과정에 의해 비중첩신호가 얻어진다.
즉, 종래의 비중첩신호 발생회로에서는 논리 1로 충전되는 시간과 논리 0으로 방전되는 시간차를 이용하여 비중첩신호를 얻을 수 있었다.
그러나, 전술한 종래기술에 따르면, 하나의 낸드게이트 출력이 다른 낸드게이트의 입력으로 공급될 때 발생되는 시간지연으로 인하여 실제적으로 충분한 비중첩구간(non-overlap interval)을 얻기가 어렵다는 단점을 갖고 있었다.
이러한 문제점을 보완하기 위하여 지연회로등을 삽입하는 방법을 채용하는 경우, 비중첩회로가 차지하는 면적이 커지게 됨은 물론, 신호의 입력에서 출력까지 소요되는 전달시간이 증가하게 됨에 따라 고속동작에 불리하다.
따라서, 전술한 문제점들을 해결하기 위한 본 발명의 목적은 간단한 회로구성으로 구현가능하며 고속동작에 적합한 비중첩신호 발생회로를 제공함에 있다.
상기 목적에 따른 본 발명은 입력신호를 상보적인 1 및 0의 논리를 갖는 2개의 신호로 출력하는 비중첩신호 발생 회로에 있어서, 입력신호가 0의 논리에서 1의 논리로 천이되는 경우, 제1출력노드를 0의 논리에서 1의 논리로 천이시키고, 상기 입력신호가 1의 논리에서 0의 논리로 천이되는 경우, 상기 제1출력노드를 1의 논리에서 0의 논리로 천이시키는 제1트랜지스터와, 상기 입력신호를 반전하는 제1인버터와, 상기 제1인버터의 출력신호에 의해 제어되어 상기 제1출력노드를 1의 논리에서 0의 논리로 천이시키는 제2트랜지스터를 갖는 제1데이타경로와; 상기 제1인버터의 출력신호가 0의 논리에서 1의 논리로 천이되는 경우, 제2출력노드를 0의 논리에서 1의 논리로 천이시키고, 상기 제1인버터의 출력신호가 1의 논리에서 0의 논리로 천이되는 경우, 상기 제2출력노드를 1의 논리에서 0의 논리로 천이시키는 제3트랜지스터와, 상기 제1인버터의 출력신호를 반전하는 제2인버터와, 상기 제2인버터의 출력신호에 의해 제어되어 상기 제2출력노드를 1의 논리에서 0의 논리로 천이시키는 제4트랜지스터를 갖는 제2데어타경로를 구비하여, 상기 각각의 경로상에 발생되는 시간차에 의해 비중첩신호가 얻어짐을 특징으로 한다.
이하, 본 발명의 전반적인 이해를 돕기 위하여 첨부된 도면들을 참조하여 본 발명에 따른 바람직한 실시예를 상술한다.
제4도는 본 발명에 따른 비중첩신호 발생회로의 회로도이다.
제4도를 참조하면, 입력신호(INPUT)는 직렬 접속된 2개의 인버터(12),(14)를 통과한 후 2개의 인버터(16),(22)와 2개의 피모스트랜지스터(18),(24) 및 2개의 엔모스트랜지스터(20),(26)로 구성된 비중첩회로(30)에서 상보관계에 있는 두개의 출력신호(A),()로서 출력된다.
본 발명에 따른 비중첩회로(30)는 두개의 데이타경로로 구성되어 있다. 상기 비중첩회로(30)에 입력된 신호는 인버터(16)와 제1데이타경로상의 피모스트랜지스터(18)의 소오스로 각각 공급된다. 피모스트랜지스터(18)의 게이트와 드레인은 접지단자와, 제1출력신호(A)를 발생하는 엔모스트랜지스터(20)의 드레인에 각각 연결되고, 엔모스트랜지스터(20)의 게이트와 소오스는 인버터(16)의 출력단자와 접지단자에 각각 연결된다. 제2데이타경로에서는 인버터(16)의 출력신호가 인버터(22)와 피모스트랜지스터(24)의 소오스에 각각 공급된다. 피모스트랜지스터(24)의 게이트와 드레인은 접지단자와, 제2출력신호()를 발생하는 엔모스트랜지스터(26)의 드레인에 각각 연결되고, 엔모스트랜지스터(26)의 게이트와 소오스는 인버터(22)의 출력단자와 접지단자에 각각 연결된다.
이하, 본 발명에 따른 동작을 상세히 살펴보면 다음과 같다.
먼저, 입력신호(INPUT)가 0에서 1로 천이되는 경우, 로직 1의 입력신호(INPUT)가 인버터(12),(14)를 순차적으로 거쳐 온상태의 피모스트랜지스터(18)의 소오스에 입력됨과 아울러 상기 인버터(12)의 출력신호가 인버터(16)을 다시 거쳐 엔모스트랜지스터(20)의 게이트에 인가되어, 엔모스트랜지스터(20)가 오프됨으로써 제1출력노드(N1)의 제1출력신호(A)가 로직 1의 레벨로 충전되는 한편, 상기 인버터(16)의 출력신호가 온상태의 피모스트랜지스터(24)의 소오스에 입력됨과 아울러 그 인버터(16)의 출력신호가 인버터(22)를 다시 거쳐 엔모스트랜지스터(26)의 게이트에 인가되어, 그 엔모스트랜지스터(26)가 온됨으로써 제2출력노드(N2)의 제2출력신호( )가 로직0으로 방전된다.
이를 좀 더 상세히 설명하면, 입력신호(INPUT)가 로직 0에서 1로 천이됨에 따라 인버터(14)의 출력상태가 로직 1로 천이된다. 이때, 인버터(14)의 피모스트랜지스터가 온되고, 인버터(14)의 엔모스트랜지스터가 오프되므로 전원전압이 인버터(14)의 온된 피모스트랜지스터와 비중첩회로(30)의 피모스트랜지스터(18)를 순차적으로 거쳐 제1출력노드(N1)에 전달된다. 또한, 입력 신호(INPUT)가 로직 ,0에서 1로 천이됨에 따라 인버터(16)의 출력이 로직 0으로 천이되어 엔모스트랜지스터(20)의 게이트에 인가됨으로써 엔모스트랜지스터(20)가 오프된다. 그리고, 입력신호(INPUT)가 로직 0에서 1로 천이됨에 따라 인버터(16)의 출력이 로직 0으로 천이될 때, 인버터(16)의 피모스트랜지스터가 오프되고, 인어터(16)의 엔모스트랜지스터가 온되므로 제2출력노드(N2)에서의 제2출력신호()가 비중첩회로(30)의 피모스트랜지스터(24)와 인버터(16)의 온된 엔모스트랜지스터를 순차적으로 거쳐 접지단자로 방전됨과 동시에 인버터(22)의 로직 1의 출력이 엔모스트랜지스터(26)의 게이트에 인가되어 엔모스트랜지스터(26)가 온됨으로써 제2출력노드(N2)에서의 제2출력신호( )가 엔모스트랜지스터(26)를 거쳐 접지단자로 방전된다. 즉, 입력신호(INPUT)가 로직 0에서 1로 천이됨에 따라 전원전압이 인버터(14)의 피모스트랜지스터와 비중첩회로(30)의 피모스트랜지스터(18)를 직렬로 거쳐 제1출력노드(N1)에 전달되므로 제1출력노드(N1)에서의 제1출력신호(A)가 논리 1로 느리게 충전되는 반면에, 직렬연결된 피트랜지스터(24)와 인버터(16)의 엔모스트랜지스터와, 엔모스트랜지스터(26)를 병렬로 거쳐 방전되므로 제2출력노드(N2)에서의 제2출력신호(A),()가 논리 0으로 빠르게 방전된다.
따라서, 제I출력신호(A)는 느린 충전 시간에 의해 1로 충전되고 제2출력신호(A)는 0으로 빠르게 방전되기 때문에, 천이시간의 차이가 발생되어 제1,2출력신호(A),()가 중첩없이 발생할 수 있게 된다.
반대로, 입력신호(INPUT)가 1에서 0으로 천이하는 경우, 입력신호 (INPUT)가 0에서 1로 천이하는 경우와 유사하게, 입력신호(INPUT)가 로직 1에서 0으로 천이됨에 따라 제1출력노드(N1)에서의 제1출력신호(A)가 직렬연결된 비중첩회로(30)의 피모스트랜지스터(18)와 인버터(14)의 엔모스트랜지스터와, 엔모스트랜지스터(20)를 병렬로 거쳐 방전되므로 쎄1출력노드(N1)에서의 제1출력신호(A)가 논리 0으로 빠르게 방전되는 반면에, 전원 전압이 인버터(16)의 피모스트랜지스터와 피모스트랜지스터(24)를 직렬로 거쳐 제2출력노드(N2)에 전달되므로 제2출력노드(N2)에서의 제2출력신호()가 논리 1로 느리게 층전된다.
따라서, 제2출력신호()는 느린 충전 시간에 의해 1로 충전되고 제 1출력신호(A)는 0으로 빠르게 장전되기 때문에, 천이시간의 차이가 발생되어 제1,2출력신호(A),(A)가 중첩없이 발생할 수 있게 된다.
결론적으로, 본 발명에 따른 비중첩신호 발생회로에서는 방전이 이루어지는 출력 노드의 출력신호는 출력노드에 대해 병렬상태의 2개의 트랜지스터를 거쳐 빠르게 방전되고, 충전이 이루어지는 출력노드의 출력신호는 출력노드에 대해 직렬연결의 2개의 트랜지스터를 거쳐 느리게 충전되는 효과를 갖게 되며, 그 결과로 상보적 관계에 있는 두 출력노드에서 출력신호의 천이가 일어날 때 시간차가 발생하기 때문에 비중첩신호의 발생이 가능하다.
본 발명의 다른 실시예로서, 제5도에 도시한 바와 같이, 제4도의 회로에서 제 1및 제2데이타경로상의 피모스트팬지스터(18),(24)를 엔모스트랜지스터들로 각각 바꾸며 그 엔모스트랜지스터들의 게이트에 전원 전압을 각각 인가하는 경우에도 동일한 표과를 갖게 됨은 자명하며, 이는 당 분야의 통상의 지식인에게 충분히 이해 가능한 사항이므로 더 이상의 설명을 생략한다.
또한 본 발명의 다른 실시예로서, 제6도에 도시한 바와 같이, 제4도의 회로에서 제1데이타경로상의 피모스트랜지스터와 엔모스트랜지스터의 게이트들이 공통접속되고 또한, 제2데이타경로상의 피모스트랜지스터와 엔모스트랜지스러의 게이트들이 공통접속되어도 동일한 표과가 얻어질 수 있음을 이해할 수 있다.
상술한 바와 같이, 본 발명에 따르면 종래보다 적은 수의 개별소자로서 구현이 가능한 비중첩신호 발생회로가 얻어지기 때문에, 보다 좁은 면적에 집적이 가능하게 되며, 트랜지스터의 크기를 조절함으로써 매우 용이하게 비중첩신호를 얻을 수 있는 표과를 갖는다.
또한, 출력이 0으로 방전되는 시간이 빠르고 비중첩신호 발생회로 자체에서 신호전달 지연시간이 작기 때문에 고속동작이 요구되는 메모리소자에 더욱 유리하다는 장점도 아울러 갖는다.

Claims (9)

  1. 입력신호를 상보적인 1 및 0의 논리를 갖는 2개의 신호로 출력하는 비중첩신호 발생 회로에 있어서, 입력신호가 0의 논리에서 1의 논리로 천이되는 경우, 제1출력노드를 0의 논리에서 1의 논리로 천이시키고, 상기 입력신호가 1의 논리에서 0의 논리로 천이되는 경우, 상기 제1출력노드를 1의 논리에서 0의 논리로 천이시키는 제1트랜지스터와, 상기 입력신호를 반전하는 제1인버터와, 상기 제1인버터의 출력신호에 의해 제어되어 상기 제1출력노드를 1의 논리에서 0의 논리로 천이시키는 제2트랜지스터를 갖는 제1데이타경로와; 상기 제1인버터의 출력신호가 0의 논리에서 1의 논리로 천이되는 경우, 제2출력노드를 0의 논리에서 1의 논리로 천이시키고, 상기 제1인버터의 출력신호가 1의 논리에서 0의 논리로 천이되는 경우, 상기 제2출력노드를 1의 논리에서 0의 논리로 천이시키는 제3트랜지스터와, 상기 제1인버터의 출력신호를 반전하는 제2인버터와, 상기 제2인버터의 출력신호에 의해 제어되어 상기 제2출력노드를 1의 논리에서 0의 논리로 천이시키는 제4트랜지스터를 갖는 제2데이타경로를 포함하여 구성된 것을 특징으로 바는 반도체 메모리장치의 비중첩신호 발생회로.
  2. 제1항에 있어서, 상기 입력신호가 0에서 1로 천이되는 경우, 상기 제1트랜지스터가 천이되는 1의 논리의 신호를 제1출력노드에 전달하여 제1출력노드를 충전시키고, 상기 입력신호가 1에서 0로 천이되는 경우, 상기 제1트랜지스터가 제1출력노드의 1의 논리의 신호를 입력단자에 전달하려 제1출력노드를 방전시키게 구성된 것을 특징으로 하는 반도체 메모리장치의 비중첩신호 발생회로.
  3. 제2항에 있어서, 상기 입력신호가 1에서 0로 천이되는 경우, 상기 제1트랜지스터가 제1출력노드의 1의 논리의 신호를 상기 입력단자의 앞단에 설치되어 있는 인버터의 엔모스트랜지스터를 거쳐 방전시키게 구성된 것을 특징으로 하는 반도체 메모리장치의 비중첩신호 발생회로.
  4. 제1항에 있어서, 상기 입력신호가 0에서 1로 천이되는 경우, 상기 제3트랜지스터가 천이되는 1의 논리의 신호를 제2출력노드에 전달하여 제2출력노드를 층전시키고, 상기 입력신호가 0에서 1로 천이되는 경우, 상기 제3트랜지스터가 제2출력노드의 1의 논리의 신호를 입력단자에 전달하여 제2출력노드를 방전시키게 구성된 것을 특징으로 하는 반도체 메모리장치의 비중첩신호 발생회로.
  5. 제4항에 있어서, 상기 입력신호가 0에서 1로 천이되는 경우, 상기 제3트랜지스터가 제2출력노드의 1의 논리의 신호를 상기 제2인버터의 엔모스트랜지스터를 거쳐 방전시키게 구성된 것을 특징으로 하는 반도체 메모리장치의 비중첩신호 발생회로.
  6. 제1항에 있어서, 상기 제1,제3트랜지스터는 피모스트랜지스터이고 제2,제4트랜지스터는 엔모스트랜지스터인 것을 톡징으로 하는 반도체 메모리장치의 비중첩신호 발생회로.
  7. 제6항에 있어서, 상기 제1,3트랜지스터의 게이트가 접지되어 구성된 것을 특징으로 하는 반도체 메모리장치의 비중첩신호 발생회로.
  8. 제1항에 있어서, 상기 제1,제3트랜지스터는 엔모스트랜지스터이고 제2,제4트랜지스터도 엔모스트랜지스터인 것을 톡징으로 하는 반도체 메모리장치의 비중첩신호 발생회로.
  9. 제8항에 있어서, 상기 제1,제3트랜지스터의 게이트가 전원전압(VCC)을 인가받게 구성된 것을 특징으로 하는 반도체 메모리장치의 비중첩신호 발생회로.
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