CN102891667B - 一种多位三值双轨多米诺比较器 - Google Patents

Abstract

本发明公开了一种多位三值双轨多米诺比较器，由至少两位三值低功耗多米诺比较单元组成，该比较单元包括用于控制逻辑2信号产生的第一控制电路、用于控制逻辑1信号产生的第二控制电路和比较信号产生电路，高一位的三值低功耗多米诺比较单元的比较结果作为低一位的三值低功耗多米诺比较单元接入的高位比较输出信号，高一位的三值低功耗多米诺比较单元的互补比较结果作为低一位的三值低功耗多米诺比较单元接入的互补高位比较输出信号，最高位的三值低功耗多米诺比较单元接入的高位比较输出信号和互补高位比较输出信号均为逻辑1；优点是逻辑功能正确，且结构简单，该比较器相对于常规多位三值多米诺比较器功耗节省约71.4%，具有明显的低功耗特性。

Description

一种多位三值双轨多米诺比较器

技术领域

本发明涉及一种比较器，尤其是涉及一种多位三值双轨多米诺比较器。

背景技术

比较器是数字系统中重要的数字器件之一，是构成算术运算器的最基本单元，用来判断二个数值的大小。采用三值信号的比较器，比较结果（大于、等于、小于）可用一个三值信号表示，与同样数量二值信号相比，前者可以减少电路系统间的连线、增加单线携带信息量能力，从而提高了空间和时间的利用率。随着半导体工艺的不断进步，布线面积已成为限制芯片面积的主要因素，采用多值理论设计的电路，可以有效节省芯片面积，降低生产成本。

多米诺电路以其速度快的优良特性，被广泛应用于微处理器、存储器、缓存器和探测仪器中的高速运算电路及关键路径中。多米诺电路由于周期性的预充电和放电操作，通常表现出较高的开关活动性，因此动态能耗较大。绝热多米诺电路，采用交流电源供电，其能量转换方式是汲取的电荷从电源传至节点电容，再返回至电源端，实现能量的循环利用，从而降低电路功耗。多值单轨多米诺电路中，多值输入信号需要经过文字运算转化为二值输入信号，采用双轨逻辑可省去文字运算，简化设计。因此，将多值逻辑、绝热逻辑与双轨多米诺电路结合起来应用到比较器的设计中具有现实意义。

发明内容

本发明所要解决的技术问题是提供一种在保证具有正确的逻辑功能的前提下，功耗较低的多位三值双轨多米诺比较器。

本发明解决上述技术问题所采用的技术方案为：一种多位三值双轨多米诺比较器，由至少两位三值低功耗多米诺比较单元组成，所述的三值低功耗多米诺比较单元的输入信号包括第一数值信号、第一互补数值信号、第二数值信号，第二互补数值信号、高位比较输出信号、互补高位比较输出信号，所述的三值低功耗多米诺比较单元包括用于控制逻辑2信号产生的第一控制电路、用于控制逻辑1信号产生的第二控制电路和比较信号产生电路，所述的第一控制电路接入所述的第一数值信号、所述的第一互补数值信号、所述的第二数值信号，所述的第二互补数值信号、所述的高位比较输出信号和所述的互补高位比较输出信号，所述的第二控制电路接入所述的第一数值信号、所述的第一互补数值信号、所述的第二数值信号，所述的第二互补数值信号、所述的高位比较输出信号和所述的互补高位比较输出信号，所述的比较信号产生电路接入所述的第一控制电路的输出信号和所述的第二控制电路的输出信号，所述的比较信号产生电路的信号输出端输出该三值低功耗多米诺比较单元的比较结果，所述的比较信号产生电路的互补信号输出端输出该三值低功耗多米诺比较单元的互补比较结果，高一位的三值低功耗多米诺比较单元的比较结果作为低一位的三值低功耗多米诺比较单元接入的高位比较输出信号，高一位的三值低功耗多米诺比较单元的互补比较结果作为低一位的三值低功耗多米诺比较单元接入的互补高位比较输出信号，最高位的三值低功耗多米诺比较单元接入的高位比较输出信号和互补高位比较输出信号均为逻辑1。

每位三值低功耗多米诺比较单元中的第一控制电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管和第十五NMOS管，所述的第一POMS管的漏极、所述的第一NMOS管的漏极、所述的第三NMOS管的漏极和所述的第七NMOS管的漏极连接且其连接端为所述的第一控制电路的第一控制信号输出端，所述的第一NMOS管的源极与所述的第二NMOS管的漏极连接，所述的第三NMOS管的源极与所述的第四NMOS管的漏极连接，所述的第二NMOS管的源极、所述的第四NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第五NMOS管的源极与所述的第六NMOS管的漏极连接，所述的第二POMS管的漏极、所述的第八NMOS管的漏极、所述的第九NMOS管的漏极和所述的第十一NMOS管的漏极连接且其连接端为所述的第一控制电路的第二控制信号输出端，所述的第九NMOS管的源极与所述的第十NMOS管的漏极连接，所述的第十一NMOS管的源极与所述的第十二NMOS管的漏极连接，所述的第十NMOS管的源极、所述的第十二NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第十三NMOS管的源极与所述的第十四NMOS管的漏极连接，所述的第六NMOS管的源极、所述的第七NMOS管的源极、所述的第八NMOS管的源极、所述的第十四NMOS管的源极和所述的第十五NMOS管的漏极连接，所述的第一NMOS管的栅极和所述的第四NMOS管的栅极均接入所述的第一数值信号，所述的第九NMOS管的栅极和所述的第十二NMOS管的栅极均接入所述的第一互补数值信号，所述的第二NMOS管的栅极和所述的第三NMOS管的栅极均接入所述的第二互补数值信号，所述的第十NMOS管的栅极和所述的第十一NMOS管的栅极均接入所述的第二数值信号，所述的第五NMOS管的栅极、所述的第七NMOS管的栅极和所述的第十三NMOS管的栅极均接入所述的高位比较输出信号，所述的第六NONS管的栅极、所述的第八NMOS管的栅极和所述的第十四NMOS管的栅极均接入所述的互补高位比较输出信号，所述的第一POMS管的源极、所述的第二POMS管的源极和所述的第十五NMOS管的源极均接入幅值电平对应逻辑2的功率时钟信号，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极和所述的第十五NMOS管的栅极均接入幅值电平对应逻辑2的第一钟控时钟信号，所述的幅值电平对应逻辑2的功率时钟信号与所述的幅值电平对应逻辑2的第一钟控时钟信号的相位相差180度。

每位三值低功耗多米诺比较单元中的第二控制电路包括第三PMOS管、第四PMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三十一NMOS管、第三十二NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管和第三十六NMOS管，所述的第三POMS管的漏极、所述的第十六NMOS管的漏极、所述的第十八NMOS管的漏极和所述的第二十NMOS管的漏极连接且其连接端为所述的第二控制电路的第一控制信号输出端，所述的第十六NMOS管的源极与所述的第十七NMOS管的漏极连接，所述的第十八NMOS管的源极与所述的第十九NMOS管的漏极连接，所述的第二十NMOS管的源极与所述的第二十一NMOS管的漏极连接，所述的第二十一NMOS管的源极与所述的第二十二NMOS管的漏极连接，所述的第二十二NMOS管的源极与所述的第二十三NMOS管的漏极连接，所述的第十七NMOS管的源极、所述的第十九NMOS管的源极、所述的第二十三NMOS管的源极和所述的第二十四NMOS管的漏极连接，所述的第二十四NMOS管的源极与所述的第二十五NMOS管的漏极连接，所述的第四POMS管的漏极、所述的第二十六NMOS管的漏极、所述的第三十NMOS管的漏极和所述的第三十二NMOS管的漏极连接且其连接端为所述的第二控制电路的第二控制信号输出端，所述的第二十六NMOS管的源极与所述的第二十七NMOS管的漏极连接，所述的第二十七NMOS管的源极与所述的第二十八NMOS管的漏极连接，所述的第二十八NMOS管的源极与所述的第二十九NMOS管的漏极连接，所述的第三十NMOS管的源极与所述的第三十一NMOS管的漏极连接，所述的第三十二NMOS管的源极与所述的第三十三NMOS管的漏极连接，所述的第二十九NMOS管的源极、所述的第三十一NMOS管的源极、所述的第三十三NMOS管的源极和所述的第三十四NMOS管的漏极连接，所述的第三十四NMOS管的源极与所述的第三十五NMOS管的漏极连接，所述的第二十五NMOS管的源极、所述的第三十五NMOS管的源极和所述的第三十六NMOS管的漏极连接，所述的第十六NMOS管的栅极、所述的第二十NMOS管的栅极、所述的第二十一NMOS管的栅极、所述的第二十六NMOS管的栅极、所述的第二十七NMOS管的栅极和所述的第三十二NMOS管的栅极均接入所述的第一数值信号，所述的第十七NMOS管的栅极、所述的第二十二NMOS管的栅极、所述的第二十三NMOS管的栅极、所述的第二十八NMOS管的栅极、所述的第二十九NMOS管的栅极和所述的第三十三NMOS管的栅极均接入所述的第二数值信号，所述的第十八NMOS管的栅极和所述的第三十NMOS管的栅极均接入所述的第一互补数值信号，所述的第十九NMOS管的栅极和所述的第三十NMOS管的栅极均接入所述的第二互补数值信号，所述的第二十四NMOS管的栅极和所述的第三十四NMOS管的栅极均接入所述的高位比较输出信号，所述的第二十五NMOS管的栅极和所述的第三十五NMOS管的栅极均接入所述的互补高位比较输出信号，所述的第三POMS管的源极、所述的第四POMS管的源极和所述的第三十六NMOS管的源极均接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第三PMOS管的栅极、所述的第四PMOS管的栅极和所述的第三十六NMOS管的栅极均接入所述的幅值电平对应逻辑2的第一钟控时钟信号。

每个三值低功耗多米诺比较单元中的比较信号产生电路包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第三十七NMOS管和第三十八NMOS管，所述的第五POMS管的漏极、所述的第六POMS管的漏极和所述的第三十七NMOS管的漏极连接且其连接端为所述的比较信号产生电路的信号输出端，所述的第七POMS管的漏极、所述的第八POMS管的漏极和所述的第三十八NMOS管的漏极连接且其连接端为所述的比较信号产生电路的互补信号输出端，所述的第五PMOS管的栅极与所述的第一控制电路的第一控制信号输出端连接，所述的第六PMOS管的栅极与所述的第二控制电路的第一控制信号输出端连接，所述的第七PMOS管的栅极与所述的第二控制电路的第二控制信号输出端连接，所述的第八PMOS管的栅极与所述的第一控制电路的第二控制信号输出端连接，所述的第五POMS管的源极、所述的第八POMS管的源极、所述的第三十七NMOS管的源极和所述的第三十八NMOS管的源极均接入所述的幅值电平对应逻辑2的第一钟控时钟信号，所述的第六POMS管的源极和所述的第七POMS管的源极均接入幅值电平对应逻辑的1的第二钟控时钟信号，所述的第三十七NMOS管的栅极和所述的第三十八NMOS管的栅极均接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第一钟控时钟信号的相位与所述的第二钟控时钟信号的相位相同。

与现有技术相比，本发明的优点在于通过将多值逻辑、绝热逻辑与双轨多米诺电路应用到比较器的设计中，结合开关信号理论设计出符合正确的逻辑功能的三值低功耗多米诺比较单元，该比较单元由第一控制电路、第二控制电路和比较信号产生电路组成，逻辑功能正确，且结构简单，基于该三值低功耗多米诺比较单元的多位三值双轨多米诺比较器与常规多位三值多米诺比较器相比，功耗节省约71.4%，具有明显的低功耗特性。

附图说明

图1（a）为C_i+1=0时，C_i的卡诺图；

图1（b）为C_i+1=1时，C_i的卡诺图；

图1（c）为C_i+1=2时，C_i的卡诺图；

图2（a）为C_i+1=0时，的卡诺图；

图2（b）为C_i+1=1时，的卡诺图；

图2（c）为C_i+1=2时，的卡诺图；

图3为四位三值双轨多米诺比较器的电路图；

图4（a）为三值低功耗多米诺比较单元的电路图；

图4（b）为三值低功耗多米诺比较单元的符号图；

图5（a）为三值低功耗多米诺比较单元中的第一控制电路的电路图；

图5（b）为三值低功耗多米诺比较单元中的第一控制电路的符号图；

图6（a）为三值低功耗多米诺比较单元中的第二控制电路的电路图；

图6（b）为三值低功耗多米诺比较单元中的第二控制电路的符号图；

图7（a）为三值低功耗多米诺比较单元中的比较信号产生电路的电路图；

图7（b）为三值低功耗多米诺比较单元中的比较信号产生电路的符号图；

图8为功率时钟信号、第一钟控时钟信号和第二钟控时钟信号的波形图；

图9为三值低功耗多米诺比较单元的模拟波形图；

图10为三值低功耗多米诺比较单元与常规三值多米诺比较单元的瞬态能耗比较图；

图11为四位三值双轨多米诺比较器的模拟波形图；

图12为四位三值双轨多米诺比较器与常规四位三值多米诺比较器的瞬态能耗比较图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

一种多位三值双轨多米诺比较器，该比较器为高位先比的比较器，由至少两位三值低功耗多米诺比较单元组成，三值低功耗多米诺比较单元的输入信号包括第一数值信号、第一互补数值信号、第二数值信号，第二互补数值信号、高位比较输出信号、互补高位比较输出信号，三值低功耗多米诺比较单元包括用于控制逻辑2信号产生的第一控制电路、用于控制逻辑1信号产生的第二控制电路和比较信号产生电路，第一控制电路接入第一数值信号、第一互补数值信号、第二数值信号，第二互补数值信号、高位比较输出信号和互补高位比较输出信号，第二控制电路接入第一数值信号、第一互补数值信号、第二数值信号，第二互补数值信号、高位比较输出信号和互补高位比较输出信号，比较信号产生电路接入第一控制电路的输出信号和第二控制电路的输出信号，比较信号产生电路的信号输出端输出该三值低功耗多米诺比较单元的比较结果，比较信号产生电路的互补信号输出端输出该三值低功耗多米诺比较单元的互补比较结果，高一位的三值低功耗多米诺比较单元的比较结果作为低一位的三值低功耗多米诺比较单元接入的高位比较输出信号，高一位的三值低功耗多米诺比较单元的互补比较结果作为低一位的三值低功耗多米诺比较单元接入的互补高位比较输出信号，最高位的三值低功耗多米诺比较单元接入的高位比较输出信号和互补高位比较输出信号均为逻辑1。

本发明的设计思路为：三值低功耗多米诺比较单元作为本发明的核心，首先需要设计出三值低功耗多米诺比较单元的电路。

三值低功耗多米诺比较单元的设计思路为：首先引入三值逻辑。应用三值逻辑设计数值比较单元有个优点：比较结果（大于、等于、小于）正好可以用一个三值信号予以表示。设A_i为输入比较单元的第一数值信号、B_i为输入比较单元的第二数值信号，C_i+1为输入比较单元的高位比较输出信号，C_i为比较单元输出的比较结果。由于待比较的两个数均为多位数，则A_i为待比较的第一个多位数中的第i位数对应的信号，B_i为待比较的第二个多位数中的第i位数对应的信号，C_i+1为待比较的第一个多位数的第i位以上的高位数A和待比较的第二个多位数的第i位以上的高位数B的比较结果，C_i为该三值低功耗多米诺比较单元的比较结果，即待比较的第一个多位数中从第i位至最高位的数值和待比较的第二个多位数中从第i位至最高位的数值的比较结果。由此，我们可以得到C_i的定义为：

$C_i=\left\{\begin{array}{cc}2& (A>B)\\ 1& (A=B)\\ 0& (A<B)\end{array}\right.---\left(1\right)$

分析式（1）可以得到如图1（a）~1（c）所示的比较单元的比较结果C_i的卡诺图（K图），同理可得互补比较结果的K图，如2（a）~2（c）所示。

在三值逻辑的基础上引入多米诺逻辑来设计三值低功耗多米诺比较单元，设第一数值信号为A_i、第一互补数值信号第二数值信号为B_i，第二互补数值信号高位比较输出信号为C_i+1、互补高位比较输出信号三值低功耗多米诺比较单元的比较结果为C_i，三值低功耗多米诺比较单元的互补比较结果为clk和分别为功率时钟信号和钟控时钟信号。由于多米诺电路不能同时产生0、1、2三种逻辑值，因此需要两种电路和分别控制逻辑1和逻辑2的产生。根据信号开关理论和C_i和的K图，结合双轨多米诺电路特点，可以分别设计得到控制逻辑1和逻辑2产生的控制电路，再根据上述控制电路可以得到比较信号产生电路，从而得到三值低功耗多米诺比较单元的整体电路，在三值低功耗多米诺比较单元的基础上设计得到多位三值双轨多米诺比较器。

实施例：如图3所示，一种四位三值双轨多米诺比较器，由四个三值低功耗多米诺比较单元组成，高一位的三值低功耗多米诺比较单元的比较结果作为低一位的三值低功耗多米诺比较单元接入的高位比较输出信号，高一位的三值低功耗多米诺比较单元的互补比较结果作为低一位的三值低功耗多米诺比较单元接入的互补高位比较输出信号，最高位的三值低功耗多米诺比较单元接入的高位比较输出信号和互补高位比较输出信号均为逻辑1。

如图4（a）所示，本实施例中，三值低功耗多米诺比较单元包括用于控制逻辑2信号产生的第一控制电路Y₁、用于控制逻辑1信号产生的第二控制电路Y₂和比较信号产生电路Y₃。其符号如图4（b）所示。

如图5（a）所示，本实施例中，第n位三值低功耗多米诺比较单元中的第一控制电路Y₁包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14和第十五NMOS管N15，第一PMOS管P1的漏极、第一NMOS管的漏极N1、第三NMOS管N3的漏极和第七NMOS管N7的漏极连接且其连接端为第一控制电路Y₁的第一控制信号输出端，输出用于控制比较信号产生电路Y₃的信号输出端是否产生逻辑2的控制信号Q₁，第一NMOS管N1的源极与第二NMOS管N2的漏极连接，第三NMOS管N3的源极与第四NMOS管N4的漏极连接，第二NMOS管N2的源极、第四NMOS管N4的源极和第五NMOS管N5的漏极连接，第五NMOS管N5的源极与第六NMOS管N6的漏极连接，第二PMOS管P2的漏极、第八NMOS管N8的漏极、第九NMOS管N9的漏极和第十一NMOS管N11的漏极连接且其连接端为第一控制电路Y₁的第二控制信号输出端，输出用于控制比较信号产生电路Y₃的互补信号输出端是否产生逻辑2的控制信号Q₂，第九NMOS管N9的源极与第十NMOS管N10的漏极连接，第十一NMOS管N11的源极与第十二NMOS管N12的漏极连接，第十NMOS管N10的源极、第十二NMOS管N12的源极和第十三NMOS管N13的漏极连接，第十三NMOS管N13的源极与第十四NMOS管N14的漏极连接，第六NMOS管N6的源极、第七NMOS管N7的源极、第八NMOS管N8的源极、第十四NMOS管N14的源极和第十五NMOS管N15的漏极连接，第一NMOS管N1的栅极和第四NMOS管N4的栅极均接入第一数值信号A_i，第九NMOS管N9的栅极和第十二NMOS管N12的栅极均接入第一互补数值信号第二NMOS管N2的栅极和第三NMOS管N3的栅极均接入第二互补数值信号第十NMOS管N10的栅极和第十一NMOS管N11的栅极均接入第二数值信号B_i，第五NMOS管N5的栅极、第七NMOS管N7的栅极和第十三NMOS管N13的栅极均接入高位比较输出信号C_i+1，第六NONS管N6的栅极、第八NMOS管N8的栅极和第十四NMOS管N14的栅极均接入互补高位比较输出信号第一PMOS管P1的源极、第二PMOS管P2的源极和第十五NMOS管N15的源极均接入幅值电平对应逻辑2的功率时钟信号clk，第一PMOS管P1的栅极、第二PMOS管P2的栅极和第十五NMOS管N15的栅极均接入幅值电平对应逻辑2的第一钟控时钟信号幅值电平对应逻辑2的功率时钟信号clk与幅值电平对应逻辑2的第一钟控时钟信号的相位相差180度。第一控制电路Y₁的符号如图5（b）所示。

如图6（a）所示，本实施例中，第n位三值低功耗多米诺比较单元中的第二控制电路Y₂包括第三PMOS管P3、第四PMOS管P4、第十六NMOS管N16、第十七NMOS管N17、第十八NMOS管N18、第十九NMOS管N19、第二十NMOS管N20、第二十一NMOS管N21、第二十二NMOS管N22、第二十三NMOS管N23、第二十四NMOS管N24、第二十五NMOS管N25、第二十六NMOS管N26、第二十七NMOS管N27、第二十八NMOS管N28、第二十九NMOS管N29、第三十NMOS管N30、第三十一NMOS管N31、第三十二NMOS管N32、第三十三NMOS管N33、第三十四NMOS管N34、第三十五NMOS管N35和第三十六NMOS管N36，第三PMOS管P3的漏极、第十六NMOS管N16的漏极、第十八NMOS管N18的漏极和第二十NMOS管N20的漏极连接且其连接端为第二控制电路Y₂的第一控制信号输出端，输出用于控制比较信号产生电路Y₃的信号输出端是否产生逻辑1的控制信号Q₃，第十六NMOS管N16的源极与第十七NMOS管N17的漏极连接，第十八NMOS管N18的源极与第十九NMOS管N19的漏极连接，第二十NMOS管N20的源极与第二十一NMOS管N21的漏极连接，第二十一NMOS管N21的源极与第二十二NMOS管N22的漏极连接，第二十二NMOS管N22的源极与第二十三NMOS管N23的漏极连接，第十七NMOS管N17的源极、第十九NMOS管N19的源极、第二十三NMOS管N23的源极和第二十四NMOS管N24的漏极连接，第二十四NMOS管N24的源极与第二十五NMOS管N25的漏极连接，第四PMOS管P4的漏极、第二十六NMOS管N26的漏极、第三十NMOS管N30的漏极和第三十二NMOS管N32的漏极连接且其连接端为第二控制电路Y₂的第二控制信号输出端，输出用于控制比较信号产生电路Y₃的互补信号输出端是否产生逻辑1的控制信号Q₄，第二十六NMOS管N26的源极与第二十七NMOS管N27的漏极连接，第二十七NMOS管N27的源极与第二十八NMOS管N28的漏极连接，第二十八NMOS管N28的源极与第二十九NMOS管N29的漏极连接，第三十NMOS管N30的源极与第三十一NMOS管N31的漏极连接，第三十二NMOS管N32的源极与第三十三NMOS管N33的漏极连接，第二十九NMOS管N29的源极、第三十一NMOS管N31的源极、第三十三NMOS管N33的源极和第三十四NMOS管N34的漏极连接，第三十四NMOS管N34的源极与第三十五NMOS管N35的漏极连接，第二十五NMOS管N25的源极、第三十五NMOS管N35的源极和第三十六NMOS管N36的漏极连接，第十六NMOS管N16的栅极、第二十NMOS管N20的栅极、第二十一NMOS管N21的栅极、第二十六NMOS管N26的栅极、第二十七NMOS管N27的栅极和第三十二NMOS管N32的栅极均接入第一数值信号A_i，第十七NMOS管N17的栅极、第二十二NMOS管N22的栅极、第二十三NMOS管N23的栅极、第二十八NMOS管N28的栅极、第二十九NMOS管N29的栅极和第三十三NMOS管N33的栅极均接入第二数值信号B_i，第十八NMOS管N18的栅极和第三十NMOS管N30的栅极均接入第一互补数值信号第十九NMOS管N19的栅极和第三十NMOS管N30的栅极均接入第二互补数值信号第二十四NMOS管N24的栅极和第三十四NMOS管N34的栅极均接入高位比较输出信号C_i+1，第二十五NMOS管N25的栅极和第三十五NMOS管N35的栅极均接入互补高位比较输出信号第三PMOS管P3的源极、第四PMOS管P4的源极和第三十六NMOS管N36的源极均接入幅值电平对应逻辑2的功率时钟信号clk，第三PMOS管P3的栅极、第四PMOS管P4的栅极和第三十六NMOS管N36的栅极均接入幅值电平对应逻辑2的第一钟控时钟信号第二控制电路Y₂的符号如图6（b）所示。

如图7（a）所示，本实施例中，第n位三值低功耗多米诺比较单元中的比较信号产生电路Y₃包括第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第三十七NMOS管N37和第三十八NMOS管N38，第五PMOS管P5的漏极、第六PMOS管P6的漏极和第三十七NMOS管N37的漏极连接且其连接端为比较信号产生电路Y₃的信号输出端，比较信号产生电路Y₃的信号输出端输出比较结果C_i，第七PMOS管P7的源极、第八PMOS管P8的源极和第三十八NMOS管N38的漏极连接且其连接端为比较信号产生电路Y₃的互补信号输出端，比较信号产生电路Y₃的互补信号输出端输出互补比较结果比较信号产生电路的互补信号输出端输出第一互补数值信号和第二互补数值信号的比较结果第五PMOS管P5的栅极与第一控制电路Y₁的第一控制信号输出端连接，接入用于控制比较信号产生电路Y₃的信号输出端是否产生逻辑2的控制信号Q₁，控制信号Q₁控制第五PMOS管P5是否导通，当第五PMOS管P5导通时，比较信号产生电路Y₃的信号输出端输出为2，当第五PMOS管P5不导通时，比较信号产生电路Y₃的信号输出端的输出值根据第六PMOS管P6是否导通来决定(输出0或者1)，第六PMOS管P6的栅极与第二控制电路Y₂的第一控制信号输出端连接，接入用于控制比较信号产生电路Y₃的信号输出端是否产生逻辑1的控制信号Q₃，第七PMOS管P7的栅极与第二控制电路Y₂的第二控制信号输出端连接，接入用于控制比较信号产生电路Y₃的互补信号输出端是否产生逻辑1的控制信号Q₄，第八PMOS管P8的栅极与第一控制电路Y₁的第二控制信号输出端连接，接入用于控制比较信号产生电路Y₃的互补信号输出端是否产生逻辑2的控制信号Q₂，第五PMOS管P5的漏极、第八PMOS管P8的漏极、第三十七NMOS管N37的源极和第三十八NMOS管N38的源极均接入幅值电平对应逻辑2的第一钟控时钟信号第六PMOS管P6的源极和第七PMOS管P7的源极均接入幅值电平对应逻辑的1的第二钟控时钟信号第三十七NMOS管N37的栅极和第三十八NMOS管N38的栅极均接入幅值电平对应逻辑2的功率时钟信号clk。比较信号产生电路Y₃的符号如图6（b）所示。第一钟控时钟信号的相位与第二钟控时钟信号的相位相同。功率时钟信号clk、第一钟控时钟信号和第二钟控时钟信号的波形图如图8所示。

本实施例中，n=1，2，3，4；i=n-1。

利用HSPICE软件，在TSMC 0.25μm CMOS工艺参数下，对本发明中的三值低功耗多米诺比较单元进行模拟，其瞬态能耗的模拟波形图如图9所示。其中逻辑值0，1，2对应的电平分别为0V，1.25V，2.5V；clk，的幅值分别为1.25V，2.5V，2.5V，频率都为25MHz。分析图9可知，所设计的三值低功耗多米诺比较单元的逻辑功能正确。

在相同参数下，将三值低功耗多米诺比较单元与采用直流电源的常规三值多米诺比较单元进行瞬态能耗比较，其能耗比较图如图10所示。图10中三值低功耗多米诺比较单元瞬态能耗曲线的凹底表示能量被回收至功率时钟，从而有效地降低电路功耗。经分析，与采用直流电源的常规三值多米诺比较单元相比，该三值低功耗多米诺比较单元功耗节省约60%，具有明显的低功耗特性。

利用HSPICE模拟得到四位三值双轨多米诺比较器的瞬态特性图，如图11所示。模拟采用TSMC 0.25μm CMOS标准工艺参数。其中时钟clk、和的幅值为2.5V、2.5V、1.25V，频率为25MHz。分析图11可知，当输入A₃A₂A₁A₀=0000，B₃B₂B₁B₀=0000时，C₀=1，当输入A₃A₂A₁A₀=0202，B₃B₂B₁B₀=2020时，C₀=0，当输入A₃A₂A₁A₀=1010，B₃B₂B₁B₀=0101时，C₀=2，由此可知，该电路具有正确的逻辑功能。

将四位三值双轨多米诺比较器与常规四位三值多米诺比较器在相同输入信号和工艺参数下进行比较，其瞬态能耗比较图如图12所示。分析图12可知，在400ns时间内，四位三值双轨多米诺比较器相对于常规四位三值多米诺比较器能耗节省了约71.4%，证明所设计的电路具有明显的低功耗特性。

Claims (3)

1.一种多位三值双轨多米诺比较器，其特征在于由至少两位三值低功耗多米诺比较单元组成，所述的三值低功耗多米诺比较单元的输入信号包括第一数值信号、第一互补数值信号、第二数值信号，第二互补数值信号、高位比较输出信号、互补高位比较输出信号，所述的三值低功耗多米诺比较单元包括用于控制逻辑2信号产生的第一控制电路、用于控制逻辑1信号产生的第二控制电路和比较信号产生电路，所述的第一控制电路接入所述的第一数值信号、所述的第一互补数值信号、所述的第二数值信号，所述的第二互补数值信号、所述的高位比较输出信号和所述的互补高位比较输出信号，所述的第二控制电路接入所述的第一数值信号、所述的第一互补数值信号、所述的第二数值信号，所述的第二互补数值信号、所述的高位比较输出信号和所述的互补高位比较输出信号，所述的比较信号产生电路接入所述的第一控制电路的输出信号和所述的第二控制电路的输出信号，所述的第一控制电路的输出信号为控制逻辑2信号，所述的第二控制电路的输出信号为控制逻辑1信号，所述的比较信号产生电路的信号输出端输出该三值低功耗多米诺比较单元的比较结果，所述的比较信号产生电路的互补信号输出端输出该三值低功耗多米诺比较单元的互补比较结果，高一位的三值低功耗多米诺比较单元的比较结果作为低一位的三值低功耗多米诺比较单元接入的高位比较输出信号，高一位的三值低功耗多米诺比较单元的互补比较结果作为低一位的三值低功耗多米诺比较单元接入的互补高位比较输出信号，最高位的三值低功耗多米诺比较单元接入的高位比较输出信号和互补高位比较输出信号均为逻辑1；

每位三值低功耗多米诺比较单元中的第一控制电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管和第十五NMOS管，所述的第一POMS管的漏极、所述的第一NMOS管的漏极、所述的第三NMOS管的漏极和所述的第七NMOS管的漏极连接且其连接端为所述的第一控制电路的第一控制信号输出端，所述的第一NMOS管的源极与所述的第二NMOS管的漏极连接，所述的第三NMOS管的源极与所述的第四NMOS管的漏极连接，所述的第二NMOS管的源极、所述的第四NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第五NMOS管的源极与所述的第六NMOS管的漏极连接，所述的第二POMS管的漏极、所述的第八NMOS管的漏极、所述的第九NMOS管的漏极和所述的第十一NMOS管的漏极连接且其连接端为所述的第一控制电路的第二控制信号输出端，所述的第九NMOS管的源极与所述的第十NMOS管的漏极连接，所述的第十一NMOS管的源极与所述的第十二NMOS管的漏极连接，所述的第十NMOS管的源极、所述的第十二NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第十三NMOS管的源极与所述的第十四NMOS管的漏极连接，所述的第六NMOS管的源极、所述的第七NMOS管的源极、所述的第八NMOS管的源极、所述的第十四NMOS管的源极和所述的第十五NMOS管的漏极连接，所述的第一NMOS管的栅极和所述的第四NMOS管的栅极均接入所述的第一数值信号，所述的第九NMOS管的栅极和所述的第十二NMOS管的栅极均接入所述的第一互补数值信号，所述的第二NMOS管的栅极和所述的第三NMOS管的栅极均接入所述的第二互补数值信号，所述的第十NMOS管的栅极和所述的第十一NMOS管的栅极均接入所述的第二数值信号，所述的第五NMOS管的栅极、所述的第七NMOS管的栅极和所述的第十三NMOS管的栅极均接入所述的高位比较输出信号，所述的第六NONS管的栅极、所述的第八NMOS管的栅极和所述的第十四NMOS管的栅极均接入所述的互补高位比较输出信号，所述的第一POMS管的源极、所述的第二POMS管的源极和所述的第十五NMOS管的源极均接入幅值电平对应逻辑2的功率时钟信号，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极和所述的第十五NMOS管的栅极均接入幅值电平对应逻辑2的第一钟控时钟信号，所述的幅值电平对应逻辑2的功率时钟信号与所述的幅值电平对应逻辑2的第一钟控时钟信号的相位相差180度。

2.根据权利要求1所述的一种多位三值双轨多米诺比较器，其特征在于每位三值低功耗多米诺比较单元中的第二控制电路包括第三PMOS管、第四PMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三十一NMOS管、第三十二NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管和第三十六NMOS管，所述的第三POMS管的漏极、所述的第十六NMOS管的漏极、所述的第十八NMOS管的漏极和所述的第二十NMOS管的漏极连接且其连接端为所述的第二控制电路的第一控制信号输出端，所述的第十六NMOS管的源极与所述的第十七NMOS管的漏极连接，所述的第十八NMOS管的源极与所述的第十九NMOS管的漏极连接，所述的第二十NMOS管的源极与所述的第二十一NMOS管的漏极连接，所述的第二十一NMOS管的源极与所述的第二十二NMOS管的漏极连接，所述的第二十二NMOS管的源极与所述的第二十三NMOS管的漏极连接，所述的第十七NMOS管的源极、所述的第十九NMOS管的源极、所述的第二十三NMOS管的源极和所述的第二十四NMOS管的漏极连接，所述的第二十四NMOS管的源极与所述的第二十五NMOS管的漏极连接，所述的第四POMS管的漏极、所述的第二十六NMOS管的漏极、所述的第三十NMOS管的漏极和所述的第三十二NMOS管的漏极连接且其连接端为所述的第二控制电路的第二控制信号输出端，所述的第二十六NMOS管的源极与所述的第二十七NMOS管的漏极连接，所述的第二十七NMOS管的源极与所述的第二十八NMOS管的漏极连接，所述的第二十八NMOS管的源极与所述的第二十九NMOS管的漏极连接，所述的第三十NMOS管的源极与所述的第三十一NMOS管的漏极连接，所述的第三十二NMOS管的源极与所述的第三十三NMOS管的漏极连接，所述的第二十九NMOS管的源极、所述的第三十一NMOS管的源极、所述的第三十三NMOS管的源极和所述的第三十四NMOS管的漏极连接，所述的第三十四NMOS管的源极与所述的第三十五NMOS管的漏极连接，所述的第二十五NMOS管的源极、所述的第三十五NMOS管的源极和所述的第三十六NMOS管的漏极连接，所述的第十六NMOS管的栅极、所述的第二十NMOS管的栅极、所述的第二十一NMOS管的栅极、所述的第二十六NMOS管的栅极、所述的第二十七NMOS管的栅极和所述的第三十二NMOS管的栅极均接入所述的第一数值信号，所述的第十七NMOS管的栅极、所述的第二十二NMOS管的栅极、所述的第二十三NMOS管的栅极、所述的第二十八NMOS管的栅极、所述的第二十九NMOS管的栅极和所述的第三十三NMOS管的栅极均接入所述的第二数值信号，所述的第十八NMOS管的栅极和所述的第三十NMOS管的栅极均接入所述的第一互补数值信号，所述的第十九NMOS管的栅极和所述的第三十NMOS管的栅极均接入所述的第二互补数值信号，所述的第二十四NMOS管的栅极和所述的第三十四NMOS管的栅极均接入所述的高位比较输出信号，所述的第二十五NMOS管的栅极和所述的第三十五NMOS管的栅极均接入所述的互补高位比较输出信号，所述的第三POMS管的源极、所述的第四POMS管的源极和所述的第三十六NMOS管的源极均接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第三PMOS管的栅极、所述的第四PMOS管的栅极和所述的第三十六NMOS管的栅极均接入所述的幅值电平对应逻辑2的第一钟控时钟信号。

3.根据权利要求2所述的一种多位三值双轨多米诺比较器，其特征在于每个三值低功耗多米诺比较单元中的比较信号产生电路包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第三十七NMOS管和第三十八NMOS管，所述的第五POMS管的漏极、所述的第六POMS管的漏极和所述的第三十七NMOS管的漏极连接且其连接端为所述的比较信号产生电路的信号输出端，所述的第七POMS管的漏极、所述的第八POMS管的漏极和所述的第三十八NMOS管的漏极连接且其连接端为所述的比较信号产生电路的互补信号输出端，所述的第五PMOS管的栅极与所述的第一控制电路的第一控制信号输出端连接，所述的第六PMOS管的栅极与所述的第二控制电路的第一控制信号输出端连接，所述的第七PMOS管的栅极与所述的第二控制电路的第二控制信号输出端连接，所述的第八PMOS管的栅极与所述的第一控制电路的第二控制信号输出端连接，所述的第五POMS管的源极、所述的第八POMS管的源极、所述的第三十七NMOS管的源极和所述的第三十八NMOS管的源极均接入所述的幅值电平对应逻辑2的第一钟控时钟信号，所述的第六POMS管的源极和所述的第七POMS管的源极均接入幅值电平对应逻辑的1的第二钟控时钟信号，所述的第三十七NMOS管的栅极和所述的第三十八NMOS管的栅极均接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第一钟控时钟信号的相位与所述的第二钟控时钟信号的相位相同。