CN111816234B - 一种基于sram位线同或的电压累加存内计算电路 - Google Patents

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Abstract

本发明涉及一种基于SRAM位线同或的电压累加存内计算电路。该电压累加存内计算电路包括：所述同或模式下的读字线驱动器模块通过读字线与所述存储运算单元相连接；所述存储模式下的行译码器模块通过写字线与所述存储运算单元相连接；所述存储模式下的写位线驱动和列译码模块通过写位线与所述存储运算单元相连接；每个所述存储运算单元内的读位线均与一个所述模拟数字转换器直连；通过对所述存储阵列模块中的各条读位线电压的按位三元同或门结果进行模拟累积，并使用所述模拟数字转换器将读位线电压数字化输出。本发明能够缩短输出电压的传播时间。

Description

一种基于SRAM位线同或的电压累加存内计算电路
技术领域
本发明涉及电压累加存内计算领域，特别是涉及一种基于SRAM位线同或的电压累加存内计算电路。
背景技术
深度神经网络(DNNs)和卷积神经网络(CNNs)在大规模识别任务中的精度得到了前所未有的提高。然而，算法复杂度和内存访问限制了DNN硬件的能量效率和加速速度。为了解决这个问题，在最近的算法中，权重和神经元激活被二进制化为+1或者-1，使得权重和输入激活之间的乘法成为同或门XNOR运算，XNOR运算的累积成为这些XNOR结果的比特数。
然而，二进制和三值算法的运算复杂度降低使得逐行内存访问控制了DNN硬件的速度和能量效率。
传统的片上静态随机存取存储器SRAM需要逐行访问，为了减少片上SRAM访问的延迟和能量，最近的工作提出了一种基于SRAM的内存计算(IMC)方案，该方案在位线上执行计算，而不需要读出每一行的位单元，在能量效率和吞吐量方面有很大的提高。
传统的冯诺依曼计算模式，完成一次运算，需要经历先从存储器读取数据，在将数据传输到CPU进行运算处理，最后再将计算结果写回存储单元。整个过程，无论是在功耗，速度还是性能都是阻碍计算性能提升的瓶颈。
在电压输出时，传统的片上静态随机存取存储器中的数模转换均采用共用模拟数字转换器(Analog-to-Digital Converter，ADC)的方式，但是需要一个数据选择器将64条位线的电压做一个多路选择才可以通过ADC输出，其中多路选择器MUX内部基本由多级组合逻辑电路组成，在选择译码过程中会增大传输时间，提高了数据输出路径耗费的时间。
发明内容
本发明的目的是提供一种基于SRAM位线同或的电压累加存内计算电路，以解决在选择译码过程中传输时间长，数据输出路径耗费的时间长的问题。
为实现上述目的，本发明提供了如下方案：
一种基于SRAM位线同或的电压累加存内计算电路，包括：同或模式下的读字线驱动器模块、存储模式下的行译码器模块、存储模式下的写位线驱动和列译码模块、模拟数字转换器以及存储阵列模块；所述存储阵列模块包括多个存储运算单元；
所述同或模式下的读字线驱动器模块通过读字线与所述存储运算单元相连接；所述存储模式下的行译码器模块通过写字线与所述存储运算单元相连接；所述存储模式下的写位线驱动和列译码模块通过写位线与所述存储运算单元相连接；每个所述存储运算单元内的读位线均与一个所述模拟数字转换器直连；通过对所述存储阵列模块中的各条读位线电压的按位三元同或门结果进行模拟累积，并使用所述模拟数字转换器将读位线电压数字化输出。
可选的，所述存储阵列模块具体包括：256×64个所述存储运算单元；
每个所述存储运算单元对应所述读字线驱动器模块中的四条读字线、所述行译码器模块中的一条写字线以及所述写位线驱动和列译码模块中的两条写位线。
可选的，每个所述存储运算单元对应所述读字线驱动器模块中的四条读字线分别为第一读字线RWL_P、第一反相读字线RWLB_P、第二读字线RWL_N以及第二反相读字线RWLB_N。
可选的，所述写位线驱动和列译码模块中的两条写位线分别为写位线WBL以及写位线反WBLB。
可选的，所述存储运算单元具体包括：存储子单元以及运算子单元；
所述存储子单元分别与写字线WWL、所述写位线WBL、所述写位线反WBLB以及所述运算子单元相连接；
所述运算子单元还分别与所述第一读字线RWL_P、所述第一反相读字线RWLB_P、所述第二读字线RWL_N以及所述第二反相读字线RWLB_N相连接。
可选的，所述存储子单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管以及第六晶体管；
所述运算子单元包括第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管以及第十四晶体管；
所述第一晶体管、所述第二晶体管、所述第七晶体管、所述第八晶体管、所述第十二晶体管以及所述第十三晶体管为P型晶体管；所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第九晶体管、所述第十晶体管、所述第十三晶体管以及所述第十四晶体管为N型晶体管。
可选的，所述存储子单元具体包括：
所述第一晶体管的栅极、所述第三晶体管的栅极、所述第二晶体管的漏极、所述三四晶体管的漏极、所述第六晶体管的漏极、所述第八晶体管的栅极以及所述第十晶体管的栅极相互连通；第一晶体管的源极与第一电源相连接；所述第一晶体管的漏极、所述第二晶体管的栅极、所述第四晶体管的栅极、所述第三晶体管的漏极、所述第五晶体管的漏极、所述第七晶体管的栅极以及所述第九晶体管的栅极相互连通；
所述第二晶体管的源极与第二电源相连接；所述第三晶体管的源极接地；所述第四晶体管的源极接地；所述第五晶体管的栅极、所述第六晶体管的栅极以及所述写字线WWL相互连通；所述第五晶体管的源极与所述写位线WBL相连接；所述第六晶体管的源极与所述写位线反WBLB相连接。
可选的，所述运算子单元具体包括：
所述第七晶体管的源极与所述第一读字线RWL_P相连接；所述第七晶体管的漏极与所述第十一晶体管的源极相连接；
所述第八晶体管的源极与所述第一反相读字线RWLB_P相连接；所述第八晶体管的漏极与所述第十二晶体管的源极相连接；
所述第九晶体管的源极与所述第二读字线RWL_N相连接；所述第九晶体管的漏极与所述第十三晶体管的源极相连接；
所述第十晶体管的源极与所述第二反相读字线RWLB_N相连接；所述第十晶体管的漏极与所述第十四晶体管的源极相连接；
所述第十一晶体管的栅极、所述第十二晶体管的栅极以及读使能反RENB相互连通；所述第十三晶体管的栅极、所述第十四晶体管的栅极以及读使能REN相互连通；所述第十一晶体管的漏极、所述第十二晶体管的漏极、所述第十三晶体管的漏极、所述第十四晶体管的漏极以及所述读位线RBL相互连通。
根据本发明提供的具体实施例，本发明公开了以下技术效果：本发明采用直连方式，每个所述存储运算单元内的读位线RBL均挂接一个模拟数字转换器ADC，省去了输出数据的选择时间，最终的计算结果由RBL直接输出至ADC，将读位线电压VRBL直接进行数字化。即在没有显式存储器读出的情况下，通过对存储阵列模块中的各条读位线RBL电压的按位三元同或门XNOR结果进行模拟累积，并使用嵌入外围的ADC将RBL电压(VRBL)数字化输出，缩短了输出电压的传播时间。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所提供的SRAM位线同或的电压累加存内计算电路图；
图2为本发明所提供的存储运算单元电路图；
图3为本发明所提供的Input＝+1时，运算子单元运算原理图；
图4为本发明所提供的图2简化至图1中存储运算单元的简化过程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种基于SRAM位线同或的电压累加存内计算电路，缩短输出电压的传播时间。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明所提供的SRAM位线同或的电压累加存内计算电路图，如图1所示，一种基于SRAM位线同或的电压累加存内计算电路，包括：同或模式下的读字线驱动器模块①、存储模式下的写位线驱动和列译码模块②、存储模式下的行译码器模块③、模拟数字转换器④以及存储阵列模块⑤；所述存储阵列模块⑤包括多个存储运算单元；所述同或模式下的读字线驱动器模块①块通过读字线与所述存储运算单元相连接；所述存储模式下的行译码器模块③通过写字线与所述存储运算单元相连接；所述存储模式下的写位线驱动和列译码模块②通过写位线与所述存储运算单元相连接；每个所述存储运算单元内的读位线均与一个所述模拟数字转换器④直连；通过对所述存储阵列模块⑤中的各条读位线电压的按位三元同或门结果进行模拟累积，并使用所述模拟数字转换器④将读位线电压数字化输出；所述模拟数字转换器④为闪存模拟数字转换器。
传统的数模转换均采用共用ADC的方式，但是需要一个数据选择器将64条位线的电压做一个多路选择才可以通过ADC输出，其中多路选择器MUX内部基本由多级组合逻辑电路组成，在选择译码过程中会增大传输时间。为了提高数据输出路径耗费的时间，本发明设计的同或-静态随机存取存储器的闪存模拟数字转换器④(flashADC)，采用直连方式，在图1中每条RBL均挂接一个ADC，省去了输出数据的选择时间，最终的计算结果由RBL直接输出至ADC，将位线电压Vrbl直接进行数字化，缩短了输出电压的传播时间。
在实际应用中，所述存储阵列模块⑤具体包括：256×64个所述存储运算单元；图2为本发明所提供的存储运算单元电路图，如图2所示，每个所述存储运算单元对应所述读字线驱动器模块①块中的四条读字线、所述行译码器模块③中的一条写字线以及所述写位线驱动和列译码模块②中的两条写位线。
其中，图1中存储阵列中的存储运算单元为图2中存储运算单元的简化电路图，上半部分PMOS T1和NMOS T3形成一个反相器，PMOS T2和NOMS T4形成一个反相器；下半部分，当读使能反RENB和读使能REN有效后，即读使能反RENB＝1，REN＝0时，T11，T14导通，读使能反RENB＝0，REN＝1时，T12，T13导通，PMOS T7和NMOS T9形成一个反相器，PMOS T8和NOMST10形成一个反相器，此时图形便如简化图2后的图1中的存储运算单元所示，简化过程如图4所示，其中，图4(a)为图2的简化图，图4(b)为图4(a)简化为图1的基本存储运算单元电路图。
每个所述存储运算单元对应所述读字线驱动器模块①块中的四条读字线分别为第一读字线RWL_P、第一反相读字线RWLB_P、第二读字线RWL_N以及第二反相读字线RWLB_N；所述写位线驱动和列译码模块②中的两条写位线分别为写位线WBL以及写位线反WBLB。
所述存储运算单元具体包括：存储子单元以及运算子单元；所述存储子单元分别与写字线WWL、所述写位线WBL、所述写位线反WBLB以及所述运算子单元相连接；所述运算子单元还分别与所述第一读字线RWL_P、所述第一反相读字线RWLB_P、所述第二读字线RWL_N以及所述第二反相读字线RWLB_N相连接。
所述存储子单元包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5以及第六晶体管T6；所述运算子单元包括第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13以及第十四晶体管T14；所述第一晶体管T1、所述第二晶体管T2、所述第七晶体管T7、所述第八晶体管T8、所述第十二晶体管T12以及所述第十三晶体管T13为P型晶体管PMOS；所述第三晶体管T3、所述第四晶体管T4、所述第五晶体管T5、所述第六晶体管T6、所述第九晶体管T9、所述第十晶体管T10、所述第十三晶体管T13以及所述第十四晶体管T14为N型晶体管NMOS。
所述存储子单元具体包括：所述第一晶体管T1的栅极、所述第三晶体管T3的栅极、所述第二晶体管T2的漏极、所述三四晶体管的漏极、所述第六晶体管T6的漏极、所述第八晶体管T8的栅极以及所述第十晶体管T10的栅极相互连通；第一晶体管T1的源极与第一电源相连接；所述第一晶体管T1的漏极、所述第二晶体管T2的栅极、所述第四晶体管T4的栅极、所述第三晶体管T3的漏极、所述第五晶体管T5的漏极、所述第七晶体管T7的栅极以及所述第九晶体管T9的栅极相互连通；所述第二晶体管T2的源极与第二电源相连接；所述第三晶体管T3的源极接地；所述第四晶体管T4的源极接地；所述第五晶体管T5的栅极、所述第六晶体管T6的栅极以及所述写字线WWL相互连通；所述第五晶体管T5的源极与所述写位线WBL相连接；所述第六晶体管T6的源极与所述写位线反WBLB相连接。
传统的存算一体基本存储运算单元中，存储单元采用8T结构，虽然8T结构使用共用读位线的思路，但是由于存在奇偶行译码复杂问题，译码速度较慢，且8T相比6T多两个MOS管，无论是在设计还是工艺制造成本都比较高。本发明涉及的存内计算基本单元，采用6T存储，减少了工艺制造成本。
所述运算子单元具体包括：所述第七晶体管T7的源极与所述第一读字线RWL_P相连接；所述第七晶体管T7的漏极与所述第十一晶体管T11的源极相连接；所述第八晶体管T8的源极与所述第一反相读字线RWLB_P相连接；所述第八晶体管T8的漏极与所述第十二晶体管T12的源极相连接；所述第九晶体管T9的源极与所述第二读字线RWL_N相连接；所述第九晶体管T9的漏极与所述第十三晶体管T13的源极相连接；所述第十晶体管T10的源极与所述第二反相读字线RWLB_N相连接；所述第十晶体管T10的漏极与所述第十四晶体管T14的源极相连接；所述第十一晶体管T11的栅极、所述第十二晶体管T12的栅极以及读使能反RENB相互连通；所述第十三晶体管T13的栅极、所述第十四晶体管T14的栅极以及读使能REN相互连通；所述第十一晶体管T11的漏极、所述第十二晶体管T12的漏极、所述第十三晶体管T13的漏极、所述第十四晶体管T14的漏极以及所述读位线RBL相互连通。
传统电路的计算采用电容并联相加或者在电荷域对电荷进行模拟相加的累加方式，虽然采用电容计算可以减小模数转换难度，由于在集成电路内部不易集成大电容，导致工艺实现成本高。在某些设计中也有采用类似本发明在位线通过电压域模拟累加设计，但是由于存在漏电问题导致功耗较大。本发明涉及的运算子单元，采用开关对管结构，在电路进行XNOR计算时，避免了位线漏电，极大的减小了漏电功耗。
运算子单元执行同或XNOR模式和内存模式读取的上拉和下拉位线电压的功能。当相应列被禁用时，T11和T12以及T13和T14会对上拉/下拉电路进行功率选通。除T7、T8、T12和T13外，位单元中的所有晶体管都使用最小尺寸。还需要调整PMOS晶体管T7、T8、T12和T13的大小，以使其强度与NMOS对应的晶体管相匹配。XNOR-SRAM在两种模式中工作：内存模式和同或运算模式(简称XNOR模式)。在存储模式下，它以常规静态随机存取存储器SRAM的方式进行逐行数字读/写。在XNOR模式下，在位线通过电压域模拟累加设计，在内存中执行XAC计算，且同时断言所有行。
XNOR-SRAM的工作原理如下：
本发明在二元/三元深度神经网络(DNNs)中计算三元XNOR和累加(XAC)操作，而无需逐行数据访问。XNOR-SRAM位单元嵌入用于三值XNOR操作的电路，这些操作通过同时打开所有256行而累积在读取位线(RBL)上，基本上形成一个电阻分压器。通过位线电压上的模拟量来代表运算结果。计算结果避免了数据频繁传输带来的功耗过大，性能下降问题，表1为本发明所提供的读字线RWL传动逻辑表，如表1所示。
表1
在XNOR模式下，根据表1，首先图1中的①部分同或模式下的读字线(RWL)驱动器将每个三值/二进制输入激活转换为四个RWL。在时钟周期的后半部分，打开所选列中的T11、T12、T13和T14，T7–T10在RWL(激活+1、0或-1)和存储在位单元中的二进制权重(+1或-1)之间执行三元XNOR运算。RBL节点电压最终通过上拉管拉高到VDD或者下拉管拉低至0而稳定下来，并由闪存ADC读取转换为数字信号最终输出。
图3为本发明所提供的Input＝+1时，运算子单元运算原理图，如图3所示，XNOR-SRAM的运算子单元的工作原理如下:
以Input＝+1为例：
当SRAM单元存储的权重Weight＝+1时，如图3所示，RWL_P＝VDD，RWL_N＝RWLB_P＝0，RWLB_N＝VDD，列译码信号使T11和T14管导通，T7管和T10管由于权重Weight＝+1而导通，T7管对RBL线有充电作用，T10管对RBL线也有充电作用，所以同或计算值XNOR＝+1。
当SRAM单元存储的权重Weight＝-1时，RWL_P＝VDD，RWL_N＝RWLB_P＝0，RWLB_N＝VDD，列译码信号使T11和T14管导通，T8管和T9管由于权重Weight＝-1而导通，T8管对RBL线有放电作用，T9管对RBL线也有放电作用，所以同或计算值XNOR＝-1。
XNOR-SRAM支持二进制权重(+1，-1)和二进制输入(+1，-1)以及三值输入(+1，0，-1)。它不仅能高效地计算三元XNOR和在二元/三元DNN中累加(XAC)，而且可以达到在没有显式存储器读出的情况下，通过对SRAM阵列的读取位线(RBL)电压的按位三元XNOR结果进行模拟电压累积，最后使用嵌入外围的闪存ADC将RBL电压(VRBL)数字化输出。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种基于SRAM位线同或的电压累加存内计算电路，其特征在于，包括：同或模式下的读字线驱动器模块、存储模式下的行译码器模块、存储模式下的写位线驱动和列译码模块、模拟数字转换器以及存储阵列模块；所述存储阵列模块包括多个存储运算单元；
所述同或模式下的读字线驱动器模块通过读字线与所述存储运算单元相连接；所述存储模式下的行译码器模块通过写字线与所述存储运算单元相连接；所述存储模式下的写位线驱动和列译码模块通过写位线与所述存储运算单元相连接；每个所述存储运算单元内的读位线均与一个所述模拟数字转换器直连；通过对所述存储阵列模块中的各条读位线电压的按位三元同或门结果进行模拟累积，并使用所述模拟数字转换器将读位线电压数字化输出。
2.根据权利要求1所述的基于SRAM位线同或的电压累加存内计算电路，其特征在于，所述存储阵列模块具体包括：256×64个所述存储运算单元；
每个所述存储运算单元对应所述读字线驱动器模块中的四条读字线、所述行译码器模块中的一条写字线以及所述写位线驱动和列译码模块中的两条写位线。
3.根据权利要求2所述的基于SRAM位线同或的电压累加存内计算电路，其特征在于，每个所述存储运算单元对应所述读字线驱动器模块中的四条读字线分别为第一读字线RWL_P、第一反相读字线RWLB_P、第二读字线RWL_N以及第二反相读字线RWLB_N。
4.根据权利要求3所述的基于SRAM位线同或的电压累加存内计算电路，其特征在于，所述写位线驱动和列译码模块中的两条写位线分别为写位线WBL以及写位线反WBLB。
5.根据权利要求4所述的基于SRAM位线同或的电压累加存内计算电路，其特征在于，所述存储运算单元具体包括：存储子单元以及运算子单元；
所述存储子单元分别与写字线WWL、所述写位线WBL、所述写位线反WBLB以及所述运算子单元相连接；
所述运算子单元还分别与所述第一读字线RWL_P、所述第一反相读字线RWLB_P、所述第二读字线RWL_N以及所述第二反相读字线RWLB_N相连接。
6.根据权利要求5所述的基于SRAM位线同或的电压累加存内计算电路，其特征在于，所述存储子单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管以及第六晶体管；
所述运算子单元包括第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管以及第十四晶体管；
所述第一晶体管、所述第二晶体管、所述第七晶体管、所述第八晶体管、所述第十二晶体管以及所述第十三晶体管为P型晶体管；所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第九晶体管、所述第十晶体管、所述第十三晶体管以及所述第十四晶体管为N型晶体管。
7.根据权利要求6所述的基于SRAM位线同或的电压累加存内计算电路，其特征在于，所述存储子单元具体包括：
所述第一晶体管的栅极、所述第三晶体管的栅极、所述第二晶体管的漏极、所述三四晶体管的漏极、所述第六晶体管的漏极、所述第八晶体管的栅极以及所述第十晶体管的栅极相互连通；第一晶体管的源极与第一电源相连接；所述第一晶体管的漏极、所述第二晶体管的栅极、所述第四晶体管的栅极、所述第三晶体管的漏极、所述第五晶体管的漏极、所述第七晶体管的栅极以及所述第九晶体管的栅极相互连通；
所述第二晶体管的源极与第二电源相连接；所述第三晶体管的源极接地；所述第四晶体管的源极接地；所述第五晶体管的栅极、所述第六晶体管的栅极以及所述写字线WWL相互连通；所述第五晶体管的源极与所述写位线WBL相连接；所述第六晶体管的源极与所述写位线反WBLB相连接。
8.根据权利要求7所述的基于SRAM位线同或的电压累加存内计算电路，其特征在于，所述运算子单元具体包括：
所述第七晶体管的源极与所述第一读字线RWL_P相连接；所述第七晶体管的漏极与所述第十一晶体管的源极相连接；
所述第八晶体管的源极与所述第一反相读字线RWLB_P相连接；所述第八晶体管的漏极与所述第十二晶体管的源极相连接；
所述第九晶体管的源极与所述第二读字线RWL_N相连接；所述第九晶体管的漏极与所述第十三晶体管的源极相连接；
所述第十晶体管的源极与所述第二反相读字线RWLB_N相连接；所述第十晶体管的漏极与所述第十四晶体管的源极相连接；
所述第十一晶体管的栅极、所述第十二晶体管的栅极以及读使能反RENB相互连通；所述第十三晶体管的栅极、所述第十四晶体管的栅极以及读使能REN相互连通；所述第十一晶体管的漏极、所述第十二晶体管的漏极、所述第十三晶体管的漏极、所述第十四晶体管的漏极以及所述读位线RBL相互连通。
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