CN114360595A - 一种基于8t sram内存内行列双向的减法计算电路结构 - Google Patents

Abstract

本发明公开了一种基于8T SRAM内存内行列双向的减法计算电路结构，包括：整体时序控制模块、行地址译码模块、列地址译码模块、行字线选择模块、列字线选择模块、SRAM存储阵列、行输出模块和列输出模块；行地址译码模块与行字线选择模块相连，列地址译码模块与列字线选择模块相连，行字线选择模块、列字线选择模块、行输出模块和列输出模块分别与SRAM存储阵列相连；通过调整8管SRAM单元的字线传输管的宽长比控制单元权重，实现减法计算。本发明可以实现8T SRAM内存内的行减法和列减法计算，减少了传输过程的消耗，使功耗大幅降低，而且能够在减法计算时使所有SRAM单元的字线同时开启并行计算，大大提高了计算时数据的吞吐率。

Description

一种基于8T SRAM内存内行列双向的减法计算电路结构

技术领域

本发明涉及SRAM(Static Random Access Memory，中文为静态随机存储器)技术领域，尤其涉及一种基于8T SRAM(8T SRAM是指8管静态随机存储器)内存内行列双向的减法计算电路结构。

背景技术

如今正处于大数据时代，万物互联互通，传统冯·诺依曼计算架构带来的超高能量消耗和大量时间占比无疑成为了系统性能提升的最大阻碍。为了应对冯·诺依曼计算架构的存储墙以及解决由它带来的一系列问题，科学家们提出了一种新型计算架构-内存内计算架构。内存内计算(computing in memory，缩写为CIM)架构将逻辑嵌入到存储器中以减少处理器和存储器之间的数据传输。传统CIM架构以6T或者更多晶体组成的存储单元作为基础。CIM架构较之传统的冯·诺依曼计算架构最大的区别在于CIM架构在数据运算时存储数据无需从存储器中取出，从而避免了对存储单元的多次访问，这有效减少了数据存取的能耗，并且增大了存储系统的吞吐量。CIM架构的提出不仅及时有效的解决了冯·诺依曼计算架构困境，还为存储器设计行业提供了新的研究方向。内存内计算不需要把数据传输到处理器中，直接在存储器中进行运算，因此大大减少了计算过程中数据存取能量消耗，同时在计算速度和能效上也得到提高。

静态随机存储器具有高速、低功耗、逻辑电路兼容性更好等不可比拟的优点，因此被广泛用于高速缓存。随着存储器在整个芯片上所占面积越来越大以及存储器所占功耗在整个芯片中的比例不断攀升，高速低功耗SRAM设计变得越来越重要。在内存内计算中，SRAM一直是重点研究对象之一。在现有技术中，针对SRAM内实现内存内计算的技术主要有以下几点：

(1)一种实现差的绝对值电路，采用多行读取和脉冲宽度调制来实现。这种电路结构利用脉冲调制使高位单元放电时间比较长，低位单元放电时间短，达到加权读取的效果，将传统的二进制读取技术转化一次读取多行的十进制数值，提高数据读取效率。

(2)通过位线WL脉冲调制控制内存中数值的加权，提出通过利用电容的电荷分享实现乘法运算，提高数据运算的能效。但存储阵列的行数较多时需要反复操作的次数变多，从而降低计算的速度。

(3)利用字线电压控制二进制权重的高低，不同字线电压对应单元对位线放电能力的不同，实现二进制转化成十进制模值的转变。但受模拟计算低信噪比的影响更大，存在较大的计算误差。

上述几点现有技术，实现高线性度较为困难，需要额外的权重调制电路，而且计算时数据的吞吐率较低，运算耗时较长。有鉴于此，特提出本发明。

发明内容

本发明的目的是提供了一种基于8T SRAM内存内行列双向的减法计算电路结构，以解决现有技术中存在的上述技术问题。本发明可以实现8T SRAM内存内的行减法和列减法计算，减少了传输过程的消耗，使功耗大幅降低，而且能够在减法计算时使所有SRAM单元的字线同时开启并行计算，大大提高了计算时数据的吞吐率，运算耗时短。

本发明的目的是通过以下技术方案实现的：

一种基于8T SRAM内存内行列双向的减法计算电路结构，所述减法计算电路包括：整体时序控制模块、行地址译码模块、列地址译码模块、行字线选择模块、列字线选择模块、SRAM存储阵列、行输出模块和列输出模块；其中：

所述整体时序控制模块分别与所述行地址译码模块、所述列地址译码模块、所述行字线选择模块、所述列字线选择模块、所述SRAM存储阵列、所述行输出模块和所述列输出模块连接；所述行地址译码模块与所述行字线选择模块相连，所述列地址译码模块与所述列字线选择模块相连；

所述SRAM存储阵列由若干个减法计算单元模块Block4B组成；

所述减法计算单元模块Block4B包括4个四字线四位线8管SRAM单元、4个PMOS晶体管、4个电容、4个传输门、1根局部左列位线LBL、1根局部右列位线LBLB、1根局部左行位线LRBL和1根局部右行位线LRBLB；4个四字线四位线8管SRAM单元分别记为CELL0～CELL3，4个PMOS晶体管分别记为P0～P3，4个电容分别记为C0～C3，4个传输门分别记为TG0～TG3；

四字线四位线8管SRAM单元CELL0的左列字线WLL0与所述列字线选择模块输出的左列字线WLL0连接，四字线四位线8管SRAM单元CELL0的右列字线WLR0与所述列字线选择模块输出的右列字线WLR0连接，四字线四位线8管SRAM单元CELL0的左行字线WLL_VICE0与所述行字线选择模块输出的左行字线WLL_VICE0连接，四字线四位线8管SRAM单元CELL0的右行字线WLR_VICE0与所述行字线选择模块输出的右行字线WLR_VICE0连接；

四字线四位线8管SRAM单元CELL1的左列字线WLL1与所述列字线选择模块输出的左列字线WLL1连接，四字线四位线8管SRAM单元CELL1的右列字线WLR1与所述列字线选择模块输出的右列字线WLR1连接，四字线四位线8管SRAM单元CELL1的左行字线WLL_VICE1与所述行字线选择模块输出的左行字线WLL_VICE1连接，四字线四位线8管SRAM单元CELL1的右行字线WLR_VICE1与所述行字线选择模块输出的右行字线WLR_VICE1连接；

四字线四位线8管SRAM单元CELL2的左列字线WLL2与所述列字线选择模块输出的左列字线WLL2连接，四字线四位线8管SRAM单元CELL2的右列字线WLR2与所述列字线选择模块输出的右列字线WLR2连接，四字线四位线8管SRAM单元CELL2的左行字线WLL_VICE2与所述行字线选择模块输出的左行字线WLL_VICE2连接，四字线四位线8管SRAM单元CELL2的右行字线WLR_VICE2与所述行字线选择模块输出的右行字线WLR_VICE2连接；

四字线四位线8管SRAM单元CELL3的左列字线WLL3与所述列字线选择模块输出的左列字线WLL3连接，四字线四位线8管SRAM单元CELL3的右列字线WLR3与所述列字线选择模块输出的右列字线WLR3连接，四字线四位线8管SRAM单元CELL3的左行字线WLL_VICE3与所述行字线选择模块输出的左行字线WLL_VICE3连接，四字线四位线8管SRAM单元CELL3的右行字线WLR_VICE3与所述行字线选择模块输出的右行字线WLR_VICE3连接；

四字线四位线8管SRAM单元CELL0～CELL3的左列位线BL端均与局部左列位线LBL连接，四字线四位线8管SRAM单元CELL0～CELL3的右列位线BLB端均与局部右列位线LBLB连接，四字线四位线8管SRAM单元CELL0～CELL3的左行位线RBL端均与局部左行位线LRBL连接，四字线四位线8管SRAM单元CELL0～CELL3的右行位线RBLB端均与局部右行位线LRBLB连接；

PMOS晶体管P0的源极与电源VDD相连，PMOS晶体管P0的漏极与全局左列位线GBL相连，PMOS晶体管P0的栅极与预充信号PRE相连；PMOS晶体管P1的源极与电源VDD相连，PMOS晶体管P1的漏极与全局右列位线GBLB相连，PMOS晶体管P1的栅极与预充信号PRE相连；PMOS晶体管P2的源极与电源VDD相连，PMOS晶体管P2的漏极与全局左行位线GRBL相连，PMOS晶体管P2的栅极与预充信号PRE相连；PMOS晶体管P3的源极与电源VDD相连，PMOS晶体管P3的漏极与全局右行位线GRBLB相连，PMOS晶体管P3的栅极与预充信号PRE相连；

电容C0的一端与局部左列位线LBL相连，电容C0的另一端与GND相连；电容C1的一端与局部右列位线LBLB相连，电容C1的另一端与GND相连；电容C2的一端与局部左行位线LRBL相连，电容C2的另一端与GND相连；电容C3的一端与局部右行位线LRBLB相连，电容C3的另一端与GND相连；

传输门TG0连接全局左列位线GBL和局部左列位线LBL；传输门TG1连接全局右列位线GBLB和局部右列位线LBLB；传输门TG2连接全局左行位线GRBL和局部左行位线LRBL；传输门TG3连接全局右行位线GRBLB和局部右行位线LRBLB；全局左列位线GBL和全局右列位线GBLB均与所述列输出模块连接；所述全局左行位线GRBL和所述全局右行位线GRBLB均与所述行输出模块连接。

优选地，所述四字线四位线8管SRAM单元的结构包括：6个NMOS晶体管和2个PMOS晶体管，6个NMOS晶体管分别记为N0～N5，2个PMOS晶体管分别记为P4～P5；PMOS晶体管P4和NMOS晶体管N0构成第一个反向器，PMOS晶体管P5和NMOS晶体管N1构成第二个反向器，这两个反向器交叉耦合；NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4和NMOS晶体管N5作为传输管；其中，NMOS晶体管N2的源极与所述左列位线BL端相连，NMOS晶体管N2的栅极与左行字线WLL相连，NMOS晶体管N2的漏极与存储节点Q相连；NMOS晶体管N3的源极与所述右列位线BLB端相连，NMOS晶体管N3的栅极与右行字线WLR相连，NMOS晶体管N2的漏极与存储节点QB相连；NMOS晶体管N4的源极与所述左行位线RBL端相连，NMOS晶体管N4的栅极与左列字线WLL_VICE相连，NMOS晶体管N4的漏极与存储节点Q相连；NMOS晶体管N5的源极与所述右行位线RBLB端相连，NMOS晶体管N5的栅极与右列字线WLR_VICE相连，NMOS晶体管N5的漏极与存储节点QB相连。

优选地，每个所述传输门均是由传输门控制信号TGE和TGEB进行控制，控制信号TGE和TGEB由对应的控制时序生成电路产生。

优选地，通过调整每个四字线四位线8管SRAM单元的字线传输管的宽长比，得以控制每个四字线四位线8管SRAM单元的权重，从而实现减法计算。

优选地，所述四字线四位线8管SRAM单元CELL0～CELL3的字线传输管的宽长比为1：2：4：8。

优选地，所述行字线选择模块采用多个行字线选择子模块，所述整体时序控制模块分别与每个行字线选择子模块连接，每个行字线选择子模块负责为每行减法计算单元模块Block4B提供左行字线和右行字线；所述列字线选择模块采用多个列字线选择子模块，所述整体时序控制模块分别与每个列字线选择子模块连接，每个列字线选择子模块负责为每列减法计算单元模块Block4B提供左列字线和右列字线。

与现有技术相比，本发明所提供的基于8T SRAM内存内行列双向的减法计算电路结构简单，以4个四字线四位线8管SRAM单元为基础组成4位二进制行列双向减法计算单元模块Block4B，将4位二进制数据存储到4个四字线四位线8管SRAM单元中，通过调整这几个8管SRAM单元的字线传输管的宽长比控制单元权重，在无需额外的权重调制电路的情况下实现了行列双向进行减法计算，而且所有单元的字线是同时开启，但是开启的字线电压仅为0.25V，打开单位时间2ns，并行计算，大大提高了计算时数据的吞吐率，运算耗时短，并且在8管SRAM单元块内就可以计算，不需要将数据读出SRAM，减少了传输过程的消耗，从而极大地减少了能量的消耗。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本发明实施例所提供的基于8T SRAM内存内行列双向的减法计算电路结构的整体结构示意图；

图2为本发明实施例所提供的4个四字线四位线8管SRAM单元组成的4位二进制减法计算单元模块Block4B的结构示意图；

图3为本发明实施例所提供的四字线8管SRAM单元的结构示意图；

图4为本发明实施例所提供的四字线8管SRAM单元的行减法工作示意图；

图5为本发明实施例所提供的四字线8管SRAM单元的列减法工作示意图；

图6为本发明实施例1中进行列减法计算的操作时序图；

图7为本发明实施例所提供的4位二进制数据进行列减法计算差值的仿真结果图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述；显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，这并不构成对本发明的限制。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

首先对本文中可能使用的术语进行如下说明：

术语“包括”、“包含”、“含有”、“具有”或其它类似语义的描述，应被解释为非排它性的包括。例如：包括某技术特征要素(如原料、组分、成分、载体、剂型、材料、尺寸、零件、部件、机构、装置、步骤、工序、方法、反应条件、加工条件、参数、算法、信号、数据、产品或制品等)，应被解释为不仅包括明确列出的某技术特征要素，还可以包括未明确列出的本领域公知的其它技术特征要素。

术语“由……组成”表示排除任何未明确列出的技术特征要素。若将该术语用于权利要求中，则该术语将使权利要求成为封闭式，使其不包含除明确列出的技术特征要素以外的技术特征要素，但与其相关的常规杂质除外。如果该术语只是出现在权利要求的某子句中，那么其仅限定在该子句中明确列出的要素，其他子句中所记载的要素并不被排除在整体权利要求之外。

下面对本发明所提供的基于8T SRAM内存内行列双向的减法计算电路结构进行详细描述。本发明中未作详细描述的内容属于本领域专业技术人员公知的现有技术。本发明实施例中未注明具体条件者，按照本领域常规条件或制造商建议的条件进行。本发明实施例中所用试剂或仪器未注明生产厂商者，均为可以通过市售购买获得的常规产品。

如图1、图2和图3所示，一种基于8T SRAM内存内行列双向的减法计算电路结构，它是一种减法绝对值计算的高效节能电路结构，该减法计算电路包括：整体时序控制模块(GLOBAL CONTROL)、行地址译码模块(ROW ADDR DECODE)、列地址译码模块(COLUMN ADDRDECODER)、行字线选择模块(WL_VICE SEL)、列字线选择模块(WL SEL)、SRAM存储阵列(SRAMARRY)、行输出模块(ROW SA&ADC)和列输出模块(CLOUMN SA&ADC)。其中：

所述整体时序控制模块分别与所述行地址译码模块、所述列地址译码模块、所述行字线选择模块、所述列字线选择模块、所述SRAM存储阵列、所述行输出模块和所述列输出模块连接。

所述行地址译码模块与所述行字线选择模块相连，所述行字线选择模块与所述SRAM存储阵列相连，所述SRAM存储阵列与所述行输出模块相连；所述列地址译码模块与所述列字线选择模块相连，所述列字线选择模块与所述SRAM存储阵列相连，所述SRAM存储阵列与所述列输出模块相连。

所述SRAM存储阵列由若干个减法计算单元模块Block4B组成；所述减法计算单元模块Block4B是4位二进制减法计算单元模块Block4B；所述减法计算单元模块Block4B包括4个四字线四位线8管SRAM单元、4个PMOS晶体管、4个电容、4个传输门、1根局部左列位线LBL、1根局部右列位线LBLB、1根局部左行位线LRBL和1根局部右行位线LRBLB；4个四字线四位线8管SRAM单元分别记为CELL0～CELL3，4个PMOS晶体管分别记为P0～P3，4个电容分别记为C0～C3，4个传输门分别记为TG0～TG3；

四字线四位线8管SRAM单元CELL0的左列字线WLL0与所述列字线选择模块输出的左列字线WLL0连接，四字线四位线8管SRAM单元CELL0的右列字线WLR0与所述列字线选择模块输出的右列字线WLR0连接，四字线四位线8管SRAM单元CELL0的左行字线WLL_VICE0与所述行字线选择模块输出的左行字线WLL_VICE0连接，四字线四位线8管SRAM单元CELL0的右行字线WLR_VICE0与所述行字线选择模块输出的右行字线WLR_VICE0连接；

四字线四位线8管SRAM单元CELL1的左列字线WLL1与所述列字线选择模块输出的左列字线WLL1连接，四字线四位线8管SRAM单元CELL1的右列字线WLR1与所述列字线选择模块输出的右列字线WLR1连接，四字线四位线8管SRAM单元CELL1的左行字线WLL_VICE1与所述行字线选择模块输出的左行字线WLL_VICE1连接，四字线四位线8管SRAM单元CELL1的右行字线WLR_VICE1与所述行字线选择模块输出的右行字线WLR_VICE1连接；

四字线四位线8管SRAM单元CELL2的左列字线WLL2与所述列字线选择模块输出的左列字线WLL2连接，四字线四位线8管SRAM单元CELL2的右列字线WLR2与所述列字线选择模块输出的右列字线WLR2连接，四字线四位线8管SRAM单元CELL2的左行字线WLL_VICE2与所述列行线选择模块输出的左行字线WLL_VICE2连接，四字线四位线8管SRAM单元CELL2的右行字线WLR_VICE2与所述行字线选择模块输出的右行字线WLR_VICE2连接；

四字线四位线8管SRAM单元CELL3的左列字线WLL3与所述列字线选择模块输出的左列字线WLL3连接，四字线四位线8管SRAM单元CELL3的右列字线WLR3与所述列字线选择模块输出的右列字线WLR3连接，四字线四位线8管SRAM单元CELL3的左行字线WLL_VICE3与所述行字线选择模块输出的左行字线WLL_VICE3连接，四字线四位线8管SRAM单元CELL3的右行字线WLR_VICE3与所述列行线选择模块输出的右行字线WLR_VICE3连接；

四字线四位线8管SRAM单元CELL0～CELL3的左列位线BL端均与局部左列位线LBL连接，四字线四位线8管SRAM单元CELL0～CELL3的右列位线BLB端均与局部右列位线LBLB连接，四字线四位线8管SRAM单元CELL0～CELL3的左行位线RBL端均与局部左行位线LRBL连接，四字线四位线8管SRAM单元CELL0～CELL3的右行位线RBLB端均与局部右行位线LRBLB连接；

PMOS晶体管P0的源极与电源VDD相连，PMOS晶体管P0的漏极与全局左列位线GBL相连，PMOS晶体管P0的栅极与预充信号PRE相连，预充信号PRE由预充控制时序生成电路(所述预充控制时序生成电路为现有技术中SRAM内存内的常用预充控制时序生成电路)产生；PMOS晶体管P1的源极与电源VDD相连，PMOS晶体管P1的漏极与全局右列位线GBLB相连，PMOS晶体管P1的栅极与预充信号PRE相连；PMOS晶体管P2的源极与电源VDD相连，PMOS晶体管P2的漏极与全局左行位线GRBL相连，PMOS晶体管P2的栅极与预充信号PRE相连；PMOS晶体管P3的源极与电源VDD相连，PMOS晶体管P3的漏极与全局右行位线GRBLB相连，PMOS晶体管P3的栅极与预充信号PRE相连；

电容C0的一端与局部左列位线LBL相连，电容C0的另一端与GND相连；电容C1的一端与局部右列位线LBLB相连，电容C1的另一端与GND相连；电容C2的一端与局部左行位线LRBL相连，电容C2的另一端与GND相连；电容C3的一端与局部右行位线LRBLB相连，电容C3的另一端与GND相连；

传输门TG0连接全局左列位线GBL和局部左列位线LBL；传输门TG1连接全局右列位线GBLB和局部右列位线LBLB；传输门TG2连接全局左行位线GRBL和局部左行位线LRBL；传输门TG3连接全局右行位线GRBLB和局部右行位线LRBLB；全局左列位线GBL和全局右列位线GBLB均与所述列输出模块连接；所述全局左行位线GRBL和所述全局右行位线GRBLB均与所述行输出模块连接。

每个四字线四位线8管SRAM单元同时与一对局部行位线和一对局部列位线相连，这对局部行位线或这对局部列位线根据输入数据和四字线四位线8管SRAM单元中数据的不同而放电得到不同的电压，通过比较两根全局行位线或比较两根全局列位线的电压差来得到计算结果，从而实现8T SRAM内存内行减法计算或列减法计算。

具体地，该基于8T SRAM内存内行列双向的减法计算电路可包括以下实施方案：

(1)所述行字线选择模块为每个四字线四位线8管SRAM单元提供1根左行字线和1根右行字线，所述列字线选择模块为每个四字线四位线8管SRAM单元提供1根左列字线和1根右列字线。

(2)所述四字线四位线8管SRAM单元的结构包括：6个NMOS晶体管和2个PMOS晶体管，6个NMOS晶体管分别记为N0～N5，2个PMOS晶体管分别记为P4～P5；

PMOS晶体管P4和NMOS晶体管N0构成第一个反向器，PMOS晶体管P5和NMOS晶体管N1构成第二个反向器，这两个反向器交叉耦合，即第一个反向器的输出连接第二个反向器的输入，第二个反向器的输出连接第一个反向器的输入，这就能实现两个反相器的输出状态的锁定、保存，即存储了1个位的状态；

NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4和NMOS晶体管N5作为传输管；其中，NMOS晶体管N2的源极与所述左列位线BL端相连，NMOS晶体管N2的栅极与左列字线WLL相连，NMOS晶体管N2的漏极与存储节点Q相连；NMOS晶体管N3的源极与所述右列位线BLB端相连，NMOS晶体管N3的栅极与右列字线WLR相连，NMOS晶体管N2的漏极与存储节点QB相连；NMOS晶体管N4的源极与所述左行位线RBL端相连，NMOS晶体管N4的栅极与左行字线WLL_VICE相连，NMOS晶体管N4的漏极与存储节点Q相连；NMOS晶体管N5的源极与所述右行位线RBLB端相连，NMOS晶体管N5的栅极与右行字线WLR_VICE相连，NMOS晶体管N5的漏极与存储节点QB相连。

(3)每个所述传输门均是由传输门控制信号TGE和TGEB进行控制，传输门控制信号TGE和TGEB由对应的控制时序生成电路(所述控制时序生成电路为现有技术中SRAM内存内的常用控制时序生成电路)产生。

(4)通过调整每个四字线四位线8管SRAM单元的字线传输管的宽长比，得以控制每个四字线四位线8管SRAM单元的权重，从而实现减法计算。所述四字线四位线8管SRAM单元CELL0～CELL3的字线传输管的宽长比为1：2：4：8。

(5)所述行字线选择模块可以采用多个行字线选择子模块，所述整体时序控制模块分别与每个行字线选择子模块连接，每个行字线选择子模块负责为每行减法计算单元模块Block4B提供左行字线和右行字线。所述列字线选择模块可以采用多个列字线选择子模块，所述整体时序控制模块分别与每个列字线选择子模块连接，每个列字线选择子模块负责为每列减法计算单元模块Block4B提供左列字线和右列字线。

进一步地，本发明所提供的基于8T SRAM内存内行列双向的减法计算电路结构在充分利用四字线四位线8管SRAM单元的结构的基础上，利用四字线四位线8管SRAM单元既可形成行双稳态锁存6管存储单元的互补结构，又可形成列双稳态锁存6管存储单元的互补结构，将传统SRAM操作中的单字线电路转化为两对互补的双字线电路，实现控制两对局部位线进行不同程度的放电。如图4所示，本发明实施例中四字线四位线8管SRAM单元在进行行减法时，列字线关断，行字线打开。如图5所示，本发明实施例中四字线四位线8管SRAM单元在进行列减法时，行字线打开，列字线关断。通过调整控制字线传输管的宽长比的成倍增加，在单位开启时间，开启电压不变的情况下，得到成比例增加的位线电压变。四字线四位线8管SRAM单元CELL0～CELL3的字线传输管的宽长比为1：2：4：8，实现将4位二进制数据按照高低位的不同依次存储在四个8管SRAM单元CELL0～CELL3中。四字线四位线8管SRAM单元CELL0～CELL3同时与局部位线相连，局部位线会根据输入数据和每个存储单元中数据的不同而放电到不同的电压，最终通过比较位线对的电压差来得到计算结果。所述四字线四位线8管SRAM单元进行行减法时，通过整体时序控制模块，打开行地址译码模块，将列地址译码模块关闭，打开行字线选择模块和行输出模块；所述四字线四位线8管SRAM单元进行列减法时，通过整体时序控制模块，打开列地址译码模块，将行地址译码模块关闭，打开列字线选择模块和列输出模块。相比较于SRAM操作每次只开启一根字线，本发明实施例在进行减法计算时所有单元的字线同时多行开启，从而在无需额外的权重调制电路的情况下实现了行列双向进行减法计算，而且大大提高数据处理的效率，运算耗时短。

下面以列减法计算为例，说明一下图2所示本发明实施例提供的4位二进制减法计算单元模块Block4B的列减法计算原理：计算阶段之前，在四字线四位线8管SRAM单元CELL0～CELL3存入用于计算二进制数据。在预充阶段，传输门TG0和传输门TG1打开，预充信号PRE为低电平，PMOS晶体管P0、PMOS晶体管P1导通，全局左列位线GBL、局部左列位线LBL、全局右列位线GBLB和局部右列位线LBLB都被预充到VDD，电容C0的上端和电容C1的上端被预充到VDD；传输门TG2和传输门TG3不打开，预充信号PRE为低电平，PMOS晶体管P2、PMOS晶体管P3导通，但是全局左行位线GRBL、局部左行位线LRBL、全局右行位线GRBLB和局部右行位线LRBLB均没有被预充。预充阶段后，在左列字线WLL0～WLL3输入与之相减的4位二进制数，在右列字线WLR0～WLR3输入4位二进制数的反码，而左行字线WLL_VICE0～WLL_VICE3和右行字线WLR_VICE0～WLR_VICE3全部接VSS。在计算阶段，四字线四位线8管SRAM单元CELL0～CELL3分别对应列字线宽长比1：2：4：8，在相同开启电压单位时间内开启即对应二进制的8421码，其中T为字线开启的单位开启时间。以局部左列位线LBL为例，若四字线四位线8管SRAM单元CELL0的存储节点Q为0，输入左列字线WLL0为1，局部左列位线LBL放ΔV的电荷量；若四字线四位线8管SRAM单元CELL1的存储节点Q为0，输入左列字线WLL1为1，局部左列位线LBL放2ΔV的电荷量；若四字线四位线8管SRAM单元CELL2的存储节点Q为0，输入左列字线WLL2为1，局部左列位线LBL放4ΔV的电荷量；若四字线四位线8管SRAM单元CELL3的存储节点Q为0，输入左列字线WLL3为1，局部左列位线LBL放8ΔV的电荷量；若四字线四位线8管SRAM单元CELL0～CELL3的存储节点Q均为0或四字线四位线8管SRAM单元CELL0～CELL3的输入左列字线WLL均为0，局部左列位线LBL都不放电。最后打开传输门TG0和传输门TG1，将局部左列位线LBL电压传输到全局左列位线GBL，将局部右列位线LBLB电压传输到全局右列位线GBLB，再用所述列输出模块中的灵敏放大器和模数转换器转换输出结果。上述减法计算电路利用位线放电实现减法计算，可在一个周期内完成对减法计算，提高了运算效率和能效，减少传输过程能量的消耗。

综上可见，本发明实施例可以在无需额外的权重调制电路的情况下实现8T SRAM内存内的行减法和列减法计算，减少了传输过程的消耗，使功耗大幅降低，而且能够在减法计算时使所有SRAM单元的字线同时开启并行计算，大大提高了计算时数据的吞吐率，运算耗时短。

为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面以具体实施例对本发明中的基于8T SRAM内存内行列双向的减法计算电路结构进行详细描述。

实施例1

如图1、图2、图6和图7所示，将本发明实施例所提供的基于8T SRAM内存内行列双向的减法计算电路结构进行4位二进制列减法计算仿真验证，其过程如下：

以计算4位二进制数据1010-0101为例，仿真验证基于28nmCMOS晶体管工艺，电源电压为0.9V。被减数1010被从下到上依次存储在1个减法计算单元模块Block4B中的4个四字线四位线8管SRAM单元CELL0～CELL3，这4个四字线四位线8管SRAM单元CELL0～CELL3的存储节点Q分别对应1010；减数0101被转换成相应的列字线控制信号(即在左列字线WLL0～WLL3输入减数0101，在右列字线WLR0～WLR3输入减数0101的反码)，控制着8根列字线的开启，每根列字线的电压均为0.25V，开启时间为2ns。如图6所示，WLL控制信号中WLL0和WLL2开启，WLR控制信号中WLR1和WLR3开启，开启电压为0.25V，时间为2ns。在计算阶段开始，减数0101通过列字线选择模块同时打开列字线WLL0、WLL2、WLR1、WLR3，其余的列字线关闭。当这四根列字线(即列字线WLL0、WLL2、WLR1、WLR3)同时开启，四字线四位线8管SRAM单元CELL0的存储节点Q为0，输入左列字线WLL0为1，局部左列位线LBL放电ΔV电荷量；四字线四位线8管SRAM单元CELL1的存储节点QB为0，输入右列字线WLR1为1，局部右列位线LBLB放2ΔV的电荷量；四字线四位线8管SRAM单元CELL2的存储节点Q为0，输入左列字线WLL2为1，局部左列位线LBL放4ΔV的电荷量；四字线四位线8管SRAM单元CELL3的存储节点QB为0，输入右列字线WLR3为1，局部右列位线LBLB放电8ΔV的电荷量。最终局部左列位线LBL放电量为5ΔV，局部右列位线LBLB的放电量为10ΔV，局部右列位线LBLB的放电量比局部左列位线BLB多5ΔV，从而将1010减去0101的差转化为5ΔV电压差来表示最后的计算结果。如图7所示，4位二进制数据在进行列差的绝对值计算时，随着数据的不同，两根列位线的电压差变化，由此可以看出最终输出结果有着较好的线性度。

综上所述，本发明实施例可以在无需额外的权重调制电路的情况下实现8T SRAM内存内的行减法和列减法计算，减少了传输过程的消耗，使功耗大幅降低，而且能够在减法计算时使所有SRAM单元的字线同时开启并行计算，大大提高了计算时数据的吞吐率，运算耗时短。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。本文背景技术部分公开的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

Claims (6)

1.一种基于8T SRAM内存内行列双向的减法计算电路结构，其特征在于，所述减法计算电路包括：整体时序控制模块、行地址译码模块、列地址译码模块、行字线选择模块、列字线选择模块、SRAM存储阵列、行输出模块和列输出模块；其中：

所述整体时序控制模块分别与所述行地址译码模块、所述列地址译码模块、所述行字线选择模块、所述列字线选择模块、所述SRAM存储阵列、所述行输出模块和所述列输出模块连接；

所述行地址译码模块与所述行字线选择模块相连，所述列地址译码模块与所述列字线选择模块相连；

所述SRAM存储阵列由若干个减法计算单元模块Block4B组成；

所述减法计算单元模块Block4B包括4个四字线四位线8管SRAM单元、4个PMOS晶体管、4个电容、4个传输门、1根局部左列位线LBL、1根局部右列位线LBLB、1根局部左行位线LRBL和1根局部右行位线LRBLB；4个四字线四位线8管SRAM单元分别记为CELL0～CELL3，4个PMOS晶体管分别记为P0～P3，4个电容分别记为C0～C3，4个传输门分别记为TG0～TG3；

四字线四位线8管SRAM单元CELL0的左列字线WLL0与所述列字线选择模块输出的左列字线WLL0连接，四字线四位线8管SRAM单元CELL0的右列字线WLR0与所述列字线选择模块输出的右列字线WLR0连接，四字线四位线8管SRAM单元CELL0的左行字线WLL_VICE0与所述行字线选择模块输出的左行字线WLL_VICE0连接，四字线四位线8管SRAM单元CELL0的右行字线WLR_VICE0与所述行字线选择模块输出的右行字线WLR_VICE0连接；

四字线四位线8管SRAM单元CELL1的左列字线WLL1与所述列字线选择模块输出的左列字线WLL1连接，四字线四位线8管SRAM单元CELL1的右列字线WLR1与所述列字线选择模块输出的右列字线WLR1连接，四字线四位线8管SRAM单元CELL1的左行字线WLL_VICE1与所述行字线选择模块输出的左行字线WLL_VICE1连接，四字线四位线8管SRAM单元CELL1的右行字线WLR_VICE1与所述行字线选择模块输出的右行字线WLR_VICE1连接；

四字线四位线8管SRAM单元CELL2的左列字线WLL2与所述列字线选择模块输出的左列字线WLL2连接，四字线四位线8管SRAM单元CELL2的右列字线WLR2与所述列字线选择模块输出的右列字线WLR2连接，四字线四位线8管SRAM单元CELL2的左行字线WLL_VICE2与所述行字线选择模块输出的左行字线WLL_VICE2连接，四字线四位线8管SRAM单元CELL2的右行字线WLR_VICE2与所述行字线选择模块输出的右行字线WLR_VICE2连接；

四字线四位线8管SRAM单元CELL3的左列字线WLL3与所述列字线选择模块输出的左列字线WLL3连接，四字线四位线8管SRAM单元CELL3的右列字线WLR3与所述列字线选择模块输出的右列字线WLR3连接，四字线四位线8管SRAM单元CELL3的左行字线WLL_VICE3与所述行字线选择模块输出的左行字线WLL_VICE3连接，四字线四位线8管SRAM单元CELL3的右行字线WLR_VICE3与所述行字线选择模块输出的右行字线WLR_VICE3连接；

四字线四位线8管SRAM单元CELL0～CELL3的左列位线BL端均与局部左列位线LBL连接，四字线四位线8管SRAM单元CELL0～CELL3的右列位线BLB端均与局部右列位线LBLB连接，四字线四位线8管SRAM单元CELL0～CELL3的左行位线RBL端均与局部左行位线LRBL连接，四字线四位线8管SRAM单元CELL0～CELL3的右行位线RBLB端均与局部右行位线LRBLB连接；

PMOS晶体管P0的源极与电源VDD相连，PMOS晶体管P0的漏极与全局左列位线GBL相连，PMOS晶体管P0的栅极与预充信号PRE相连；PMOS晶体管P1的源极与电源VDD相连，PMOS晶体管P1的漏极与全局右列位线GBLB相连，PMOS晶体管P1的栅极与预充信号PRE相连；PMOS晶体管P2的源极与电源VDD相连，PMOS晶体管P2的漏极与全局左行位线GRBL相连，PMOS晶体管P2的栅极与预充信号PRE相连；PMOS晶体管P3的源极与电源VDD相连，PMOS晶体管P3的漏极与全局右行位线GRBLB相连，PMOS晶体管P3的栅极与预充信号PRE相连；

电容C0的一端与局部左列位线LBL相连，电容C0的另一端与GND相连；电容C1的一端与局部右列位线LBLB相连，电容C1的另一端与GND相连；电容C2的一端与局部左行位线LRBL相连，电容C2的另一端与GND相连；电容C3的一端与局部右行位线LRBLB相连，电容C3的另一端与GND相连；

传输门TG0连接全局左列位线GBL和局部左列位线LBL；传输门TG1连接全局右列位线GBLB和局部右列位线LBLB；传输门TG2连接全局左行位线GRBL和局部左行位线LRBL；传输门TG3连接全局右行位线GRBLB和局部右行位线LRBLB；全局左列位线GBL和全局右列位线GBLB均与所述列输出模块连接；所述全局左行位线GRBL和所述全局右行位线GRBLB均与所述行输出模块连接。

2.根据权利要求1所述的基于8T SRAM内存内行列双向的减法计算电路结构，其特征在于，所述四字线四位线8管SRAM单元的结构包括：6个NMOS晶体管和2个PMOS晶体管，6个NMOS晶体管分别记为N0～N5，2个PMOS晶体管分别记为P4～P5；

PMOS晶体管P4和NMOS晶体管N0构成第一个反向器，PMOS晶体管P5和NMOS晶体管N1构成第二个反向器，这两个反向器交叉耦合；

NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4和NMOS晶体管N5作为传输管；其中，NMOS晶体管N2的源极与所述左列位线BL端相连，NMOS晶体管N2的栅极与左行字线WLL相连，NMOS晶体管N2的漏极与存储节点Q相连；NMOS晶体管N3的源极与所述右列位线BLB端相连，NMOS晶体管N3的栅极与右行字线WLR相连，NMOS晶体管N2的漏极与存储节点QB相连；NMOS晶体管N4的源极与所述左行位线RBL端相连，NMOS晶体管N4的栅极与左列字线WLL_VICE相连，NMOS晶体管N4的漏极与存储节点Q相连；NMOS晶体管N5的源极与所述右行位线RBLB端相连，NMOS晶体管N5的栅极与右列字线WLR_VICE相连，NMOS晶体管N5的漏极与存储节点QB相连。

3.根据权利要求1或2所述的基于8T SRAM内存内行列双向的减法计算电路结构，其特征在于，每个所述传输门均是由传输门控制信号TGE和TGEB进行控制，控制信号TGE和TGEB由对应的控制时序生成电路产生。

4.根据权利要求1或2所述的基于8T SRAM内存内行列双向的减法计算电路结构，其特征在于，通过调整每个四字线四位线8管SRAM单元的字线传输管的宽长比，得以控制每个四字线四位线8管SRAM单元的权重，从而实现减法计算。

5.根据权利要求1或2所述的基于8T SRAM内存内行列双向的减法计算电路结构，其特征在于，所述四字线四位线8管SRAM单元CELL0～CELL3的字线传输管的宽长比为1：2：4：8。

6.根据权利要求1或2所述的基于8T SRAM内存内行列双向的减法计算电路结构，其特征在于，所述行字线选择模块采用多个行字线选择子模块，所述整体时序控制模块分别与每个行字线选择子模块连接，每个行字线选择子模块负责为每行减法计算单元模块Block4B提供左行字线和右行字线；所述列字线选择模块采用多个列字线选择子模块，所述整体时序控制模块分别与每个列字线选择子模块连接，每个列字线选择子模块负责为每列减法计算单元模块Block4B提供左列字线和右列字线。

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