CN116206650A - 一种8t-sram单元及基于该种8t-sram单元的运算电路、芯片 - Google Patents

一种8t-sram单元及基于该种8t-sram单元的运算电路、芯片 Download PDF

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Abstract

本发明涉及存内计算技术领域，更具体的，涉及一种8T‑SRAM单元，基于该种8T‑SRAM单元的运算电路，以及基于该种运算电路构建的运算芯片。本发明提供的8T‑SRAM单元用于构建进行同或累加运算的电路，相较于现有的8T1C节省了电容，相较于现有的10T、12T节省了若干晶体管，可实现节省面积，提高能效的效果。本发明提供的8T‑SRAM单元相较于传统6T‑SRAM单元，增加了N5、N6的栅极分别连接出存储节点Q、QB，在读操作、计算操作中关闭字线WL，利用位线RBL、RBLB及字线IN、INB进行读取和计算，不再用写入数据的N3、N4进行数据读取，具有读写分离的特性，避免了传统6T‑SRAM读干扰，提高了单元的稳定性，也能保证单元的精确度。

Description

一种8T-SRAM单元及基于该种8T-SRAM单元的运算电路、芯片
技术领域
本发明涉及存内计算技术领域，更具体的，涉及一种8T-SRAM单元，基于该种8T-SRAM单元的运算电路，用于进行同或累加(XAC)运算，以及基于该种运算电路构建的运算芯片。
背景技术
传统冯·诺依曼架构导致的高延迟和高耗能的问题成为急需解决的问题，其中的短板存储器成为了制约数据处理速度提高的主要瓶颈。而存内计算可以有效消除存储单元与计算单元之间的数据传输耗能过高、速度有限的情况，从而有效解决冯诺依曼瓶颈。
目前内存计算(CIM)体系结构已经在许多新兴领域大规模取代了传统的冯·诺依曼体系结构，尤其是用于处理人工神经网络和解决资源受限的移动边缘计算设备中的各种优化和数学问题的硬件加速器。例如加速边缘设备应用的机器学习(ML)算法，像卷积神经网络(CNN)。而CNN运算数据的复杂性，需要高存储面积，同时在运行时硬件时，需要消耗巨大的电力。
二进制神经网络(BNN)是通过将浮点权重和激活转换为二进制(±1)来降低计算成本。BNN通过将CNN运算中的乘法和累加(MAC)操作替换为按位二进制XNOR和累加操作(XAC)来降低所需的存储和计算复杂性，这对硬件非常友好。
现有存在一些做同或累加的电路，例如基于8T1C设计的电荷域电路、基于10T或12T设计的电压域电路，前者需要在存储单元中通过设置电容，后者晶体管数量较多，均会导致占用面积偏大；此外，传统6T-SRAM单元在读操作时会存在读破坏的问题，如在存储节点Q里存储的数据为‘0’，由于位线在一开始会被预充到高电平，因此当位线通过存储节点放电时，同时还会对节点Q充电，这样存储节点Q的电压会有一个上升，若这个电压上升的幅度达到了反相器的翻转电压，就会使这个单元内存储的数据发生翻转，造成读破坏。
因此提供一种稳定的8T-SRAM，以及如何将其用于运算XAC的电路，就成了现有的研究方向。
发明内容
基于此，有必要针对现有同或累加的电路占用面积偏大、以及现有6T-SRAM单元存在读破坏的问题，提供一种8T-SRAM单元、基于该种8T-SRAM单元的运算电路及芯片。
本发明采用以下技术方案实现：
第一方面，本发明提供了一种8T-SRAM单元，包括6个NMOS管N1～N6，2个PMOS管P1～P2。
N1的源极电连接VSS。N2的栅极与N1的漏极电连接，N2的源极电连接VSS，N2的漏极与N1的栅极电连接。N3的源极与N1的漏极电连接，N3的栅极与字线WL电连接，N3的漏极与位线WBL电连接。N4的源极与N2的漏极电连接，N4的栅极与字线WL电连接，N4的漏极与位线WBLB电连接。N5的栅极与N3的源极电连接并设置有存储节点Q，N5的源极与字线IN电连接，N5的漏极与位线RBL电连接。N6的栅极与N4的源极电连接并设置有存储节点QB，N6的源极与字线INB电连接，N6的漏极与位线RBLB电连接。P1的栅极与N1的栅极连接，P1的漏极与N1的漏极电连接，P1的源极电连接VDD。P2的栅极与N2的栅极电连接，P2的漏极与N2的漏极电连接，P2的源极电连接VDD。
该种8T-SRAM单元的实现根据本公开的实施例的方法或过程。
第二方面，本发明公开了基于8T-SRAM单元的运算电路，应用于二进制神经网络、并用于进行同或累加运算。所述运算电路包括n*m个、呈阵列分布的如权利要求1-4中任一项所述的8T-SRAM单元；
位于同一行的8T-SRAM单元共用同一根字线WL、同一根字线IN、同一根字线INB；
位于同一列的8T-SRAM单元共用同一根位线WBL、同一根位线WBLB、同一根位线RBL、同一根位线RBLB。
该基于8T-SRAM单元的运算电路的实现根据本公开的实施例的方法或过程。
第三方面，本发明公开了一种8T-SRAM芯片，使用了如第一方面公开的一种8T-SRAM单元封装而成。
本发明还公开了基于8T-SRAM单元的运算芯片，使用了如第二方面公开的基于8T-SRAM单元的运算电路封装而成。
与现有技术相比，本发明具备如下有益效果：
1，本发明提供的8T-SRAM单元用于构建进行同或累加运算的电路，相较于现有的8T1C节省了电容，相较于现有的10T、12T节省了若干晶体管，可实现节省面积，提高能效的效果。
2，本发明提供的8T-SRAM单元相较于传统6T-SRAM单元，增加了N5、N6的栅极分别连接出存储节点Q、QB，在读操作、计算操作中关闭字线WL，利用位线RBL、RBLB及字线IN、INB进行读取和计算，不再用写入数据的N3、N4进行数据读取，具有读写分离的特性，避免了传统6T-SRAM读干扰，提高了单元的稳定性，也能保证单元的精确度。
3，本发明构建的运算电路结构表现出很好的对称性特点，线性度好，能实现在存储器内部完成运算XAC，可以作为二进制神经网络推理和训练所需要大量XAC运算的硬件加速器。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
图1为本发明实施例公开的一种8T-SRAM单元的结构示意图；
图2为以图1中8T-SRAM单元进行同或运算示意图；
图3为图2中的单元同或运算(存储数据为‘+1’、输入为‘+1’)的仿真图；
图4为图2中的单元同或运算(存储数据为‘-1’、输入为‘-1’)的仿真图；
图5为以图1中8T-SRAM单元为基础构建的8T-SRAM芯片结构示意图。
图6为以图1的8T-SRAM单元组成n*m阵列时任一列的结构示意图；
图7为以图6中阵列结构任一列进行同或累加运算的仿真图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，当组件被称为“安装于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。当一个组件被认为是“固定于”另一个组件，它可以是直接固定在另一个组件上或者可能同时存在居中组件。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“或/及”包括一个或多个相关的所列项目的任意的和所有的组合。
实施例1
参看图1，为本发明公开的一种8T-SRAM单元的结构图。如图1所示，一种8T-SRAM单元，包括6个NMOS管N1～N6，2个PMOS管P1～P2。
具体的连接方式为：
N1的源极电连接VSS。N2的栅极与N1的漏极电连接，N2的源极电连接VSS，N2的漏极与N1的栅极电连接。N3的源极与N1的漏极电连接，N3的栅极与字线WL电连接，N3的漏极与位线WBL电连接。N4的源极与N2的漏极电连接，N4的栅极与字线WL电连接，N4的漏极与位线WBLB电连接。N5的栅极与N3的源极电连接并设置有存储节点Q，N5的源极与字线IN电连接，N5的漏极与位线RBL电连接。N6的栅极与N4的源极电连接并设置有存储节点QB，N6的源极与字线INB电连接，N6的漏极与位线RBLB电连接。P1的栅极与N1的栅极连接，P1的漏极与N1的漏极电连接，P1的源极电连接VDD。P2的栅极与N2的栅极电连接，P2的漏极与N2的漏极电连接，P2的源极电连接VDD。
其中，P1、P2和N1、N2交叉耦合连接，对存储节点Q、QB的数据进行锁存。即P1、N1构成一个反相器，P2、N2构成另一个反相器，两个反相器形成交叉耦合结构对存储节点Q、QB的数据进行锁存。
P1的源极、P2的源极电连接到VDD，开启存储节点Q、QB节点对电源通路；N1的源极、N2的源极电连接到VSS，开启存储节点Q、QB节点对地通路。
存储节点Q通过N3与位线WBL相连，存储节点QB通过N4与位线WBLB相连，N3、N4由字线WL控制；字线IN通过N5与位线RBL相连，字线INB通过N6与位线RBLB相连，N5由存储节点Q控制，N6由存储节点QB控制，即，N3、N4作为传输管，用于存储节点Q、QB的数据写入；N5、N6作为用于读取数据和计算的读写分离管。
本8T-SRAM单元可运行为SRAM模式，步骤如下：
S1、保持操作
在保持数据期间，字线WL保持低电平，导致N3、N4关断，位线WBL、WBLB预充到高电平，电路内部保持初始状态，电路不工作。
S2、写操作
在写入数据阶段，字线WL为高电平；若位线WBL为高电平、位线WBLB为低电平，那么通过N4向存储节点Q写‘1’；如果位线WBL为低电平、位线WBLB为高电平，那么通过晶体管N3向存储节点QB写‘1’。
S3、读操作
在读数据阶段，位线RBL、RBLB都预充到高电平，字线IN和INB为低电平；存储节点Q、QB的数据控制N5、N6的开启和关闭；若电路存储的数据为‘0’，则“Q＝0、QB＝1”，那么位线RBLB会通过N6向字线INB放电，使得位线RBLB与位线RBL产生电压差；如果电路存储的数据为‘1’，则“Q＝1、QB＝0”，那么位线RBL会通过N5向字线IN放电，使得位线RBL与位线RBLB产生电压差。上述的电压差由连接在位线RBLB/RBL上的灵敏放大器读出数据。
本8T-SRAM单元相较于传统的6T-SRAM单元，增加N5、N6的栅极分别存储节点Q、QB，因此在读操作和计算操作中关闭字线WL，利用位线RBL、RBLB及字线IN、INB进行读取和计算，不再用写入数据的传输管N3、N4进行数据读取，即实现读写分离，避免了传统6T-SRAM读干扰的问题。
当然，本8T SRAM单元也可进行同或运算，其实现原理如图2所示：
在预充阶段，位线RBL、RBLB预充到高电平，字线IN、INB也保持在高电平，存储节点Q、QB作用在N5、N6上，控制晶体管的打开和关闭。
(1)当单元存储的数据为‘+1’，即“Q＝1、QB＝0”，则N5开启、N6关闭：
若输入为‘+1’，即“IN＝0、INB＝1”，在Δt时间内，字线IN先置为低，字线INB保持高，位线RBL放电ΔV，位线RBLB不放电；若输入为‘-1’，即“IN＝1、INB＝0”，N6关闭，位线RBL、RBLB都不放电。
需要说明的是，Δt表示一个短暂的时间。
(2)当单元存储的数据为‘-1’，即“Q＝0、QB＝1”，则N5关闭、N6开启：
若输入为‘+1’，即“IN＝0、INB＝1”，N5关闭，位线RBL、RBLB都不放电；若输入为‘-1’，即“IN＝1、INB＝0”，在Δt时间内，字线IN保持高，字线INB置为低，位线RBLB放电ΔV，位线RBL不放电。
上述原理也可采用运算真值表表示，如表一所示。
表一运算真值表
Figure SMS_1
本实施例1提供了两种具体实例：
结合图3所示，存储数据为‘+1’，即单元中存储数据“Q＝1、QB＝0”，输入为‘+1’，即“IN＝0、INB＝1”，输入数据保持100ps(Δt)，然后置0。因为N5开启、N6关闭，所以在100ps内位线RBL放电10mv(ΔV)，位线RBLB不放电。
结合图4所示，存储数据为‘-1’，即单元中存储数据“Q＝0、QB＝1”，输入为‘-1’，即“IN＝1、INB＝1”，输入数据保持100ps(Δt)，然后置0。因为N5关闭、N6开启，所以在100ps内位线RBLB放电10mv(ΔV)，位线RBL不放电。
本实施例1的8T-SRAM单元，相较于现有的8T1C节省了电容，相较于现有的10T、12T节省了若干晶体管，可实现节省面积，提高能效的效果。
本实施例1还公开了一种8T-SRAM芯片，采用了上述的8T-SRAM单元封装而成。封装成芯片的模式，更易于该8T-SRAM单元的推广与应用。
参看图5，为8T-SRAM芯片结构示意图。8T-SRAM芯片的引脚包括第一引脚、第二引脚、第三引脚、第四引脚、第五引脚、第六引脚、第七引脚。
其中，第一引脚通过字线WL与晶体管N3、N4的栅极电连接。第二引脚其通过字线IN与晶体管N5的源极电连接。第三引脚通过字线INB与晶体管N6的源极电连接。第四引脚通过位线WBL与晶体管N3的漏极电连接。第五引脚通过位线WBLB与晶体管N4的漏极电连接。第六引脚通过位线RBL与晶体管N5的漏极电连接。第七引脚通过位线RBLB与晶体管N6的漏极电连接。
实施例2
本实施例2公开了基于8T-SRAM单元的运算电路，该运算电路应用在二进制神经网络(BNN)，并用于进行同或累加运算。
基于8T-SRAM单元的运算电路包括n*m个、呈阵列分布的如实施例1公开的8T-SRAM单元。需要说明的是，该运算电路设计为对称设置结构，即n为偶数，使结构表现出很好的对称性特点。
位于同一行的8T-SRAM单元，所有的晶体管N3、N4的栅极与字线WL电连接；所有的晶体管N5的源极与字线IN电连接；所有的晶体管N6的源极与字线INB电连接，即：位于同一行的8T-SRAM单元共用同一根字线WL、同一根字线IN、同一根字线INB。
位于同一列的8T-SRAM单元，所有的晶体管N3的漏极与位线WBL电连接；所有的晶体管N4的漏极与位线WBLB电连接；所有的晶体管N5的漏极与位线RBL电连接；所有的晶体管N6的漏极与位线RBLB电连接，即：位于同一列的8T-SRAM单元共用同一根位线WBL、同一根位线WBLB、同一根位线RBL、同一根位线RBLB。
对于所述运算电路的任一列，位线RBL、RBLB分别通过开关S1、S2与负载电容C0的上极板(OUT)电连接，负载电容C0的下极板与地电连接。这样，n列8T-SRAM单元对应设置了n个开关S1、n个开关S2、n个负载电容C0。
需要说明的是，本运算电路相较于其他的同或累加运算结构(例如基于8T1C设计的电荷域电路、基于10T或12T设计的电压域电路)，只需在每列尾部设置负载电容。参考实施例1对于8T-SRAM的说明，本运算电路相较于基于8T1C设计的电荷域电路，也无需在存储单元中设置电容；相较于基于10T或12T设计的电压域电路，晶体管数量少；因此也可节省电容以及若干个晶体管，也具有节省面积，提高能效的优点。
参看图6，对于所述运算电路的任一列(即相当于n*1阵列)，字线IN、INB均有n根，位线RBL、RBLB均只有1根：
在预充阶段，字线IN、INB预充到高电平(即通过图6上部的PRE进行预充)，开关S1、S2闭合，负载电容C0的上极板预充到高电平；
在计算阶段，同时输入字线IN、INB进行运算；在Δt内，对于任一列的N个单元中，存在M1个单元、M2个单元、M3个单元、M4个单元；M1+M2+M3+M4＝n；
其中，M1个单元存储的数据为‘+1’即“Q＝1、QB＝0”，输入为‘+1’，即“IN＝0、INB＝1”，其对应使负载电容C0通过位线RBL放电为M1倍的ΔV；
M2个单元存储的数据为‘+1’即“Q＝1、QB＝0”，输入为‘-1’，即“IN＝1、INB＝0”，其对应使负载电容C0不额外放电；
M3个单元存储的数据为‘-1’即“Q＝0、QB＝1”，输入为‘+1’，即“IN＝0、INB＝1”，其对应使负载电容C0不额外放电；
M4个单元存储的数据为‘-1’即“Q＝0、QB＝1”，输入为‘-1’，即“IN＝1、INB＝0”，其对应使负载电容C0通过位线RBLB放电M4倍的ΔV；
对于该列而言，负载电容C0总放电量为M1ΔV+M4ΔV，同或累加(XAC)值为M1+M4。
本实施例2还对XAC＝10、XAC＝20、XAC＝30、XAC＝40、XAC＝50、XAC＝60的情况进行了仿真，如图6所示。XAC取最大值对应OUT电压为0的时候。取ΔV＝10mv，OUT的电压分别为800mv、700mv、600mv、500mv、400mv、300mv，对应的总放电量为100mv、200mv、300mv、400mv、500mv、600mv，即对应的XAC为10、20、30、40、50、60。
此外，本实施例2还公开了基于8T-SRAM单元的运算芯片，其采用上述的基于8T-SRAM单元的运算电路封装而成。封装成芯片的模式，更易于该运算电路的推广与应用。
该运算芯片的引脚包括：n个WL引脚、n个IN引脚、n个INB引脚、m个WBL引脚、m个WBLB引脚、m个RBL引脚、m个RBLB引脚。
其中，第k个WL引脚与第k行的字线WL(即WLk)连接。第k个IN引脚与第k行的字线IN(即INk)连接。第k个INB引脚与第k行的字线INB(即INBk)连接。第h个WBL引脚与第h列的位线WBL(即WBLh)连接。第h个WBLB引脚与第h行的位线WBLB(即WBLBh)连接。第h个RBL引脚与第h行的位线RBL(即RBLh)连接。第h个第七引脚与第h行的位线RBLB(即RBLBh)连接。1≤k≤n，1≤h≤m。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种8T-SRAM单元，包括：
NMOS晶体管N1，N1的源极电连接VSS；
NMOS晶体管N2，N2的栅极与N1的漏极电连接，N2的源极电连接VSS，N2的漏极与N1的栅极电连接；
NMOS晶体管N3，N3的源极与N1的漏极电连接，N3的栅极与字线WL电连接，N3的漏极与位线WBL电连接；
NMOS晶体管N4，N4的源极与N2的漏极电连接，N4的栅极与字线WL电连接，N4的漏极与位线WBLB电连接；
PMOS晶体管P1，P1的栅极与N1的栅极连接，P1的漏极与N1的漏极电连接，P1的源极电连接VDD；
PMOS晶体管P2，P2的栅极与N2的栅极电连接，P2的漏极与N2的漏极电连接，P2的源极电连接VDD；
其特征在于，所述8T-SRAM单元还包括：
NMOS晶体管N5，N5的栅极与N3的源极电连接并设置有存储节点Q，N5的源极与字线IN电连接，N5的漏极与位线RBL电连接；
NMOS晶体管N6，N6的栅极与N4的源极电连接并设置有存储节点QB，N6的源极与字线INB电连接，N6的漏极与位线RBLB电连接。
2.根据权利要求1所述的8T-SRAM单元，其特征在于，P1、P2和N1、N2交叉耦合连接，对存储节点Q、QB的数据进行锁存；P1的源极、P2的源极电连接到VDD，开启存储节点Q、QB节点对电源通路；N1的源极、N2的源极电连接到VSS，开启存储节点Q、QB节点对地通路；
存储节点Q通过N3与位线WBL相连，存储节点QB通过N4与位线WBLB相连，N3、N4由字线WL控制；字线IN通过N5与位线RBL相连，字线INB通过N6与位线RBLB相连，N5由存储节点Q控制，N6由存储节点QB控制。
3.根据权利要求2所述的8T-SRAM单元，其特征在于，在预充阶段，位线RBL、RBLB预充到高电平，字线IN、INB也保持在高电平，存储节点Q、QB作用在N5、N6上，控制晶体管的打开和关闭；
当单元存储的数据为‘+1’，即“Q＝1、QB＝0”，则N5开启、N6关闭；若输入为‘+1’，即“IN＝0、INB＝1”，在Δt时间内，字线IN先置为低，字线INB保持高，位线RBL放电ΔV，位线RBLB不放电；若输入为‘-1’，即“IN＝1、INB＝0”，N6关闭，位线RBL、RBLB都不放电；
当单元存储的数据为‘-1’，即“Q＝0、QB＝1”，则N5关闭、N6开启；若输入为‘+1’，即“IN＝0、INB＝1”，N5关闭，位线RBL、RBLB都不放电；若输入为‘-1’，即“IN＝1、INB＝0”，在Δt时间内，字线IN保持高，字线INB置为低，位线RBLB放电ΔV，位线RBL不放电。
4.一种8T-SRAM芯片，其特征在于，其采用如权利要求1-3中任一所述的8T-SRAM单元封装而成；
所述8T-SRAM芯片的引脚包括：
第一引脚，其通过字线WL与晶体管N3、N4的栅极电连接；
第二引脚，其通过字线IN与晶体管N5的源极电连接；
第三引脚，其通过字线INB与晶体管N6的源极电连接；
第四引脚，其通过位线WBL与晶体管N3的漏极电连接；
第五引脚，其通过位线WBLB与晶体管N4的漏极电连接；
第六引脚，其通过位线RBL与晶体管N5的漏极电连接；以及
第七引脚，其通过位线RBLB与晶体管N6的漏极电连接。
5.基于8T-SRAM单元的运算电路，其应用于二进制神经网络、并用于进行同或累加运算，其特征在于，所述运算电路包括n*m个、呈阵列分布的如权利要求1-3中任一项所述的8T-SRAM单元；
位于同一行的8T-SRAM单元共用同一根字线WL、同一根字线IN、同一根字线INB；
位于同一列的8T-SRAM单元共用同一根位线WBL、同一根位线WBLB、同一根位线RBL、同一根位线RBLB。
6.根据权利要求5所述的基于8T-SRAM单元的运算电路，其特征在于，对于所述运算电路的任一列，位线RBL、RBLB分别通过开关S1、S2与负载电容C0的上极板电连接，负载电容C0的下极板与地电连接。
7.根据权利要求6所述的基于8T-SRAM单元的运算电路，其特征在于，n列8T-SRAM单元对应设置了n个开关S1、n个开关S2、n个负载电容C0。
8.根据权利要求6所述的基于8T-SRAM单元的运算电路，其特征在于，对于所述运算电路的任一列，
在预充阶段，字线IN、INB预充到高电平，开关S1、S2闭合，负载电容C0的上极板预充到高电平；
在计算阶段，同时输入字线IN、INB进行运算；在Δt内，对于任一列的N个单元中，存在M1个单元、M2个单元、M3个单元、M4个单元；M1+M2+M3+M4＝n；
其中，M1个单元存储的数据为‘+1’即“Q＝1、QB＝0”，输入为‘+1’，即“IN＝0、INB＝1”，其对应使负载电容C0通过位线RBL放电为M1倍的ΔV；
M2个单元存储的数据为‘+1’即“Q＝1、QB＝0”，输入为‘-1’，即“IN＝1、INB＝0”，其对应使负载电容C0不额外放电；
M3个单元存储的数据为‘-1’即“Q＝0、QB＝1”，输入为‘+1’，即“IN＝0、INB＝1”，其对应使负载电容C0不额外放电；
M4个单元存储的数据为‘-1’即“Q＝0、QB＝1”，输入为‘-1’，即“IN＝1、INB＝0”，其对应使负载电容C0通过位线RBLB放电M4倍的ΔV；
负载电容C0总放电量为M1ΔV+M4ΔV，同或累加值为M1+M4。
9.基于8T-SRAM单元的运算芯片，其特征在于，其采用如权利要求5-8中任一所述的基于8T-SRAM单元的运算电路封装而成。
10.根据权利要求9所述的基于8T-SRAM单元的运算芯片，其特征在于，所述运算芯片的引脚包括：
m个WL引脚；其中，第k个WL引脚与第k行的字线WL连接；
m个IN引脚；其中，第k个IN引脚与第k行的字线IN连接；
m个INB引脚；其中，第k个INB引脚与第k行的字线INB连接；
n个WBL引脚；其中，第h个WBL引脚与第h列的位线WBL连接；
n个WBLB引脚；其中，第h个WBLB引脚与第h列的位线WBLB连接；
n个RBL引脚；其中，第h个RBL引脚与第h列的位线RBL连接；以及
n个RBLB引脚；其中，第h个RBLB引脚与第h列的位线RBLB连接；1≤k≤m，1≤h≤n。
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