CN112558919B - 一种存内计算位单元及存内计算装置 - Google Patents

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尚德龙
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Abstract

本发明涉及一种存内计算位单元及存内计算装置，包括：四管存储单元和四管计算单元，四管计算单元包括晶体管T5、晶体管T6、晶体管T7和晶体管T8；晶体管T7的漏极与预存线A连接，晶体管T7的栅极与计算字线连接，晶体管T7的源极与晶体管T5的漏极连接，晶体管T5的栅极与所述四管存储单元连接，晶体管T5的源极与晶体管T6的源极连接，晶体管T6的栅极与所述四管存储单元连接，晶体管T6的漏极与晶体管T8的漏极连接，晶体管T8的栅极与反计算字线连接，晶体管T8的源极与预存线B连接；晶体管T5的源极与晶体管T6的源极均与读位线RBL连接。本发明设计权重值为0时直接采用保持态，加速了计算过程。

Description

一种存内计算位单元及存内计算装置
技术领域
本发明涉及存内计算技术领域，特别是涉及一种存内计算位单元及存内计算装置。
背景技术
深度神经网络（DNNs）和卷积神经网络（CNNs）在大规模识别任务中的精度得到了前所未有的提高。为了解决算法复杂度和内存访问限制的问题，在最近的算法中，权重和神经元激活被二进制化为+1或者−1，使得权重和输入激活之间的乘法变成简单的二元相乘。
传统单bit输入乘单bit权重的计算方式效率较低，计算吞吐量没有相对优势；权重存储使用6T结构会增加工艺成本；且在计算过程中，传统计算方式会存在无论输入和权重为1还是0全部进行计算，对于计算数与0相乘的冗余，大大浪费了计算时间和功耗，且在计算过程中输出位线漏电还会导致泄露功耗问题亟需解决。
发明内容
本发明的目的是提供一种存内计算位单元及存内计算装置，以降低工艺制造成本、功耗以及加速计算过程。
为实现上述目的，本发明提供了一种存内计算位单元，所述存内计算位单元包括：
四管存储单元，用于读、写和存储权重值；
四管计算单元，与所述四管存储单元连接，用于将输入数据与权重值进行乘法操作；所述输入数据是根据计算字线和反计算字线确定的；
所述四管存储单元的位线输入端与位线连接，所述四管存储单元的反位线输入端与反位线连接，所述四管存储单元的字线输入端与字线连接；
所述四管计算单元包括晶体管T5、晶体管T6、晶体管T7和晶体管T8；
晶体管T7的漏极与预存线A连接，晶体管T7的栅极与计算字线连接，晶体管T7的源极与晶体管T5的漏极连接，晶体管T5的栅极与所述四管存储单元连接，晶体管T5的源极与晶体管T6的源极连接，晶体管T6的栅极与所述四管存储单元连接，晶体管T6的漏极与晶体管T8的漏极连接，晶体管T8的栅极与反计算字线连接，晶体管T8的源极与预存线B连接；晶体管T5的源极与晶体管T6的源极均与读位线RBL连接。
可选地，所述四管存储单元包括晶体管T1、晶体管T2、晶体管T3和晶体管T4；
晶体管T1的源极和晶体管T2的源极均与电源连接，晶体管T1的漏极与晶体管T2的栅极连接，晶体管T1的栅极与晶体管T2的漏极连接；
晶体管T3的源极与位线连接，晶体管T3的漏极与晶体管T1的漏极连接，晶体管T3的栅极与字线连接；
晶体管T4的漏极与反位线连接，晶体管T4的源极与晶体管T2的漏极连接，晶体管T4的栅极与字线连接；
晶体管T5的栅极与晶体管T1的漏极连接，晶体管T6的栅极与晶体管T2的漏极连接。
可选地，所述输入数据是根据所述计算字线和所述反计算字线确定的，具体包括：当所述计算字线为VDD，且所述反计算字线为0V时，输入数据为+1；当所述计算字线为0V，且所述反计算字线为VDD时，输入数据为-1；其中，VDD=1V。
可选地，当Q=0V，QB=VDD，此时权重值为0；当Q=VDD，QB=0V，此时权重值为+1；Q为晶体管T3的漏极与晶体管T1的漏极连接的公共点；QB为晶体管T4的源极与晶体管T2的漏极连接的公共点；其中，VDD=1V。
可选地，晶体管T1、晶体管T2和晶体管T6均为PMOS；晶体管T3、晶体管T4、晶体管T5、晶体管T7和晶体管T8均为NMOS。
本发明还提供一种存内计算装置，所述装置包括：
位线/预存译码驱动器、字线译码驱动器、计算字线译码驱动器、存内计算阵列和n个模拟数字转换器；所述存内计算阵列包括阵列设置的m×n个上述存内计算位单元；
所述位线/预存译码驱动器的n个位线输出端分别与n根位线连接，所述位线/预存译码驱动器的2n个预充线输出端分别与n根预充线A和n根预充线B连接，所述位线/预存译码驱动器的n个反位线输出端分别与n根反位线连接；
所述字线译码驱动器的m个字线输出端分别与m根字线连接；
所述计算字线译码驱动器的m个计算字线输出端分别与m根计算字线连接，所述计算字线译码驱动器的m个反计算字线输出端分别与m根反计算字线连接；
第j+1列的m个存内计算位单元的位线输入端均与第j根位线连接，第j+1列的m个存内计算位单元的反位线输入端均与第j根反位线连接，第j+1列的m个存内计算位单元的2个预充线输入端分别与第j根预充线A和第j根预充线B连接，第i+1行的n个存内计算位单元的计算字线输入端均与第i根计算字线连接，第i+1行的n个存内计算位单元的反计算字线输入端均与第i根反计算字线连接，第j+1列的m个存内计算位单元的读位线输出端均与第j+1根读位线连接；其中，i为大于等于0且小于m的正整数，j为大于等于0且小于n的正整数；
第j+1个模拟数字转换器的读位线输入端与第j+1根读位线连接，以使m个存内计算位单元输出到第j+1根读位线上的数据进行累加操作。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明设计四管存储单元读写以及存储权重值，比六管权重存储结构减小了30%的工艺制造成本，且因为权重值连接至晶体管T5和T6的栅极，所以在计算过程中对权重并无读写干扰。
本发明设计权重值为0时直接采用保持态，也就是此时晶体管T5和T6截止，既不进行充电也不会进行放电，因此避免了传统计算中权重为值0也参与计算的冗余过程，计算逻辑简单，加速了计算过程。另外，在保持阶段晶体管T5和T6双端全关闭，所在电路相当于断路，使得电路无泄漏功耗，减少了开关管的通断过程，电路仅在计算过程中单端电压有变化来对读位线进行充放电，节省了部分功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例1存内计算位单元结构图；
图2为本发明实施例1充电电路原理图；
图3为本发明实施例1放电电路原理图；
图4为本发明实施例2存内计算装置结构图；
图5为本发明实施例2一列存内计算位单元的细化结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种存内计算位单元及存内计算装置，以降低工艺制造成本、功耗以及加速计算过程。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
实施例1
如图1所示，本发明公开一种存内计算位单元，所述存内计算位单元包括：
四管存储单元和四管计算单元，所述四管计算单元与所述四管存储单元连接；所述四管存储单元的位线输入端与位线BL连接，所述四管存储单元的反位线输入端与反位线BLB连接，所述四管存储单元的字线输入端与字线WL连接；所述四管存储单元用于读、写和存储权重值；所述四管计算单元用于将输入数据与权重值进行乘法操作；所述输入数据是根据所述计算字线CWL和所述反计算字线CWLB确定的。
所述四管计算单元包括晶体管T5、晶体管T6、晶体管T7和晶体管T8；晶体管T7的漏极与预存线A连接，晶体管T7的栅极与计算字线CWL连接，晶体管T7的源极与晶体管T5的漏极连接，晶体管T5的栅极与所述四管存储单元中的Q点连接，晶体管T5的源极与晶体管T6的源极连接，晶体管T6的栅极与所述四管存储单元中的QB点连接，晶体管T6的漏极与晶体管T8的漏极连接，晶体管T8的栅极与反计算字线CWLB连接，晶体管T8的源极与预存线B连接；晶体管T5的源极与晶体管T6的源极均与读位线RBL连接。
本实施例通过设置晶体管T5、晶体管T6、晶体管T7和晶体管T8构建四管计算单元，晶体管T6为PMOS；晶体管T5、晶体管T7和晶体管T8均为NMOS。
作为一种实施方式，本发明所述四管存储单元包括晶体管T1、晶体管T2、晶体管T3和晶体管T4；晶体管T1的源极和晶体管T2的源极均与电源VDD连接，晶体管T1的漏极与晶体管T2的栅极连接，晶体管T1的栅极与晶体管T2的漏极连接；晶体管T3的源极与位线BL连接，晶体管T3的漏极与晶体管T1的漏极连接，晶体管T3的栅极与字线WL连接；晶体管T4的漏极与反位线BLB连接，晶体管T4的源极与晶体管T2的漏极连接，晶体管T4的栅极与字线WL连接；晶体管T5的栅极与晶体管T1的漏极连接，晶体管T6的栅极与晶体管T2的漏极连接。
本实施例通过设置晶体管T1、晶体管T2、晶体管T3和晶体管T4构成四管存储单元代替了传统的6管SRAM存储单元，晶体管T1和晶体管T2均为PMOS，晶体管T3和晶体管T4均为NMOS，其中，权重值通过Q点和QB点之间的差值确定的，Q为晶体管T3的漏极与晶体管T1的漏极连接的公共点；QB为晶体管T4的源极与晶体管T2的漏极连接的公共点；字线WL连接至晶体管T3和晶体管T4的栅极，控制晶体管T3和晶体管T4的通断，位线位线BL连接晶体管T3的源极，反位线BLB连接晶体管T4的漏极，将位线WL预充后，经过字线WL选通可以对Q点和QB点的权重值进行读写。
权重读写部分：
以Q=1,QB=0，晶体管T2截至，晶体管T1导通，要将Q写为0,QB写为1为例。先通过预充将位线BL和反位线BLB均预充为VDD，当该存内计算位单元被选中写时，位线BL降为0，字线WL=1，此时晶体管T3和晶体管T4均为导通状态。因为反位线BLB=1，QB=0，反位线BLB将会通过晶体管T4向QB充电，当QB升高后晶体管T1将处于截止状态，Q=1将通过晶体管T3向位线BL放电至0，完成Q=0的写入。
乘积计算部分：
乘积计算基本原理详见表1：
表1 乘累加操作表
Figure DEST_PATH_IMAGE002
注：VRST=0.4V, VDD=1V，Input为输入数据，Weight为权重值，Reset为复位，Charge为充电，Discharge为放电，Hold为保持。
如表1以及图1所示，其中，计算字线CWL和反计算字线CWLB均为输入，当计算字线CWL=VDD、反计算字线CWLB=0时，表示输入数据Input=+1，当计算字线CWL=0、反计算字线CWLB=VDD时，表示输入数据Input=-1。
Q点及QB点存储权重值，当Q=0V，QB=VDD，此时权重值Weight=0；当Q=VDD，QB=0V，此时权重值Weight=+1；Q为晶体管T3的漏极与晶体管T1的漏极连接的公共点；QB为晶体管T4的源极与晶体管T2的漏极连接的公共点；其中，VDD=1V。黑色加粗框中的为乘法累加计算结果，最终在读位线RBL上累加完成乘累加操作。
本实施例中，PA与预存线A连接，PB与预存线B连接，PA和PB均为预充所提供的计算电压。在进行计算之前，PA、PB和读位线RBL的电压均置为VRST=0.4V，进行计算时，PA=0.8V,PB=0,RBL保持0.4V。根据输入Input以及权重值Weight的不同，将会对读位线RBL进行充放电操作。
如图2所示，当输入数据Input=+1、权重值Weight=+1时，晶体管T7、晶体管T5均导通，PA=0.8V将通过晶体管T7和晶体管T5对读位线RBL进行充电，完成+1×+1=+1的逻辑结果。虽然晶体管T6也导通，但由于晶体管T8截止，因此并不会发生漏电情况。
如图3所示，当输入数据Input=-1、权重值Weight=+1时，晶体管T6、晶体管T8均导通，读位线RBL将通过晶体管T6、晶体管T8对PB=0V进行放电，完成-1×+1=-1逻辑结果。虽然晶体管T5也导通，但由于晶体管T7截止，因此并不会发生漏电情况。
当权重值Weight=0，无论输入数据Input=+1或者输入数据Input=-1,读位线RBL均处于保持态，完成+1×0=0或-1×0=0的逻辑计算结果。虽然晶体管T7和晶体管T8也导通，但由于晶体管T5和晶体管T6均截止，因此并不会发生漏电情况。
实施例2
如图4所示，本发明还提供一种存内计算装置，所述装置包括：位线/预存译码驱动器①、字线译码驱动器③、计算字线译码驱动器②、存内计算阵列和n个模拟数字转换器⑤；所述存内计算阵列包括阵列设置的m×n个上述存内计算位单元④。
所述位线/预存译码驱动器①的n个位线输出端分别与n根位线BL连接，所述位线/预存译码驱动器①的2n个预充线输出端分别与n根预充线A和n根预充线B连接，所述位线/预存译码驱动器①的n个反位线输出端分别与n根反位线BLB连接；所述字线译码驱动器③的m个字线输出端分别与m根字线WL连接；所述计算字线译码驱动器②的m个计算字线输出端分别与m根计算字线CWL连接，所述计算字线译码驱动器②的m个反计算字线输出端分别与m根反计算字线CWLB连接；第j+1列的m个存内计算位单元④的位线输入端均与第j根位线BL连接，第j+1列的m个存内计算位单元④的反位线输入端均与第j根反位线BLB连接，第j+1列的m个存内计算位单元④的2个预充线输入端分别与第j根预充线A和第j根预充线B连接，第i+1行的n个存内计算位单元④的计算字线输入端均与第i根计算字线CWL连接，第i+1行的n个存内计算位单元④的反计算字线输入端均与第i根反计算字线CWLB连接，第j+1列的m个存内计算位单元④的读位线输出端均与第j+1根读位线RBL连接；其中，i为大于等于0且小于m的正整数，j为大于等于0且小于n的正整数；第j+1个模拟数字转换器⑤的读位线输入端与第j+1根读位线RBL连接，以使m个存内计算位单元输出到第j+1根读位线RBL上的数据进行累加操作。模拟数字转换器⑤的另一输入端与参考电压连接，模拟数字转换器⑤的输出端输出n列数字的乘积累加结果。
本实施例中模拟数字转换器⑤为ADC，m为256，n为64。
图5为其中一列存内计算位单元的细化结构图。一列包含256个存内计算位单元，在图5中仅画出了两个存内计算位单元。
在这两个存内计算位单元中，位线BL通过连接晶体管T3的源极将权重值写入存储节点Q，反位线BLB通过连接晶体管T4的漏极将权重值写入存储节点QB，计算字线CWL和反计算字线CWLB 作为输入激励，控制晶体管T7和晶体管T8的的通断，最终的计算结果通过读位线RBL输出。
传统在做二元乘法运算时，片上静态随机存取存储器SRAM需要逐行访问，本发明为了减少片上SRAM访问的延迟和提高能量效率，公开的存内计算装置在位线上执行计算，不需要读出每一行的位单元，因此在能量效率和吞吐量方面有很大的提高。
本发明设计四管存储单元读写以及存储权重值，比六管权重存储结构减小了30%的工艺制造成本，且因为权重值连接至晶体管T5和T6的栅极，所以在计算过程中对权重并无读写干扰。
本发明设计权重值为0时直接采用保持态，也就是此时晶体管T5和T6截止，既不进行充电也不会进行放电，因此避免了传统计算中权重为值0也参与计算的冗余过程，计算逻辑简单，加速了计算过程。另外，在保持阶段晶体管T5和T6双端全关闭，所在电路相当于断路，使得电路无泄漏功耗，减少了开关管的通断过程，电路仅在计算过程中单端电压有变化来对读位线进行充放电，节省了部分功耗。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (5)

1.一种存内计算位单元，其特征在于，所述存内计算位单元包括：
四管存储单元，用于读、写和存储权重值；
四管计算单元，与所述四管存储单元连接，用于将输入数据与权重值进行乘法操作；所述输入数据是根据计算字线和反计算字线的不同取值确定的，具体包括：
当所述计算字线为VDD，且所述反计算字线为0V时，输入数据为+1；当所述计算字线为0V，且所述反计算字线为VDD时，输入数据为-1；其中，VDD=1V；
所述四管存储单元的位线输入端与位线连接，所述四管存储单元的反位线输入端与反位线连接，所述四管存储单元的字线输入端与字线连接；
所述四管计算单元包括晶体管T5、晶体管T6、晶体管T7和晶体管T8；
晶体管T7的漏极与预存线A连接，晶体管T7的栅极与计算字线连接，晶体管T7的源极与晶体管T5的漏极连接，晶体管T5的栅极与所述四管存储单元连接，晶体管T5的源极与晶体管T6的源极连接，晶体管T6的栅极与所述四管存储单元连接，晶体管T6的漏极与晶体管T8的漏极连接，晶体管T8的栅极与反计算字线连接，晶体管T8的源极与预存线B连接；晶体管T5的源极与晶体管T6的源极均与读位线RBL连接。
2.根据权利要求1所述的存内计算位单元，其特征在于，所述四管存储单元包括晶体管T1、晶体管T2、晶体管T3和晶体管T4；
晶体管T1的源极和晶体管T2的源极均与电源连接，晶体管T1的漏极与晶体管T2的栅极连接，晶体管T1的栅极与晶体管T2的漏极连接；
晶体管T3的源极与位线连接，晶体管T3的漏极与晶体管T1的漏极连接，晶体管T3的栅极与字线连接；
晶体管T4的漏极与反位线连接，晶体管T4的源极与晶体管T2的漏极连接，晶体管T4的栅极与字线连接；
晶体管T5的栅极与晶体管T1的漏极连接，晶体管T6的栅极与晶体管T2的漏极连接。
3.根据权利要求2所述的存内计算位单元，其特征在于，当Q=0V，QB=VDD，此时权重值为0；当Q=VDD，QB=0V，此时权重值为+1；Q为晶体管T3的漏极与晶体管T1的漏极连接的公共点；QB为晶体管T4的源极与晶体管T2的漏极连接的公共点；其中，VDD=1V。
4.根据权利要求2所述的存内计算位单元，其特征在于，晶体管T1、晶体管T2和晶体管T6均为PMOS；晶体管T3、晶体管T4、晶体管T5、晶体管T7和晶体管T8均为NMOS。
5.一种存内计算装置，其特征在于，所述装置包括：
位线/预存译码驱动器、字线译码驱动器、计算字线译码驱动器、存内计算阵列和n个模拟数字转换器；所述存内计算阵列包括阵列设置的m×n个权利要求1-4任一项所述的存内计算位单元；
所述位线/预存译码驱动器的n个位线输出端分别与n根位线连接，所述位线/预存译码驱动器的2n个预充线输出端分别与n根预充线A和n根预充线B连接，所述位线/预存译码驱动器的n个反位线输出端分别与n根反位线连接；
所述字线译码驱动器的m个字线输出端分别与m根字线连接；
所述计算字线译码驱动器的m个计算字线输出端分别与m根计算字线连接，所述计算字线译码驱动器的m个反计算字线输出端分别与m根反计算字线连接；
第j+1列的m个存内计算位单元的位线输入端均与第j根位线连接，第j+1列的m个存内计算位单元的反位线输入端均与第j根反位线连接，第j+1列的m个存内计算位单元的2个预充线输入端分别与第j根预充线A和第j根预充线B连接，第i+1行的n个存内计算位单元的计算字线输入端均与第i根计算字线连接，第i+1行的n个存内计算位单元的反计算字线输入端均与第i根反计算字线连接，第j+1列的m个存内计算位单元的读位线输出端均与第j+1根读位线连接；其中，i为大于等于0且小于m的正整数，j为大于等于0且小于n的正整数；
第j+1个模拟数字转换器的读位线输入端与第j+1根读位线连接，以使m个存内计算位单元输出到第j+1根读位线上的数据进行累加操作。
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