CN112151092B - 一种基于4管存储的存储单元、存储阵列及存内计算装置 - Google Patents

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Abstract

本发明涉及一种基于4管存储的存储单元，存储单元包括：第一存储子单元、第二存储子单元、位线BL、位线BLB、字线WL、字线MWL、字线MWLB、位线MBL、第一电容和第二电容；第一存储子单元和第二存储子单元均包括管T1、管T2、管T3、管T4、管T5和管T6；第一存储子单元与第二存储子单元的结构相同；第一存储子单元的电容连接端与第一电容的第一端连接，第二存储子单元的电容连接端与第二电容的第一端连接，第一电容的第二端和第二电容的第二端均与位线MBL连接；第一电容的容量和第二电容的容量不同。本发明提高了计算精度。

Description

一种基于4管存储的存储单元、存储阵列及存内计算装置
技术领域
本发明涉及存内计算技术领域，特别是涉及一种基于4管存储的存储单元、存储阵列及存内计算装置。
背景技术
深度卷积神经网络（DCNNs）继续证明推理精度的提高，深度学习正在向边缘计算转移。这一发展推动了低资源机器学习算法及其加速硬件的工作。DCNNs中最常见的运算是乘法和累加（MAC），它控制着功率和延迟。MAC操作具有很高的规则性和并行性，因此非常适合硬件加速。然而，内存访问量严重限制了传统数字加速器的能源效率。因此，内存计算（IMC）对DCNN加速越来越有吸引力。
现在的存算阵列基本都基于六管或者更多管的存储单元，MAC操作分为基于电阻分压器、放电率等的电流域计算和基于电荷共享、电容分压器等的电荷域计算两种。相比而言电荷域计算由于没有静态电流，所以功耗更低。而六管结构面积更大，功耗也更大。
发明内容
基于此，本发明的目的是提供一种基于4管存储的存储单元、存储阵列及存内计算装置，提高了计算精度。
为实现上述目的，本发明提供了如下方案：
一种基于4管存储的存储单元，所述存储单元包括：第一存储子单元、第二存储子单元、位线BL、位线BLB、字线WL、字线MWL、字线MWLB、位线MBL、第一电容和第二电容；
所述第一存储子单元和所述第二存储子单元均包括管T1、管T2、管T3、管T4、管T5和管T6；所述第一存储子单元与所述第二存储子单元的结构相同；
所述管T1的源极和所述管T2的源极均连接VDD电源；所述管T1的栅极分别与所述管T2管的漏极、所述管T4的第一极和所述管T6的栅极连接，所述管T2的栅极分别与所述管T1管的漏极、所述管T3的第一极和所述管T5的栅极连接，所述管T5的第一极与所述字线MWL连接，所述管T6的第一极与所述字线MWLB连接；所述管T4的栅极与所述字线WL连接，所述管T3的栅极与所述字线WL连接，所述管T3的第二极与所述位线BL连接，所述管T4的第二极与所述位线BLB连接，所述管T5的第二极和所述管T6的第二极均与电容连接端连接；
所述第一存储子单元的电容连接端与所述第一电容的第一端连接，所述第二存储子单元的电容连接端与所述第二电容的第一端连接，所述第一电容的第二端和所述第二电容的第二端均与所述位线MBL连接；所述第一电容的容量和所述第二电容的容量不同。
可选地，所述第一电容的容量是所述第二电容的容量的两倍。
本发明还公开了一种存储阵列，所述存储阵列包括矩阵式排列的多个所述的基于4管存储的存储单元；
各行所述基于4管存储的存储单元中，各所述管T5的第一极均与所述字线MWL连接，各所述管T6的第一极均与所述字线MWLB连接，各所述管T3的栅极均与所述字线WL连接，各所述管T4的栅极均与所述字线WL连接；
各列所述基于4管存储的存储单元中，各所述管T3的第二极均与所述位线BL连接，各所述管T4的第二极均与所述位线BLB连接，各所述第一电容的第二端均与所述位线MBL连接。
可选地，所述存储阵列为128行存储单元，64列存储单元。
本发明还公开了一种存内计算装置，所述存内计算装置包括所述的存储阵列，用于接收输入激活信号，累加位线MBL上的电压；
所述存内计算装置还包括：
激活驱动模块，分别与字线MWL和字线MWLB连接，用于输入激活信号；
列译码模块，分别与位线BL和位线BLB连接；
行译码模块，与字线WL连接。
可选地，所述存内计算装置还包括，输出模块，与所述位线MBL连接。
可选地，所述输出模块包括模数转换器，用于将所述模拟电压转换为数字信号后输出，所述模数转换器与所述位线MBL一一对应设置。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明公开了一种基于4管存储的存储单元、存储阵列及存内计算装置，通过4管存储单元，减小了存储单元的面积，通过第一电容的容量和第二电容的容量不同，实现2位的存储权重，提高了计算精度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种基于4管存储的存储单元结构示意图；
图2为本发明一种存内计算装置结构示意图；
图3为本发明乘累加操作数表。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种基于4管存储的存储单元、存储阵列及存内计算装置，提高了计算精度。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明一种基于4管存储的存储单元结构示意图，如图1所示，一种基于4管存储的存储单元，所述存储单元包括：第一存储子单元、第二存储子单元、位线BL、位线BLB、字线WL、字线MWL、字线MWLB、位线MBL、第一电容和第二电容。
所述第一存储子单元和所述第二存储子单元均包括管T1、管T2、管T3、管T4、管T5和管T6；所述第一存储子单元与所述第二存储子单元的结构相同；
所述管T1的源极和所述管T2的源极均连接VDD电源；所述管T1的栅极分别与所述管T2的漏极、所述管T4的第一极和所述管T6的栅极连接，所述管T2的栅极分别与所述管T1的漏极、所述管T3的第一极和所述管T5的栅极连接，所述管T5的第一极与所述字线MWL连接，所述管T6的第一极与所述字线MWLB连接；所述管T4的栅极与所述字线WL连接，所述管T3的栅极与所述字线WL连接，所述管T3的第二极与所述位线BL连接，所述管T4的第二极与所述位线BLB连接，所述管T5的第二极和所述管T6的第二极均与电容连接端Vc连接。所述管T3的第一极为权重存储点Q，所述管T4的第一极为权重存储点QB。
所述第一存储子单元的电容连接端与所述第一电容的第一端连接，所述第二存储子单元的电容连接端与所述第二电容的第一端连接，所述第一电容的第二端和所述第二电容的第二端均与所述位线MBL连接；所述第一电容的容量和所述第二电容的容量不同。
可选地，所述第一电容的容量是所述第二电容的容量的两倍。
本发明还公开了一种存储阵列，如图2所示，所述存储阵列包括矩阵式排列的多个所述的基于4管存储的存储单元；
各行所述基于4管存储的存储单元中，各所述管T5的第一极均与所述字线MWL连接，各所述管T6的第一极均与所述字线MWLB连接，各所述管T3的栅极均与所述字线WL连接，各所述管T4的栅极均与所述字线WL连接；
各列所述基于4管存储的存储单元中，各所述管T3的第二极均与所述位线BL连接，各所述管T4的第二极均与所述位线BLB连接，各所述第一电容的第二端均与所述位线MBL连接。
可选地，所述存储阵列为128行存储单元，64列存储单元。
如图2所示，本发明一种存内计算装置，所述存内计算装置包括所述的存储阵列，用于接收输入激活信号，累加位线MBL上的电压；
所述存内计算装置还包括：
激活驱动模块，分别与字线MWL和字线MWLB连接，用于输入激活信号；
列译码模块，分别与位线BL和位线BLB连接；
行译码模块，与字线WL连接。
可选地，所述存内计算装置还包括，输出模块，与所述位线MBL连接。
可选地，所述输出模块包括模数转换器，所述模数转换器与所述位线MBL一一对应设置。
本发明具体实施中，图2的存内计算装置为SRAM（Static Random-Access Memory静态随机存取存储器） IMC宏的体系结构，包括存储阵列①、存储单元的读写操作（R/W）中的行译码模块（R/W Address Decoder）③、存储单元的读写操作（R/W）中的列译码模块（R/WBL Control）②、存算结构的输入激活驱动模块（MWL Decoder/Driver）④和包含模数转换器（ADC）的输出模块⑤。其中行译码模块对存储阵列字线WL(i)进行选取，列译码模块对位线BL(i)及位线BLB(i)进行作用，位线BL(i)和位线BLB(i)信号相反，输入激活信号作用于MBL(i)，MBL(i)再传输到ADC输出。
存储阵列中每行的二进制乘累加（bMAC）操作的位线输出MBL是一列乘累加计算的和，MBL端是模拟信号，为了数字化这些值，阵列每列包含一个ADC。模数转换器ADC对乘累加位线MBL(i)信号进行模数转换。
行译码模块③译码后输出WL[i]信号对阵列①的设定行进行选中，列译码模块②输出BL[i]和BLB[i]对阵列的设定列进行选中，列译码模块②和行译码模块③实现的是位单元中权值的读写；输入激活驱动模块④对输入激活信号译码后输出128组MWL信号，MWL信号包括MWL[i]和MWLB[i]，MWL信号连接到存储阵列①的每一行；存储阵列①中每列的输出信号MBL[i]连接到输出模块⑤，输出模块⑤中的相应列的ADC完成最后的结果输出。
存内计算装置是针对神经网络提出的结构，其工作原理是在存储单元中将输入激活信号和存储权值进行乘累加操作。本发明涉及的存内计算装置使用电荷共享来执行二进制乘累加（bMAC）。
如图1所示，存储阵列中的位单元（bitcell）包括左（存储权重为高位）右（存储权重为低位）两部分，每部分由4管（管T1、管T2、管T3、管T4）的基本存储结构外加电容和两个导通晶体管（管T5、管T6）组成，第一部分电容2C的大小是第二部分电容C的两倍。
在位单元中第一电容和第二电容由MAC字线（MWL/MWLB）通过管T5、管T6选通之后充放电，而管T5和管T6这两个晶体管由存储的权重（Q、QB）选择导通。左边高位部分第一电容（2C）的电容是右边低位部分第二电容（C）的电容的两倍，所产生的电压乘累加结果也是两倍，两部分的电荷被放在同一位线MBL上按列共享，由此就实现了1位输入与2位权重的计算。bMAC分两步：第一步预充电，MWL(i)、MWLB(i)、MBL(i)同时充电至VRST（中间电平），第一电容和第二电容两边均没有电压电势；第二步充电关闭，输入驱动将输入激活信号传输到MWL(i)/MWLB(i)，输入激活信号与权重同或的结果与MBL在电容两端形成电压差从而在位线MBL上产生电荷积累；第三步MBL通过ADC进行模数转换后输出结果。
图3为乘累加操作数表，图3中以MWL和MWLB的电平高低组合来表示输入（Input）的数值，输入为1时MWL端电压为VDR（0.8V），MWLB为0V，输入为0时MWL端电压为0V，MWLB为VDR（0.8V），输入为0时，MWL与MWLB都为VRST（0.4V）；位单元两部分所存权重中，Q为1（VDD）时第一部分cell(2C)权重值为2，第二部分cell(C)权重值为1，Q为0（0）时第一部分cell(2C)权重值为-2，第二部分cell(C)权重值为-1；MBL（value）为第一部分cell(2C)权重值乘以输入与第二部分cell(C)权重值乘以输入的和。
本发明中，存内计算装置中的基本存储模块采用4管单元，优化了阵列结构减小了阵列面积；2位的存储权重，提高了计算精度；内存计算装置的计算过程通过电容耦合电荷域完成，没有静态电流，降低了功耗且电容耦合机制拥有更好的稳定性。因此，整个装置相较现有技术有更小的面积，更高的精度，更好的稳定性。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (6)

1.一种基于4管存储的存储单元，其特征在于，所述存储单元包括：第一存储子单元、第二存储子单元、位线BL、位线BLB、字线WL、字线MWL、字线MWLB、位线MBL、第一电容和第二电容；
所述第一存储子单元和所述第二存储子单元均包括管T1、管T2、管T3、管T4、管T5和管T6；所述第一存储子单元与所述第二存储子单元的结构相同；
所述管T1的源极和所述管T2的源极均连接VDD电源；所述管T1的栅极分别与所述管T2的漏极、所述管T4的第一极和所述管T6的栅极连接，所述管T2的栅极分别与所述管T1的漏极、所述管T3的第一极和所述管T5的栅极连接，所述管T5的第一极与所述字线MWL连接，所述管T6的第一极与所述字线MWLB连接；所述管T4的栅极与所述字线WL连接，所述管T3的栅极与所述字线WL连接，所述管T3的第二极与所述位线BL连接，所述管T4的第二极与所述位线BLB连接，所述管T5的第二极和所述管T6的第二极均与电容连接端连接；
所述第一存储子单元的电容连接端与所述第一电容的第一端连接，所述第二存储子单元的电容连接端与所述第二电容的第一端连接，所述第一电容的第二端和所述第二电容的第二端均与所述位线MBL连接；所述第一电容的容量和所述第二电容的容量不同；
所述第一电容的容量是所述第二电容的容量的两倍，所产生的电压乘累加结果也是两倍，两部分的电荷被放在同一位线MBL上按列共享。
2.一种存储阵列，其特征在于，所述存储阵列包括矩阵式排列的权利要求1所述的基于4管存储的存储单元；
各行所述基于4管存储的存储单元中，各所述管T5的第一极均与所述字线MWL连接，各所述管T6的第一极均与所述字线MWLB连接，各所述管T3的栅极均与所述字线WL连接，各所述管T4的栅极均与所述字线WL连接；
各列所述基于4管存储的存储单元中，各所述管T3的第二极均与所述位线BL连接，各所述管T4的第二极均与所述位线BLB连接，各所述第一电容的第二端均与所述位线MBL连接。
3.根据权利要求2所述的存储阵列，其特征在于，所述存储阵列为128行存储单元，64列存储单元。
4.一种存内计算装置，其特征在于，所述存内计算装置包括权利要求2-3任一项所述的存储阵列，用于接收输入激活信号，累加位线MBL上的电压；
所述存内计算装置还包括：
激活驱动模块，分别与字线MWL和字线MWLB连接，用于输入激活信号；
列译码模块，分别与位线BL和位线BLB连接；
行译码模块，与字线WL连接。
5.根据权利要求4所述的存内计算装置，其特征在于，所述存内计算装置还包括：输出模块，与所述位线MBL连接。
6.根据权利要求5所述的存内计算装置，其特征在于，所述输出模块包括模数转换器，用于将模拟电压转换为数字信号后输出，所述模数转换器与所述位线MBL一一对应设置。
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