CN114464229B - 一种乘法计算器 - Google Patents
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Abstract
本发明涉及一种乘法计算器。该计算器包括7T SRAM存储单元和局部计算单元；所述7T SRAM单元用于存储权重数据；所述局部计算单元在计算模式下从所述7T SRAM单元中获得1bit权重数据，与位线BL/BLB位线非输入的4bit数据进行计算，并将计算结果通过全局位线GBL/全局位线非GBLB输出。本发明能够在提升效率的同时又能控制计算单元的工作状态，减小不必要的能量损失。
Description
技术领域
本发明涉及数据处理领域，特别是涉及一种乘法计算器。
背景技术
现有的技术中，诸多设计都仅支持单比特输入与单比特权重的乘法计算，这从根本上限制了效率的提升，而诸多研究多比特计算的设计中，局部计算单元又设计得较为复杂，不利于节省面积和减少功耗，有的设计虽然实现了简单计算单元的多比特运算，但是计算单元无法有效地和存储单元分隔开，导致电路工作在存储模式时，计算单元也仍在工作，产生了额外的能耗。
因此，基于上述问题，亟需提供一种在提升效率的同时又能控制计算单元的工作状态，减小不必要的能量损失的乘法计算器。
发明内容
本发明的目的是提供一种乘法计算器，能够在提升效率的同时又能控制计算单元的工作状态，减小不必要的能量损失。
为实现上述目的，本发明提供了如下方案：
一种乘法计算器，包括：7T SRAM存储单元和局部计算单元；
所述7T SRAM单元用于存储权重数据；
所述局部计算单元在计算模式下从所述7T SRAM单元中获得1bit权重数据，与位线BL/BLB位线非输入的4bit数据进行计算，并将计算结果通过全局位线GBL/全局位线非GBLB输出。
可选地，所述一种乘法计算器的工作模式包括：存储模式和计算模式。
可选地，所述7T SRAM存储单元的读操作和局部计算单元的运算是同时进行。
可选地，所述7T SRAM存储单元包括：管N1、管N2、管N3、管N4、管P1、管P2以及管P3；
管P1的源极和管P2的源极均与电源电压VDD连接，管P1的漏极和管N1的漏极连接，管P2的漏极与管N2的漏极连接，管P1的栅极与管N1的栅极连接，管P2的栅极与管N2的栅极连接，管N1的源极和管N2的源极接至电源地VSS，管N3的漏极接至位线BL，管N4的漏极接至位线非BLB，管N3的源极与权重值存储节点Q连接，管N4的源极与权重值非QB存储节点连接，管N3的栅极和管N4的栅极短接至字线WL，管P3的源极接至权重值存储节点Q，管P3的栅极接读字线RWL，管P3的漏极接读位线RBL。
可选地，所述局部计算单元包括：管N5、管N6、管N7以及管N8；
管N5的栅极和管N6的栅极与读位线RBL相连接，管N5的漏极和管N6的漏极为整个乘法计算器的输出端，管N5的源极与管N7的漏极连接，管N6的源极与管N8的漏极连接，管N7的栅极与位线BL连接，管N8的栅极与位线非BLB连接，管N7的源极和管N8的源极短接至电源地VSS。
可选地，所述整个乘法计算器的输出端包括：全局位线GBL和全局位线非GBLB；
全局位线GBL用于输出4bit输入数据中的高2bit数据与权重的运算结果；
全局位线非GBLB用于输出4bit输入数据中的低2bit数据与权重的运算结果。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明所提供的一种乘法计算器，可实现多bit输入与单bit权重的乘法运算，存储单元使用的是7T SRAM，不同于传统的6T SRAM将权重数据读取到位线BL上，使得输入数据不能通过位线BL传输，本设计在6T SRAM单元的基础上通过一个PMOS开关将权重数据存储节点与计算单元相连，使权重数据能直接被读取到计算单元中，从而在相较于6T SRAM单元只增加一个晶体管的情况下，位线BL能被时分复用为权重数据和输入数据的传输通道，既能够在存储模式下用于传输权重，也能够在计算模式下传输输入数据，节省了电路资源；计算单元使用的晶体管仅为4个，且对称性较好，占据较少的面积，节省了能耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所提供的一种乘法计算器结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种乘法计算器，能够在提升效率的同时又能控制计算单元的工作状态，减小不必要的能量损失。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明所提供的一种乘法计算器结构示意图，如图1所示，本发明所提供的一种乘法计算器，包括：7T SRAM存储单元和局部计算单元；
所述7T SRAM单元用于存储权重数据；
所述局部计算单元在计算模式下从所述7T SRAM单元中获得1bit权重数据，与位线BL/BLB位线非输入的4bit数据进行计算，并将计算结果通过全局位线GBL/全局位线非GBLB输出。
本发明所提供的一种乘法计算器的工作模式包括：存储模式和计算模式。
所述7T SRAM存储单元包括：管N1、管N2、管N3、管N4、管P1、管P2以及管P3；管N1、管N2、管N3、管N4是NMOS晶体管，管P1、管P2、管P3是PMOS晶体管；
管P1的源极和管P2的源极均与电源电压VDD连接，管P1的漏极和管N1的漏极连接，管P2的漏极与管N2的漏极连接，管P1的栅极与管N1的栅极连接，管P2的栅极与管N2的栅极连接，管N1的源极和管N2的源极接至电源地VSS，管N3的漏极接至位线BL，管N4的漏极接至位线非BLB，管N3的源极与权重值存储节点Q连接，管N4的源极与权重值非QB存储节点连接，管N3的栅极和管N4的栅极短接至字线WL，管P3的源极接至权重值存储节点Q，管P3的栅极接读字线RWL，管P3的漏极接读位线RBL。
所述局部计算单元包括：管N5、管N6、管N7以及管N8；管N5、管N6、管N7、管N8均为NMOS晶体管；
管N5的栅极和管N6的栅极与读位线RBL相连接，管N5的漏极和管N6的漏极为整个乘法计算器的输出端，管N5的源极与管N7的漏极连接，管N6的源极与管N8的漏极连接，管N7的栅极与位线BL连接，管N8的栅极与位线非BLB连接，管N7的源极和管N8的源极短接至电源地VSS。
所述整个乘法计算器的输出端包括：全局位线GBL和全局位线非GBLB；
全局位线GBL用于输出4bit输入数据中的高2bit数据与权重的运算结果；
全局位线非GBLB用于输出4bit输入数据中的低2bit数据与权重的运算结果。
电路工作在存储模式时，有写权重和读权重两种操作。写操作：以写‘0’为例（原节点Q存储‘1’，节点QB存储‘0’），先将位线BL预充电至低电位，位线非BLB预充电至高电位，读位线RBL预充电至低电位，待电位稳定后，使能字线WL，使晶体管N3和N4打开，晶体管P5处于断开状态，所以节点Q就通过位线BL放电至低电位，实现了Q节点的写‘0’操作，而节点QB通过位线非BLB充电至高电位；读操作：以读‘1’为例，先将读位线RBL预放电至低电位，然后打开读字线RWL，节点Q迅速将RBL充电至高电位，以此实现读‘1’操作。
所述7T SRAM存储单元和局部计算单元的读操作是同时进行。电路工作在计算模式时，需从存储单元中读取计算用的权重，用权重值控制晶体管N5-N6的栅极；同时，将4bit输入数据分为高2bit和低2bit数据，且高/低2bit数据都分别通过四个不同幅值的电压Vin0-Vin3来表示，以实现4bit数据在电路中的输入，并用高/低2bit输入数据对应幅值的电压分别去控制晶体管N7和N8的栅极。其中，2bit数据与4个不同幅值电压之间的对应关系和高/低2bit数据与权重的乘法运算结果分别如表1和表2所示。
表1
表2
本发明所提供的一种乘法计算器的有益效果如下：
优点：1）结构简单，计算单元的规模较小，而且对称性较好，面积得到优化；
2）高效率，该电路单元能进行4bit输入数据与1bit权重的乘法运算，相较于单比特输入数据的乘法运算具有更高的效率；
3）能耗优化，本设计通过一个PMOS开关控制计算单元的工作状态，使其仅在计算模式时才进行计算操作，减少不必要的能耗。在由此乘法计算单元组成的阵列中，该开关可用于选择做乘法运算的某一行权重。
优点1）主要的技术点来源是第2部分中的计算单元，计算单元结构简单、对称，占据的面积较小；
优点2）主要的技术点来源是第2部分中的计算单元电路，该计算单元可以准确地完成16个不同的输入数据与1bit权重的计算操作。
优点3）主要的技术点来源是第2部分中的连接7T SRAM存储节点与计算单元的PMOS开关。许多设计的存储单元和计算单元没有分隔开，导致在对存储单元进行写/读操作时，也会触发计算单元进行计算操作，产生了额外的能耗损失，通过一个PMOS开关在不需要计算操作的时候将计算单元关闭，就可以达到优化能耗的目的。选用PMOS晶体管作为开关的原因是PMOS晶体管相较于NMOS开关能减少漏电，相较于传输门开关在面积上更具有优势。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。
Claims (4)
1.一种乘法计算器，其特征在于，包括：7T SRAM存储单元和局部计算单元；
所述7T SRAM存储单元用于存储权重数据；
所述局部计算单元在计算模式下从所述7T SRAM存储单元中获得1bit权重数据，与位线BL/BLB位线非输入的4bit数据进行计算，并将计算结果通过全局位线GBL/全局位线非GBLB输出；
所述7T SRAM存储单元包括：管N1、管N2、管N3、管N4、管P1、管P2以及管P3；
管P1的源极和管P2的源极均与电源电压VDD连接，管P1的漏极和管N1的漏极连接，管P2的漏极与管N2的漏极连接，管P1的栅极与管N1的栅极连接，管P2的栅极与管N2的栅极连接，管N1的源极和管N2的源极接至电源地VSS，管N3的漏极接至位线BL，管N4的漏极接至位线非BLB，管N3的源极与权重值存储节点Q连接，管N4的源极与权重值非QB存储节点连接，管N3的栅极和管N4的栅极短接至字线WL，管P3的源极接至权重值存储节点Q，管P3的栅极接读字线RWL，管P3的漏极接读位线RBL；
所述局部计算单元包括：管N5、管N6、管N7以及管N8；
管N5的栅极和管N6的栅极与读位线RBL相连接，管N5的漏极和管N6的漏极为整个乘法计算器的输出端，管N5的源极与管N7的漏极连接，管N6的源极与管N8的漏极连接，管N7的栅极与位线BL连接，管N8的栅极与位线非BLB连接，管N7的源极和管N8的源极短接至电源地VSS。
2.根据权利要求1所述的一种乘法计算器，其特征在于，所述一种乘法计算器的工作模式包括：存储模式和计算模式。
3.根据权利要求1所述的一种乘法计算器，其特征在于，所述7T SRAM存储单元的读操作和局部计算单元的运算是同时进行。
4.根据权利要求1所述的一种乘法计算器，其特征在于，所述整个乘法计算器的输出端包括：全局位线GBL和全局位线非GBLB；
全局位线GBL用于输出4bit输入数据中的高2bit数据与权重的运算结果；
全局位线非GBLB用于输出4bit输入数据中的低2bit数据与权重的运算结果。
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