CN114327368B - 一种xnor运算的存算电路 - Google Patents
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Abstract
本发明涉及一种XNOR运算的存算电路，其特征在于，包括存储单元和计算单元；存储单元包括6T‑SRAM存储单元、管P3、管P4、管P5、管P6、管P7、管P8、管N5、管N6、字线WL、读位线RBL和读字线RWL；通过管P3、管P4、管P5和管P6读取6T‑SRAM存储单元中的权重值，减少漏电流对读取结果的影响，并通过在每个存储单元中增加两个控制权重读取的晶体管开关，以实现拓展至存‑算单元阵列的XNOR运算时，只进行单一存‑算单元的XNOR运算。本发明提高了输出XNOR运算值的准确性。
Description
技术领域
本发明涉及存内计算技术领域，特别是涉及一种XNOR运算的存算电路。
背景技术
基于JSSC论文《XNOR-SRAM In-Memory Computing SRAM Macro for BinaryTernary Deep Neural Networks》中的XNOR-SRAM电路单元，XNOR-SRAM电路采用的是传统的6T SRAM，存在“读干扰写”问题，可能导致存储单元的权重值“1”翻转为“0”，而且其计算单元采用3个NMOS和3个PMOS共6个晶体管，但其采用的是单管输出XNOR运算值，存在一定的信号损失。
发明内容
本发明的目的是提供一种XNOR运算的存算电路，提高了输出XNOR运算值的准确性。
为实现上述目的，本发明提供了如下方案：
一种XNOR运算的存算电路，包括存储单元和计算单元；
所述存储单元包括6T-SRAM存储单元、管P3、管P4、管P5、管P6、管P7、管P8、管N5、管N6、字线WL、读位线RBL和读字线RWL；所述管P6的栅极连接所述6T-SRAM存储单元的权重存储节点Q，所述管P4的栅极连接所述读字线RWL，所述管P4的漏极连接管N6的第一极，所述管N6的第二极接地电位VSS，所述管N6的栅极连接权重存储节点Q，所述管P4的源极连接所述管P6的第一极，所述管P6的第二极连接所述管P8的第一极，所述管P8的第二极连接电源VDD，所述管P8的栅极连接所述读位线RBL；所述管P5的栅极连接所述6T-SRAM存储单元的权重存储节点QB，所述管P3的栅极连接所述读字线RWL，所述管P3的漏极连接管N5的第一极，所述管N5的第二极接地电位VSS，所述管N5的栅极连接权重存储节点QB，所述管P3的源极连接所述管P6的第一极，所述管P6的第二极连接所述管P8的第一极，所述管P8的第二极连接电源VDD，所述管P8的栅极连接所述读位线RBL；
所述计算单元包括第一输入信号INP、第二输入信号INPB、第三输入信号INN、第四输入信号INNB、第一控制信号TGS、第二控制信号TGSB、管P9、管P10、管P11、管N7、管N8和管N9；所述管P9的第一极连接所述第一输入信号INP，所述管P10的第一极连接所述第二输入信号INPB，所述管P9的栅极分别与所述管N7的栅极和所述管P3的漏极连接，所述管P9的第二极分别与所述管N7的第一极、所述管N9的第一极、所述管P11的第一极、所述管P10的第二极和所述管N8的第一极连接，所述管P10的栅极分别与所述管P4的漏极和管N8的栅极连接，所述管N7的第二极连接所述第三输入信号INN，所述管N8的第二极连接所述第四输入信号INNB，所述管N9的栅极连接所述第一控制信号TGS，所述管N11的栅极连接所述第二控制信号TGSB，所述管N9的第二极与所述管P11的第二极连接，所述管N9的第二极与所述管P11的第二极连接处为所述计算单元的输出端；
当读取所述6T-SRAM存储单元的第一权重值和第二权重值时，将读位线RBL置于低电平，读字线RWL置于低电平。
可选地，所述输入信号为+1时，第一输入信号INP为地电位、第二输入信号INPB为电源VDD电位、第三输入信号INN为电源VDD电位、第四输入信号INNB为地电位；
所述输入信号为-1时，第一输入信号INP为电源VDD电位、第二输入信号INPB为地电位、第三输入信号INN为地电位、第四输入信号INNB为电源VDD电位；
所述输入信号为0时为第一转化逻辑或第二转化逻辑；所述第一转化逻辑为第一输入信号INP为地电位、第二输入信号INPB为地电位、第三输入信号INN为电源VDD电位、第四输入信号INNB为电源VDD电位；所述第二转化逻辑为第一输入信号INP为电源VDD电位、第二输入信号INPB为电源VDD电位、第三输入信号INN为地电位、第四输入信号INNB为地电位。
可选地，所述管P3、所述管P4、所述管P5、所述管P6、所述管P7、所述管P8、所述管P9、所述管P10、所述管P11均为PMOS晶体管。
可选地，所述管N3和所述管N4均为NMOS晶体管。
可选地，所述6T-SRAM存储单元包括管P1、管P2、管N1、管N2、管N3、管N4、字线WL、位线BL和位线非BLB，所述管P1的第一极和管P2的第一极均连接电源VDD，所述管P1的栅极分别连接所述管N1的栅极、所述管P2的第二极、所述管N4的第一极和所述管N2的第一极，所述管N4的第二极连接所述位线非BLB，所述管N4的栅极连接所述字线WL，所述管P2的栅极分别连接所述管P1的第二极、所述管N3的第一极和所述管N1的第一极，所述管N3的第二极连接所述位线BL，所述管N3的栅极连接所述字线WL，所述管N1的第二极和所述管N2的第二极均连接地电位，所述管N3的第一极为权重存储节点Q，所述管N4的第一极为权重存储节点QB。
可选地，所述管P1和所述管P2均为PMOS晶体管。
可选地，所述管N1、所述管N2、所述管N3和所述管N4均为NMOS晶体管。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明通过管P3、管P4、管P5和管P6读取6T-SRAM存储单元中的权重值，减少漏电流对读取结果的影响，并通过在每个存储单元中增加两个控制权重读取的晶体管开关，以实现拓展至存-算单元阵列的XNOR运算时，还能只进行单一存-算单元的XNOR运算，此操作在运算结果出现异常时能够精确查找导致结果异常的模块或单元，以对电路进行局部调整，从而避免耗时耗力、大规模地对电路进行检查；输出采用传输门而不是单一晶体管也能够保证在整个结果阈中，XNOR值都能够准确地传输到输出端。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种XNOR运算的存算电路结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种XNOR运算的存算电路，提高了输出XNOR运算值的准确性。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明一种XNOR运算的存算电路结构示意图，如图1所示，一种XNOR运算的存算电路，包括存储单元和计算单元。
字母表达式解释如下：
Word Line(WL)：字线；
Read Bit Line(RBL)：读位线；
Read Word Line(RWL)：读字线；
VDD：电源电压；
VSS：地电位；
Bit Line(BL)：位线；
Bit Line Bar(BLB)：位线非；
INP/INPB：由输入信号转化而来的P管（管P9和管P10）输入信号；
INN/INNB：由输入信号转化而来的N管（管N7和管N8）输入信号；
TGS/TGSB：传输门TG开关控制信号；
XNOR：异或值；
Q：权重存储节点；
QB：权重存储节点。
所述存储单元包括6T-SRAM存储单元、管P3、管P4、管P5、管P6、管P7、管P8、管N5、管N6、字线WL、读位线RBL和读字线RWL；所述管P6的栅极连接所述6T-SRAM存储单元的权重存储节点Q（Q节点），所述管P4的栅极连接所述读字线RWL，所述管P4的漏极连接管N6的第一极，所述管N6的第二极接地电位VSS，所述管N6的栅极连接权重存储节点Q，所述管P4的源极连接所述管P6的第一极，所述管P6的第二极连接所述管P8的第一极，所述管P8的第二极连接电源VDD，所述管P8的栅极连接所述读位线RBL；所述管P5的栅极连接所述6T-SRAM存储单元的权重存储节点QB（QB节点），所述管P3的栅极连接所述读字线RWL，所述管P3的漏极连接管N5的第一极，所述管N5的第二极接地电位VSS，所述管N5的栅极连接权重存储节点QB，所述管P3的源极连接所述管P6的第一极，所述管P6的第二极连接所述管P8的第一极，所述管P8的第二极连接电源VDD，所述管P8的栅极连接所述读位线RBL。
权重存储节点QB的权重值为权重存储节点Q的权重值取反，即当权重存储节点Q为+1时，权重存储节点QB为-1。
所述计算单元包括第一输入信号INP、第二输入信号INPB、第三输入信号INN、第四输入信号INNB、第一控制信号TGS、第二控制信号TGSB、管P9、管P10、管P11、管N7、管N8和管N9；所述管P9的第一极连接所述第一输入信号INP，所述管P10的第一极连接所述第二输入信号INPB，所述管P9的栅极分别与所述管N7的栅极和所述管P3的漏极连接，所述管P9的第二极分别与所述管N7的第一极、所述管N9的第一极、所述管P11的第一极、所述管P10的第二极和所述管N8的第一极连接，所述管P10的栅极分别与所述管P4的漏极和管N8的栅极连接，所述管N7的第二极连接所述第三输入信号INN，所述管N8的第二极连接所述第四输入信号INNB，所述管N9的栅极连接所述第一控制信号TGS，所述管N11的栅极连接所述第二控制信号TGSB，所述管N9的第二极与所述管P11的第二极连接，所述管N9的第二极与所述管P11的第二极连接处为所述计算单元的输出端。
当读取所述6T-SRAM存储单元的第一权重值和第二权重值时，将读位线RBL置于低电平，读字线RWL置于低电平。
低电平为0，高电平为1。
所述输入信号为+1时，第一输入信号INP为地电位、第二输入信号INPB为电源VDD电位、第三输入信号INN为电源VDD电位、第四输入信号INNB为地电位。
所述输入信号为-1时，第一输入信号INP为电源VDD电位、第二输入信号INPB为地电位、第三输入信号INN为地电位、第四输入信号INNB为电源VDD电位。
所述输入信号为0时为第一转化逻辑或第二转化逻辑；所述第一转化逻辑为第一输入信号INP为地电位、第二输入信号INPB为地电位、第三输入信号INN为电源VDD电位、第四输入信号INNB为电源VDD电位；所述第二转化逻辑为第一输入信号INP为电源VDD电位、第二输入信号INPB为电源VDD电位、第三输入信号INN为地电位、第四输入信号INNB为地电位。
所述管P3、所述管P4、所述管P5、所述管P6、所述管P7、所述管P8、所述管P9、所述管P10、所述管P11均为PMOS晶体管。
所述管N3和所述管N4均为NMOS晶体管。
所述6T-SRAM存储单元包括管P1、管P2、管N1、管N2、管N3、管N4、字线WL、位线BL和位线非BLB，所述管P1的第一极和管P2的第一极均连接电源VDD，所述管P1的栅极分别连接所述管N1的栅极、所述管P2的第二极、所述管N4的第一极和所述管N2的第一极，所述管N4的第二极连接所述位线非BLB，所述管N4的栅极连接所述字线WL，所述管P2的栅极分别连接所述管P1的第二极、所述管N3的第一极和所述管N1的第一极，所述管N3的第二极连接所述位线BL，所述管N3的栅极连接所述字线WL，所述管N1的第二极和所述管N2的第二极均连接地电位，所述管N3的第一极为权重存储节点Q，所述管N4的第一极为权重存储节点QB。
所述管P1和所述管P2均为PMOS晶体管。
所述管N1、所述管N2、所述管N3和所述管N4均为NMOS晶体管。
所述PMOS晶体管P1的源极和PMOS晶体管P2的源极均连接至电源电压VDD，PMOS晶体管P1的栅极分别与NMOS晶体管N1的栅极、PMOS晶体管P5的栅极和权重存储节点QB相连，PMOS晶体管P2的栅极分别与NMOS晶体管N2的栅极、PMOS晶体管P6的栅极和权重存储节点Q相连，PMOS晶体管P1的漏极分别与NMOS晶体管N1的漏极和NMOS晶体管N3的源极相连（连接点为Q），PMOS晶体管P2的漏极分别与NMOS晶体管N2的漏极和NMOS晶体管N4的源极相连（连接点为QB），NMOS晶体管N1的源极和NMOS晶体管N2的源极均连接至地电位VSS；NMOS晶体管N3的栅极和NMOS晶体管N4的栅极均连接至字线WL，NMOS晶体管N3的漏极连接至位线BL，NMOS晶体管N4的漏极连接至位线非BLB；PMOS晶体管P7的源极和PMOS晶体管P8的源极均连接电源电压VDD，PMOS晶体管P7的栅极和PMOS晶体管P8的栅极均连接读位线RBL，PMOS晶体管P7的漏极和PMOS晶体管P5的源极连接，PMOS晶体管P8的漏极与晶体管P6的源极连接，PMOS晶体管P5的漏极与PMOS晶体管P3的源极连接，PMOS晶体管P6的漏极与PMOS晶体管P4的源极连接，PMOS晶体管P3的栅极和PMOS晶体管P4的栅极均连接至读字线RWL，PMOS晶体管P3的漏极分别与NMOS晶体管N5的漏极、NMOS晶体管N7的栅极和PMOS晶体管P9的栅极相连，PMOS晶体管P4的漏极分别与NMOS晶体管N6的漏极、NMOS晶体管N8的栅极和PMOS晶体管P10的栅极相连，NMOS晶体管N5的栅极连接至存储节点QB，NMOS晶体管N6的栅极连接至存储节点Q，NMOS晶体管N5的源极和NMOS晶体管N6的源极均接地电位VSS。
所述计算单元包括第一输入信号INP、第二输入信号INPB、第三输入信号INN、第四输入信号INNB、第一控制信号TGS、第二控制信号TGSB、PMOS晶体管P9、PMOS晶体管P10、PMOS晶体管P11、NMOS晶体管N7、NMOS晶体管N8和NMOS晶体管N9；所述NMOS晶体管N7的源极与输入信号INN相连，NMOS晶体管N7的栅极与PMOS晶体管P9的栅极相连，NMOS晶体管N7的漏极分别与PMOS晶体管P9的漏极、PMOS晶体管P10的漏极、PMOS晶体管P11的源极、NMOS晶体管N8的漏极和NMOS晶体管N9的源极相连，PMOS晶体管P9的源极连接至输入信号INP，NMOS晶体管N8的源极连接至输入信号INNB，NMOS晶体管N8的栅极与PMOS晶体管P10的栅极相连，PMOS晶体管P10的源极连接至输入信号INPB，NMOS晶体管N9的栅极连接控制信号TGS，PMOS晶体管P11的栅极连接控制信号TGSB，NMOS晶体管N9的漏极和PMOS晶体管P11的漏极相连构成输出端XNOR。
本发明由存储单元和计算单元两部分组成，存储单元由一个传统6T-SRAM单元外加6个与读操作相关的PMOS晶体管及2个使读取出来的权重值与实际权重值匹配的NMOS晶体管组成，因为传统的6T SRAM单元存在“读干扰写”的问题，为了解决这个问题，并为XNOR计算单元提供准确的权重值，本发明采用了14T SRAM单元，其中管P1-管P2、管N1-管N4组成传统的6T-SRAM存储单元；管P3-管P6是为解决“读干扰写”问题和进一步减少漏电流对读取结果的影响而设置的权重读取晶体管；存-算单元阵列中的存-算单元数目大于1时，管P7-管P8用于控制单个存-算单元进行XNOR运算：读取单个14T SRAM单元的权重进行运算时，在打开读字线RWL的同时，仅开启对应的读位线RBL，使管P7-管P8导通，将该存储单元的权重值传输到运算单元；晶体管N5-管N6用于在RWL有效时，控制读出权重与存储单元实际存储的权重相匹配。计算单元由两个类似于反相器结构的电路单元组成，通过控制输入信号的转化逻辑来实现XNOR运算，而为了保证计算结果的准确输出，XNOR运算结果经由传输门输出，减少因为输出路径损耗导致的失真。
本发明存算电路存在两种工作模式：存储模式和XNOR计算模式。
存储模式：写操作与常规6T-SRAM单元一致。以写“0”为例，首先将位线BL和BLB分别预充电至低电平和高电平，再将字线WL打开，使BL上的数据“0”存储到Q节点，BLB上的数据“1”存储到QB节点；读操作不是像传统6T SRAM单元通过开启字线WL将存储节点的数据传输至位线BL上，而是通过开启读字线RWL和读位线RBL，将权重信息传输到计算单元中，从而避免出现“读干扰写”问题。以读“1”为例（节点Q存储数据“1”，QB存储数据“0”），使RBL先于RWL使能，以避免管P7(P8)漏极的原电位影响读取到的权重结果，而后检测管P3、管P4的漏极电位就可得出该存储单元存储的权重值。
XNOR计算模式：在XNOR计算模式下，三元输入信号根据表1进行逻辑转化，将转化逻辑值传输到INP、INPB、INN、INNB，并读取存储单元的权重数据，通过计算单元进行XNOR运算，待运算结果稳定后，开启传输门TG输出运算结果。
表1 输入信号逻辑转化
单比特权重神经网络中，单比特权重存在+1和-1两种状态，这两种状态分别对应到逻辑“1”和“0”，所以三元输入与二元权重的XNOR运算结果如表2所示：
表2 三元输入与二元权重的XNOR运算值
本发明将解决“读干扰写”问题的思想融入到此XNOR存-算电路中，用PMOS晶体管读取权重还能减少晶体管漏电对权重值的影响，并通过在每个存储单元中增加两个控制权重读取的PMOS晶体管开关，以实现拓展至存-算单元阵列的XNOR运算时，还能只进行单一存-算单元的XNOR运算，此操作在运算结果出现异常时能够精确查找导致结果异常的模块或单元，以对电路进行局部调整，从而避免耗时耗力、大规模地对电路进行检查。输出采用传输门而不是单一晶体管也能够保证在整个结果阈中，XNOR值都能够准确地传输到输出端。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。
Claims (6)
1.一种XNOR运算的存算电路，其特征在于，包括存储单元和计算单元；
所述存储单元包括6T-SRAM存储单元、管P3、管P4、管P5、管P6、管P7、管P8、管N5、管N6、字线WL、读位线RBL和读字线RWL；所述管P6的栅极连接所述6T-SRAM存储单元的权重存储节点Q，所述管P4的栅极连接所述读字线RWL，所述管P4的漏极连接管N6的第一极，所述管N6的第二极接地电位，所述管N6的栅极连接权重存储节点Q，所述管P4的源极连接所述管P6的第一极，所述管P6的第二极连接所述管P8的第一极，所述管P8的第二极连接电源VDD，所述管P8的栅极连接所述读位线RBL；所述管P5的栅极连接所述6T-SRAM存储单元的权重存储节点QB，所述管P3的栅极连接所述读字线RWL，所述管P3的漏极连接管N5的第一极，所述管N5的第二极接地电位，所述管N5的栅极连接权重存储节点QB，所述管P3的源极连接所述管P6的第一极，所述管P6的第二极连接所述管P8的第一极，所述管P8的第二极连接电源VDD，所述管P8的栅极连接所述读位线RBL；
所述计算单元包括第一输入信号INP、第二输入信号INPB、第三输入信号INN、第四输入信号INNB、第一控制信号TGS、第二控制信号TGSB、管P9、管P10、管P11、管N7、管N8和管N9；所述管P9的第一极连接所述第一输入信号INP，所述管P10的第一极连接所述第二输入信号INPB，所述管P9的栅极分别与所述管N7的栅极和所述管P3的漏极连接，所述管P9的第二极分别与所述管N7的第一极、所述管N9的第一极、所述管P11的第一极、所述管P10的第二极和所述管N8的第一极连接，所述管P10的栅极分别与所述管P4的漏极和管N8的栅极连接，所述管N7的第二极连接所述第三输入信号INN，所述管N8的第二极连接所述第四输入信号INNB，所述管N9的栅极连接所述第一控制信号TGS，所述管P11的栅极连接所述第二控制信号TGSB，所述管N9的第二极与所述管P11的第二极连接，所述管N9的第二极与所述管P11的第二极连接处为所述计算单元的输出端；
当读取所述6T-SRAM存储单元的第一权重值和第二权重值时，将读位线RBL置于低电平，读字线RWL置于低电平。
2.根据权利要求1所述的XNOR运算的存算电路，其特征在于，所述输入信号为+1时，第一输入信号INP为地电位、第二输入信号INPB为电源VDD电位、第三输入信号INN为电源VDD电位、第四输入信号INNB为地电位；
所述输入信号为-1时，第一输入信号INP为电源VDD电位、第二输入信号INPB为地电位、第三输入信号INN为地电位、第四输入信号INNB为电源VDD电位；
所述输入信号为0时为第一转化逻辑或第二转化逻辑；所述第一转化逻辑为第一输入信号INP为地电位、第二输入信号INPB为地电位、第三输入信号INN为电源VDD电位、第四输入信号INNB为电源VDD电位；所述第二转化逻辑为第一输入信号INP为电源VDD电位、第二输入信号INPB为电源VDD电位、第三输入信号INN为地电位、第四输入信号INNB为地电位。
3.根据权利要求1所述的XNOR运算的存算电路，其特征在于，所述管P3、所述管P4、所述管P5、所述管P6、所述管P7、所述管P8、所述管P9、所述管P10、所述管P11均为PMOS晶体管。
4.根据权利要求1所述的XNOR运算的存算电路，其特征在于，所述6T-SRAM存储单元包括管P1、管P2、管N1、管N2、管N3、管N4、字线WL、位线BL和位线非BLB，所述管P1的第一极和管P2的第一极均连接电源VDD，所述管P1的栅极分别连接所述管N1的栅极、所述管P2的第二极、所述管N4的第一极和所述管N2的第一极，所述管N4的第二极连接所述位线非BLB，所述管N4的栅极连接所述字线WL，所述管P2的栅极分别连接所述管P1的第二极、所述管N3的第一极和所述管N1的第一极，所述管N3的第二极连接所述位线BL，所述管N3的栅极连接所述字线WL，所述管N1的第二极和所述管N2的第二极均连接地电位，所述管N3的第一极为权重存储节点Q，所述管N4的第一极为权重存储节点QB。
5.根据权利要求4所述的XNOR运算的存算电路，其特征在于，所述管P1和所述管P2均为PMOS晶体管。
6.根据权利要求4所述的XNOR运算的存算电路，其特征在于，所述管N1、所述管N2、所述管N3和所述管N4均为NMOS晶体管。
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| CN112992223A (zh) * | 2021-05-20 | 2021-06-18 | 中科院微电子研究所南京智能技术研究院 | 一种存内计算单元、阵列及装置 |
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