CN101677016B - 一种双端口静态随机存取存储器单元 - Google Patents

Abstract

本发明公开了一种双端口静态随机存取存储器单元，包括：一写入电路，具有两个作为传输门的PMOS晶体管，根据字线的控制信号，将来自位线的输入数据信号写入；一数据存储电路，包括四个晶体管，由两个反相器构成锁存电路，用于通过所述写入电路存储来自外部的输入数据信号；一读取电路，包括两个NMOS晶体管，用于根据读选择控制信号，读取所述数据存储电路存储的输入数据信号。本发明提供的这种双端口静态随机存取存储器单元，读操作和写操作的位置分开，因此能够互不干扰地同时读写数据，同时又能在高速状态下工作。

Description

一种双端口静态随机存取存储器单元

技术领域

本发明涉及半导体存储器技术领域，尤其涉及一种双端口静态随机存取存储器(SRAM)单元，而更具体的说，涉及八晶体管双端口SRAM单元。

背景技术

通常，SRAM的数据存储不像动态随机存取存储器(DRAM)那样需要额外的刷新，这是因为SRAM采用闭锁型单元。一般由六个晶体管构成的单端口SRAM用作一个单元电路。

图1是六个晶体管单端口SRAM单元的电路图，图2图示了现有的双端口静态存储器单元。

参照图1，六管单端口SRAM单元包括：两个写入晶体管N03和N04，N03连接于位线(BL)和存储节点na，N04连接于补充位线(BLB)和存储节点nb，晶体管N03和N04的开关状态取决于字线(WL)上的控制信号；四个存储晶体管P01，P02，N01，N02，用于配置存储节点na和nb之间的反向闭锁。位线(BL)和补充位线(BLB)是数据的输入输出路径，字线(WL)是承载控制信号的路径。

在位线(BL)和补充位线(BLB)之间的信号电平之间存在互补的关系，也就是说，如果其中一者为逻辑高(H)电平状态，那么另一者通常为逻辑低(L)电平状态。然而，为了提高SRAM单元的工作速度，有可能两者同为高电平或者低电平。

在向SRAM存储单元写入数据前或后(或者读取数据前或后)，如果位线(BL)和补充位线(BLB)的电平值都为VDD，那么六管SRAM单元的操作程序如下：

在位线(BL)和补充位线(BLB)的电平为VDD后，向SRAM存储单元写入逻辑H的数值时，通过对位线(BL)施加逻辑H以及对补充位线(BLB)施加逻辑L，使得要写入SRAM的值位于位线上。然后，字线(WL)被使能变成逻辑H，位线(BL)和补充位线(BLB)上的数据将分别写入存储节点na和nb。在这种状态下，如果字线(WL)的状态变为逻辑L，节点na和nb的信号电平将稳定的保持为数据值。

从SRAM中读取数据和写入操作相反。在位线(BL)和补充位线(BLB)的电平都为VDD的情况下，如果字线(WL)转换成逻辑H状态，存储在节点na和nb中的H电平和L电平信号将分别通过写入晶体管N03和N04输出到位线(BL)和补充位线(BLB)。在上述情况下，位线(BL)和补充位线(BLB)上的信号电平将分别被读取为逻辑H和L。

图2图示了现有的双端口静态存储器单元，其包括NMOS晶体管N11、N12、N13和N14以及PMOS晶体管P11和P12。

参照图2，NMOS晶体管N13连接于位线(BL)和存储节点cella，栅极连接到字线(WL)；NMOS晶体管N14连接于扫描位线(SL)和存储节点cellb，栅极连接到扫描控制线(SS)；PMOS晶体管P11和NMOS晶体管N11组成反相器，且该反相器连接在存储节点cella和cellb间；PMOS晶体管P12和NMOS晶体管N12组成反相器，且该反相器连接在存储节点cellb和cella间。四个晶体管P11、N11、P12、N12用于配置存储节点cella和cellb之间的反向闭锁。

在图2所示的双端口静态存储器单元中，如果读操作和扫描操作同步执行，逻辑H电平信号被施加在字线(WL)和扫描控制线(SS)上，从而，NMOS晶体管N13和N14导通，存储在节点cella和cellb的数据被分别传输到位线(BL)和扫描位线(SL)。

图1所示的六管单端口SRAM单元的一个缺点是：写入操作和读取数据不能同时进行。

由于图2所示的双端口静态存储器单元不使用一对位线而仅仅有一条位线，在读操作中差分放大器不能被应用，因此就会存在读操作时间长的问题。而且，现有双端口静态存储器单元的不足之处在于：在写操作过程中，需要高于电源电压VDD的辅增(boosted voltage)被施加在字线(WL)上，可将数据准确的写入存储节点。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的在于提供一种双端口静态随机存取存储器单元，以实现互不干扰地同时读写数据以及在高速状态下工作。

(二)技术方案

为达到上述目的，本发明采用的技术方案如下：

一种双端口静态随机存取存储器单元，包括：

一写入电路，具有两个作为传输门的PMOS晶体管，根据字线的控制信号，将来自位线的输入数据信号写入；

一数据存储电路，包括四个晶体管，由两个反相器构成锁存电路，用于通过所述写入电路存储来自外部的输入数据信号；

一读取电路，包括两个NMOS晶体管，用于根据读选择控制信号，读取所述数据存储电路存储的输入数据信号。

上述方案中，所述写入电路包括：

第一PMOS管(P3)，其栅极与字线WL相连接，一个端口与位线BL连接，另一个端口和所述数据存储电路的晶体管相连接；

第二PMOS管(P4)，其栅极与字线WL相连接，一个端口与补充位线BLB连接，另一个端口和所述数据存储电路的晶体管相连接。

上述方案中，所述数据存储电路包括：

第一NMOS管(N1)，其栅极与所述第一PMOS管(P3)的另一个端口相连接，标记为net1，漏极和所述第二PMOS管(P4)的另一个端口相连接，标记为net2，源极和衬底接地；

第二NMOS管(N2)，其栅极接net2，漏极接net1，源极和衬底接地；

第三PMOS管(P1)，其栅极接net1，漏极接net2，源极和衬底接电压VDD；

第四PMOS管(P2)，其栅极接net2，漏极接net1，源极和衬底接电压VDD。

上述方案中，所述读取电路包括：

第三NMOS管(N3)，其栅极接net2，源极和衬底接地；

第四NMOS管(N4)，其栅极与读选择控制线RS相连接，漏极与读数据线RD相连接，源极与所述第三NMOS管(N3)的漏极相连接，标记为net3，衬底接地。

(三)有益效果

从上述技术方案可以看出，本发明具有以下有益效果：

1、本发明提供的这种双端口静态随机存取存储器单元，读操作和写操作的位置分开，因此能够互不干扰地同时读写数据，同时又能在高速状态下工作。

2、本发明提供的这种双端口静态随机存取存储器单元，包括四个PMOS管和四个NMOS管，其具有的NMOS管和PMOS管的数量相同，因此有利于存储单元版图的绘制。

3、本发明提供的这种双端口静态随机存取存储器单元，读操作和写操作的位置分开，因此有利于单元中晶体管尺寸的优化，以达到更小的版图面积和更好的稳定性。

4、本发明提供的这种双端口静态随机存取存储器单元，读操作和写操作的位置分开，因此单元对工艺变化有更好的容忍性。

5、本发明提供的这种双端口静态随机存取存储器单元，读操作和写操作的位置分开，并且读操作不会影响存储单元的状态，因此能在低电压情况下工作，可以实现低功耗。

附图说明

通过下述优选实施例结合附图的描述，本发明的上述及其它特征将会变得更加明显，其中：

图1是现有技术中六晶体管单端口SRAM存储单元的电路图；

图2是现有技术中双端口SRAM存储单元的一个具体实施例的电路图；

图3是本发明提供的双端口静态随机存取存储器单元的电路图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

如图3所示，图3是本发明提供的双端口静态随机存取存储器单元的电路图，该双端口静态随机存取存储器单元包括四个NMOS晶体管N1、N2、N3、N4和四个PMOS晶体管P1、P2、P3、P4。

与图1所示的现有技术不同的是，本发明所述的SRAM单元读操作和写操作的位置不同，因此它能够同时读写。与图2所示的现有技术不同的是，本发明所述的SRAM单元在进行读操作时，不会对单元存储的数据信号产生影响。

更明确的说，本发明的这种双端口静态随机存取存储器单元包括：写入电路，PMOS晶体管作为传输门，根据字线的控制信号，将来自位线的输入数据信号写入；数据存储电路，两个反相器构成锁存电路，用于通过所述写入电路存储来自外部的输入数据信号；读取电路，包括两个NMOS晶体管，用于根据读选择控制信号，读取所述数据存储电路存储的输入数据信号。

写入电路包括两个PMOS晶体管P3和P4，其中，P3的栅极与字线WL相连接，一个端口与位线BL连接，另一个端口和所述的数据存储电路的晶体管相连接；P4的栅极与字线WL相连接，一个端口与补充位线BLB连接，另一个端口和所述的数据存储电路的晶体管连接。晶体管P3和P4依靠字线WL上的控制信号导通，将来自位线的输入数据信号写入。当P3和P4导通时，位线BL和补充位线BLB的信号被传递到存储单元的内部，而当P3和P4关闭时，位线BL和补充位线BLB从存储单元上断开。

数据存储电路包括四个晶体管P1、P2、N1、N2。其中P1和N1构成一个反相器，P2和N2构成另一个反相器。P1和N1构成的反相器与P2和N2构成的反相器形成锁存电路，存储来自外部的输入数据信号。

读取电路包括两个NMOS晶体管N3和N4。其中，N3的栅极接存储节点net2，源极和衬底接地；N4的栅极与读选择控制线RS相连接，漏极与读数据线RD相连接，源极与所述N3的漏极相连接，衬底接地。当N4在读选择控制线RS上的信号控制下导通时，存储单元的信号经晶体管N3和N4输出到读数据线RD上，然后经过灵敏放大器处理后输出存储的数据信号。

图3所示的本发明的双端口SRAM单元的工作原理将在下面描述。

(1)写入模式

当通过位线BL和补充位线BLB向SRAM单元写入H信号时，先分别对位线BL和补充位线BLB施加L信号和H信号，在位线和补充位线上的信号稳定后，向字线WL施加L信号，PMOS晶体管P3和P4就导通，位线BL和补充位线BLB上的信号就分别被写入到节点net1和net2，因此节点net2变成H状态，节点net1变成L状态。

当向SRAM单元写入L信号时，过程类似，先分别对位线BL和补充位线BLB施加H信号和L信号，在位线和补充位线上的信号稳定后，向字线WL施加L信号，PMOS晶体管P3和P4就导通，位线BL和补充位线BLB上的信号就分别被写入到节点net1和net2，因此节点net2变成L状态，节点net1变成H状态。

(2)读取模式

写入到SRAM单元的数据可以通过NMOS晶体管N3和N4输出到读数据线RD上。

如果位线BL中的信号电平为L，补充位线BLB中的信号电平为H，那么，节点net1的状态为L，节点net2的状态为H。因此当读选择控制线上的信号为H时，存储节点net2的信号经过N3和N4传送到读数据线RD上，使读数据线为L状态，经灵敏放大器处理后输出存储数据。

如果位线BL中的信号电平为H，补充位线BLB中的信号电平为L，那么，节点net1的状态为H，节点net2的状态为L。因此当读选择控制线上的信号为H时，存储节点net2的信号经过N3和N4传送到读数据线RD上，使读数据线为高阻状态，经灵敏放大器处理后输出存储数据。

本发明提供的这种双端口静态随机存取存储器单元，包括四个PMOS管和四个NMOS管，其具有的NMOS管和PMOS管的数量相同，因此有利于存储单元版图的绘制。并且本发明读操作和写操作的位置分开，因此能够同时读写。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (1)

1.一种双端口静态随机存取存储器单元，其特征在于，包括：

一写入电路，具有两个作为传输门的PMOS晶体管，根据字线的控制信号，将来自位线的输入数据信号写入；

一数据存储电路，包括四个晶体管，由两个反相器构成锁存电路，用于通过所述写入电路存储来自外部的输入数据信号；

一读取电路，包括两个NMOS晶体管，用于根据读选择控制信号，读取所述数据存储电路存储的输入数据信号；

其中，所述数据存储电路包括：第一NMOS管(N1)，其栅极与第一PMOS管(P3)的另一个端口相连接，标记为net1，漏极和第二PMOS管(P4)的另一个端口相连接，标记为net2，源极和衬底接地；第二NMOS管(N2)，其栅极接net2，漏极接net1，源极和衬底接地；第三PMOS管(P1)，其栅极接net1，漏极接net2，源极和衬底接电压VDD；第四PMOS管(P2)，其栅极接net2，漏极接net1，源极和衬底接电压VDD；

所述写入电路包括：第一PMOS管(P3)，其栅极与字线WL相连接，一个端口与位线BL连接，另一个端口与所述数据存储电路中第一NMOS管(N1)的栅极、第二NMOS管(N2)的漏极、第三PMOS管(P1)的栅极、第四PMOS管(P2)的漏极相连接；第二PMOS管(P4)，其栅极与字线WL相连接，一个端口与补充位线BLB连接，另一个端口与所述数据存储电路中第一NMOS管(N1)的漏极、第二NMOS管(N2)的栅极、第三PMOS管(P1)的漏极、第四PMOS管(P2)的栅极相连接；

所述读取电路包括：第三NMOS管(N3)，其栅极接net2，源极和衬底接地；第四NMOS管(N4)，其栅极与读选择控制线RS相连接，漏极与读数据线RD相连接，源极与所述第三NMOS管(N3)的漏极相连接，标记为net3，衬底接地。

Images