CN102314538B - 一种对容错存储单元的晶体管进行布局的方法 - Google Patents

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Abstract

本发明公开了一种对容错存储单元的晶体管进行布局的方法，采用该方法的晶体管布局对应于双重互锁结构，该方法包括：在PMOS版图上放置4个PMOS管，且在中间两个PMOS管之间插入PMOS写入管和作为存储单元控制门的PMOS管；在NMOS版图上放置4个NMOS管，且两个中间NMOS管之间插入作为存储单元控制门的NMOS管；以及将上述所有PMOS管用一个保护环保护起来，并将上述所有NMOS管也用一个保护环保护起来。针对DICE结构的存储单元，本发明对SRAM单比特存储单元具有较好的容错能力，且具有一定抗多比特翻转的能力。

Description

一种对容错存储单元的晶体管进行布局的方法
技术领域
本发明涉及静态随机存储器(SRAM)技术领域，尤其涉及一种对容错存储单元的晶体管进行布局的方法。
背景技术
目前，针对SRAM存储单元的容错技术研究已很深入，已开发出各种形式的电路结构，比如电阻型存储单元、双重互锁结构(DICE)等。DICE结构的存储单元部分共有4对PMOS管和NMOS管。每一对PMOS的漏级和NMOS管的漏级相连，形成一个反馈节点。同时，每个PMOS的栅极和上一个反馈节点相接，每个NMOS的栅极则和下一个节点的栅极相接，最终形成4对PMOS管和NMOS管首尾这样一种反馈保护机制的结构。当其中一个节点受到外界干扰时，可以通过其他三个节点来恢复被干扰的数据。4个节点都各自通过一个PMOS管连接到位线上，其中节点0和节点2通过各自的PMOS管后相连到位线BL上，而节点1和节点3通过各自的PMOS管后相连到位线BLB上，4个PMOS门控管的删级则接到字线WL上。最终构成了如图2所示的DICE电路。虽然从电路原理上分析，这种结构能取得较好的容错效果。但是版图布局的不同，会严重影响其实际性能，不恰当的布局会导致最终的产品无法满足设计要求。
由于外部干扰信号对SRAM的影响，不仅仅只是一个节点，有可能会穿通一个节点而影响到一个存储单元内的其他节点，如果在版图布局的时候，没有充分考虑到这点，则有可能会发生多个节点发生翻转的现象，导致所设计的存储单元电路失效。
另外，外部干扰信号还有可能穿过存储单元阵列的一个比特位从而影响其相邻的比特位。
因此，对于这种结构的容错存储单元版图需要精心布局，并且通过不断的仿真来获得最佳摆放位置。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的在于提供一种对容错存储单元的晶体管进行布局的方法，使容错存储单元的晶体管抗外部干扰能力加强，不易于发生影响多个节点的情况和比特位干扰穿通的情况，从而保护容错存储单元的电路结构。
(二)技术方案
为达到上述目的，本发明提供了一种对容错存储单元的晶体管进行布局的方法，采用该方法的晶体管布局对应于双重互锁结构，该方法包括：在PMOS版图上放置4个PMOS管，且在中间两个PMOS管之间插入PMOS写入管和作为存储单元控制门的PMOS管；在NMOS版图上放置4个NMOS管，且两个中间NMOS管之间插入作为存储单元控制门的NMOS管；以及将上述所有PMOS管用一个保护环保护起来，并将上述所有NMOS管也用一个保护环保护起来。
上述方案中，所述4个PMOS管为第一PMOS管(PM0)、第二PMOS管(PM1)、第三PMOS管(PM2)和第四PMOS管(PM3)，所述在PMOS版图上放置4个PMOS管，且在中间两个PMOS管之间插入PMOS写入管和作为存储单元控制门的PMOS管包括：将第一PMOS管(PM0)放置在PMOS版图的左上角，第二PMOS管(PM1)放置在第一PMOS管(PM0)的右下角；在PMOS版图的中间部分，放置存储单元的PMOS写入管和作为存储单元控制门的PMOS管来形成隔离；将第三PMOS管(PM2)放置与第二PMOS管(PM1)关于PMOS版图中间部分对称的位置；以及在第三PMOS管(PM2)的右上角放置第四PMOS管(PM3)。
上述方案中，所述4个PMOS管排成两行，其中第一PMOS管(PM0)和第四PMOS管(PM3)位于同一行，第二PMOS管(PM1)和第三PMOS管(PM2)位于同一行，且第一PMOS管(PM0)和第四PMOS管(PM3)所在的行位于第二PMOS管(PM1)和第三PMOS管(PM2)所在的行之上。
上述方案中，所述4个NMOS管为第一NMOS管(NM0)、第二NMOS管(NM1)、第三NMOS管(NM2)和第四NMOS管(NM3)，所述在NMOS版图上放置4个NMOS管，且两个中间NMOS管之间插入作为存储单元控制门的NMOS管包括：将第一NMOS管(NM0)放置在NMOS版图的左下角，第二NMOS管(NM1)放置在第一NMOS管(NM0)的右上角，同时处在第二PMOS管(PM1)的正下方；在NMOS版图的中间部分，放置作为存储单元控制门的NMOS管来形成隔离；将第三NMOS管(NM2)放置与第二NMOS管(NM1)关于NMOS版图中间部分对称的位置，同时又处在第三PMOS管(PM2)的正下方；以及在第三NMOS管(NM2)的右下角放置第四NMOS管(NM3)，同时处在第四PMOS管(PM3)的正下方。
上述方案中，所述4个NMOS管排成两行，其中第一NMOS管(NM0)和第四NMOS管(NM3)位于同一行，第二NMOS管(NM1)和第三NMOS管(NM2)位于同一行，且第二NMOS管(NM1)和第三NMOS管(NM2)所在的行位于第一NMOS管(NM0)和第四NMOS管(NM3)所在的行之上。
上述方案中，所述所有PMOS管处在同一个保护环内，所述所有NMOS管处在同一个保护环内。
(三)有益效果
本发明的有益结果是：针对DICE结构的存储单元，本发明由于采用了对存储单元各关键节点实施隔离的方法，增加了内部抗干扰能力，同时通过保护环对单比特内部PMOS和NMOS进行保护，阻断了相邻存储比特单元之间干扰的穿通，从而获得了SRAM单比特存储单元较好的容错能力，且具有一定抗多比特翻转的能力。
附图说明
图1是依照本发明实施例的晶体管布局版图；
图2是依照本发明实施例的具体晶体管布局版图所对应的电路图；
图3是依照本发明实施例的对容错存储单元的晶体管进行布局的方法流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
图1是依照本发明实施例的晶体管布局版图，图2是依照本发明实施例的具体晶体管布局版图所对应的电路图。由于DICE结构的存储单元能抵抗外界干扰对单个节点的影响，而无法抵抗其对双节点的影响。因此，通过采用EDA仿真工具对各节点进行多角度扫描，根据仿真结果指导各个MOS应该摆放在版图的何种位置来避免两个敏感节点同时被干扰。同时，在版图上考虑到相邻存储单元之间存在同时被打中的问题，通过保护环的形式来形成隔离，来避免一个字节中多位发生翻转，最终形成一个容错存储单元的合理晶体管布局方案。
DICE结构的存储单元其核心部分为8个MOS管，其位置的摆放严重影响到其抗外界干扰的效果。因此，首先对各晶体管的敏感节点进行分析，然后考虑其摆放位置。经过对电路的分析发现，每个MOS器件的漏端都是敏感节点，节点b0和节点b2不能同时被外界干扰所影响，b1和b3不能同时被外界干扰所影响，因此在版图布局时，将尽可能让其节点相隔较远，这样外界干扰就不容易同时影响两个敏感节点造成存储单元的翻转。为了使存储单元的版图进可能接近方形，在考虑了PMOS管和NMOS的数量后，选择了PMOS管和NMOS都各自排成两行的布局形式。
图3是依照本发明实施例的对容错存储单元的晶体管进行布局的方法流程图，该方法包括以下步骤：
首先，在PMOS版图上放置4个PMOS管。将PMOS器件PM0放置在PMOS版图部分的左上角，PM1管则放置在其右下角。这样的好处是，和把PM2管放置在右边和下面相比，PM1管离PM0管的直线距离最远，粒子经过PM0管后需要更大的能量才能获得足够的射程达到PM1管。器件级仿真也证明，把PM1管放在PM0管的右下角要优于把其放在PM0管的左边或右边。在版图的中间，则放置与这8个MOS无关的晶体管来形成隔离。PM2管考虑和PM1管形成对称，然后根据之前的原理，在PM2管的右上角放置PM3管。仿真同样证明了如此摆放的正确性。这样，敏感节点对b0和b2，b1和b3就被很好的隔离开了。
其次，在NMOS版图上放置4个NMOS管。考虑到和PMOS管的对称性问题，因此将NM0管放置在NMOS版图部分的左下角，这样方便和PM0之间的互连。根据和PMOS同样的原理，将NM1管放置在NM0管的右上角，同时处在PM1管的正下方。然后将存储单元中其他晶体管放置版图中的中间，以获得较远的隔离。接着将NM2管放置在和NM1管关于版图中心左右对称的地方，同时又处在PM2管的正下方，以获得和其较好的互连空间。最后将NM3管放置在NM2管的右下角，同时处在PM3管的正下方。这样，敏感节点对b0和b2，b1和b3获得了较远的隔离。
最后，考虑到存储单元在进行行列排布时，如果不采取措施，外界干扰有可能在影响一个存储单元的边缘部分后穿通到了另一个存储单元。这样可能会造成两个存储单元发生翻转。因此，将所有PMOS管用一个保护环保护起来，并将所有NMOS管也用一个保护环保护起来。当外界干扰穿越一个存储单元达到另一个存储单元时，保护环将起到一定的阻挡作用，屏蔽外界干扰信号。
最终，在经过仔细考虑和精心布局后，形成了如附图1所示的版图。整体仿真证明，该版图获得了单比特存储单元较好的容错能力，同时在整个存储单元阵列中，能起到一定的抗多比特翻转的能力。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种对容错存储单元的晶体管进行布局的方法，其特征在于，采用该方法的晶体管布局对应于双重互锁结构，该方法包括：
在PMOS版图上放置4个PMOS管，且在中间两个PMOS管之间插入PMOS写入管和作为存储单元控制门的PMOS管；
在NMOS版图上放置4个NMOS管，且两个中间NMOS管之间插入作为存储单元控制门的NMOS管；以及
将上述所有PMOS管用一个保护环保护起来，并将上述所有NMOS管也用一个保护环保护起来；
其中，所述4个PMOS管为第一PMOS管(PM0)、第二PMOS管(PM1)、第三PMOS管(PM2)和第四PMOS管(PM3)，所述在PMOS版图上放置4个PMOS管，且在中间两个PMOS管之间插入PMOS写入管和作为存储单元控制门的PMOS管包括：
将第一PMOS管(PM0)放置在PMOS版图的左上角，第二PMOS管(PM1)放置在第一PMOS管(PM0)的右下角；
在PMOS版图的中间部分，放置存储单元的PMOS写入管和作为存储单元控制门的PMOS管来形成隔离；
将第三PMOS管(PM2)放置与第二PMOS管(PM1)关于PMOS版图中间部分对称的位置；以及
在第三PMOS管(PM2)的右上角放置第四PMOS管(PM3)；
所述4个NMOS管为第一NMOS管(NM0)、第二NMOS管(NM1)、第三NMOS管(NM2)和第四NMOS管(NM3)，所述在NMOS版图上放置4个NMOS管，且两个中间NMOS管之间插入作为存储单元控制门的NMOS管包括：
将第一NMOS管(NM0)放置在NMOS版图的左下角，第二NMOS管(NM1)放置在第一NMOS管(NM0)的右上角，同时处在第二PMOS管(PM1)的正下方；
在NMOS版图的中间部分，放置作为存储单元控制门的NMOS管来形成隔离；
将第三NMOS管(NM2)放置与第二NMOS管(NM1)关于NMOS版图中间部分对称的位置，同时又处在第三PMOS管(PM2)的正下方；以及
在第三NMOS管(NM2)的右下角放置第四NMOS管(NM3)，
同时处在第四PMOS管(PM3)的正下方。
2.根据权利要求1所述的对容错存储单元的晶体管进行布局的方法，其特征在于，所述4个PMOS管排成两行，其中第一PMOS管(PM0)和第四PMOS管(PM3)位于同一行，第二PMOS管(PM1)和第三PMOS管(PM2)位于同一行，且第一PMOS管(PM0)和第四PMOS管(PM3)所在的行位于第二PMOS管(PM1)和第三PMOS管(PM2)所在的行之上。
3.根据权利要求1所述的对容错存储单元的晶体管进行布局的方法，其特征在于，所述4个NMOS管排成两行，其中第一NMOS管(NM0)和第四NMOS管(NM3)位于同一行，第二NMOS管(NM1)和第三NMOS管(NM2)位于同一行，且第二NMOS管(NM1)和第三NMOS管(NM2)所在的行位于第一NMOS管(NM0)和第四NMOS管(NM3)所在的行之上。
4.根据权利要求1所述的对容错存储单元的晶体管进行布局的方法，其特征在于，所述所有PMOS管处在同一个保护环内，所述所有NMOS管处在同一个保护环内。
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