CN101919162A - 用于抗软错误的电子设备的布局方法以及抗辐射的逻辑单元 - Google Patents

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Abstract

本发明包括一种用于有效防止逻辑电路遭受软错误(非破坏性错误)的布局方法以及具有防止遭受软错误的布局的电路单元。尤其是，该方法防止电路中的多节点受单粒子影响的情况。这些粒子导致电路中的多个错误，并且尽管存在几种方法来处理单节点错误，但利用目前现有的保护方法很难处理多节点错误。该方法对于多节点脉冲的发生变高(由于高集成水平)的现代技术中的基于CMOS的逻辑电路(＜90nm)尤其有益。该方法使用防止电路遭受单粒子所生成的软错误的、独特的布局结构。

Description

用于抗软错误的电子设备的布局方法以及抗辐射的逻辑单元
相关申请的交叉引用
本申请要求2008年1月17日递交的第61/011599号、2008年1月22日递交的第61/011989号、2008年3月7日递交的第61/068483号以及2008年4月5日递交的第61/123003号美国临时申请的优先权，这些申请通过引用包含于此。
技术领域
本申请包括一种用于防止逻辑电路遭受软错误(非破坏性错误)的布局方法以及具有防止遭受软错误的布局的电路单元。尤其是，该方法防止电路中的多节点受单粒子影响的情况。这些粒子导致电路中的多个错误，并且尽管存在几种方法来处理单节点错误，但利用目前现有的保护方法很难处理多节点错误。该方法对于多节点脉冲的发生变高(由于高集成水平)的现代技术中的基于CMOS的逻辑电路(≤90nm)尤其有益。该方法使用防止电路遭受单粒子所生成的软错误的、独特的布局结构。
由单粒子瞬变(以及单粒子翻转)所生成的软错误问题预期在超深亚微米(＜90nm)技术中增加更严重。尤其重要的是，逻辑电路预期变得对于辐射所生成的软错误更敏感，并可能超越存储器成为单粒子错误的主要来源。此外，多错误、多位翻转(MBU)以及单粒子多位翻转(SEMU)的发生率增加。
这个问题的主要原因在于，随着特征集成越高和频率越高，单粒子瞬变(SET)的空间分布和脉冲长度变得相对越大，因而增加了SET脉冲被闩锁为(软)错误或由一个单粒子在几个电路节点上同时产生SET脉冲的可能。
由于半导体设计和制造的成本逐渐增加，软错误率增加的问题进一步复杂。开发和维持半导体FAB所涉及的高成本使得非常期望对于需要高辐射耐受性的应用也使用标准商业半导体制造。因此，存在很强的动力来为这些应用开发有效且鲁棒的抗辐射设计(RHBD)技术。
此外，设计过程也变得非常复杂和昂贵，并且非常期望对于抗辐射应用能够尽可能地重新使用标准设计IP和库。
背景技术
当前单粒子错误的抗辐射设计技术包括三倍的(三模冗余，TMR)或两倍的(例如，嵌入软错误修复，BiSER)。这些电路运载信号的两个或多个冗余副本，并且使用一些的形式的表决或过滤电路来确定这些冗余信号中的正确信号。在冗余信号之一为错误的情况下(通过比较冗余信号的值)，过滤防止信号通过，表决电路从几个(3个或多个)冗余信号中的大多数冗余信号中选择正确的信号。
这些技术产生不希望的电力和区域费用，并且这些技术的当前版本不能处理MBU或SEMU。也可以(不严格地)被分类为RHBD的存储器的错误校正码、ECC比两倍的/三倍冗余的更有效，并且能以额外的费用处理存储器电路中的多个错误。然而，相应错误校正对于逻辑电路的应用是非常有限且特定应用的(例如，选择性奇偶校验检查或插入专用检查电路IP)。
用于抗软错误设计的布局技术的目前技术水平主要包括简单的设置间距、设置大小以及增加额外的接触区。
发明内容
当半导体衬底上的接触区域收集由一个或多个(例如次级)电荷颗粒在半导体材料中所生成的电荷时，发生辐射生成的、单粒子(软)错误(SEE)。这导致与这些接触区域相连接的电路网上的电流脉冲，这些电流脉冲反过来产生电路中的电压脉冲，这些电压脉冲能够翻转时序元件(锁存器，触发器)或通过组合逻辑传播并在电路中的下一时序元件处锁存为错误。
本发明包括一种独特的新布局方法，其对于单一粒子效应利用整体电路响应，并且还包括具有防止软错误的布局的电路单元。该方法通过如下方式使用临界接触区域的布置：多节点上所生成的、电路中的单粒子脉冲作用彼此相反并因而抵消(或极大地降低)单粒子效应。在使用初级电路和次级电路来维持或处理电路中的信号的情况下，使用部分4中所述的额外规则，从而使得不可能在初级和次级电路两者中都生成错误，因而初级和次级电路的组合将完全没有错误。
附图说明
表1：使用初级(节点n1，n2)和次级(节点n3，n4)电路的电路中的节点的状态，其中，初级和次级电路用于存储或处理该状态。
图1：锁存单元中的初级相对节点。
图2：锁存电路的相对节点的主要布置。
图3：节点1～4、p1～p4和n1～n4分别为pMOSFET漏极和nMOSFET漏极的DICE锁存单元(现有技术[Nic05])的基本网表。
图4：DICE锁存单元的布局的第一优选布局布置。ns/ps为漏极相邻的两个mosfet的源极接触区。p1～p4和n1～n4分别为4个主存储节点的pMOSFET漏极和nMOSFET漏极。n和p节点的任何循环同步置换将是等同的(并且为本发明的一部分)。这些mosfet可以放置在单独的作用区域或者相邻的n和p节点可以设置在同一作用区域。可以沿漏极或与漏极节点相垂直的方向设置MOSFET源极。阱接触区可以仅设置在一侧或者也可以围绕相邻节点对。也可以按以下规则以不同的顺序布置节点：两个相邻n漏极或两个相邻p漏极总是奇/偶对(例如，p1&p2或n2&n3)，相邻n漏极到p漏极总是奇/奇对或偶/偶对(例如，n2&p2或p3&n1)。
图5：对应于第二优选布置的网表。只要节点6连接至图5中的漏极6a并且p1与6a物理上分开，则可以包括或可以不包括黄MOSFET。
图6：第二优选布局布置。ns/ps为漏极相邻的两个mosfet的源极接触区。节点6a和6b相连接。可以包括或可以不包括与节点6a相邻的黄栅极(这两种变型均包括在权利要求中)，但是p1和6a物理上分开。该布局来源于图1中的布局，并且应用关于节点排列、激活、源极和阱接触区布置的相同变型。
图7：对应于第三优选布置的网表。只要节点6连接至图4中的漏极6a、p1与6a物理上分开并且节点7连接至图4中的漏极7a、n1与7a物理上分开，则可以包括或可以不包括黄MOSFET。
图8：第三优选布局布置。ns/ps为漏极相邻的两个mosfet的源极接触区。节点6a～6b相连接，节点7a/7b也相连接。可以包括或可以不包括与节点6a和7a相邻的黄栅极(这两种变型均包括在权利要求中)，但是相邻漏极区域物理上分开。该布局来源于图1中的布局，并且应用关于节点排列、激活、源极和阱接触区布置的相同变型。
图9：对应于第四优选布置的网表。只要节点6连接至图8中的漏极6a、7至7a、8至8a和9至9a，并且6a、7a、8a和9a与它们的相邻漏极节点物理上分开，则可以包括或可以不包括黄MOSFET。
图10：第四优选布局布置。ns/ps为漏极相邻的两个mosfet的源极接触区。节点6a/6b、7a/7b、8a/8b和9a/9b相连接。可以包括或可以不包括与节点6a、7a、8a和9a相邻的黄栅极(这两种变型均包括在权利要求中)，但是节点6a、7a、8a和9a与它们的相邻MOSFET漏极物理上分开。该布局来源于图1中的布局，并且应用关于节点排列、激活、源极和阱接触区布置的相同变型。自然地，权利要求还涵盖包含或省略了额外节点6a/6b、7a/7b、8a/8b和9a/9b的组合的各种额外的变型。
图11：用于使用布局和大小设置以确保完全防止单节点和多节点单粒子效应的重复的锁存单元的电路原理图和布局(例如，用于BISER)。对于影响几个节点的单粒子，只有当节点1为“高”时初级锁存才能翻转，并且只有当节点1(r)为“低”时冗余锁存才能翻转。因此，影响两个锁存器的任何单粒子只能翻转BISER结构的两个锁存器之一，因而不能生成错误。
图12：权利要求9和10的重复电路的例子。在冗余节点和初级节点携带相反的状态的重复的反相器中，如果n漏极0和p漏极1均受影响(如果D为“高”)或如果n漏极1和p漏极0受影响(D为“低”)，则可以生成初级节点和冗余节点两者上的错误信号。通过如下设置节点：如果微粒轨迹经过可以在初级输出和冗余输出上生成错误瞬变的两个节点，然后轨迹还经过其它节点并且抑制网络之一上的脉冲。例如，考虑图中的轨迹：如果节点0为“高”，则n漏极0上收集的电荷将把节点0拉低(错误瞬变)，节点p漏极1上收集的电荷将把节点1拉高，然而，与p漏极1上的效果相反，节点n漏极1上收集的电荷将把节点1拉低，并且保持节点1低(即，防止节点1上的瞬变)。如果节点0为“低”，则节点n漏极1上收集的电荷将把节点1拉低(错误瞬变)，然而，n漏极0处收集的电荷将保持节点0低(即，防止节点0上的瞬变)。应当指出，在通常的情况下，在所有节点上存在一些脉冲，但是只在一个节点且只在一个重复节点上生成全摆幅脉冲(可以传播的瞬变)总是真的。
具体实施方式
本发明包括一种独特的新布局方法，其对于单一粒子效应利用整体电路响应。本发明还包括具有根据该新布局方法构建的布局的特定电路单元。
当通过接触区域收集由一个或多个(例如次级)带电颗粒在半导体材料中所生成的电荷时，发生辐射生成的、单粒子(软)错误(SEE)。接触区域是半导体衬底上或半导体衬底内与电路中的网络相连接的低电阻系数区域，例如，MOSFET技术中的源极和漏极区域。电路网络(或节点)是指电路通过低电阻系数区域(金属)连接的一部分，该部分在其整个范围内维持特定的电压值(被称为网络的电压状态)。网络可以连接至任何数量的接触区域。
接触区域在单一粒子期间所收集的电荷导致电路中的电流脉冲，这些电流脉冲反过来引起与这些接触区域相连接的电路网络中的电压的变化，即电路中的电压脉冲。这些电压脉冲可以翻转时序元件(锁存器，触发器)或通过组合逻辑(即，一组数字逻辑门)传播并在电路中的下一时序元件处锁存为错误。
对于不同的接触区域，单粒子对电路网络上的电压的效应不同，例如，依据接触区域位于衬底中何处以及它们如何与电路连接，单粒子可以具有增加连接至接触区域的网络上的电压的效应，或减小连接至接触区域的网络上的电压的效应。本发明的方法使用如下方式的接触区域布置：在多个接触区域上所发生的、电路中的单粒子生成的脉冲就它们对电路网络的电压的效应而言作用相反，并因而抵消(或极大地降低)单粒子的效应。
该方法还包括：当期望实现对于电路的期望的总效应时，调节单粒子对于电路网络电压的效应的强度。可以通过改变接触区域的尺寸并改变它们相对于布局中的其它组件的位置，来实现该调节。
该方法可以应用于时序逻辑元件(锁存器、触发器、存储器单元)、组合逻辑(一个或多个数字逻辑门的连接)或模拟电路单元。
以下两个部分说明用于应用该方法的两种特定方式的细节。首先，部分4.1使用布置和强度调节，从而使得几个接触区域上的单粒子效应就它们对于与它们相连接的电路网络的效应而言相互抵消。其次，部分4.2使用布置和强度调节，从而使得单粒子以如下方式不同地影响电路中的两个或多个冗余网络：单粒子不能同时改变几个冗余网络上的电压状态。
A使用对称布置的布局方法-方法1
本发明的方法1的关键步骤为：
1.识别同时受单粒子影响时对电路网络具有相反效应的接触区域；
2.将这些节点放置在彼此相邻的布局中，并且以关于其它相邻接触区域完全对称地方式：
a.特别是在CMOS技术中，在关于阱结合点和阱接触区的对称(等效)位置配置接触区；
b.如果两个接触区域是时序元件(例如，锁存器)的部分，则这种布置确保这两个节点不能被影响两个区域的单粒子翻转，即粒子具有沿影响这两个节点的方向的扩充的电荷(例如，由穿过的带电颗粒生成)；
c.如果节点为组合元件的部分，则当生成单粒子影响两个节点时，该布置确保所生成的输出脉冲被极大地抑制，即粒子具有沿影响这两个节点的方向的扩充的电荷(例如，由穿过的带电颗粒生成)。
3.在使用额外的保护电路(冗余网络)的元件中，将冗余网络的接触区域的方向设置成：当来自单粒子的电荷影响初级网络和次级网络两者时，在该方向上，其还总是影响初级或次级电路的相反节点或影响初级和次级电路两者的相反节点。
特别地对于CMOS技术，上述步骤1和2将使用如下方式表征源极或漏极接触区域上的单粒子效应：
a.当单粒子影响n漏极(或源极)时，单粒子的效应将降低与该接触区域相连接的网络上的电压，即，如果该节点为“高”，则切换电压，当节点为“低”时，其将不切换电压。
b.当单粒子影响n漏极(或源极)时，单粒子的效应将降低与该接触区域相连接的网络上的电压，即，如果该节点为“高”，则将切换电压，当节点为“低”时，将不切换电压。
另外，特别地对于CMOS技术，上述步骤3将对于各自与携带冗余信号的网络(初级和次级网络)相连接的两个节点使用如下规则：
a.当一个与初级网络相连接、一个与次级网络相连接的两个n漏极(或源极)受单粒子影响，并且它们总是具有相反的电压状态时，则只可以翻转(即改变其电压)初级/次级网络之一。
b.当一个与初级网络相连接、一个与次级网络相连接的两个p漏极(或源极)受单粒子影响，并且它们总是具有相反的电压状态时，则只可以翻转初级/次级网络之一。
c.当来自一个网络的n漏极(或源极)以及来自另一受影响的网络的p漏极(或源极)受单粒子影响，并且与这些漏极(或源极)相连接的网络总是具有相同的电压状态时，则只可以翻转初级/次级网络之一。
B使用不对称布置的布局方法-方法2
对于使用初级和冗余网络来存储状态(即，电压或信号)的元件的情况，用于合成单粒子效应相互抵消的布局的替代有意地让接触区域之一关于单粒子电荷收集变得更强。然后，该接触区域将总是决定所连接网络上的单粒子的结果(例如，对于p漏极，将总是以“高(Vdd)”结束)。当存在四个存储状态的网络(2个初级网络，2个冗余网络)，并且我们设法确保与在初级电路部分占主导的接触区域相连接的网络，存储与在冗余电路部分占主导的接触区域相连接的网络相反的状态，则影响两个电路部分的粒子只能翻转两个冗余电路部分之一。使用该变型，鲁棒的单元合成方法如下：
对于使用初级和冗余网络来存储状态的设计：
a.识别同时受单粒子影响时具有相反电路效应的接触区域(在初级和冗余部分)；
b.将这些节点彼此相邻地设置在布局中，并且使得这些节点之一关于单粒子为主导(例如，通过使得漏极面积变大并且改变到阱接合点和阱结的距离)；
c.确保与初级电路部分的主导接触区域相连接的网络，存储与冗余电路部分的主导接触区域相连接的网络相反的状态；
d.以单粒子影响初级和冗余电路两者并且还总是影响初级和冗余部分的主导和非主导节点的方式，相对于彼此设置初级和冗余接触区域；
(i)以这种方式，初级或冗余部分将处于主导节点确保该电路部分不能被翻转(即，改变其状态或电压)的状态。因此，在任何情形下，冗余部分中只有一个能够被单粒子翻转。
C讨论、说明以及特定电路单元
在基本时序逻辑电路元件(锁存器、静态随机型存储器单元等)中，存在两个保持状态的主网络。它们总是具有相反的状态(电压)。图1示出以CMOS技术实施的锁存器电路的基本组件的原理图。在该锁存器中，这两个(主)网络中的每一个与布局中的两个接触区域(nmos器件漏极和pmos器件漏极)相连接。
在该结构中，当受同一单粒子影响将关于锁存的状态具有相反的效应的接触区域可以被识别为(上述步1)：
a.影响两个pmos漏极的单粒子将对于锁存的状态具有相反的效果；
b.影响两个nmos漏极的单粒子将对于锁存的状态具有相反的效果；
c.影响同一节点的nmos漏极和pmos漏极两者的单粒子将对于锁存的状态具有相反的效果。
在对称方法中，将布局布置成在对称布置(即，关于对称、关于周围布局并且具有相同的形状)中相邻地设置具有相反效果的漏极。这是上述方法1中的步2。图2示出利用了上述前两个相反接触区域识别的布置。现在我们具有这样的锁存：如果单粒子的方向为经过电路的两个网络，则该锁存不能被转。
方法1中的步3与方法2一样关注附加的(冗余)电路(此处为锁存)可用时的情况。在使用两个锁存来保持状态的电路结构中，将存在4个主节点：来自初级锁存的n1、n2以及来自次级锁存的n3、n4。来自一个锁存的节点将处于相反的状态，并且在正确的电路运行期间，初级锁存中的各节点将总是具有与次级锁存中的一个节点相同的状态。表1示出该情形，其中，n1和n3保持相同的状态，n2和n4保持相同的状态。
根据步3，现在关于第一锁存设置第二锁存的节点，使得当影响两个锁存的扩充的粒子出现时，其将处于影响每个单独的锁存中的两个相反节点或至少其中之一的方向。图11示出该布置，其中，使用具有主导节点的方法(上述方法2)，并且以如下方式相对于彼此设置两个锁存：任何单粒子最多可以转两个锁存之一而不是全部。
对于其它时序元件(例如，存储单元)情况也是相同的，本方法也适用于这些元件。该方法还适用于使用多于2个节点来保持状态的元件以及具有初级和冗余网络的非时序元件。
  节点：   n1   n2   n3   n4
  状态0   0   1   0   1
  状态1   1   0   1   0
表1：使用初级(节点n1，n2)和次级(节点n3，n4)电路的电路中的节点的状态，其中，初级和次级电路用于存储或处理该状态。
为了从两个或多个冗余网络中提取正确信号，使用过滤或表决电路。过滤电路确保在任何时刻冗余网络之一为错误的情况下(例如，如果电压状态不同，对于冗余网络携带相同电压状态的情况)不允许信号通过过滤电路。嵌入软错误(BISER)设计[Mitra2005]是这种结构的例子。使用在至少3个冗余电路上的表决电路在冗余网络的电压状态之间进行表决。三模冗余(TMR)结构使用这种冗余。
本发明还包括几种使用该布局方法生成的专用DICE单元。图3示出其电路的DICE(双重互锁单元)锁存器[Nic2005]也使用四个网络来存储电路状态，但是由图3可以看出，这些网络不是作为两个单独的锁存器相连接，而是以互锁的形式相连接。
本发明的DICE单元的4个存储网络的首要布置为：沿一个方向设置网络的接触区域(例如，图4)，并且这些接触区域具有特定的顺序，于是缩小或消除单粒子的效应，因而减少或消除存储元件可以被单粒子翻转的可能性。图4示出第一变型(变型1)。在该变型中，将MOSFET对设置在同一作用区域内，并且它们之间具有共用的MOSFET源极接触区。然而，它们还可以设置在分开的作用区域中，使用分开的源极接触区，并且还可以将它们定向成使得源极与漏极节点的方向相垂直。
在变型2～4(图5～10)中增加了保护节点。保护节点用于保护特定的敏感节点对并且在正常电路运行期间不(必需)作用。然而，保护节点还可以用作将其栅极与其它存储节点相连接的作用器件。例如，尽管变型1比常规布局(其在敏感节点对之间不存在其它节点)更加鲁棒，但仍然存在一些单粒子敏感剩余，主要是对于节点对p1-n2。通过将变型1扩展为图5～6所示，也保护节点对p1-n2。这是变型2。变型2中最敏感的节点对是n1-p4节点对，利用变型3(图7～8)中的扩展保护该节点对。通过增加额外的保护节点，锁存器最终可以被变得对称。图9～10(第三变型)示出保护节点的完全对称布置。
增加额外的保护MOSFET对于使用冗余网络的电路具有常规的应用。以与DICE电路的情况相同的方式，它们可用于保持在单粒子期间变得浮动(不与电源即VSS或VDD相连接)的电路节点的状态。浮动网络变得对于单粒子电荷非常敏感，其电压状态可以轻易地(即，即使是通过与单粒子的非常微弱的相互作用)改变。即使额外的保护器件在单粒子期间只是部分地启动，也将使得单粒子期间变得浮动的节点更稳固。图13示出对于c元件过滤电路增加这种保护器件的另一例子(不是DICE)。
本发明还包括以如下方式重复部分或全部网络的组合电路：存在携带信号的一个(初级)网络以及携带初级网络上的信号的相反信号的第二(冗余)网络(即，当初级网络上的电压为“高”时，冗余网络上的电压总是为“低”，反之亦然)，以及根据布局方法以如下方式设置初级和冗余网络上的接触区域的组合电路：当单粒子影响两个网络时，只可以在一个网络上生成电压脉冲而不是在两个网络上。对于这种重复的组合电路也需要对输出(在将信号锁存入单个时序元件之前的一些点处)应用过滤，这防止信号的传播，除非两个网络均具有其正确状态(即，一个为另一个的相反)。可选地，也可以重复时序元件，并且在电路的一些点处增加错误检测和校正(通过比较两个冗余网络上的信号识别错误)。图12示出这种重复的组合电路。

Claims (10)

1.一种用于布局电子电路的方法，其中，所述电子电路包括接触区域，所述方法包括：
a.对于所述电路中的各接触区域确定由于在各接触区域附近发生的单粒子所导致的、对于所述电路中的一个或多个网络的电压状态的影响；
b.以如下方式对所述接触区域进行分类：识别单粒子对于所述电路中的网络的电压状态具有相反影响的接触区域，以及单粒子对于所述电路中的网络的电压状态具有非相反影响的接触区域；
c.以如下方式设置这些接触区域：当单粒子对于电路网络的电压状态具有相反影响时，就所述电路和设计规则允许尽可能相互近地设置相反的第一和第二接触区域；
d.设置对于所述电路中的网络的电压状态具有非相反影响的第一接触区域和第二接触区域，所述非相反影响由单粒子产生，其中，所述第一接触区域和所述第二接触区域是非邻接的，并且在所述第一接触区域和所述第二接触区域之间设置第三接触区域，其中，所述第三接触区域对于所述电路中的网络的电压状态具有与所述第一接触区域和所述第二接触区域的影响相反的影响，并且其中所述第三接触区域对于所述电路中的网络的电压状态的影响是由单粒子所产生的，以及
e.以如下方式调节所设置的接触区域上的单粒子影响的强度：相对的影响强度相同但相反。
2.根据权利要求(1)所述的方法，其中，所述电路具有携带相同信号(或信号和其反信号)的至少两个网络，其中，这些网络中的每一个具有单粒子对所述两个网络的电压状态具有相反影响的至少两个接触区域，所述方法包括：
a.设置各自来自单独冗余网络的第一接触区域和第二接触区域，单粒子具有改变两个冗余网络上的电压状态的影响，其中，所述第一接触区域和所述第二接触区域非邻接，并且在所述第一接触区域和所述第二接触区域之间设置第三接触区域，所述第三接触区域对于所述冗余网络至少之一的电压状态具有影响，并且其中所述第三接触区域的影响是由单粒子产生的且与所述第一接触区域和所述第二接触区域的影响相反，以及
b.以如下方式调节所设置的接触区域上的单粒子影响的强度：影响(穿过)所述两个冗余网络的任何单粒子最大能够改变所述网络之一而不是两个网络的状态。
3.根据权利要求1或2所述的方法，其中，所述电路利用MOSFET器件，所述方法还包括：
a.识别不直接与电源网络(VSS，VDD)连接的全部MOSFET源极(S)和漏极(D)掺杂区域，作为权利要求(1)和(2)所述的接触区域；以及
b.识别n型MOSFET漏极或源极作为单粒子具有将与该接触区域相连接的网络的电压状态拉低的影响的接触区域，并且识别p型MOSFET漏极或源极作为单粒子具有将与该接触区域相连接的网络的电压状态拉高的影响的接触区域。
4.根据权利要求3所述的方法，还包括：
a.在两个网络之间增加额外的MOSFET器件，所述额外的MOSFET器件在任何时间均以如下方式携带相反的电压状态(高/低电压电平)：如果所述网络之一(第一网络)受单粒子影响，使其电压状态改变，则所述额外的MOSFET器件启动，连接所述两个网络，因而确保第二网络的状态不改变；以及
b.通过额外的p型MOSFET连接所述两个网络中的p型MOSFET的源极或漏极，且其栅极连接到高电平电源网络(VDD)，并且通过额外的n型MOSFET连接所述两个网络中的n型MOSFET的源极或漏极，且其栅极连接到低电平电源网络(VSS)。
5.一种时序逻辑或存储器单元和布局，其使用两个或多个锁存器来存储元件的状态，各锁存器具有用于存储电压状态的至少一个网络以及用于存储该电压状态的相反值(反相)的至少一个网络，所述时序逻辑或存储器单元和布局包括：
a.按照如下方式的各网络(保持一定电压状态或其反相)的接触区域的布置：沿所述布局中的一条线对称地放置至少4个这些网络的接触区域，并且相对于彼此放置成使得没有两个接触区域：
i.携带相同的电压状态，并且单粒子对于网络的电压状态具有相同的影响；或
ii.携带不同的电压状态(即特定状态及其反相)，并且单粒子对于相邻设置的网络的数据(电压)具有相反的影响。
6.一种时序逻辑单元，其包含四个反相器电路，每个反相器电路包含一个p型MOSFET和一个n型MOSFET，其中，通过将每个反相器的输出连接至另一第二反相器的p型MOSFET的栅极以及另一第三反相器的n型MOSFET的栅极，将反相器连接为双重互锁单元(DICE)，每个栅极仅连接至一个输出，因而具有四个网络，一个连接至每个反相器输出以及两个栅极，两个网络携带相同的电压状态并且另外两个网络携带前两个网络的电压状态的反相，每个网络具有一个p型漏极接触区域和一个n型漏极接触区域，所述时序逻辑单元包括：
a.四个网络中的每一个的接触区域沿所述布局中的线设置的布置；以及
b.其中，两个相邻n漏极接触区域或两个相邻p漏极接触区域总是属于(连接至)携带相反电压状态的网络，以及其中相邻n漏极接触区域和p漏极接触区域总是属于携带相同电压状态的网络。
7.根据权利要求(6)所述的时序双重互锁单元(DICE)电路，其中，增加一个或多个额外的保护MOSFET器件，并且连接在权利要求6的时序元件的两个电路网络之间，包括：
a.一结构，其中所述额外的器件被连接成使得额外p型器件的栅极连接至高电平(VDD)，漏极或源极之一为(共享)权利要求6的时序电路中的第一电路网络的p型接触区域，并且另外一个接触区(漏极或源极)连接至另一第二额外的p型MOSFET的源极或漏极接触区域，所述第二额外的MOSFET的其它接触区(漏极或源极)为(共享)连接至所述时序电路中的第二网络的p型接触区域，或连接至与所述时序电路的第二网络的p型漏极相邻的接触区域，但不连接至网络，所述时序电路中的所述第二网络具有所述第一网络的反相电压状态，并且额外n型器件的栅极连接至低电压电平(VSS)，并且漏极或源极之一为(共享)权利要求6所述的时序电路中的第一电路网络的n型接触区域，并且另一接触区(漏极或源极)被连接至另一第二额外n型MOSFET的源极或漏极接触区域，所述第二额外的MOSFET的其它接触区(漏极或源极)为(共享)连接至所述时序电路中的第二网络的n型接触区域，或连接至与所述时序电路的第二网络的n型漏极相邻的接触区域，但不连接至网络，所述时序电路中的所述第二网络具有所述第一网络的反相电压状态；以及
b.一结构，其中属于所述额外MOSFET器件的任何额外漏极或源极接触区域被沿如权利要求6所述的时序电路的接触区域的布局中的同一线设置。
8.根据权利要求(5)所述的时序逻辑或存储器单元和布局，其中，过滤或表决电路连接至冗余网络的输出，所述过滤电路用于两个冗余网络的情况，防止数据信号通过，除非所述两个网络均具有正确的数据，所述表决电路用于三个冗余网络，在所述冗余网络的状态之间进行表决，所述时序逻辑或存储器单元和布局包括：
a.一布局，其中对单粒子响应的强度被调节成使得网络(初级)之一上由单粒子所产生的总影响与其冗余对应部分上由单粒子所产生的总影响相反，因而确保当单粒子影响初级和冗余网络两者时，这些网络中的一个且仅有一个能够改变其状态。
9.一种组合电路，其中，逻辑元件被重复(全部或所选择的部分)并且数据信号由初级网络和次级网络(携带该信号或其反相)携带，且其中，在每个时序元件之前设置过滤电路，该过滤电路用于防止信号通过，除非两个冗余网络携带正确的信号，或者所述时序元件也已被重复(后一种情况在重复电路链的端部需要错误检测和/或校正)，所述组合电路包括：
a.一布局，其中两个冗余网络(初级和次级)的接触区域被设置成使得各自来自单独的冗余网络的第一接触区域和第二接触区域之间不存在直线，单粒子具有改变与所述电路区域相连接的网络中的电压状态的影响，除非在所述第一接触区域和所述第二接触区域之间沿该线存在至少一个第三接触区域，对于所述第三接触区域，单粒子对于所述两个冗余网络至少之一的电压状态的影响与对所述第一接触区域和所述第二接触区域的影响相反。
10.根据权利要求9所述的组合电路，包括：
a.一布局，其中对单粒子响应的强度被调节成使得两个冗余网络之一上由单粒子所产生的总影响与该两个冗余网络中的另一网络上由单粒子所产生的总影响相反，因而确保当单粒子影响所述两个冗余网络时，这两个网络中只有一个能在电路中生成错误信号。
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