WO2021059582A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2021059582A1
WO2021059582A1 PCT/JP2020/019309 JP2020019309W WO2021059582A1 WO 2021059582 A1 WO2021059582 A1 WO 2021059582A1 JP 2020019309 W JP2020019309 W JP 2020019309W WO 2021059582 A1 WO2021059582 A1 WO 2021059582A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
mos transistor
circuit
type mos
drain
Prior art date
Application number
PCT/JP2020/019309
Other languages
English (en)
French (fr)
Inventor
和幸 中西
Original Assignee
ヌヴォトンテクノロジージャパン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ヌヴォトンテクノロジージャパン株式会社 filed Critical ヌヴォトンテクノロジージャパン株式会社
Priority to JP2021548326A priority Critical patent/JPWO2021059582A1/ja
Priority to CN202080062996.2A priority patent/CN114342259A/zh
Publication of WO2021059582A1 publication Critical patent/WO2021059582A1/ja
Priority to US17/698,870 priority patent/US11711070B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0372—Bistable circuits of the master-slave type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors

Definitions

  • the present disclosure relates to a semiconductor device including a latch circuit and a flip-flop circuit.
  • a soft error refers to a temporary error in which a particle beam such as a cosmic ray collides with a latch circuit, causing noise to enter and invert the state of the latch.
  • the latch circuit shown in FIG. 2 of Patent Document 1 is composed of four inverter circuits, and the same data is input to the gates of the MOSFET transistor and the NMOS transistor of each inverter circuit. Is connected to a different node. Even if noise that can cause a soft error enters any one of the four nodes, it can be restored by the other node. However, if two of the four nodes with the same data are affected by a soft error at the same time, there is a weakness that the latch state is likely to be reversed. In Patent Document 1, the above-mentioned weaknesses are overcome by alternately arranging MOSFET transistors and NMOS transistors so as to cancel out noise.
  • the flip-flop circuit is one of the most important basic circuits that have a great influence on the chip area, it is required to reduce the area. Therefore, according to the arrangement shown in FIG. 12 of Patent Document 1, two or more N wells in which the NMOS transistors are arranged and two or more P wells in which the NMOS transistors are arranged must be separated from each other, and the arrangement efficiency deteriorates. Therefore, the area cannot be reduced.
  • the present disclosure provides a semiconductor device having a latch circuit that has high soft error resistance and can be configured in a small area.
  • the semiconductor device includes a first latch circuit including first to fourth inverting circuits, first and second type 1 well regions, and a second type well region.
  • the first to fourth inverting circuits are the outputs connected to the first type MOS transistor, the second type MOS transistor, the drain of the first type MOS transistor, and the drain of the second type MOS transistor, respectively.
  • the output node of the first inverting circuit is connected to the gate of the first type MOS transistor of the second inverting circuit and the gate of the second type MOS transistor of the fourth inverting circuit.
  • the output node of the second inverting circuit is connected to the gate of the first type MOS transistor of the third inverting circuit and the gate of the second type MOS transistor of the first inverting circuit, and the third inverting circuit is connected.
  • the output node of the fourth inverting circuit is connected to the gate of the first type MOS transistor of the fourth inverting circuit and the gate of the second type MOS transistor of the second inverting circuit, and the output node of the fourth inverting circuit is said.
  • the drain of the first type MOS transistor of the first to fourth inverting circuits connected to the gate of the first type MOS transistor of the first inverting circuit and the gate of the second type MOS transistor of the third inverting circuit.
  • each is arranged in the second type well region, and each of the drains of the second type MOS transistor of the first and second inverting circuits is arranged in the first type one well region, and the third type well region is arranged.
  • Each of the drains of the second type MOS transistor of the fourth inverting circuit is arranged in the second type 1 well region, and the second type well region is the first type first well region and the first type well region.
  • the latch circuit of a semiconductor device can be configured with high soft error resistance and a small area.
  • FIG. 1 is a diagram showing an example of planar arrangement of the semiconductor device according to the first embodiment.
  • FIG. 2 is a diagram showing a circuit example of the semiconductor device according to the first embodiment.
  • FIG. 3 is an explanatory diagram of an operating state of the semiconductor device according to the first embodiment.
  • FIG. 4 is a diagram showing an example of planar arrangement of the semiconductor device according to the second embodiment.
  • FIG. 5 is a diagram showing an example of planar arrangement of the semiconductor device according to the third embodiment.
  • FIG. 6 is a diagram showing a circuit example of the semiconductor device according to the third embodiment.
  • FIG. 7 is a diagram showing an example of planar arrangement of the semiconductor device according to the fourth embodiment.
  • FIG. 8A is a diagram showing a circuit example of the semiconductor device according to the fourth embodiment.
  • FIG. 8A is a diagram showing a circuit example of the semiconductor device according to the fourth embodiment.
  • FIG. 8B is a diagram showing a circuit example of the data input circuit of FIG. 8A.
  • FIG. 8C is a diagram showing a circuit example of the clock input circuit of FIG. 8A.
  • FIG. 9 is a diagram showing an example of planar arrangement of the semiconductor device according to the fifth embodiment.
  • FIG. 10 is a diagram showing an example of planar arrangement of the semiconductor device according to the sixth embodiment.
  • FIG. 11 is a diagram showing a circuit example of the semiconductor device according to the sixth embodiment.
  • FIG. 12 is a diagram showing an example of a circuit formed in the semiconductor device according to the first embodiment.
  • FIG. 13 is a diagram showing a first example of a wiring layout in the wiring layer.
  • FIG. 14 is a diagram showing a second example of the wiring layout in the wiring layer.
  • FIG. 15 is a diagram showing a third example of the wiring layout in the wiring layer.
  • FIG. 16 is a diagram showing a fourth example of the wiring layout in the wiring layer.
  • FIG. 17 is a diagram showing a fifth example of the wiring layout in the wiring layer.
  • FIG. 18 is a diagram showing a sixth example of the wiring layout in the wiring layer.
  • FIG. 19 is a diagram showing a seventh example of the wiring layout in the wiring layer.
  • FIG. 20 is a diagram showing an eighth example of a wiring layout in the wiring layer.
  • FIG. 21 is a diagram showing a first example of a wiring layout between wiring layers.
  • FIG. 22A is a diagram showing a second example of the wiring layout between the wiring layers.
  • FIG. 22B is a diagram showing a modified example of the second example of the wiring layout between the wiring layers.
  • FIG. 23 is a diagram showing another example of a circuit formed in the semiconductor device according to the first embodiment.
  • FIG. 24 is a circuit diagram showing an example of the C element in FIG. 23.
  • FIG. 25 is an explanatory diagram showing an example of a short circuit of the latch circuit in the comparative example.
  • the semiconductor device of the present embodiment makes the distance between two drain nodes having different data smaller than the distance between two drain nodes having the same data in a latch circuit having a redundant configuration having four inverting circuits. Place the drain node so that. With this arrangement, even if noise from alpha rays and neutron rays enters two drain nodes with the same data at the same time, there is a high possibility that noise will also enter drain nodes with different data, that is, the noise is canceled. Since the action is high, the soft error resistance is high. Further, a semiconductor device including a latch circuit or a flip-flop circuit that can be configured in a small area can be configured.
  • FIG. 1 is a diagram showing an example of a planar arrangement of the semiconductor device according to the first embodiment. Further, FIG. 2 is a diagram showing a circuit example of the semiconductor device according to the first embodiment.
  • the semiconductor device includes a first latch circuit L1 composed of first to fourth inverting circuits i1 to i4. Further, the semiconductor device includes a first type 1 well region Wp1, a second type 1 well region Wp2, and a second type well region Wn1. The first type 1 well region Wp1, the second type 1 well region Wp2, and the second type well region Wn1 are for forming the latch circuit L1.
  • the first inverting circuit i1 includes a first-type MOS transistor pt1, a second-type MOS transistor nt1, a drain p1 of the first-type MOS transistor pt1, and an output node o1 connected to the drain of the second-type MOS transistor nt1.
  • the second inverting circuit i2 includes a first-type MOS transistor pt2, a second-type MOS transistor nt2, a drain p2 of the first-type MOS transistor pt2, and an output node o2 connected to the drain of the second-type MOS transistor nt2.
  • the third inverting circuit i3 includes a first-type MOS transistor pt3, a second-type MOS transistor nt3, a drain p3 of the first-type MOS transistor pt3, and an output node o3 connected to the drain of the second-type MOS transistor nt3.
  • the fourth inverting circuit i4 includes a first-type MOS transistor pt4, a second-type MOS transistor nt4, a drain p4 of the first-type MOS transistor pt4, and an output node o4 connected to the drain of the second-type MOS transistor nt4.
  • the first type means one of the conductive type, P type and N type.
  • the second type means the other conductive type of P type and N type.
  • the first type is P type and the second type is N type.
  • the first type may be referred to as P and the second type may be referred to as N.
  • the first type MOS transistor may be referred to as a MOSFET transistor, and the second type MOS transistor may be referred to as an NMOS transistor.
  • the output node o1 of the first inverting circuit i1 is the gate g2 of the first type MOS transistor pt1 of the second inverting circuit i2 and the second type MOS transistor nt4 of the fourth inverting circuit i4. Connected to the gate.
  • the output node o2 of the second inverting circuit i2 is connected to the gate g3 of the first type MOS transistor pt3 of the third inverting circuit i3 and the gate of the second type MOS transistor nt1 of the first inverting circuit i1.
  • the output node o4 of the fourth inverting circuit i4 is connected to the gate g1 of the first type MOS transistor pt1 of the first inverting circuit i1 and the gate of the second type MOS transistor nt3 of the third inverting circuit i3.
  • each of the drains P1 to p4 of the first type MOS transistors pt1 to pt4 of the first to fourth inverting circuits i1 to i4 is arranged in the second type well region Wn1.
  • Each of the drains n1 and n2 of the second type MOS transistors nt1 and nt2 of the first and second inverting circuits i1 and i2 are arranged in the first type 1 well region Wp1.
  • the second type well region Wn1 is arranged between the first type first well region Wp1 and the second type first well region Wp2.
  • the potential of the drain node of the MOSFET transistor rises temporarily by collecting the holes generated by the particle beam into the drain node, which is a P-type diffusion region.
  • the drain node p1 and p3 are affected by noise at the same time, when the distance between the drain nodes p1 and p3 is short (when d13 ⁇ d14), (b) of FIG. ) Will be the potential of the broken line, and the latch state will be reversed.
  • the drain node p1 is closer to the drain node p4 having different data than the distance d13 to the drain node p3 having the same data.
  • FIG. 1 the drain node p1 is closer to the drain node p4 having different data than the distance d13 to the drain node p3 having the same data.
  • the output node o1 of the second inverting circuit i2 is connected to the gate g2 of the first type MOS transistor pt1 of the second inverting circuit i2 and the gate of the second type MOS transistor nt4 of the fourth inverting circuit i4, and the output of the second inverting circuit i2.
  • a latch circuit having a clocked inverting circuit can be configured with high soft error resistance and a small area.
  • the eighth inverting circuit i8 includes a first-type MOS transistor pt42, a second-type MOS transistor nt42, a drain p42 of the first-type MOS transistor pt42, and an output node o42 connected to the drain of the second-type MOS transistor nt42.
  • the distance between the drain p12 of the first type MOS transistor pt12 of the fifth inverting circuit i5 and the drain p32 of the first type MOS transistor pt32 of the seventh inverting circuit i7 is larger than the distance.
  • the distance between the drain p12 of the first-type MOS transistor pt12 of the fifth inverting circuit i5 and the drain p42 of the first-type MOS transistor pt42 of the eighth inverting circuit i8 is smaller.
  • the data input circuit Id is an inverter circuit including at least the first type MOS transistor 111.
  • the data input circuit Id includes a NMOS transistor 111, an NMOS transistor 112, and an output node connected to the drain 113 of the MOSFET transistor 111 and the drain of the NMOS transistor 112.
  • the clock input circuit Ick includes a two-stage inverter circuit.
  • the drain node p11 is closer to the drain node p41 having different data than the distance to the drain node p31 having the same data, so that the noise is canceled out.
  • the effect is enhanced.
  • the drain node p12 is closer to the drain node p42 having different data than the distance to the drain node p32 having the same data, the effect of canceling the noise is further enhanced.
  • the gate gck that receives the internal clock inversion signal CKIN is arranged so as to be shared by a plurality of transistors, the number of connections in the flip-flop circuit can be reduced and the area can be reduced.
  • the semiconductor device includes the second latch circuit L2 composed of the fifth to eighth inverting circuits after the first latch circuit L1, and the fifth to eighth inverting circuits.
  • i5 to i8 are the first type MOS transistor pt12 / pt22 / pt32 / pt42, the second type MOS transistor nt12 / nt22 / nt32 / nt42, the drain of the first type MOS transistor, and the drain of the second type MOS transistor, respectively.
  • the output node o32 of the seventh inverting circuit i7 is the gate g42 of the first type MOS transistor pt42 of the eighth inverting circuit i8 and the sixth inverting circuit i6.
  • the output node o42 of the eighth inverting circuit i8 is the gate g12 of the first type MOS transistor pt12 of the fifth inverting circuit i5 and the second of the seventh inverting circuit i7.
  • the drain p12 of the first type MOS transistor pt12 of the fifth inverting circuit i5 and the first type MOS transistor pt32 of the seventh inverting circuit i7 are arranged in the second type 1 well region Wp2, and in plan view, the drain p12 of the first type MOS transistor pt12 of the fifth inverting circuit i5 and the first type MOS transistor pt32 of the seventh inverting circuit i7.
  • the distance between the drain p12 of the first type MOS transistor pt12 of the fifth inverting circuit i5 and the drain p42 of the first type MOS transistor pt42 of the eighth inverting circuit i8 is smaller than the distance from the drain p32.
  • a master / slave type flip-flop circuit can be configured with high soft error resistance and a small area.
  • the drain closest to the drain p11 of the first type MOS transistor pt11 of the first inverting circuit i1 is ,
  • the drain closest to the drain p21 of the above may be included in the eighth inverting circuit i8.
  • the soft error resistance can be improved by arranging the circuit as shown in FIG. 7, for example.
  • the semiconductor device includes a data input circuit Id and a clock input circuit Ick
  • the data input circuit Id is an inverter circuit including at least one first-type MOS transistor 111
  • the clock input circuit Ick has two stages.
  • the two-stage inverter circuit includes at least one first-type MOS transistor 101/104, includes the drain 113 of the first-type MOS transistor 111 of the data input circuit Id, and the clock input circuit.
  • One of the drains 103/106 of the first type MOS transistor 101/104 of Ick is the drain p11 of the first type MOS transistor pt11 of the first inverting circuit i1 and the first type MOS transistor of the second inverting circuit i2.
  • the other of the drain 113 of the first-type MOS transistor 111 of the data input circuit Id and the drain 103 of the first-type MOS transistor 101 of the clock input circuit Ick are arranged side by side with the drain p21 of the pt21 in the first direction.
  • the drain p31 of the first-type MOS transistor pt31 of the third inverting circuit i3 and the drain p41 of the first-type MOS transistor pt41 of the fourth inverting circuit i4 may be arranged side by side in the first direction.
  • the drain closest to the drain p11 of the first type MOS transistor pt11 of the first inverting circuit i1. Is included in the seventh inverting circuit i7. That is, the drain p11 is arranged as close as possible to the drain p32.
  • the drain closest to the drain p41 of the first type MOS transistor pt41 of the fourth inverting circuit i4 is the sixth inverting circuit. Included in i6. That is, the drain p41 is arranged as close as possible to the drain p22.
  • the semiconductor device is the first type MOS of the first inverting circuit i1 among the drains of the first type MOS transistors of the first to eighth inverting circuits i1 to i8.
  • the drain closest to the drain p11 of the transistor pt11 is included in the seventh inverting circuit i7, and in plan view, of the drains of the first type MOS transistors of the first to eighth inverting circuits, the second inverting circuit i2
  • the drain closest to the drain p21 of the first-type MOS transistor pt21 is included in the eighth inverting circuit i8, and in plan view, the drain of the first-type MOS transistor of the first to eighth inverting circuits is the first.
  • the drain closest to the drain p31 of the first type MOS transistor pt31 of the inverting circuit i3 of 3 is included in the fifth inverting circuit i5, and in plan view, of the first type MOS transistor of the first to eighth inverting circuits.
  • the drain closest to the drain p41 of the first type MOS transistor pt41 of the fourth inverting circuit i4 is included in the sixth inverting circuit i6.
  • soft error resistance can be increased and the circuit area can be reduced.
  • FIG. 10 is a diagram showing a planar arrangement example of the semiconductor device according to the sixth embodiment of the present invention. Further, FIG. 11 is a diagram showing a circuit example of the semiconductor device according to the sixth embodiment of the present invention.
  • FIG. 11 shows that, as compared with the circuit example of FIG. 8A, the MOSFET transistor pr21 and the NMOS transistor nr21 are added to the second inverting circuit i2, and the MOSFET transistor pr41 and the NMOS transistor nr41 are added to the fourth inverting circuit i4.
  • the difference is that the epitaxial transistor pr22 and the NMOS transistor nr22 are added to the sixth inverting circuit i6, and the MOSFET transistor pr42 and the NMOS transistor nr42 are added to the eighth inverting circuit i8. ..
  • the differences will be mainly described.
  • a reset input signal is supplied to the gate of the added MOSFET transistor and the gate of the NMOS transistor.
  • soft error resistance can be increased in a flip-flop circuit having a reset function (or set function).
  • FIG. 25 is an explanatory diagram showing an example of a short circuit of the latch circuit in the comparative example.
  • the latch circuit shown in FIG. 25 (a) includes four MOSFET transistors and four NMOS transistors. A pair of a MOSFET transistor and an NMOS transistor connected in series constitutes an inverter circuit.
  • the four inverter circuits are connected by four wirings w1 to w4.
  • the wiring w1 and the wiring w3 are redundant wiring pairs, and have the same signal level but are independent wirings.
  • the wiring w2 and the wiring w4 are redundant wiring pairs, and are independent wirings having the same signal level.
  • wiring w1 and wiring w3 of a redundant wiring pair are drawn with thin lines to show an example of low level. Further, the wiring w2 and the wiring w4 of another redundant wiring pair are drawn with thick lines to show an example of high level.
  • the same signal level is input to the gates of the MOSFET transistor and the NMOS transistor of each inverter circuit, but they are connected to different wiring. That is, one of the redundant wiring pairs is connected to the gate of the NMOS transistor. The other of the redundant wiring pairs is connected to the gate of the NMOS transistor. In this way, since the loop is composed of four inverter circuits, even if the output of one inverter circuit is inverted, the correct value is maintained by the other three inverter circuits. In this way, the latch circuit shown in the figure enhances soft error immunity.
  • FIG. 25 (b) shows that the wiring w1 and the wiring w3 are short-circuited as shown in the broken line frame sh1. Further, FIG. 25 (c) shows that the wiring w2 and the wiring w4 are short-circuited as shown in the broken line frame sh2.
  • a short circuit can occur in the manufacturing process of a semiconductor device including a latch circuit, for example, due to the mixing of conductive foreign matter such as metal particles.
  • the short circuit of the broken line frame sh1 and the broken line frame sh2 cannot be detected at the inspection stage in the manufacturing process of the semiconductor device. That is, there is a problem that it is not possible to detect that the resistance to soft errors due to the short circuit between the broken line frame sh1 and the broken line frame sh2 has deteriorated.
  • the present disclosure provides a semiconductor device that reduces the deterioration of soft error immunity caused by a short circuit of a redundant wiring pair.
  • the semiconductor device is not connected to the first wiring and the first wiring, and transmits the same signal level as the first wiring.
  • a second wiring provided redundantly and another wiring that is different from the first wiring and the second wiring are provided, and the distance between the first wiring and the second wiring in the wiring layer is , It is larger than the distance between the first wiring and the other wiring, and is larger than the distance between the second wiring and the other wiring.
  • the short-circuit can be detected at the inspection stage before shipment from the factory.
  • FIG. 12 is a diagram showing an example of a circuit formed in the semiconductor device according to the first embodiment.
  • the figure is mainly different from FIG. 2 in that the codes of drains p1 to p4 are omitted and the codes of wirings w11, w12, w21, and w22 are added.
  • the differences will be mainly described.
  • the wiring w21 connects the output node o2 of the second inverting circuit i2, the gate g3 of the first type MOS transistor pt3 of the third inverting circuit i3, and the gate of the second type MOS transistor nt1 of the first inverting circuit i1. Connecting.
  • the wiring w12 connects the output node o3 of the third inverting circuit i3, the gate g4 of the first type MOS transistor pt4 of the fourth inverting circuit i4, and the gate of the second type MOS transistor nt2 of the second inverting circuit i2. Connecting.
  • a loop is composed of four inverter circuits. Therefore, even if the output of one inverter circuit is inverted due to a soft error, the structure is such that the correct value is maintained by the other three inverter circuits. In this way, the latch circuit L1 in the figure enhances soft error resistance.
  • the latch circuit L1 shown in FIG. 12 constitutes a part of the semiconductor circuit formed on the semiconductor substrate in the semiconductor device.
  • the semiconductor circuit formed on the semiconductor substrate includes a plurality of p-type impurity regions, a plurality of n-type impurity regions, a plurality of wiring layers, a plurality of contacts connecting wiring layers, and the like.
  • the redundant wiring pair that is a component of the latch circuit L1 of FIG. 12 is formed in one or more wiring layers.
  • the redundant wiring pair in the manufacturing process of the semiconductor device, is arranged so that a short circuit is unlikely to occur in the redundant wiring pair due to the mixing of foreign matter or the like.
  • FIG. 13 is a diagram showing a first example of a wiring layout in a wiring layer of a semiconductor device.
  • FIG. 6 is a plan view of the semiconductor substrate on which the latch circuit L1 of FIG. 12 is formed. Further, FIG. 13 is a schematic enlarged view of a part of the plurality of wirings formed in one wiring layer.
  • FIG. 13 shows the layout of the four wirings 11, 12, 21, and 22.
  • Wiring 11 and wiring 12 indicate a redundant wiring pair.
  • the wiring 12 is a wiring that is not connected to the wiring 11 and is redundantly provided to transmit the same signal level as the wiring 11.
  • the wiring 11 and the wiring 12 correspond to, for example, the wirings w11 and w12 in FIG.
  • the wiring 21 is another wiring different from the wiring 11 and the wiring 12.
  • the wiring 22 is also different from the wiring 11 and the wiring 12.
  • a in the figure indicates the distance between the wiring 11 and the wiring 12.
  • b1 indicates the distance between the wiring 11 and the wiring 21.
  • b2 indicates the distance between the wiring 12 and the wiring 21.
  • b3 indicates the distance between the wiring 11 and the wiring 22.
  • b4 indicates the distance between the wiring 12 and the wiring 22. All of these distances are the minimum distances between the wirings.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b2 between the wiring 12 and the wiring 21.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b3 between the wiring 11 and the wiring 22.
  • the short circuit between the wiring 11 or the wiring 12 and the other wiring (21, 22) is better than the short circuit between the wiring 11 and the wiring 12, which is a redundant wiring pair. Is likely to occur. As a result, the occurrence of undetectable shorts is suppressed, in other words, the occurrence of redundant wiring pair shorts is suppressed.
  • the wiring 22 includes an extension portion e1 extended from the via v2 connected to the main body portion of the wiring 22.
  • the end of the stretched portion e1 may be an open end that is not connected in the wiring layer.
  • each of the wiring 21 and the wiring 22 in FIG. 13 may be, for example, the wiring corresponding to the wirings w21 and w22 in FIG.
  • each of the wiring 21 and the wiring 22 may be a power supply line or a ground line.
  • FIG. 14 is a diagram showing a second example of the wiring layout in the wiring layer.
  • the figure is a schematic enlarged view of a part of a plurality of wirings formed in one wiring layer.
  • FIG. 14 shows the layout of the wirings 11, 12, and 21.
  • V1 in the figure indicates a via contact connecting the wiring 21 and the wiring of another wiring layer.
  • e1 refers to the extended portion of the wiring 21.
  • Wiring 11 and wiring 12 indicate a redundant wiring pair.
  • the wiring 21 is another wiring different from the wiring 11 and the wiring 12.
  • the wiring 11 and the wiring 12 of the redundant wiring pair have parallel sections arranged in parallel in the wiring layer, and sandwich the other wiring 21 across the parallel sections.
  • the wiring layout example of FIG. 14 satisfies the following relationship as in FIG.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b1 between the wiring 11 and the wiring 21.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b2 between the wiring 12 and the wiring 21.
  • the wiring 11 and the wiring 12 of the redundant wiring pair are arranged so as to sandwich the other wiring 21 over the parallel section in which the wiring 11 and the wiring 12 are arranged in parallel. Therefore, the wiring 21 has a stretched portion e1. That is, the wiring 21 includes the extending portion e1 extended from the via v1 connected to the main body portion of the wiring 21. The stretched portion e1 is arranged between the wiring 11 and the wiring 12 in the parallel section. Further, the end portion of the stretched portion e1 may be an open end that is not connected in the wiring layer.
  • the wiring 11 or the wiring 12 and the other wiring 21 are likely to be short-circuited before the wiring 11 and the wiring 12 which are redundant wiring pairs are short-circuited. ..
  • a short circuit in a redundant wiring pair is likely to replace another detectable short circuit. This makes it possible to reduce the deterioration of soft error immunity caused by a short circuit of redundant wiring pairs.
  • the wiring 21 in FIG. 14 may be, for example, a wiring corresponding to one of the wirings w21 and w22 in FIG. 12, a power supply line, or a ground line.
  • FIG. 15 is a diagram showing a third example of the wiring layout in the wiring layer.
  • the figure is a schematic enlarged view of a part of a plurality of wirings formed in one wiring layer.
  • FIG. 15 shows the layout of the wirings 11, 12, and 21.
  • V1 in the figure indicates a via contact connecting the wiring 21 and the wiring of another wiring layer.
  • Wiring 11 and wiring 12 indicate a redundant wiring pair.
  • the wiring 21 is another wiring different from the wiring 11 and the wiring 12.
  • the wiring 11 and the wiring 12 of the redundant wiring pair have parallel sections arranged in parallel in the wiring layer, and sandwich the other wiring 21 across the parallel sections.
  • the wiring layout example of FIG. 15 also satisfies the following relationship as in FIG.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b1 between the wiring 11 and the wiring 21.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b2 between the wiring 12 and the wiring 21.
  • the distances b1 and b2 in FIG. 15 may be the minimum distances between the wirings according to the design rules of the semiconductor device, respectively. Further, the distance a between the wiring 11 and the wiring 12 is larger than the minimum distance between the wirings according to the design rule.
  • the wiring 11 or the wiring 12 and the other wiring 21 are likely to be short-circuited before the wiring 11 and the wiring 12 which are redundant wiring pairs are short-circuited. ..
  • a short circuit in a redundant wiring pair is likely to replace another detectable short circuit. This makes it possible to reduce the deterioration of soft error immunity caused by a short circuit of redundant wiring pairs.
  • the wiring 21 in FIG. 15 may be, for example, a wiring corresponding to one of the wirings w21 and w22 in FIG. 12, a power supply line, or a ground line.
  • FIG. 16 is a diagram showing a fourth example of the wiring layout in the wiring layer.
  • the figure is a schematic enlarged view of a part of a plurality of wirings formed in one wiring layer.
  • FIG. 16 shows the layout of the wirings 11, 12, 21, and 22.
  • V1 in the figure indicates a via contact connecting the wiring 21 and the wiring of another wiring layer.
  • Wiring 11 and wiring 12 indicate a redundant wiring pair. Further, the wiring 21 and the wiring 22 indicate a redundant wiring pair.
  • the wiring pair of the wiring 11 and the wiring 12 is referred to as a first redundant pair, and the wiring pair of the wiring 21 and the wiring 22 is referred to as a second redundant pair.
  • the four wirings 11, 12, 21, and 22 are one wiring 11 of the first redundant pair, one wiring 21 of the second redundant pair, the other wiring 12 of the first redundant pair, and the second redundant pair. It is arranged so as to be arranged in the order of the other wiring 22 of the above. That is, the wirings of the two redundant pairs are arranged alternately, and the wirings of the same signal level are not adjacent to each other.
  • the wiring layout example of FIG. 16 also satisfies the following relationship as in FIG.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b1 between the wiring 11 and the wiring 21.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b2 between the wiring 12 and the wiring 21.
  • Each of the wirings 11, 12, 21, and 22 in FIG. 16 may be a main body portion or an extension portion of the wiring.
  • the wiring 11 or the wiring 12 and the other wiring 21 or the wiring 22 are connected before the wiring 11 and the wiring 12 which are redundant wiring pairs are short-circuited. Easy to short. In other words, a short circuit in a redundant wiring pair is likely to replace another detectable short circuit. This makes it possible to reduce the deterioration of soft error immunity caused by a short circuit of redundant wiring pairs.
  • the wiring 11 and the wiring 12 in FIG. 16 are the wirings corresponding to the wirings w11 and w12 in FIG. 12, and the wirings 21 and 22 are the wirings corresponding to the wirings w21 and w22 in FIG. You may.
  • FIG. 17 is a diagram showing a fifth example of the wiring layout in the wiring layer.
  • the figure is a schematic enlarged view of a part of a plurality of wirings formed in one wiring layer.
  • FIG. 17 shows the layout of the wirings 11, 12, and 21.
  • V1 and v2 in the figure indicate via contacts that connect the wiring 21 and the wiring of another wiring layer.
  • e1 refers to the extended portion of the wiring 21.
  • Wiring 11 and wiring 12 indicate a redundant wiring pair.
  • the wiring 21 is another wiring different from the wiring 11 and the wiring 12.
  • the wiring 11 and the wiring 12 of the redundant wiring pair have a parallel section arranged in parallel in the wiring layer, and sandwich another wiring 21 across the parallel section.
  • the wiring layout example of FIG. 17 satisfies the following relationship as in FIG.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b1 between the wiring 11 and the wiring 21.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b2 between the wiring 12 and the wiring 21.
  • the wiring 11 and the wiring 12 of the redundant wiring pair are arranged so as to sandwich the other wiring 21 over the parallel section in which the wiring 11 and the wiring 12 are arranged in parallel. Therefore, the wiring 21 has a stretched portion e1. That is, the wiring 21 includes the extended portion e1 extended from the main body portion of the wiring 21. The stretched portion e1 is arranged between the wiring 11 and the wiring 12 in the parallel section. Further, the end portion of the stretched portion e1 may be an open end that is not connected in the wiring layer.
  • a short circuit between the wiring 11 or the wiring 12 and the other wiring 21 is more likely than a short circuit between the wiring 11 and the wiring 12 which is a redundant wiring pair. Likely to happen. In other words, a short circuit in a redundant wiring pair is likely to replace another detectable short circuit. This makes it possible to reduce the deterioration of soft error immunity caused by a short circuit of redundant wiring pairs.
  • the wiring 21 in FIG. 17 may be, for example, a wiring corresponding to one of the wirings w21 and w22 in FIG. 12, a power supply line, or a ground line.
  • FIG. 18 is a diagram showing a sixth example of the wiring layout in the wiring layer. The figure is different from FIG. 17 in that the main body portion of the wiring 21 belongs to another wiring layer and the extending portion e1 is extended from the main body portion of the wiring 21 via the via v3. Hereinafter, the differences will be mainly described.
  • the main body portion of the wiring 21 belongs to another wiring layer different from the wiring layer to which the wiring 11 and the wiring 12 belong.
  • the stretched portion e1 is stretched from the main body portion of the wiring 21 belonging to another wiring layer via the via v3.
  • the wiring 11 and the wiring 12 of the redundant wiring pair have parallel sections arranged in parallel in the wiring layer, and the extension portion e1 of the other wiring 21 is sandwiched across the parallel sections. There is.
  • FIG. 19 is a diagram showing a seventh example of the wiring layout in the wiring layer. The figure is different from FIG. 14 in that the power supply wiring is added. Hereinafter, the differences will be mainly described.
  • FIG. 20 is a diagram showing an eighth example of a wiring layout in the wiring layer.
  • the figure is a schematic enlarged view of a part of a plurality of wirings formed in one wiring layer.
  • FIG. 20 shows the layout of the wirings 11, 12, 21, and 22.
  • V1 in the figure indicates a via contact connecting the wiring 21 and the wiring of another wiring layer.
  • v2 indicates a via contact that connects the wiring 22 and the wiring of another wiring layer.
  • e1 indicates an extended portion of the wiring 21.
  • e2 indicates an extended portion of the wiring 22.
  • Wiring 11 and wiring 12 indicate a redundant wiring pair.
  • the wiring 21 is another wiring different from the wiring 11 and the wiring 12.
  • the wiring 22 is another wiring different from the wiring 11 and the wiring 12.
  • the wiring 21 and the wiring 22 are not redundant wiring pairs.
  • the wiring 11 and the wiring 12 of the redundant wiring pair have a parallel section arranged in parallel in the wiring layer, and the other wiring 21 and another wiring are different from each other over most of the parallel section. It sandwiches 22 and.
  • the other wiring 21 and the other wiring 22 are arranged on the same straight line with a gap d1.
  • the wiring layout example of FIG. 20 satisfies the following relationship as in FIG.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b1 between the wiring 11 and the wiring 21 or the wiring 22.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance b2 between the wiring 12 and the wiring 21 or the wiring 22.
  • the distance a between the wiring 11 and the wiring 12 is larger than the distance d1 between the wiring 21 and the wiring 22.
  • the distance d1 of the section in which the wiring 11 and the wiring 12 are adjacent to each other and parallel to each other is smaller than the distance a between the wiring 11 and the wiring 12.
  • the wiring 11 and the wiring 12 of the redundant wiring pair are arranged so as to sandwich the wiring 21 or the wiring 22 over most of the parallel section in which the wiring 11 and the wiring 12 are arranged in parallel.
  • the wiring 21 has the stretched portion e1
  • the wiring 22 has the stretched portion e2. That is, the ends of the stretched portions e1 and e2 may be open ends that are not connected in the wiring layer.
  • the wiring 21 in FIG. 20 may be, for example, a power supply line or a ground line.
  • the wiring 22 may also be, for example, a power line or a ground line.
  • FIGS. 13 to 20 show an example of an arrangement layout of redundant wiring pairs in one wiring layer. The layout of redundant wiring pairs in different wiring layers will be described below.
  • FIG. 21 is a diagram showing a first example of a wiring layout between wiring layers.
  • FIG. 3A in the figure shows a wiring layout in which the semiconductor substrate on which the latch circuit L1 is formed is viewed in a plan view.
  • (B) of the figure shows the cross section of the line AA of (a), and includes three wiring layers M1 to M3.
  • FIG. 21 shows wiring 11 and wiring 12 of a redundant wiring pair.
  • the wiring 11 and the wiring 12 of the redundant wiring pair belong to different wiring layers. That is, the wiring 11 belongs to the wiring layer M3, and the wiring 12 belongs to the wiring layers M2 and M1 and includes via contacts.
  • Redundant wiring pairs in different wiring layers are arranged so as to satisfy the following relationships. That is, when the wiring layers of the wiring 11 and the wiring 12 are different, the distance a between the wiring 11 and the wiring 12 is larger than the interlayer distance c between the adjacent wiring layers. In the figure, three distances a1, a2, and a3 are shown as the distances between the wiring 11 and the wiring 12, but the distance a between the wiring 11 and the wiring 12 is a1 or a3 which is the minimum. The wiring 11 and the wiring 12 are arranged so as to satisfy a> c.
  • the wiring 11 and the wiring 12 have overlapping portions and intersect with each other in the plan view of the semiconductor device.
  • the wiring 12 includes a first partial wiring 12b corresponding to the overlapping portion, a second partial wiring 12a connected to one end of the first partial wiring 12b, and a third partial wiring connected to the other end of the first partial wiring 12b. It has 12c and.
  • the first partial wiring 12b belongs to the wiring layer M1.
  • the second partial wiring 12a and the third partial wiring 12c belong to a wiring layer M2 different from the wiring layer M1 and are connected to the first partial wiring 12b via via contacts v1 and v2.
  • the wiring 11 belongs to the wiring layer M3 which is separated from the wiring layer M1 from the wiring layer M2. With this arrangement layout, the above relationship (that is, a> c) can be easily satisfied.
  • the distance a2 between the wiring 11 and the wiring 12 at the overlapping portion is arranged so as to satisfy at least twice the interlayer distance c.
  • the wiring layers M1 to M3 in FIG. 21 may be any three of the plurality of wiring layers as long as they are arranged in this order.
  • the interlayer distance c is not necessarily the distance between the wiring layer M2 and the wiring layer M3 in FIG. 21, but is the minimum distance between two adjacent wiring layers.
  • FIG. 22A is a diagram showing a second example of the wiring layout between the wiring layers.
  • FIG. 3A in the figure shows a wiring layout in which the semiconductor substrate on which the latch circuit L1 is formed is viewed in a plan view.
  • (B) of the figure shows the cross section of the line BB of (a), and includes two wiring layers M2 and M3.
  • the portion related to the redundant wiring pair is schematically enlarged.
  • FIG. 22A the wiring 11 and the wiring 12 of the redundant wiring pair are shown.
  • the wiring 12 is arranged so as to bypass the end of the wiring 11 so that the wiring 11 and the wiring 12 do not overlap.
  • deterioration of soft error resistance due to short circuit of redundant wiring pair can be reduced. This is because, when a foreign substance having a size as large as the interlayer distance c is mixed in, a short circuit between the wiring 11 and the wiring 12 is less likely to occur. As a result, the occurrence of short circuits in redundant wiring pairs is suppressed.
  • FIG. 22B is a diagram showing a modified example of the second example of the wiring layout between the wiring layers.
  • the figure is different from FIG. 22A in that the wiring 31 is provided.
  • the wiring 31 is arranged next to the wiring 11 or the wiring 12 and includes the via contact v1 and the extending portion e1.
  • the via contact v1 connects the wiring 31 portion of the other wiring layer M4 and the wiring 31 of the wiring layer M3.
  • the stretched portion e1 is stretched from the via contact v1.
  • the following stretching rules may be provided. That is, the length e1 from the via v1 to the end of the stretched portion e1 is larger than the minimum dimension of the wiring in the design rule of the semiconductor device. In addition, this stretching rule may be applied to the stretched portion of other drawings.
  • the extension portion e1 of the wiring 31 is arranged so as to be adjacent to each other in the same wiring layer as one wiring of the redundant wiring pair and adjacent to each other in a wiring layer different from the other wiring. Further, the distance a is larger than the distance between the wiring 11 and the wiring 31, and is larger than the distance between the wiring 12 and the wiring 31.
  • FIG. 22A is to be realized without wiring 31, there may be a limitation that only the minimum wiring must be utilized between redundant pairs, which makes layout difficult. In some cases. If the wiring 31 is appropriately arranged next to the wiring 11 or the wiring 12, the arrangement of redundant wiring pairs can be easily designed. As a result, the layout of redundant wiring pairs as shown in FIG. 22B can be facilitated.
  • FIG. 23 is a diagram showing another example of a circuit formed in the semiconductor device according to the first embodiment.
  • the semiconductor device shown in the figure shows a configuration example of a BISER (Built in Soft Error Resilience) type flip-flop circuit as a circuit incorporating soft error immunity.
  • BISER Busilt in Soft Error Resilience
  • the flip-flop circuit in the figure includes a delay circuit DL, an inverter IV, a master latch ML0, ML1, a master C element CM, a slave latch SL0, SL1, a slave C element CS, a master weak holding circuit WM, and the master latch ML0, ML1. It is equipped with a slave weak holding circuit WS and has a duplicated master / slave structure.
  • the redundant wiring pair in FIG. 23 is a wiring connected to the output Qn of the slave latch SL0 and a wiring connected to the output Qn of the slave latch SL1.
  • Inverter IV outputs a clock signal Cn in which the clock signal Cp is inverted.
  • the master latch ML0 latches the input data D in synchronization with the clock signal Cp and the clock signal Cn, and outputs the data Qp.
  • the output data Qp is non-inverting output data having the same logic level as the data D.
  • the master latch ML1 latches the delayed input data D in synchronization with the clock signal Cp and the clock signal Cn, and outputs the data Qp.
  • the output data Qp is non-inverting output data having the same logic level as the data D.
  • the master C element CM is an inverting circuit with 2 inputs and 1 output, outputs the inverted level of the logic level when the 2 inputs are the same logic level confirmed, and high impedance when the 2 inputs are not the same logic level confirmed. become.
  • the master weak holding circuit WM is a weak keeper circuit, holds the logic level output by the master C element CM, and when the output of the master C element CM is high impedance, immediately before it becomes high impedance. Output the held logic level.
  • the slave latch SL0 latches the input data D in synchronization with the clock signal Cp and the clock signal Cn, and outputs the data Qn.
  • the output data Qn is logical level data in which the data D is inverted.
  • the slave latch SL1 latches the input data D in synchronization with the clock signal Cp and the clock signal Cn, and outputs the data Qn.
  • the output data Qn is data in which the data D is inverted.
  • the slave C element CS is a 2-input, 1-output inverting circuit that outputs the inverted logic level of the logic level when the 2 inputs are the same logic level that is fixed, and is high when the 2 inputs are not the same logic level that is fixed. It becomes impedance.
  • a circuit example of the slave C element CS is shown in FIG.
  • the slave C element CS in the figure is composed of two MOSFET transistors and two NMOS transistors. The two MOSFET transistors and the two NMOS transistors are connected in series.
  • the master C element CM may be the same as in FIG. 24.
  • the slave weak holding circuit WS is a weak keeper circuit, holds the same logic level as the logic level output by the slave C element CS, and becomes high impedance when the output of the slave C element CS is high impedance. Outputs the logic level held immediately before.
  • the redundant wiring pair in the flip-flop circuit of FIG. 23 includes wiring that connects the output terminal of the slave latch SL0 and one of the two input terminals of the slave C element CS, and the output terminal and the slave C element of the slave latch SL1. It consists of a wiring that connects to the other of the two input terminals of the CS.
  • the output wiring of the slave latch SL0 and the output wiring of the slave latch SL1 are redundant wiring pairs.
  • This wiring pair satisfies the arrangement layout relationship described with reference to FIGS. 13 to 22B. This makes it possible to reduce the deterioration of soft error immunity caused by the short circuit of the redundant wiring pair in the flip-flop circuit of FIG. 23.
  • the output wiring of the master latch ML0 and the output wiring of the master latch ML1 in FIG. 23 may be treated in the same manner as a redundant wiring pair. That is, the arrangement layout relationship described with reference to FIGS. 13 to 22B may be satisfied.
  • the input data D of the master latch ML1 is delayed by the time ⁇ from the input data D of the master latch ML0.
  • the output data Qp of the master latch ML1 is delayed by the time ⁇ from the output data Qp of the master latch ML0.
  • a redundant wiring pair is defined as "independent wiring that has the same signal level but is not interconnected.”
  • the output wiring of the master latch ML0 and the output wiring of the master latch ML1 do not meet this definition.
  • the output wiring of the master latch ML0 and the output wiring of the master latch ML1 may cause the problem of wiring short circuit shown in FIG. 25, and other than the delay time ⁇ , they almost correspond to the definition of a redundant wiring pair. From this, the deterioration of the soft error resistance can be reduced by satisfying the relationship between the output wiring of the master latch ML0 and the output wiring of the master latch ML1 in the arrangement layout described with reference to FIGS. 13 to 22B.
  • a redundant example is shown as a redundant wiring pair, but each combination of two wirings among a plurality of multiplex wirings of triple or more may be regarded as a wiring pair. ..
  • the two wirings regarded as the wiring pair may satisfy the relationship of the arrangement layout described with reference to FIGS. 13 to 22B.
  • the semiconductor device is not connected to the first wiring 11 and the first wiring 11, and is provided to transmit the same signal level as the first wiring 11. 12 and other wirings 21 and 22 that are different from the first wiring 11 and the second wiring 12 are provided, and the distance a between the first wiring 11 and the second wiring 12 in the wiring layer is the first.
  • the distance between the wiring 11 and the other wirings 21 and 22 is larger than the distances b1 and b3, and the distance between the second wiring 12 and the other wirings 21 or 22 is larger than the distance b2 or b4.
  • first wiring 11 and the second wiring 12 have parallel sections arranged in parallel in the wiring layer, and other wirings 21 and 22 may be sandwiched in the parallel sections.
  • the other wirings 21 and 22 include an extension portion e1 extended from the main body portion of the other wirings 21 and 22 in the wiring layer, and the extension portion e1 is the first wiring in the parallel section in the wiring layer. It may be sandwiched between 11 and the second wiring 12.
  • the other wirings 21 and 22 include an extension portion e1 extended from a via connected to the main body portion of the other wirings 21 and 22, and the extension portion e1 is the first in the parallel section in the wiring layer. It may be sandwiched between the wiring 11 and the second wiring 12.
  • the other wirings 21 and 22 have an extension portion e1 that is branched and extended from the main body portion of the other wirings 21 and 22 in the wiring layer, and the extension portion e1 is in the parallel section in the wiring layer. May be sandwiched between the first wiring 11 and the second wiring 12.
  • the stretched portions e1 to e3 may bypass the end portion of the first wiring 11 in the wiring layer and may be further arranged over a parallel section.
  • the other wiring 21 or 22 includes a third wiring and a fourth wiring that is not connected to the first wiring 11 and is provided to transmit the same signal level as the third wiring. It may be the third wiring.
  • a part of the first wiring 11 to the fourth wiring may be arranged in the order of the first wiring 11, the third wiring, the second wiring 12, and the fourth wiring in the wiring layer.
  • one wiring of the first redundant pair, one wiring of the second redundant pair, the other wiring of the first redundant pair, and the other wiring of the second redundant pair are arranged in this order. Can be prevented or reduced.
  • the via may connect the stretched portion and the main body portion of other wirings 21 and 22 in a wiring layer different from the above wiring layer.
  • the length of the stretched portion e1 may be larger than the minimum dimension of the design rule of the semiconductor device.
  • the first wiring 11 and the second wiring 12 include a section arranged in parallel so as to sandwich the other wirings 21 and 22 and the other wirings 21 and 22 in the wiring layer.
  • the distance d1 between the other wirings 21 and 22 and the other wirings 21 and 22 in the section may be smaller than the distance between the first wiring 11 and the second wiring 12.
  • first wiring 11 and the second wiring 12 may be components of a DICE (Dual Interlocked storage CEll) latch circuit.
  • DICE Double Interlocked storage CEll
  • first wiring 11 and the second wiring 12 may be components of a BISER (Built in Soft Error Resiliency) flip-flop circuit.
  • BISER Busilt in Soft Error Resiliency
  • the semiconductor device is provided so as not to be connected to the plurality of wiring layers, the first wiring 11, and the first wiring 11 and to transmit the same signal level as the first wiring 11.
  • the first wiring 11 and the second wiring 12 belong to different wiring layers, and the distance a1 between the first wiring 11 and the second wiring 12 is larger than the interlayer distance c between the adjacent wiring layers. ..
  • the first wiring 11 and the second wiring 12 have an overlapping portion, and the distance between the first wiring 11 and the second wiring 12 in the overlapping portion is twice or more the interlayer distance c. It may be.
  • the first wiring 11 and the second wiring 12 intersect at an overlapping portion
  • the second wiring 12 is a first partial wiring 12b and a first partial wiring 12b corresponding to the overlapping portion. It has a second partial wiring 12a connected to one end and a third partial wiring 12c connected to the other end of the first partial wiring 12b, and the first partial wiring 12b belongs to the first wiring layer M1.
  • the second partial wiring 12a and the third partial wiring 12c belong to the second wiring layer M2 different from the first wiring layer M1, and are connected to the first partial wiring 12b via via contacts v1 and v2, and the first wiring 11 May belong to the third wiring layer M3, which is farther from the first wiring layer M1 than the second wiring layer M2.
  • the second wiring 12 may be arranged so as to bypass the end of the first wiring 11 so that the first wiring 11 and the second wiring 12 do not overlap in the plan view of the semiconductor integrated circuit.
  • At least one of the first wiring 11 and the second wiring 12 is provided with a third wiring 31 facing between the wiring layers or in the wiring layer, and the third wiring 31 has an extended portion e1 extended from the via. You may have.
  • the length of the stretched portion e1 may be larger than the minimum dimension of the design rule of the semiconductor device.
  • the circuit may be regarded as an inverter without limiting the specific circuit configuration as long as the circuit has a function in which the input and the output have an inverting relationship. ..
  • the present disclosure is not limited to this embodiment. As long as it does not deviate from the gist of the present disclosure, one or more embodiments of the present disclosure may be obtained by subjecting the present embodiment to various modifications that a person skilled in the art can think of, or by combining components in different embodiments. It may be included in the range of.
  • the semiconductor device according to the present disclosure can realize a semiconductor device having a small area and high resistance to soft errors, a semiconductor integrated circuit mounted on an electronic device such as an in-vehicle device that requires stable operation in a small area. It is useful as such.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

半導体装置は、第１の反転回路（ｉ１）、第２の反転回路（ｉ２）、第３の反転回路（ｉ３）および第４の反転回路（ｉ４）から成る第１のラッチ回路（Ｌ１）と、第１型ウェル領域（Ｗｐ１、Ｗｐ２）と、第２型ウェル領域（Ｗｎ１）とを備え、平面視において、ドレイン（ｐ１）とドレイン（ｐ３）との距離よりも、ドレイン（ｐ１）とドレイン（ｐ４）との距離の方が小さい。

Description

半導体装置
　本開示は、ラッチ回路およびフリップフロップ回路を備えた半導体装置に関するものである。
　半導体装置において、ロジック回路中のラッチ回路（フリップフロップ回路とも呼ばれる）におけるソフトエラーが問題となっている。ソフトエラーとは、宇宙線等の粒子線がラッチ回路へ衝突することにより、ノイズが入りラッチの状態を反転させる一時的なエラーを指す。
　ソフトエラー耐性の高い回路として、例えば、特許文献１の図２に示されるラッチ回路では、４つのインバーター回路で構成され、各インバーター回路のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートへは同じデータが入力されるが異なるノードに接続されている。それら４つのノードのうちどれか１つにソフトエラーとなり得るノイズが入っても、他のノードにより復帰させることができる。しかし、４つのノードのうち同じデータをもつ２つのノードが同時にソフトエラーの影響を受けると、ラッチの状態が反転しやすいという弱点がある。特許文献１では、ノイズを相殺させるようにＰＭＯＳトランジスタとＮＭＯＳトランジスタを交互に配置することにより、上述の弱点を克服している。
　一方で、フリップフロップ回路はチップ面積に大きな影響を及ぼす最も重要な基本回路の一つであるため、小面積化が要求される。そのため、特許文献１の図１２に示される配置によれば、ＰＭＯＳトランジスタが配置されるＮウェルとＮＭＯＳトランジスタが配置されるＰウェルがそれぞれ２つ以上分離されなければならず、配置効率が悪化するため小面積化できない。
　例えば、非特許文献１のＦｉｇ.７に示される配置では、１つのＮウェル内にすべてのＰＭＯＳトランジスタが効率よく配置できるため、小面積化に適している。
特許第５３６９７７１号公報
　上記従来のラッチ回路のＰＭＯＳトランジスタの小面積化のため１つのＮウェル内に配置すると、ラッチ回路内の４つのノードのうち同じデータをもつ２つのノードが近くに配置されるため同時にノイズを受けやすくなり、ソフトエラー耐性が低いという問題がある。
　本開示は、ソフトエラー耐性が高く、かつ小面積で構成できるラッチ回路を備える半導体装置を提供する。
　本開示の一態様に係る半導体装置は、第１乃至第４の反転回路から成る第１のラッチ回路と、第１および第２の第１型ウェル領域と、第２型ウェル領域と、を備え、前記第１乃至第４の反転回路は、それぞれ、第１型ＭＯＳトランジスタと、第２型ＭＯＳトランジスタと、前記第１型ＭＯＳトランジスタのドレインおよび前記第２型ＭＯＳトランジスタのドレインに接続された出力ノードと、を有し、前記第１の反転回路の出力ノードは、前記第２の反転回路の第１型ＭＯＳトランジスタのゲートおよび第４の反転回路の第２型ＭＯＳトランジスタのゲートに接続され、前記第２の反転回路の出力ノードは、前記第３の反転回路の第１型ＭＯＳトランジスタのゲートおよび前記第１の反転回路の第２型ＭＯＳトランジスタのゲートに接続され、前記第３の反転回路の出力ノードは、前記第４の反転回路の第１型ＭＯＳトランジスタのゲートおよび前記第２の反転回路の第２型ＭＯＳトランジスタのゲートに接続され、前記第４の反転回路の出力ノードは、前記第１の反転回路の第１型ＭＯＳトランジスタのゲートおよび前記第３の反転回路の第２型ＭＯＳトランジスタのゲートに接続され、前記第１乃至第４の反転回路の第１型ＭＯＳトランジスタのドレインのそれぞれは、前記第２型ウェル領域に配置され、前記第１および第２の反転回路の第２型ＭＯＳトランジスタのドレインのそれぞれは、前記第１の第１型ウェル領域に配置され、前記第３および第４の反転回路の第２型ＭＯＳトランジスタのドレインのそれぞれは、第２の第１型ウェル領域に配置され、前記第２型ウェル領域は、前記第１の第１型ウェル領域と前記第２の第１型ウェル領域との間に配置され、平面視において、前記第１の反転回路の前記第１型ＭＯＳトランジスタのドレインと前記第３の反転回路の前記第１型ＭＯＳトランジスタのドレインとの距離が、前記第１の反転回路の前記第１型ＭＯＳトランジスタのドレインと前記第４の反転回路の前記第１型ＭＯＳトランジスタのドレインとの距離より大きい。
　本開示によれば、半導体装置のラッチ回路を、ソフトエラー耐性が高くかつ小面積で構成することができる。
図１は、実施形態１に係る半導体装置の平面配置例を示す図である。 図２は、実施形態１に係る半導体装置の回路例を示す図である。 図３は、実施形態１に係る半導体装置の動作状態説明図である。 図４は、実施形態２に係る半導体装置の平面配置例を示す図である。 図５は、実施形態３に係る半導体装置の平面配置例を示す図である。 図６は、実施形態３に係る半導体装置の回路例を示す図である。 図７は、実施形態４に係る半導体装置の平面配置例を示す図である。 図８Ａは、実施形態４に係る半導体装置の回路例を示す図である。 図８Ｂは、図８Ａのデータ入力回路の回路例を示す図である。 図８Ｃは、図８Ａのクロック入力回路の回路例を示す図である。 図９は、実施形態５に係る半導体装置の平面配置例を示す図である。 図１０は、実施形態６に係る半導体装置の平面配置例を示す図である。 図１１は、実施形態６に係る半導体装置の回路例を示す図である。 図１２は、実施の形態１に係る半導体装置に形成される回路例を示す図である。 図１３は、配線層内における配線レイアウトの第１例を示す図である。 図１４は、配線層内における配線レイアウトの第２例を示す図である。 図１５は、配線層内における配線レイアウトの第３例を示す図である。 図１６は、配線層内における配線レイアウトの第４例を示す図である。 図１７は、配線層内における配線レイアウトの第５例を示す図である。 図１８は、配線層内における配線レイアウトの第６例を示す図である。 図１９は、配線層内における配線レイアウトの第７例を示す図である。 図２０は、配線層内における配線レイアウトの第８例を示す図である。 図２１は、配線層間における配線レイアウトの第１例を示す図である。 図２２Ａは、配線層間における配線レイアウトの第２例を示す図である。 図２２Ｂは、配線層間における配線レイアウトの第２例の変形例を示す図である。 図２３は、実施の形態１に係る半導体装置に形成される他の回路例を示す図である。 図２４は、図２３中のＣ要素の一例を示す回路図である。 図２５は、比較例におけるラッチ回路のショート例を示す説明図である。
　以下、実施の形態について、図面を参照して詳細に説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示す。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップおよびステップの順序等は、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本開示の一形態に係る実現形態を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。本開示の実現形態は、現行の独立請求項に限定されるものではなく、他の独立請求項によっても表現され得る。また、各図は、模式図であり、必ずしも厳密な寸法を表すものではない。
　（実施形態１）
　本実施形態における半導体装置は、反転回路を４つもつ冗長な構成のラッチ回路において、同じデータをもつ２つのドレインノード間の距離よりも、異なるデータをもつ２つのドレインノード間の距離を小さくするようにドレインノードを配置する。この配置によって、アルファ線や中性子線によるノイズが同じデータをもつ２つのドレインノードへ同時に入ったとしても、異なるデータをもつドレインノードにもノイズが入る可能性が高くなるため、つまり、ノイズを打ち消す作用が高くなるため、ソフトエラー耐性を高くしている。また、小面積で構成できるラッチ回路またはフリップフロップ回路を備える半導体装置を構成できる。
　図１は、実施形態１に係る半導体装置の平面配置例を示す図である。また、図２は、実施形態１に係る半導体装置の回路例を示す図である。
　半導体装置は、図２に示すように、第１乃至第４の反転回路ｉ１～ｉ４から成る第１のラッチ回路Ｌ１を備える。また、半導体装置は、第１の第１型ウェル領域Ｗｐ１と、第２の第１型ウェル領域Ｗｐ２と、第２型ウェル領域Ｗｎ１とを備える。第１の第１型ウェル領域Ｗｐ１と、第２の第１型ウェル領域Ｗｐ２と、第２型ウェル領域Ｗｎ１は、ラッチ回路Ｌ１形成用である。
　第１の反転回路ｉ１は、第１型ＭＯＳトランジスタｐｔ１と、第２型ＭＯＳトランジスタｎｔ１と、第１型ＭＯＳトランジスタｐｔ１のドレインｐ１および第２型ＭＯＳトランジスタｎｔ１のドレインに接続された出力ノードｏ１とを有する。
　第２の反転回路ｉ２は、第１型ＭＯＳトランジスタｐｔ２と、第２型ＭＯＳトランジスタｎｔ２と、第１型ＭＯＳトランジスタｐｔ２のドレインｐ２および第２型ＭＯＳトランジスタｎｔ２のドレインに接続された出力ノードｏ２とを有する。
　第３の反転回路ｉ３は、第１型ＭＯＳトランジスタｐｔ３と、第２型ＭＯＳトランジスタｎｔ３と、第１型ＭＯＳトランジスタｐｔ３のドレインｐ３および第２型ＭＯＳトランジスタｎｔ３のドレインに接続された出力ノードｏ３とを有する。
　第４の反転回路ｉ４は、第１型ＭＯＳトランジスタｐｔ４と、第２型ＭＯＳトランジスタｎｔ４と、第１型ＭＯＳトランジスタｐｔ４のドレインｐ４および第２型ＭＯＳトランジスタｎｔ４のドレインに接続された出力ノードｏ４とを有する。
　第１乃至第４の反転回路ｉ１～ｉ４の第１型ＭＯＳトランジスタのそれぞれのソースは、電位ＶＤＤの電源線に接続され、第２型ＭＯＳトランジスタのそれぞれのソースは、電位ＶＳＳのＧＮＤ線に接続される。
　なお、第１型は、Ｐ型およびＮ型の一方の導電型を意味する。第２型は、Ｐ型およびＮ型の他方の導電型を意味する。図１および図２の例では、第１型はＰ型、第２型はＮ型である。以下では、第１型をＰ、第２型をＮと表記することがある。また、第１型ＭＯＳトランジスタをＰＭＯＳトランジスタ、第２型ＭＯＳトランジスタをＮＭＯＳトランジスタと表記することがある。
　図２に示すように、第１の反転回路ｉ１の出力ノードｏ１は、第２の反転回路ｉ２の第１型ＭＯＳトランジスタｐｔ１のゲートｇ２および第４の反転回路ｉ４の第２型ＭＯＳトランジスタｎｔ４のゲートに接続される。
　第２の反転回路ｉ２の出力ノードｏ２は、第３の反転回路ｉ３の第１型ＭＯＳトランジスタｐｔ３のゲートｇ３および第１の反転回路ｉ１の第２型ＭＯＳトランジスタｎｔ１のゲートに接続される。
　第３の反転回路ｉ３の出力ノードｏ３は、第４の反転回路ｉ４の第１型ＭＯＳトランジスタｐｔ４のゲートｇ４および第２の反転回路ｉ２の第２型ＭＯＳトランジスタｎｔ２のゲートに接続される。
　第４の反転回路ｉ４の出力ノードｏ４は、第１の反転回路ｉ１の第１型ＭＯＳトランジスタｐｔ１のゲートｇ１および第３の反転回路ｉ３の第２型ＭＯＳトランジスタｎｔ３のゲートに接続される。
　図１に示すように、第１乃至第４の反転回路ｉ１～ｉ４の第１型ＭＯＳトランジスタｐｔ１～ｐｔ４のドレインＰ１～ｐ４のそれぞれは、第２型ウェル領域Ｗｎ１に配置される。
　第１および第２の反転回路ｉ１、ｉ２の第２型ＭＯＳトランジスタｎｔ１、ｎｔ２のドレインｎ１、ｎ２のそれぞれは、第１の第１型ウェル領域Ｗｐ１に配置される。
　第３および第４の反転回路ｉ３、ｉ４の第２型ＭＯＳトランジスタｎｔ３、ｎｔ４のドレインｎ３、ｎ４のそれぞれは、第２の第１型ウェル領域Ｗｐ２に配置される。
　また、第２型ウェル領域Ｗｎ１は、第１の第１型ウェル領域Ｗｐ１と第２の第１型ウェル領域Ｗｐ２との間に配置される。
　平面視において、第１の反転回路ｉ１の第１型ＭＯＳトランジスタｐｔ１のドレインｐ１と第３の反転回路ｉ３の第１型ＭＯＳトランジスタｐｔ３のドレインｐ３との距離ｄ１３よりも、第１の反転回路ｉ１の第１型ＭＯＳトランジスタｐｔ１のドレインｐ１と第４の反転回路ｉ４の第１型ＭＯＳトランジスタｐｔ４のドレインｐ４との距離ｄ１４の方が小さい。ここで、平面視というのは、半導体装置の主面を法線方向から見ることをいう。例えば、図１は半導体装置を平面視した図である。
　なお、ドレインは、ドレインノードとも表記し、図２のような回路配置におけるドレイン領域を意味する。
　このような構成により、ドレインノードｐ１は、同じデータをもつドレインノードｐ３との距離よりも、異なるデータをもつドレインノードｐ４との距離の方が近いため、ノイズを打ち消す効果が高まる。
　次に、ソフトエラー耐性を高くする効果について説明する。
　図３は、実施形態１に係る半導体装置の動作状態説明図である。図３の（ａ）は、図２の回路図において、ドレインノードｐ１、ｐ３がローレベル、ドレインノードｐ４がハイレベルである初期状態においてノイズを受ける様子を模式的に示す。図３の（ｂ）は、上記の初期状態から、ドレインノードｐ１、ｐ３、ｐ４が時間Ｔ内の時刻ｔ１においてノイズを受けたときの電位状態Ｖを表す動作状態説明図である。以下、図１、図２、図３を用いて効果を説明する。
　一般的に、ＰＭＯＳトランジスタのドレインノードに対しては、粒子線により生成された正孔がＰ型拡散領域であるドレインノードへ収集されることにより一時的に電位が上昇する。図２に示される回路図において、例えばドレインノードｐ１とｐ３が同時にノイズの影響を受けると、ドレインノードｐ１とｐ３との距離が近い場合（ｄ１３＜ｄ１４の場合）には、図３の（ｂ）に示される破線の電位となり、ラッチ状態が反転してしまう。しかし、本開示によれば、図１に示すように、ドレインノードｐ１は、同じデータをもつドレインノードｐ３との距離ｄ１３よりも、異なるデータをもつドレインノードｐ４との距離ｄ１４の方が近いため、図２において、ドレインノードｐ１、ｐ３のみならずドレインノードｐ４にもノイズが入りやすくなり、ノイズを相殺する効果が高まる。すなわち、ドレインノードｐ３へのノイズによりドレインノードｐ４のＰＭＯＳトランジスタがＯＮからＯＦＦへ遷移しかかっても、ドレインノードｐ４がノイズにより電位上昇するため、ドレインノードｎ３のＮＭＯＳトランジスタのＯＮ状態が保持され、ドレインノードｐ３、ｎ３をローレベルへ戻す作用がはたらく。結果として、図３の（ｂ）の実線で示す電位状態のように、ラッチ状態の反転を抑制できる効果がある。
　本実施の形態によれば、１つのＮウェルＷｎ１内にＰＭＯＳトランジスタｐ１、ｐ２、ｐ３、ｐ４を配置することにより小面積で構成でき、かつノイズを打ち消すようにドレインノードｐ１、ｐ３、ｐ４を配置することでソフトエラー耐性の高いラッチ回路を備える半導体装置を実現できる。
　以上のように実施形態１に係る半導体装置は、第１乃至第４の反転回路ｉ１～ｉ４から成る第１のラッチ回路Ｌ１と、第１の第１型ウェル領域Ｗｐ１と、第２の第１型ウェル領域Ｗｐ２と、第２型ウェル領域Ｗｎ１と、を備え、第１乃至第４の反転回路ｉ１～ｉ４は、それぞれ、第１型ＭＯＳトランジスタｐｔ１／ｐｔ２／ｐｔ３／ｐｔ４と、第２型ＭＯＳトランジスタｎｔ１／ｎｔ２／ｎｔ３／ｎｔ４と、第１型ＭＯＳトランジスタのドレインおよび第２型ＭＯＳトランジスタのドレインに接続された出力ノードｏ１／ｏ２／ｏ３／ｏ４と、を有し、第１の反転回路ｉ１の出力ノードｏ１は、第２の反転回路ｉ２の第１型ＭＯＳトランジスタｐｔ１のゲートｇ２および第４の反転回路ｉ４の第２型ＭＯＳトランジスタｎｔ４のゲートに接続され、第２の反転回路ｉ２の出力ノードｏ２は、第３の反転回路ｉ３の第１型ＭＯＳトランジスタｐｔ３のゲートｇ３および第１の反転回路ｉ１の第２型ＭＯＳトランジスタｎｔ１のゲートに接続され、第３の反転回路ｉ３の出力ノードｏ３は、第４の反転回路ｉ４の第１型ＭＯＳトランジスタｐｔ４のゲートｇ４および第２の反転回路ｉ２の第２型ＭＯＳトランジスタｎｔ２のゲートに接続され、第４の反転回路ｉ４の出力ノードｏ４は、第１の反転回路ｉ１の第１型ＭＯＳトランジスタｐｔ１のゲートｇ１および第３の反転回路ｉ３の第２型ＭＯＳトランジスタｎｔ３のゲートに接続され、第１乃至第４の反転回路の第１型ＭＯＳトランジスタのドレインＰ１～ｐ４のそれぞれは、第２型ウェル領域Ｗｎ１に配置され、第１および第２の反転回路ｉ１、ｉ２の第２型ＭＯＳトランジスタｎｔ１、ｎｔ２のドレインｎ１、ｎ２のそれぞれは、第１の第１型ウェル領域Ｗｐ１に配置され、第３および第４の反転回路ｉ３、ｉ４の第２型ＭＯＳトランジスタｎｔ３、ｎｔ４のドレインｎ３、ｎ４のそれぞれは、第２の第１型ウェル領域Ｗｐ２に配置され、第２型ウェル領域Ｗｎ１は、第１の第１型ウェル領域Ｗｐ１と第２の第１型ウェル領域Ｗｐ２との間に配置され、平面視において、第１の反転回路ｉ１の第１型ＭＯＳトランジスタｐｔ１のドレインｐ１と第３の反転回路ｉ３の第１型ＭＯＳトランジスタｐｔ３のドレインｐ３との距離ｄ１３よりも、第１の反転回路ｉ１の第１型ＭＯＳトランジスタｐｔ１のドレインｐ１と第４の反転回路ｉ４の第１型ＭＯＳトランジスタｐｔ４のドレインｐ４との距離ｄ１４の方が小さい。
　これによれば、半導体装置のラッチ回路を、ソフトエラー耐性が高くかつ小面積で構成することができる。ドレインノードｐ１は、同じデータをもつドレインノードｐ３との距離ｄ１３よりも、異なるデータをもつドレインノードｐ４との距離ｄ１４の方が近いため、ノイズを打ち消す効果を高めることができる。また、第２型ウェル領域Ｗｎ１は、２つのウェル領域Ｗｐ１の間に配置されるので、小面積にすることができる。
　ここで、第１および第２の第１型ウェル領域Ｗｐ１、Ｗｐ２はＰ型ウェルであり、第２型ウェル領域Ｗｎ１はＮ型ウェルであってもよい。
　これによれば、例えば図１のような回路配置にすることによって、ソフトエラー耐性を高くすることができる。
　（実施形態２）
　実施形態２では、実施形態１とは異なる回路配置例を説明する。
　図４は、実施形態２に係る半導体装置の平面配置例を示す図である。図４に示される配置図によれば、実施形態２の半導体装置は、実施形態１の回路を別の配置により実現したものである。図４に示す符号の説明は実施形態１と同じであるが、ドレインノードｐ４、ｐ３、ｎ２、ｎ１の配置が異なる。
　実施形態１の図１に示した回路配置例では、ラッチ回路Ｌ１の回路素子は、２つの矩形領域に分かれて配置されている。これに対して、実施形態２の図４に示す回路配置例では、ラッチ回路Ｌ１の回路素子は、１つの矩形領域内に効率良く配置されている。
　実施形態１と同様、ドレインノードｐ１は、同じデータをもつドレインノードｐ３との距離（ｄ１３）よりも、異なるデータをもつドレインノードｐ４との距離（ｄ１４）の方が近い。さらに、図４の配置によれば、ドレインノードｐ２は、同じデータをもつドレインノードｐ４との距離よりも、異なるデータをもつドレインノードｐ３との距離の方が近い。このため、ノイズを打ち消す効果が実施形態１よりもさらに高まる。
　以上のように実施形態２に係る半導体装置は、平面視において、第２の反転回路ｉ２の第１型ＭＯＳトランジスタｐｔ１のドレインｐ２と第４の反転回路ｉ４の第１型ＭＯＳトランジスタｐｔ４のドレインｐ４との距離が、第２の反転回路ｉ２の第１型ＭＯＳトランジスタｐｔ２のドレインｐ２と第３の反転回路ｉ３の第１型ＭＯＳトランジスタｐｔ３のドレインｐ３との距離より大きく、かつ第３の反転回路ｉ３の第１型ＭＯＳトランジスタｐｔ３のドレインｐ３と第４の反転回路ｉ４の第１型ＭＯＳトランジスタｐｔ４のドレインｐ４との距離より大きい。
　これによれば、例えば図４のような回路配置にすることによって、ソフトエラー耐性を高くすることができる、さらに、回路面積を小さくすることができる。
　（実施形態３）
　実施形態３では、実施形態１、２のラッチ回路Ｌ１が、少なくとも１つのクロックド反転回路を含む例について説明する。
　図５は、実施形態３に係る半導体装置の平面配置例を示す図である。また、図６は、実施形態３に係る半導体装置の回路例を示す図である。
　図６に示すラッチ回路Ｌ１は、図３と比較して、第２の反転回路ｉ２にＰＭＯＳトランジスタｐｃ２およびＮＭＯＳトランジスタｎｃ２が追加された点と、第４の反転回路ｉ４にＰＭＯＳトランジスタｐｃ４およびＮＭＯＳトランジスタｎｃ４とが追加された点とが異なっている。以下異なる点を中心に説明する。
　第２の反転回路ｉ２および第４の反転回路ｉ４は、クロック信号を入力とするクロックド反転回路である。同図のクロック信号ＣＫＩＮは、ＰＭＯＳトランジスタｐｃ２のゲートおよびＰＭＯＳトランジスタｐｃ４のゲートに供給される反転したクロック信号を示す。クロック信号ＣＫＩは、ＮＭＯＳトランジスタｎｃ２のゲートおよびＮＭＯＳトランジスタｎｃ４のゲートに供給される非反転のクロック信号を示す。
　このようなクロック信号ＣＫＩおよびＣＫＩＮに同期して動作させる半導体装置においては、ラッチ回路Ｌ１の保持データを強制的に書き換える場合にラッチ回路Ｌ１の接続状態を遮断させる機能が必要であるため、ラッチのフィードバック経路を構成する第２の反転回路ｉ２および第４の反転回路ｉ４をクロックド反転回路で構成している。ラッチ回路Ｌ１は、任意のデータを書き込み可能なフリップフロップ回路を構成するための要素回路として利用可能である。ソフトエラー耐性と面積においては実施形態１と同様の効果が得られる。
　以上のように実施形態３に係る半導体装置は、第１と第２の第１乃至第４の反転回路ｉ１～ｉ４のうち少なくとも１つはクロック信号を入力とするクロックド反転回路である。
　これによれば、クロックド反転回路を有するラッチ回路を、ソフトエラー耐性が高くかつ小面積で構成することができる。
　（実施形態４）
　実施形態４では、実施形態３のラッチ回路を２つ備えたマスター・スレーブ型のフリップフロップ回路の構成例について説明する。
　図７は、実施形態４に係る半導体装置の平面配置例を示す図である。図８Ａは、実施形態４に係る半導体装置の回路例を示す図である。図８Ｂは、図８Ａのデータ入力回路の回路例を示す図である。図８Ｃは、図８Ａのクロック入力回路の回路例を示す図である。
　図８Ａにおいてフリップフロップ回路Ｆ１は、データ入力回路Ｉｄ、クロック入力回路Ｉｃｋ、スイッチ回路Ｓ１、スイッチ回路Ｓ２、ラッチ回路Ｌ１、ラッチ回路Ｌ２、および、出力回路Ｏ１を備える。
　データ入力回路Ｉｄは、データＤが入力され、反転したデータＤを出力する反転バッファ回路である。
　クロック入力回路Ｉｃｋは、クロック入力信号ＣＫを受け、非反転のクロック信号ＣＫＩおよびその反転したクロック信号ＣＫＩＮを生成する。
　スイッチ回路Ｓ１は、データ入力回路Ｉｄからのデータをラッチ回路Ｌ１に伝送および遮断する伝送回路である。スイッチ回路Ｓ１は、クロック信号ＣＫＩおよびＣＫＩＮによって伝送および遮断（つまり導通および非導通）の状態を制御される。同図の例では、クロック信号ＣＫＩがローレベル（このときクロック信号ＣＫＩＮがハイレベル）のとき導通状態になり、ハイレベルのとき非導通状態になる。
　スイッチ回路Ｓ２は、ラッチ回路Ｌ１からのデータをラッチ回路Ｌ２に伝送および遮断する伝送回路である。スイッチ回路Ｓ２は、スイッチ回路Ｓ１と同じ構成でよい。ただしスイッチ回路Ｓ２に入力されるクロック信号ＣＫＩおよびクロック信号ＣＫＩＮは、スイッチ回路Ｓ１と比べて、入れ替わっている。
　ラッチ回路Ｌ１は、図６に示したクロックド反転回路をもつラッチ回路Ｌ１と同じ構成である。
　ラッチ回路Ｌ２は、図６に示したクロックド反転回路をもつラッチ回路Ｌ１と同じ構成である。ただし、ラッチ回路Ｌ２に入力されるクロック信号ＣＫＩおよびクロック信号ＣＫＩＮは、図８Ａのラッチ回路Ｌ１と比べて、入れ替わっている。これは、マスター（ラッチ回路Ｌ１）からスレーブ（ラッチ回路Ｌ２）に順次データを伝送するためである。また、ラッチ回路Ｌ２の４つの反転回路を、第５の反転回路ｉ５～第８の反転回路ｉ８と呼ぶ。
　第５の反転回路ｉ５は、第１型ＭＯＳトランジスタｐｔ１２と、第２型ＭＯＳトランジスタｎｔ１２と、第１型ＭＯＳトランジスタｐｔ１２のドレインｐ１２および第２型ＭＯＳトランジスタｎｔ１２のドレインに接続された出力ノードｏ１２とを有する。
　第６の反転回路ｉ６は、第１型ＭＯＳトランジスタｐｔ２２と、第２型ＭＯＳトランジスタｎｔ２２と、第１型ＭＯＳトランジスタｐｔ２２のドレインｐ２２および第２型ＭＯＳトランジスタｎｔ２２のドレインに接続された出力ノードｏ２２とを有する。
　第７の反転回路ｉ７は、第１型ＭＯＳトランジスタｐｔ３２と、第２型ＭＯＳトランジスタｎｔ３２と、第１型ＭＯＳトランジスタｐｔ３２のドレインｐ３２および第２型ＭＯＳトランジスタｎｔ３２のドレインに接続された出力ノードｏ３２とを有する。
　第８の反転回路ｉ８は、第１型ＭＯＳトランジスタｐｔ４２と、第２型ＭＯＳトランジスタｎｔ４２と、第１型ＭＯＳトランジスタｐｔ４２のドレインｐ４２および第２型ＭＯＳトランジスタｎｔ４２のドレインに接続された出力ノードｏ４２とを有する。
　第５の反転回路ｉ５の出力ノードｏ１２は、第６の反転回路ｉ６の第１型ＭＯＳトランジスタｐｔ２２のゲートｇ２２および第８の反転回路ｉ８の第２型ＭＯＳトランジスタｎｔ４２のゲートに接続される。
　第６の反転回路ｉ６の出力ノードｏ２２は、第７の反転回路ｉ７の第１型ＭＯＳトランジスタｐｔ３２のゲートｇ３２および第５の反転回路ｉ５の第２型ＭＯＳトランジスタｎｔ１２のゲートに接続される。
　第７の反転回路ｉ７の出力ノードｏ３２は、第８の反転回路ｉ８の第１型ＭＯＳトランジスタｐｔ４２のゲートｇ４２および第６の反転回路ｉ６の第２型ＭＯＳトランジスタｎｔ２２のゲートに接続される。
　第８の反転回路ｉ８の出力ノードｏ４２は、第５の反転回路ｉ５の第１型ＭＯＳトランジスタｐｔ１２のゲートｇ１２および第７の反転回路ｉ７の第２型ＭＯＳトランジスタｎｔ３２のゲートに接続される。
　第５乃至第８の反転回路ｉ５～ｉ８の第１型ＭＯＳトランジスタｐｔ１２、ｐｔ２２、ｐｔ３２、ｐｔ４２のドレインのそれぞれは第２型ウェル領域Ｗｎ１に配置される。
　第５および第６の反転回路の第２型ＭＯＳトランジスタのドレインのそれぞれは、第１の第１型ウェル領域Ｗｐ１に配置される。
　第７および第８の反転回路の第２型ＭＯＳトランジスタのドレインのそれぞれは、第２の第１型ウェル領域Ｗｐ２に配置される。
　図７に示すように、平面視において、第５の反転回路ｉ５の第１型ＭＯＳトランジスタｐｔ１２のドレインｐ１２と第７の反転回路ｉ７の第１型ＭＯＳトランジスタｐｔ３２のドレインｐ３２との距離よりも、第５の反転回路ｉ５の第１型ＭＯＳトランジスタｐｔ１２のドレインｐ１２と第８の反転回路ｉ８の第１型ＭＯＳトランジスタｐｔ４２のドレインｐ４２との距離の方が小さい。
　また、平面視において、第１乃至第８の反転回路ｉ１～ｉ８の第１型ＭＯＳトランジスタのドレインのうち、第１の反転回路ｉ１の第１型ＭＯＳトランジスタｐｔ１１のドレインｐ１１に最も近いドレインは、第７の反転回路ｉ７に含まれる。第１乃至第８の反転回路ｉ１～ｉ８の第１型ＭＯＳトランジスタのドレインのうち、第２の反転回路ｉ２の第１型ＭＯＳトランジスタｐｔ２１のドレインｐ２１に最も近いドレインは、第８の反転回路ｉ８に含まれる。言い換えれば、ドレインｐ１１はドレインｐ３２の近くに配置される。ドレインｐ２１はドレインｐ４２の近くに配置される。
　出力回路Ｏ１は、ラッチ回路からのデータを出力するための反転バッファ回路である。
　図８Ｂにおいて、データ入力回路Ｉｄは、少なくとも第１型ＭＯＳトランジスタ１１１を含むインバーター回路である。具体的には、データ入力回路Ｉｄは、ＰＭＯＳトランジスタ１１１と、ＮＭＯＳトランジスタ１１２と、ＰＭＯＳトランジスタ１１１のドレイン１１３およびＮＭＯＳトランジスタ１１２のドレインに接続された出力ノードとを備える。
　図８Ｃにおいて、クロック入力回路Ｉｃｋは、２段のインバーター回路を含む。
　２段のインバーター回路は、少なくとも第１型ＭＯＳトランジスタ１０１を含む。具体的には、１段目のインバーター回路は、ＰＭＯＳトランジスタ１０１と、ＮＭＯＳトランジスタ１０２と、ＰＭＯＳトランジスタ１０１のドレイン１０３およびＮＭＯＳトランジスタ１０２のドレインに接続された出力ノードとを備える。
　２段目のインバーター回路は、ＰＭＯＳトランジスタ１０４と、ＮＭＯＳトランジスタ１０５と、ＰＭＯＳトランジスタ１０４のドレイン１０６およびＮＭＯＳトランジスタ１０５のドレインに接続された出力ノードとを備える。
　１段目の出力ノードは、２段目のＰＭＯＳトランジスタ１０４のゲートおよびＮＭＯＳトランジスタ１０５のゲートに接続される。この１段目の出力ノードは、クロック信号ＣＫＩＮを出力する。また、２段目の出力ノードは、クロック信号ＣＫＩを出力する。
　図７の回路配置例において、データ入力回路Ｉｄの第１型ＭＯＳトランジスタ１１１のドレイン１１３、および、クロック入力回路Ｉｃｋの第１型ＭＯＳトランジスタ１０１のドレイン１０３の一方は、第１の反転回路ｉ１の第１型ＭＯＳトランジスタｐｔ１１のドレインｐ１１、および、第２の反転回路ｉ２の第１型ＭＯＳトランジスタｐｔ２１のドレインｐ２１と第１の方向に並んで配置される。また、データ入力回路Ｉｄの第１型ＭＯＳトランジスタ１１１のドレイン１１３、および、クロック入力回路Ｉｃｋの第１型ＭＯＳトランジスタ１０１のドレイン１１３の他方は、第３の反転回路ｉ３の第１型ＭＯＳトランジスタｐｔ３１のドレインｐ３１、および、第４の反転回路ｉ４の第１型ＭＯＳトランジスタｐｔ４１のドレインｐ４１と第１の方向に並んで配置される。この配置により、データ入力回路Ｉｄおよびクロック入力回路Ｉｃｋを、図７に示すように効率良く配置することができ、回路面積を小さくすることができる。
　図７に示される配置図、および図８Ａ～図８Ｃに示される回路図によれば、実施形態４の半導体装置は、実施形態３のラッチ回路を２つ用い、それぞれラッチ回路Ｌ１、Ｌ２とし、およびクロック入力信号ＣＫを受け内部クロック信号ＣＫＩおよびその反転信号ＣＫＩＮを生成するクロック入力回路Ｉｃｋ、およびデータ入力信号Ｄを受けるデータ入力回路Ｉｄ、スイッチ回路Ｓ１、Ｓ２、出力回路Ｏ１から構成されるフリップフロップ回路Ｆ１を備える。
　図７に示すように、ラッチ回路Ｌ１において、ＰＭＯＳトランジスタｐｔ１１、ｐｔ２１、ｐｔ３１、ｐｔ４１のドレインノードｐ１１、ｐ２１、ｐ３１、ｐ４１は、Ｎウェル領域Ｗｎ１内に配置される。ＮＭＯＳトランジスタｎｔ１１、ｎｔ２１のドレインノードｎ１１、ｎ２１は、Ｐウェル領域Ｗｐ１内に配置される。ＮＭＯＳトランジスタｎｔ３１、ｎｔ４１のドレインノードｎ３１、ｎ４１はＰウェル領域Ｗｐ２内に配置される。ドレインノードｐ１１とｎ３１のトランジスタｐｔ１１、ｎｔ３１はゲートｇ１１を共有する。ドレインノードｐ２１とｎ４１のトランジスタｐｔ２１、ｎｔ４１はゲートｇ２１を共有する。ドレインノードｐ３１とｎ１１のトランジスタｐｔ３１、ｎｔ１１はゲートｇ３１を共有する。ドレインノードｐ４１とｎ２１のトランジスタｐｔ４１、ｎｔ２１はゲートｇ４１を共有する。
　ラッチ回路Ｌ２において、ＰＭＯＳトランジスタｐｔ１２、ｐｔ２２、ｐｔ３２、ｐｔ４２のドレインノードｐ１２、ｐ２２、ｐ３２、ｐ４２は、Ｎウェル領域Ｗｎ１内に配置される。ＮＭＯＳトランジスタｎｔ１２、ｎｔ２２のドレインノードｎ１２、ｎ２２はＰウェル領域Ｗｐ１内に配置される。ＮＭＯＳトランジスタｎｔ３２、ｎｔ４２のドレインノードｎ３２、ｎ４２は、Ｐウェル領域Ｗｐ２内に配置される。ドレインノードｐ１２とｎ３２のトランジスタｐｔ１２、ｎｔ３２はゲートｇ１２を共有する。ドレインノードｐ２２とｎ４２のトランジスタｐｔ２２、ｎｔ４２はゲートｇ２２を共有する。ドレインノードｐ３２とｎ１２のトランジスタｐｔ３２、ｎｔ１２はゲートｇ３２を共有する。ドレインノードｐ４２とｎ２２のトランジスタｐｔ４２、ｎｔ２２はゲートｇ４２を共有する。クロック入力回路Ｉｃｋ、データ入力回路Ｉｄ、スイッチ回路Ｓ１、Ｓ２、出力回路Ｏ１の配置に関して、図７の配置例では一部省略している。
　図７に示すように、ラッチ回路Ｌ１において、ドレインノードｐ１１は、同じデータをもつドレインノードｐ３１との距離よりも、異なるデータをもつドレインノードｐ４１との距離の方が近いため、上記ノイズを打ち消す効果が高まる。さらにラッチ回路Ｌ２においても、ドレインノードｐ１２は、同じデータをもつドレインノードｐ３２との距離よりも、異なるデータをもつドレインノードｐ４２との距離の方が近いため、上記ノイズを打ち消す効果がさらに高まる。また、例えば図７のように、内部クロック反転信号ＣＫＩＮを受けるゲートｇｃｋを複数のトランジスタで共有するように配置すると、フリップフロップ回路内の結線数を削減でき、小面積化に寄与できる。
　本実施の形態によれば、１つのＮウェルＷｎ１内にＰＭＯＳトランジスタｐ１１、ｐ２１、ｐ３１、ｐ４１、ｐ１２、ｐ２２、ｐ３２、ｐ４２を配置することにより小面積で構成でき、かつノイズを打ち消すようにドレインノードｐ１１、ｐ３１、ｐ４１、およびドレインノードｐ１２、ｐ３２、ｐ４２を配置することでソフトエラー耐性の高いフリップフロップ回路を備える半導体装置を実現できる。
　以上のように実施形態４に係る半導体装置は、第１のラッチ回路Ｌ１の後段に、第５乃至第８の反転回路から成る第２のラッチ回路Ｌ２を備え、第５乃至第８の反転回路ｉ５～ｉ８は、それぞれ、第１型ＭＯＳトランジスタｐｔ１２／ｐｔ２２／ｐｔ３２／ｐｔ４２と、第２型ＭＯＳトランジスタｎｔ１２／ｎｔ２２／ｎｔ３２／ｎｔ４２と、第１型ＭＯＳトランジスタのドレインおよび第２型ＭＯＳトランジスタのドレインに接続された出力ノードｏ１２／ｏ２２／ｏ３２／ｏ４２とを有し、第５の反転回路ｉ５の出力ノードｏ１２は、第６の反転回路ｉ６の第１型ＭＯＳトランジスタｐｔ２２のゲートｇ２２および第８の反転回路ｉ８の第２型ＭＯＳトランジスタｎｔ４２のゲートに接続され、第６の反転回路ｉ６の出力ノードｏ２２は、第７の反転回路ｉ７の第１型ＭＯＳトランジスタｐｔ３２のゲートｇ３２および第５の反転回路ｉ５の第２型ＭＯＳトランジスタｎｔ１２のゲートに接続され、第７の反転回路ｉ７の出力ノードｏ３２は、第８の反転回路ｉ８の第１型ＭＯＳトランジスタｐｔ４２のゲートｇ４２および第６の反転回路ｉ６の第２型ＭＯＳトランジスタｎｔ２２のゲートに接続され、第８の反転回路ｉ８の出力ノードｏ４２は、第５の反転回路ｉ５の第１型ＭＯＳトランジスタｐｔ１２のゲートｇ１２および第７の反転回路ｉ７の第２型ＭＯＳトランジスタｎｔ３２のゲートに接続され、第５乃至第８の反転回路ｉ５～ｉ８の第１型ＭＯＳトランジスタｐｔ１２、ｐｔ２２、ｐｔ３２、ｐｔ４２のドレインのそれぞれは第２型ウェル領域Ｗｎ１に配置され、第５および第６の反転回路の第２型ＭＯＳトランジスタのドレインのそれぞれは、第１の第１型ウェル領域Ｗｐ１に配置され、第７および第８の反転回路の第２型ＭＯＳトランジスタのドレインのそれぞれは、第２の第１型ウェル領域Ｗｐ２に配置され、平面視において、第５の反転回路ｉ５の第１型ＭＯＳトランジスタｐｔ１２のドレインｐ１２と第７の反転回路ｉ７の第１型ＭＯＳトランジスタｐｔ３２のドレインｐ３２との距離よりも、第５の反転回路ｉ５の第１型ＭＯＳトランジスタｐｔ１２のドレインｐ１２と第８の反転回路ｉ８の第１型ＭＯＳトランジスタｐｔ４２のドレインｐ４２との距離の方が小さい。
　これによれば、マスター・スレーブ型のフリップフロップ回路を、ソフトエラー耐性が高くかつ小面積で構成することができる。
　ここで、平面視において、第１乃至第８の反転回路ｉ１～ｉ８の第１型ＭＯＳトランジスタのドレインのうち、第１の反転回路ｉ１の第１型ＭＯＳトランジスタｐｔ１１のドレインｐ１１に最も近いドレインは、第７の反転回路ｉ７に含まれ、平面視において、第１乃至第８の反転回路ｉ１～ｉ８の第１型ＭＯＳトランジスタのドレインのうち、第２の反転回路ｉ２の第１型ＭＯＳトランジスタｐｔ２１のドレインｐ２１に最も近いドレインは、第８の反転回路ｉ８に含まれてもよい。
　これによれば、例えば図７のような回路配置にすることによって、ソフトエラー耐性を高くすることができる。
　ここで、半導体装置は、データ入力回路Ｉｄとクロック入力回路Ｉｃｋとを備え、データ入力回路Ｉｄは、少なくとも１つの第１型ＭＯＳトランジスタ１１１を含むインバーター回路であり、クロック入力回路Ｉｃｋは、２段のインバーター回路ｉ１０、ｉ１１を含み、２段のインバーター回路は、少なくとも１つの第１型ＭＯＳトランジスタ１０１／１０４を含み、データ入力回路Ｉｄの第１型ＭＯＳトランジスタ１１１のドレイン１１３、および、クロック入力回路Ｉｃｋの第１型ＭＯＳトランジスタ１０１／１０４のドレイン１０３／１０６の一方は、第１の反転回路ｉ１の第１型ＭＯＳトランジスタｐｔ１１のドレインｐ１１、および、第２の反転回路ｉ２の第１型ＭＯＳトランジスタｐｔ２１のドレインｐ２１と第１の方向に並んで配置され、データ入力回路Ｉｄの第１型ＭＯＳトランジスタ１１１のドレイン１１３、および、クロック入力回路Ｉｃｋの第１型ＭＯＳトランジスタ１０１のドレイン１０３の他方は、第３の反転回路ｉ３の第１型ＭＯＳトランジスタｐｔ３１のドレインｐ３１、および、第４の反転回路ｉ４の第１型ＭＯＳトランジスタｐｔ４１のドレインｐ４１と第１の方向に並んで配置されていてもよい。
　（実施形態５）
　実施形態５では、実施形態４に対して異なる回路配置例を説明する。
　図９は、実施形態５に係る半導体装置の平面配置例を示す図である。図９に示される配置図、実施形態５の半導体装置は、実施形態４の回路を別の配置により実現したものである。図９に示す符号の説明は実施形態４と同じであり、またソフトエラー耐性が高まる効果も同等である。図９において、クロック入力回路Ｉｃｋ、およびデータ入力回路Ｉｄの配置は、図７と異なる。ラッチ回路Ｌ１とＬ２は１つの矩形領域に効率良く収まるように配置される。
　図９に示すように、平面視において、第１乃至第８の反転回路の第１型ＭＯＳトランジスタのドレインのうち、第１の反転回路ｉ１の第１型ＭＯＳトランジスタｐｔ１１のドレインｐ１１に最も近いドレインは、第７の反転回路ｉ７に含まれる。つまり、ドレインｐ１１はドレインｐ３２のできるだけ近くに配置される。
　平面視において、第１乃至第８の反転回路の第１型ＭＯＳトランジスタのドレインのうち、第２の反転回路ｉ２の第１型ＭＯＳトランジスタｐｔ２１のドレインｐ２１に最も近いドレインは、第８の反転回路ｉ８に含まれる。つまり、ドレインｐ２１はドレインｐ４２のできるだけ近くに配置される。
　平面視において、第１乃至第８の反転回路の第１型ＭＯＳトランジスタのドレインのうち、第３の反転回路ｉ３の第１型ＭＯＳトランジスタｐｔ３１のドレインｐ３１に最も近いドレインは、第５の反転回路ｉ５に含まれる。つまり、ドレインｐ３１はドレインｐ１２のできるだけ近くに配置される。
　平面視において、第１乃至第８の反転回路の第１型ＭＯＳトランジスタのドレインのうち、第４の反転回路ｉ４の第１型ＭＯＳトランジスタｐｔ４１のドレインｐ４１に最も近いドレインは、第６の反転回路ｉ６に含まれる。つまり、ドレインｐ４１はドレインｐ２２のできるだけ近くに配置される。
　言い換えれば、ラッチ回路Ｌ１は、破線枠に示すように、２つの回路部分に分かれて配置される。２つの回路部分は、ほぼ同じ大きさである。ラッチ回路Ｌ２は、点線枠に示すように、２つの回路部分に分かれて配置される。２つの回路部分は、ほぼ同じ大きさである。ラッチ回路Ｌ１とＬ２の４つの回路部分は、１つの矩形領域（ほぼ正方形の領域）に効率良く収まるように交互に配置される。ここで、交互に配置というのは、例えれば、たすきがけのような、あるいは、市松模様のような配置をいう。
　このように、回路部分の配置を最適化することによって、ソフトエラー耐性を高めたまま、小面積でフリップフロップ回路を備える半導体装置を実現できる。
　以上のように実施形態５に係る半導体装置は、平面視において、第１乃至第８の反転回路ｉ１～ｉ８の第１型ＭＯＳトランジスタのドレインのうち、第１の反転回路ｉ１の第１型ＭＯＳトランジスタｐｔ１１のドレインｐ１１に最も近いドレインは、第７の反転回路ｉ７に含まれ、平面視において、第１乃至第８の反転回路の第１型ＭＯＳトランジスタのドレインのうち、第２の反転回路ｉ２の第１型ＭＯＳトランジスタｐｔ２１のドレインｐ２１に最も近いドレインは、第８の反転回路ｉ８に含まれ、平面視において、第１乃至第８の反転回路の第１型ＭＯＳトランジスタのドレインのうち、第３の反転回路ｉ３の第１型ＭＯＳトランジスタｐｔ３１のドレインｐ３１に最も近いドレインは、第５の反転回路ｉ５に含まれ、平面視において、第１乃至第８の反転回路の第１型ＭＯＳトランジスタのドレインのうち、第４の反転回路ｉ４の第１型ＭＯＳトランジスタｐｔ４１のドレインｐ４１に最も近いドレインは、第６の反転回路ｉ６に含まれる。
　これによれば、例えば図９のような回路配置にすることによって、ソフトエラー耐性を高くすることができる、さらに、回路面積を小さくすることができる。
　（実施形態６）
　実施形態６では、実施形態４のマスター・スレーブ型のフリップフロップ回路に対して、さらに、リセット機能を持たせた例について説明する。
　図１０は、本発明の実施形態６に係る半導体装置の平面配置例を示す図である。また、図１１は、本発明の実施形態６に係る半導体装置の回路例を示す図である。
　図１１は、図８Ａの回路例と比べて、第２の反転回路ｉ２にＰＭＯＳトランジスタｐｒ２１およびＮＭＯＳトランジスタｎｒ２１が追加された点と、第４の反転回路ｉ４にＰＭＯＳトランジスタｐｒ４１およびＮＭＯＳトランジスタｎｒ４１が追加された点と、第６の反転回路ｉ６にＰＭＯＳトランジスタｐｒ２２およびＮＭＯＳトランジスタｎｒ２２が追加された点と、第８の反転回路ｉ８にＰＭＯＳトランジスタｐｒ４２およびＮＭＯＳトランジスタｎｒ４２が追加された点とが異なっている。以下、異なる点を中心に説明する。
　追加されたＰＭＯＳトランジスタのゲート、およびＮＭＯＳトランジスタのゲートには、リセット入力信号が供給される。
　図１０に示される配置図、および図１１に示される回路図によれば、実施形態６の半導体装置は、実施形態４の半導体装置に加えて、リセット入力信号Ｒを受けるトランジスタが追加されたことにより、第２、第４、第６、および第８の反転回路ｉ２、ｉ４、ｉ６、ｉ８が２入力ＮＡＮＤで構成されたリセット機能を有する。図１０に示す符号の説明は実施形態４と同じであり、またソフトエラー耐性が高まる効果も同等である。図１０のように、リセット入力信号Ｒを受けるゲートｇｒを複数のトランジスタで共有するように配置すると、フリップフロップ回路内の結線数を削減でき、小面積化に寄与でき、かつソフトエラー耐性の高いフリップフロップ回路を備える半導体装置を実現できる。
　以上のように実施形態６に係る半導体装置において、第１乃至第８の反転回路ｉ１～ｉ８のうち少なくとも１つはリセット信号またはセット信号を入力としたＮＡＮＤ型反転回路である。
　これによれば、リセット機能（またはセット機能）を持つフリップフロップ回路において、ソフトエラー耐性を高くすることができる。
　（実施形態７）
　本実施形態では、ソフトエラー耐性の高い回路に関し、以下の問題を解決する半導体装置について説明する。
　まず、この問題について図２５を用いて具体的に説明する。
　図２５は、比較例におけるラッチ回路のショート例を示す説明図である。図２５の（ａ）に示すラッチ回路は、４つのＰＭＯＳトランジスタと４つのＮＭＯＳトランジスタを備える。直列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとのペアは、インバーター回路を構成する。
　通常のラッチ回路はインバーター回路を２つ備えるのに対して、図２５の（ａ）は、４つのインバーター回路を備える。図２５の（ａ）のラッチ回路は、二重化された冗長な構成によりソフトエラー耐性を向上させている。
　図２５の（ａ）において、４つのインバーター回路は、４つの配線ｗ１～ｗ４により接続されている。配線ｗ１と配線ｗ３とは、冗長な配線ペアであり、同じ信号レベルになるが独立した配線である。同様に、配線ｗ２と配線ｗ４とは、冗長な配線ペアであり、同じ信号レベルになるが独立した配線である。
　同図では、冗長な配線ペアの配線ｗ１および配線ｗ３を細い線で描き、ローレベルである例を示している。また、他の冗長な配線ペアの配線ｗ２および配線ｗ４を太い線で描き、ハイレベルである例を示している。
　各インバーター回路のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートへは同じ信号レベルが入力されるが、異なる配線に接続されている。つまり、ＰＭＯＳトランジスタのゲートには冗長な配線ペアの一方が接続される。ＮＭＯＳトランジスタのゲートには冗長な配線ペアの他方が接続される。このように、４つのインバーター回路でループが構成されているため、１つのインバーター回路の出力が反転しても、他の３つのインバーター回路によって正しい値が保たれる構造となっている。こうして同図のラッチ回路はソフトエラー耐性を高めている。
　図２５の（ｂ）は、破線枠ｓｈ１に示すように、配線ｗ１と配線ｗ３とがショートしたことを示す。また、図２５の（ｃ）は、破線枠ｓｈ２に示すように、配線ｗ２と配線ｗ４とがショートしたことを示す。このようなショートは、ラッチ回路を含む半導体装置の製造プロセスにおいて、例えば、金属粒子などの導電性の異物の混入によって起こり得る。
　図２５の（ｂ）および（ｃ）ではいずれも、冗長な配線ペアがショートしている。つまり、破線枠ｓｈ１および破線枠ｓｈ２でショートした配線ペアは、相互に接続されない独立した配線であるが、ラッチ回路の動作では常に同じ信号レベルになる。それゆえ、図２５の（ｂ）および（ｃ）ではいずれも、ラッチ回路は正常に動作し異常を示さない。しかしながら、ショートにより配線ペアの冗長性を失っているので、ソフトエラー耐性が悪化しているという問題がある。
　さらに、破線枠ｓｈ１および破線枠ｓｈ２のショートは、半導体装置の製造工程における検査段階で検出不可能である。すなわち、破線枠ｓｈ１および破線枠ｓｈ２のショートに起因するソフトエラーの耐性が悪化したことを検出不可能であるという問題がある。
　そこで、本開示は、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減する半導体装置を提供する。
　このような問題を解決するために、本開示の一態様に係る半導体装置は、第１配線と、前記第１配線と接続されず、かつ、前記第１配線と同じ信号レベルを伝達するために冗長に設けられた第２配線と、前記第１配線および前記第２配線と異なる配線である他の配線と、を備え、配線層内において、前記第１配線と前記第２配線との距離は、前記第１配線と前記他の配線との距離よりも大きく、かつ、前記第２配線と前記他の配線との距離よりも大きい。
　これによれば、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。なぜなら、配線間距離と同じくらいの大きさの異物が混入した場合に、第１配線と第２配線とのショートよりも、第１配線または第２配線と他の配線とのショートの方が生じやすくなるからである。その結果、検出不可能なショートの発生が抑制され、言い換えれば、冗長な配線ペアのショートの発生が抑制される。
　異物混入により第１配線または第２配線と他の配線とがショートした場合は、異常動作を引き起こす確率が高いので、工場出荷前の検査段階で、ショートを検出可能である。
　このように、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　以下、実施形態について、図面を参照しながら具体的に説明する。
　［７．１　半導体装置の回路例］
　図１２は、実施の形態１に係る半導体装置に形成される回路例を示す図である。
　同図は、図２と比べて、ドレインｐ１～ｐ４の符号が省略されている点と、配線ｗ１１、ｗ１２、ｗ２１、ｗ２２の符号が付加されている点とが主に異なっている。以下、異なる点を中心に説明する。
　第１～第４の反転回路は、４つの配線ｗ１１、ｗ１２、ｗ２１、ｗ２２により接続されている。配線ｗ１１と配線ｗ１２とは、冗長な配線ペアであり、同じ信号レベルになるが、相互に接続されない独立した配線である。同様に、配線ｗ２１と配線ｗ２２とは、冗長な配線ペアであり、同じ信号レベルになるが、相互に接続されない独立した配線である。なお、冗長な配線ペアを構成する各配線は、配線層内の金属配線部分だけでなく、配線層間のビアコンタクトと、トランジスタのゲート、ソースおよびドレインの各電極と、回路素子の各端子電極等を含む一連の導電体を意味する。以下、ビアコンタクトを単にビアと記すことがある。
　配線ｗ１１は、第１の反転回路ｉ１の出力ノードｏ１と、第２の反転回路ｉ２の第１型ＭＯＳトランジスタｐｔ２のゲートｇ２および第４の反転回路ｉ４の第２型ＭＯＳトランジスタｎｔ４のゲートとを接続する。
　配線ｗ２１は、第２の反転回路ｉ２の出力ノードｏ２と、第３の反転回路ｉ３の第１型ＭＯＳトランジスタｐｔ３のゲートｇ３および第１の反転回路ｉ１の第２型ＭＯＳトランジスタｎｔ１のゲートとを接続する。
　配線ｗ１２は、第３の反転回路ｉ３の出力ノードｏ３と、第４の反転回路ｉ４の第１型ＭＯＳトランジスタｐｔ４のゲートｇ４および第２の反転回路ｉ２の第２型ＭＯＳトランジスタｎｔ２のゲートとを接続する。
　配線ｗ２２は、第４の反転回路ｉ４の出力ノードｏ４と、第１の反転回路ｉ１の第１型ＭＯＳトランジスタｐｔ１のゲートｇ１および第３の反転回路ｉ３の第２型ＭＯＳトランジスタｎｔ３のゲートとを接続する。
　このような接続により、４つのインバーター回路でループが構成される。そのため、１つのインバーター回路の出力がソフトエラーにより反転しても、他の３つのインバーター回路によって正しい値が保たれる構造となっている。こうして、同図のラッチ回路Ｌ１はソフトエラー耐性を高めている。
　図１２に示したラッチ回路Ｌ１は、半導体装置内の半導体基板上に形成された半導体回路の一部を構成する。半導体基板上に形成された半導体回路は、複数のｐ型不純物領域、複数のｎ型不純物領域、複数の配線層、配線層間をつなぐ複数のコンタクト等を含む。
　図１２のラッチ回路Ｌ１の構成要素である冗長な配線ペアは、１つ以上の配線層に形成される。本実施の形態では、半導体装置の製造プロセスにおいて、異物の混入等による冗長な配線ペアにショートが発生しにくいように冗長な配線ペアが配置されている。
　次に、１つの配線層内における冗長な配線ペアの配線レイアウトについて説明する。
　［７．２．１　配線層内における配線レイアウトの第１例］
　図１３は、半導体装置の配線層内における配線レイアウトの第１例を示す図である。同図は、図１２のラッチ回路Ｌ１が形成された半導体基板を平面視した図である。また、図１３は、１つの配線層内に形成される複数の配線のうち、一部分を模式的に拡大した図である。図１３では、４つの配線１１、１２、２１、２２のレイアウトを示す。
　配線１１と配線１２とは、冗長な配線ペアを示す。具体的には、配線１２は、配線１１と接続されず、かつ、配線１１と同じ信号レベルを伝達するために冗長に設けられた配線である。配線１１と配線１２とは例えば、図１２の配線ｗ１１とｗ１２とに対応する。
　配線２１は、配線１１および配線１２と異なる他の配線である。配線２２も、配線１１および配線１２と異なる配線である。
　図中のａは、配線１１と配線１２との距離を示す。ｂ１は、配線１１と配線２１との距離を示す。ｂ２は、配線１２と配線２１との距離を示す。ｂ３は、配線１１と配線２２との距離を示す。ｂ４は、配線１２と配線２２との距離を示す。なお、これらの距離はいずれも、配線間の最小距離である。
　これらの配線のレイアウトは、次の関係を満たす。
　配線１１と配線１２との距離ａは、配線１１と配線２１との距離ｂ１よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２１との距離ｂ２よりも大きい。
　配線１１と配線１２との距離ａは、配線１１と配線２２との距離ｂ３よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２２との距離ｂ４よりも大きい。
　この関係を満たすことにより、異物が混入した場合に、冗長な配線ペアである配線１１と配線１２とのショートよりも、配線１１または配線１２と他の配線（２１、２２）とのショートの方が生じやすくなるからである。その結果、検出不可能なショートの発生が抑制され、言い換えれば、冗長な配線ペアのショートの発生が抑制される。
　配線１１または配線１２と他の配線（２１、２２）とのショートの方が生じやすいので、ショートを検出可能である。したがって、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　図１３では、上記の関係を満たすために、配線２２は、配線２２の本体部分に接続されたビアｖ２から延伸された延伸部分ｅ１を含む。延伸部分ｅ１の端部は、配線層内において接続されない開放端であってもよい。
　なお、図１３の配線２１と配線２２とは、例えば、図１２の配線ｗ２１とｗ２２とに対応する配線であってもよい。あるいは、配線２１および配線２２のそれぞれは、電源線であってもよいし、グラウンド線であってもよい。
　［７．２．２　配線層内における配線レイアウトの第２例］
　図１４は、配線層内における配線レイアウトの第２例を示す図である。同図は、１つの配線層内に形成される複数の配線のうち、一部分を模式的に拡大した図である。図１４では、配線１１、１２、２１のレイアウトを示す。図中のｖ１は、配線２１と他の配線層の配線とを接続するビアコンタクトを示す。ｅ１は、配線２１の延伸部分を指す。
　配線１１と配線１２とは、冗長な配線ペアを示す。配線２１は、配線１１および配線１２と異なる他の配線である。冗長な配線ペアの配線１１と配線１２とは、配線層内において、並行して配置された並行区間を有し、並行区間に渡って他の配線２１を挟んでいる。
　図１４の配線レイアウト例は、図１３と同様に次の関係を満たしている。
　配線１１と配線１２との距離ａは、配線１１と配線２１との距離ｂ１よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２１との距離ｂ２よりも大きい。
　図１４では、冗長な配線ペアの配線１１と配線１２とは、配線１１と配線１２とが並行して配置された並行区間に渡って他の配線２１を挟むように配置されている。そのために、配線２１は、延伸部分ｅ１を有する。つまり、配線２１は、配線２１の本体部分に接続されたビアｖ１から延伸された延伸部分ｅ１を含む。この延伸部分ｅ１は、上記の並行区間内において配線１１と配線１２との間に配置される。また、延伸部分ｅ１の端部は、配線層内において接続されない開放端であってもよい。
　図１４の配線レイアウト例によれば、異物が混入した場合に、冗長な配線ペアである配線１１と配線１２とがショートする前に、配線１１または配線１２と他の配線２１とがショートしやすい。言い換えれば、冗長な配線ペアのショートが、検出可能な他のショートに置き換わる確率が高い。これにより、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　なお、図１４の配線２１は、例えば、図１２の配線ｗ２１とｗ２２の一方に対応する配線であってもよいし、電源線であってもよいし、グラウンド線であってもよい。
　［７．２．３　配線層内における配線レイアウトの第３例］
　図１５は、配線層内における配線レイアウトの第３例を示す図である。同図は、１つの配線層内に形成される複数の配線のうち、一部分を模式的に拡大した図である。図１５では、配線１１、１２、２１のレイアウトを示す。図中のｖ１は、配線２１と他の配線層の配線とを接続するビアコンタクトを示す。
　配線１１と配線１２とは、冗長な配線ペアを示す。配線２１は、配線１１および配線１２と異なる他の配線である。冗長な配線ペアの配線１１と配線１２とは、配線層内において、並行して配置された並行区間を有し、並行区間に渡って他の配線２１を挟んでいる。
　図１５の配線レイアウト例も、図１３と同様に次の関係を満たしている。
　配線１１と配線１２との距離ａは、配線１１と配線２１との距離ｂ１よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２１との距離ｂ２よりも大きい。
　図１５では、冗長な配線ペアの配線１１と配線１２とは、配線１１と配線１２とが並行して配置された並行区間に渡って他の配線２１を挟むように配置されている。そのために、配線２１は、延伸部分ｅ１～ｅ３を有する。つまり、配線２１は、配線２１の本体部分に接続されたビアｖ１から延伸された延伸部分ｅ１～ｅ３を含む。延伸部分ｅ１～ｅ３は、連続する１本の配線であり、配線層内において配線１１の端部を迂回するように配置される。延伸部分ｅ３の一部は、並行区間に渡って配線１１と配線１２とに挟まれるように配置される。また、延伸部分ｅ３の端部は、配線層内において接続されない開放端であってもよい。また、図１５の距離ｂ１およびｂ２はそれぞれ、半導体装置の設計ルール上の配線間の最小間隔であってもよい。また、配線１１と配線１２との距離ａは、設計ルール上の配線間の最小間隔よりも大きい。
　図１５の配線レイアウト例によれば、異物が混入した場合に、冗長な配線ペアである配線１１と配線１２とがショートする前に、配線１１または配線１２と他の配線２１とがショートしやすい。言い換えれば、冗長な配線ペアのショートが、検出可能な他のショートに置き換わる確率が高い。これにより、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　なお、図１５の配線２１は、例えば、図１２の配線ｗ２１とｗ２２の一方に対応する配線であってもよいし、電源線であってもよいし、グラウンド線であってもよい。
　［７．２．４　配線層内における配線レイアウトの第４例］
　図１６は、配線層内における配線レイアウトの第４例を示す図である。同図は、１つの配線層内に形成される複数の配線のうち、一部分を模式的に拡大した図である。図１６では、配線１１、１２、２１、２２のレイアウトを示す。図中のｖ１は、配線２１と他の配線層の配線とを接続するビアコンタクトを示す。
　配線１１と配線１２とは、冗長な配線ペアを示す。また、配線２１と配線２２とは、冗長な配線ペアを示す。配線１１と配線１２との配線ペアを第１冗長ペアと呼び、配線２１と配線２２との配線ペアを第２冗長ペアと呼ぶものとする。図１６では、４つの配線１１、１２、２１、２２は、第１冗長ペアの一方の配線１１、第２冗長ペアの一方の配線２１、第１冗長ペアの他方の配線１２、第２冗長ペアの他方の配線２２の順に並ぶように配置されている。つまり、２つの冗長ペアの配線が交互に配置され、同じ信号レベルの配線が隣り合わない配置になっている。
　図１６の配線レイアウト例も、図１３と同様に次の関係を満たしている。
　配線１１と配線１２との距離ａは、配線１１と配線２１との距離ｂ１よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２１との距離ｂ２よりも大きい。
　図１６の配線１１、１２、２１、２２のそれぞれは、配線の本体部分であってもよいし、延伸部分であってもよい。
　図１６の配線レイアウト例によれば、異物が混入した場合に、冗長な配線ペアである配線１１と配線１２とがショートする前に、配線１１または配線１２と他の配線２１または配線２２とがショートしやすい。言い換えれば、冗長な配線ペアのショートが、検出可能な他のショートに置き換わる確率が高い。これにより、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　なお、図１６の配線１１と配線１２とは、図１２の配線ｗ１１とｗ１２とに対応する配線であり、配線２１と配線２２とは、図１２の配線ｗ２１とｗ２２とに対応する配線であってもよい。
　［７．２．５　配線層内における配線レイアウトの第５例］
　図１７は、配線層内における配線レイアウトの第５例を示す図である。同図は、１つの配線層内に形成される複数の配線のうち、一部分を模式的に拡大した図である。図１７では、配線１１、１２、２１のレイアウトを示す。図中のｖ１、ｖ２は、配線２１と他の配線層の配線とを接続するビアコンタクトを示す。ｅ１は、配線２１の延伸部分を指す。
　配線１１と配線１２とは、冗長な配線ペアを示す。配線２１は、配線１１および配線１２と異なる他の配線である。冗長な配線ペアの配線１１と配線１２とは、配線層内において、並行して配置された並行区間を有し、当該並行区間に渡って他の配線２１を挟んでいる。
　図１７の配線レイアウト例は、図１３と同様に次の関係を満たしている。
　配線１１と配線１２との距離ａは、配線１１と配線２１との距離ｂ１よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２１との距離ｂ２よりも大きい。
　図１７では、冗長な配線ペアの配線１１と配線１２とは、配線１１と配線１２とが並行して配置された並行区間に渡って他の配線２１を挟むように配置されている。そのために、配線２１は、延伸部分ｅ１を有する。つまり、配線２１は、配線２１の本体部分から延伸された延伸部分ｅ１を含む。この延伸部分ｅ１は、上記の並行区間内において配線１１と配線１２との間に配置される。また、延伸部分ｅ１の端部は、配線層内において接続されない開放端であってもよい。
　図１７の配線レイアウト例によれば、異物が混入した場合に、冗長な配線ペアである配線１１と配線１２とのショートよりも、配線１１または配線１２と他の配線２１とのショートの方が発生しやすい。言い換えれば、冗長な配線ペアのショートが、検出可能な他のショートに置き換わる確率が高い。これにより、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　なお、図１７の配線２１は、例えば、図１２の配線ｗ２１とｗ２２の一方に対応する配線であってもよいし、電源線であってもよいし、グラウンド線であってもよい。
　［７．２．６　配線層内における配線レイアウトの第６例］
　図１８は、配線層内における配線レイアウトの第６例を示す図である。同図は、図１７と比べて、配線２１の本体部分が他の配線層に属する点と、延伸部分ｅ１が配線２１の本体部分からビアｖ３を介して延伸されている点が異なる。以下、異なる点を中心に説明する。
　配線２１の本体部分は、同図の破線で示すように、配線１１および配線１２が属する配線層とは異なる他の配線層に属する。
　延伸部分ｅ１は、他の配線層に属する配線２１の本体部分からビアｖ３を介して延伸されている。これにより、冗長な配線ペアの配線１１と配線１２とは、配線層内において、並行して配置された並行区間を有し、当該並行区間に渡って他の配線２１の延伸部分ｅ１を挟んでいる。
　図１８の配線レイアウト例によれば、図１７と同様に、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　［７．２．７　配線層内における配線レイアウトの第７例］
　図１９は、配線層内における配線レイアウトの第７例を示す図である。同図は、図１４と比べて、電源配線が追記されている点が異なる。以下、異なる点を中心に説明する。
　配線２１は、電源配線であり、電源配線の本体部分から延伸された延伸部分ｅ１、ｅ２を有する。電源配線は、例えば、配線層内でラッチ回路Ｌ１の全部または一部を囲むように配置された配線であってもよいし、他の配線層に形成されたシールド配線であってもよい。
　図１９の配線レイアウト例によれば、図１４と同様に、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　［７．２．８　配線層内における配線レイアウトの第８例］
　図２０は、配線層内における配線レイアウトの第８例を示す図である。同図は、１つの配線層内に形成される複数の配線のうち、一部分を模式的に拡大した図である。図２０では、配線１１、１２、２１、２２のレイアウトを示す。図中のｖ１は、配線２１と他の配線層の配線とを接続するビアコンタクトを示す。ｖ２は、配線２２と他の配線層の配線とを接続するビアコンタクトを示す。ｅ１は、配線２１の延伸部分を示す。ｅ２は、配線２２の延伸部分を示す。
　配線１１と配線１２とは、冗長な配線ペアを示す。配線２１は、配線１１および配線１２と異なる他の配線である。配線２２は、配線１１および配線１２と異なる別の他の配線である。この配線２１と配線２２とは、冗長な配線ペアではない。冗長な配線ペアの配線１１と配線１２とは、配線層内において、並行して配置された並行区間を有し、当該並行区間の大部分に渡って他の配線２１と、別の他の配線２２とを挟んでいる。他の配線２１と別の他の配線２２とは、間隔ｄ１を開けて同じ直線上に配置されている。
　図２０の配線レイアウト例は、図１３と同様に次の関係を満たしている。
　配線１１と配線１２との距離ａは、配線１１と配線２１または配線２２との距離ｂ１よりも大きい。
　配線１１と配線１２との距離ａは、配線１２と配線２１または配線２２との距離ｂ２よりも大きい。
　さらに、図２０では、配線１１と配線１２との距離ａは、配線２１と配線２２との距離ｄ１よりも大きい。言い換えれば、配線１１と配線１２とが隣り合って並行する区間（つまり他の配線を挟んでいない区間）の距離ｄ１は、配線１１と配線１２との距離ａよりも小さい。
　図２０では、冗長な配線ペアの配線１１と配線１２とは、配線１１と配線１２とが並行して配置された並行区間の大部分に渡って配線２１または配線２２を挟むように配置されている。そのために、配線２１は、延伸部分ｅ１を有し、配線２２は、延伸部分ｅ２を有する。つまり、延伸部分ｅ１、ｅ２の端部は、配線層内において接続されない開放端であってもよい。
　図２０の配線レイアウト例によれば、図１４と同様に冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　なお、図２０の配線２１は、例えば、電源線であってもよいし、グラウンド線であってもよい。配線２２も、例えば、電源線であってもよいし、グラウンド線であってもよい。
　図１３～図２０では、１つの配線層内における冗長な配線ペアの配置レイアウト例を示した。以下では、異なる配線層における冗長配線ペアの配置レイアウトについて説明する。
　［７．３．１　配線層間における配線レイアウトの第１例］
　図２１は、配線層間における配線レイアウトの第１例を示す図である。同図の（ａ）は、ラッチ回路Ｌ１が形成された半導体基板を平面視した配線レイアウトを示す。同図の（ｂ）は、（ａ）のＡ－Ａ線の断面を示し、３つの配線層Ｍ１～Ｍ３を含む。同図では、配線層Ｍ１～Ｍ３に形成された配線のうち、冗長な配線ペアに関連する部分を模式的に拡大した図である。図２１では、冗長な配線ペアの配線１１と配線１２とを示す。
　図２１に示すように、冗長な配線ペアの配線１１と配線１２とは、異なる配線層に属する。つまり、配線１１は、配線層Ｍ３に属し、配線１２は、配線層Ｍ２とＭ１に属し、ビアコンタクトを含む。
　異なる配線層における冗長な配線ペアは、次の関係を満たすように配置される。すなわち、配線１１と配線１２の配線層が異なっている場合、配線１１と配線１２との距離ａは、隣り合う配線層間の層間距離ｃよりも大きい。同図において配線１１と配線１２との距離としてａ１、ａ２、ａ３の３つを記してあるが、配線１１と配線１２との距離ａは最小となるａ１またはａ３である。配線１１と配線１２とは、ａ＞ｃを満たすように配置される。
　より詳しく説明すると、図２１において、半導体装置の平面視において配線１１と配線１２とは重なる部分を有し、交差している。配線１２は、重なる部分に対応する第１部分配線１２ｂと、第１部分配線１２ｂの一端に接続される第２部分配線１２ａと、第１部分配線１２ｂの他端に接続される第３部分配線１２ｃと、を有する。第１部分配線１２ｂは、配線層Ｍ１に属する。第２部分配線１２ａおよび第３部分配線１２ｃは、配線層Ｍ１とは異なる配線層Ｍ２に属し、第１部分配線１２ｂとビアコンタクトｖ１、ｖ２を介して接続される。配線１１は、配線層Ｍ１から配線層Ｍ２よりも離れた配線層Ｍ３に属する。この配置レイアウトにより、上記の関係（つまりａ＞ｃ）を容易に満たすことができる。図２１では、重なる部分における配線１１と配線１２との距離ａ２は、層間距離ｃの２倍以上を満たすように配置されている。
　図２１の配置レイアウトによれば、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。なぜなら、層間距離ｃと同じくらいの大きさの異物が混入した場合に、配線１１と配線１２とのショートが生じにくくなっている。これにより、冗長な配線ペアのショートの発生が抑制される。
　なお、図２１の配線層Ｍ１～Ｍ３は、この配置順であれば、複数の配線層のうちの任意の３つであってもよい。ただし、層間距離ｃは、図２１の配線層Ｍ２と配線層Ｍ３の間の距離とは限らず、隣り合う２つの配線層間の最小距離である。
　［７．３．２　配線層間における配線レイアウトの第２例］
　図２２Ａは、配線層間における配線レイアウトの第２例を示す図である。同図の（ａ）は、ラッチ回路Ｌ１が形成された半導体基板を平面視した配線レイアウトを示す。同図の（ｂ）は、（ａ）のＢ－Ｂ線の断面を示し、２つの配線層Ｍ２、Ｍ３を含む。同図では、配線層Ｍ２、Ｍ３に形成された配線のうち、冗長な配線ペアに関連する部分を模式的に拡大した図である。図２２Ａでは、冗長な配線ペアの配線１１と配線１２とを示す。
　同図の（ａ）の平面視において、配線１１と配線１２とが重ならないように、配線１２は配線１１の端部を迂回するように配置されている。
　この配置レイアウトにより、上記の関係（つまりａ＞ｃ）を容易に満たすことができる。
　図２２Ａの配置レイアウトによれば、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。なぜなら、層間距離ｃと同じくらいの大きさの異物が混入した場合に、配線１１と配線１２とのショートが生じにくくなっている。これにより、冗長な配線ペアのショートの発生が抑制される。
　［７．３．３　配線層間における配線レイアウトの第２例］
　図２２Ｂは、配線層間における配線レイアウトの第２例の変形例を示す図である。同図は、図２２Ａと比べて、配線３１を備える点が異なっている。以下、異なる点を中心に説明する。配線３１は、配線１１または配線１２の隣に配置され、ビアコンタクトｖ１と、延伸部分ｅ１を含む。ビアコンタクトｖ１は、他の配線層Ｍ４の配線３１部分と配線層Ｍ３の配線３１とを接続する。延伸部分ｅ１は、ビアコンタクトｖ１から延伸されている。また、次のような延伸ルールを設けてもよい。すなわち、ビアｖ１から延伸部分ｅ１の端部までの長さｅ１は、半導体装置の設計ルールにおける配線の最小寸法よりも大きい。なお、この延伸ルールは他の図面の延伸部分に適用してもよい。
　図２２Ｂでは、配線３１の延伸部分ｅ１は、冗長な配線ペアの一方の配線と同じ配線層内で隣り合い、他方の配線と異なる配線層間で隣り合うように配置されている。また、距離ａは、配線１１と配線３１との距離よりも大きく、かつ、配線１２と配線３１との距離よりも大きい。
　配線設計ＣＡＤによっては、もし、配線３１なしで図２２Ａを実現しようとすれば、冗長ペアの間には最小限の配線のみを活用しなければならないという限定がつくことがあり、レイアウトが困難な場合がある。配線１１または配線１２の隣に配線３１を適宜配置すれば、冗長な配線ペアの配置を容易に設計できる。結果的に、図２２Ｂのような冗長な配線ペアのレイアウトを容易にすることができる。
　［７．４　半導体装置の他の回路例］
　次に、冗長な配線ペアを有する他の回路例について説明する。
　図２３は、実施の形態１に係る半導体装置に形成される他の回路例を示す図である。同図の半導体装置は、ソフトエラー耐性を組み込んだ回路として、ＢＩＳＥＲ（Built in Soft Error Resilience）型のフリップフロップ回路の構成例を示す。
　同図のフリップフロップ回路は、遅延回路ＤＬと、インバーターＩＶと、マスターラッチＭＬ０、ＭＬ１と、マスターＣ要素ＣＭと、スレーブラッチＳＬ０、ＳＬ１と、スレーブＣ要素ＣＳと、マスター弱保持回路ＷＭと、スレーブ弱保持回路ＷＳとを備え、２重化されたマスター・スレーブ構造になっている。図２３中の冗長な配線ペアは、スレーブラッチＳＬ０の出力Ｑｎに接続される配線、および、スレーブラッチＳＬ１の出力Ｑｎに接続される配線である。
　遅延回路ＤＬは、マスターラッチＭＬ０への入力データＤを時間τだけ遅延してマスターラッチＭＬ１に出力する。
　インバーターＩＶは、クロック信号Ｃｐを反転したクロック信号Ｃｎを出力する。
　マスターラッチＭＬ０は、クロック信号Ｃｐおよびクロック信号Ｃｎに同期して、入力データＤをラッチして、データＱｐを出力する。出力データＱｐは、データＤと同じ論理レベルの非反転出力データである。
　マスターラッチＭＬ１は、クロック信号Ｃｐおよびクロック信号Ｃｎに同期して、遅延された入力データＤをラッチして、データＱｐを出力する。出力データＱｐは、データＤと同じ論理レベルの非反転出力データである。
　マスターＣ要素ＣＭは、２入力１出力の反転回路であり、２入力が確定した同じ論理レベルであるとき当該論理レベルの反転したレベルを出力し、２入力が確定した同じ論理レベルでないときハイインピーダンスになる。
　マスター弱保持回路ＷＭは、ウィークキーパー（Weak Keeper）回路であり、マスターＣ要素ＣＭが出力する論理レベルを保持し、マスターＣ要素ＣＭの出力がハイインピーダンスであるときは、ハイインピーダンスになる直前に保持していた論理レベルを出力する。
　スレーブラッチＳＬ０は、クロック信号Ｃｐおよびクロック信号Ｃｎに同期して、入力データＤをラッチして、データＱｎを出力する。出力データＱｎは、データＤを反転した論理レベルのデータである。
　スレーブラッチＳＬ１は、クロック信号Ｃｐおよびクロック信号Ｃｎに同期して、入力データＤをラッチして、データＱｎを出力する。出力データＱｎは、データＤを反転したデータである。
　スレーブＣ要素ＣＳは、２入力１出力の反転回路であり、２入力が確定した同じ論理レベルであるとき当該論理レベルの反転した論理レベルを出力し、２入力が確定した同じ論理レベルでないときハイインピーダンスになる。スレーブＣ要素ＣＳの回路例を図２４に示す。同図のスレーブＣ要素ＣＳは、２つのＰＭＯＳトランジスタと、２つのＮＭＯＳトランジスタとで構成される。２つのＰＭＯＳトランジスタと２つのＮＭＯＳトランジスタとは直列に接続される。なお、マスターＣ要素ＣＭも図２４と同じでよい。
　スレーブ弱保持回路ＷＳは、ウィークキーパー（Weak Keeper）回路であり、スレーブＣ要素ＣＳが出力する論理レベルと同じ論理レベルを保持し、スレーブＣ要素ＣＳの出力がハイインピーダンスであるときはハイインピーダンスになる直前に保持していた論理レベルを出力する。
　このようなフリップフロップ回路において、もし ２組のマスター・スレ－ブラッチのうちの一方がソフトエラーによって反転した場合、マスターＣ要素ＣＭまたはスレーブＣ要素ＣＳの出力はハイインピーダンスとなるが、マスター弱保持回路ＷＭまたはスレーブ弱保持回路ＷＳが保持している論理レベルによって正しいデータを保つことができる。
　図２３のフリップフロップ回路における冗長な配線ペアは、スレーブラッチＳＬ０の出力端子とスレーブＣ要素ＣＳの２つの入力端子のうちの一方とを接続する配線と、スレーブラッチＳＬ１の出力端子とスレーブＣ要素ＣＳの２つの入力端子のうちの他方とを接続する配線とからなる。言い換えれば、スレーブラッチＳＬ０の出力配線およびスレーブラッチＳＬ１の出力配線は、冗長な配線ペアである。
　この配線ペアは、図１３～図２２Ｂで説明した配置レイアウトの関係を満たす。これにより、図２３のフリップフロップ回路内の冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。
　なお、図２３中のマスターラッチＭＬ０の出力配線およびマスターラッチＭＬ１の出力配線は、冗長な配線ペアと同じ扱いをしてもよい。すなわち、図１３～図２２Ｂで説明した配置レイアウトの関係を満たしてもよい。
　マスターラッチＭＬ１の入力データＤは、マスターラッチＭＬ０の入力データＤよりも時間τだけ遅れている。これにより、マスターラッチＭＬ１の出力データＱｐは、マスターラッチＭＬ０の出力データＱｐよりも時間τだけ遅れる。本明細書では、「冗長な配線ペアは、同じ信号レベルになるが、相互に接続されない独立した配線である」と定義される。マスターラッチＭＬ０の出力配線およびマスターラッチＭＬ１の出力配線は、この定義を満たさない。しかし、マスターラッチＭＬ０の出力配線およびマスターラッチＭＬ１の出力配線は、図２５に示した配線ショートの問題が生じ得るし、また、遅延時間τ以外は冗長な配線ペアの定義にほぼ該当する。このことから、マスターラッチＭＬ０の出力配線およびマスターラッチＭＬ１の出力配線は、図１３～図２２Ｂで説明した配置レイアウトの関係を満たすことによって、ソフトエラー耐性の悪化を低減することができる。
　なお、実施の形態では冗長な配線ペアとして、二重化された例を示したが、三重以上の多重化された複数の配線のうちの２つの配線の組み合わせのそれぞれを、配線ペアとみなしてもよい。この場合、配線ペアとみなされる２つの配線は、図１３～図２２Ｂで説明した配置レイアウトの関係を満たせばよい。
　以上説明してきたように実施の形態における半導体装置は、第１配線１１と、第１配線１１と接続されず、かつ、第１配線１１と同じ信号レベルを伝達するために設けられた第２配線１２と、第１配線１１および第２配線１２と異なる配線である他の配線２１、２２と、を備え、配線層内において、第１配線１１と第２配線１２との距離ａは、第１配線１１と他の配線２１、２２との距離ｂ１、ｂ３より大きく、かつ、第２配線１２と他の配線２１または２２との距離ｂ２またはｂ４より大きい。
　これによれば、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。なぜなら、配線間距離と同じくらいの大きさの異物が混入した場合に、第１配線と第２配線とのショートよりも、第１配線または第２配線と他の配線とのショートの方が生じやすくなるからである。その結果、検出不可能なショートの発生が抑制され、言い換えれば、冗長な配線ペアのショートの発生が抑制される。
　ここで、第１配線１１と第２配線１２とは、配線層内において、並行して配置された並行区間を有し、並行区間において他の配線２１、２２を挟んでもよい。
　ここで、他の配線２１、２２は、配線層内において他の配線２１、２２の本体部分から延伸された延伸部分ｅ１を含み、延伸部分ｅ１は、配線層内の並行区間内において第１配線１１と第２配線１２との間に挟まれてもよい。
　ここで、他の配線２１、２２は、他の配線２１、２２の本体部分に接続されたビアから延伸された延伸部分ｅ１を含み、延伸部分ｅ１は、配線層内の並行区間内において第１配線１１と第２配線１２との間に挟まれてもよい。
　ここで、他の配線２１、２２は、配線層内において他の配線２１、２２の本体部分から分岐して延伸された延伸部分ｅ１を有し、延伸部分ｅ１は、配線層内の並行区間内において第１配線１１と第２配線１２との間に挟まれてもよい。
　ここで、延伸部分ｅ１の端部は、配線層内において接続されない開放端であってもよい。
　ここで、延伸部分ｅ１～ｅ３は、配線層内において第１配線１１の端部を迂回し、さらに並行区間に渡って配置されてもよい。
　ここで、第３配線と、第１配線１１と接続されず、かつ、第３配線と同じ信号レベルを伝達するために設けられた第４配線と、を備え、他の配線２１または２２は、第３配線であってもよい。
　ここで、第１配線１１から第４配線の一部分は、配線層内において第１配線１１、第３配線、第２配線１２、第４配線の順に並んでもよい。
　これによれば、第１冗長ペアの一方の配線、第２冗長ペアの一方の配線、第１冗長ペアの他方の配線、第２冗長ペアの他方の配線の順に並ぶので、冗長ペアのショートを防止または低減できる。
　ここで、ビアは、延伸部分と、上記の配線層とは異なる配線層における他の配線２１、２２の本体部分とを接続してもよい。
　ここで、延伸部分ｅ１の長さは、半導体装置のデザインルールの最小寸法よりも大きくてもよい。
　ここで、第１配線１１と第２配線１２とは、配線層内において他の配線２１、２２と、別の他の配線２１、２２とを挟むように並行して配置された区間を含み、区間内における他の配線２１、２２と別の他の配線２１、２２との距離ｄ１は、第１配線１１と第２配線１２との距離よりも小さくてもよい。
　ここで、第１配線１１および第２配線１２は、ＤＩＣＥ（Dual Interlocked storage CEll）ラッチ回路の構成要素であってもよい。
　ここで、第１配線１１および第２配線１２は、ＢＩＳＥＲ（Built in Soft Error Resiliency）フリップフロップ回路の構成要素であってもよい。
　また、実施の形態における半導体装置は、複数の配線層と、第１配線１１と、第１配線１１と接続されず、かつ、第１配線１１と同じ信号レベルを伝達するために設けられた第２配線１２と、を備え、第１配線１１と第２配線１２とは異なる配線層に属し、第１配線１１と第２配線１２との距離ａ１は、隣り合う配線層の層間距離ｃより大きい。
　これによれば、冗長な配線ペアのショートに起因するソフトエラー耐性の悪化を低減することができる。なぜなら、配線間の距離と同じくらいの大きさの異物が混入した場合に、第１配線と第２配線とのショートが生じにくくなっている。言い換えれば、冗長な配線ペアのショートの発生が抑制される。
　ここで、半導体装置の平面視において第１配線１１と第２配線１２とが重なる部分を有し、重なる部分における第１配線１１と第２配線１２との距離は、層間距離ｃの２倍以上であってもよい。
　ここで、半導体装置の平面視において第１配線１１と第２配線１２とは重なる部分で交差し、第２配線１２は、重なる部分に対応する第１部分配線１２ｂと、第１部分配線１２ｂの一端に接続される第２部分配線１２ａと、第１部分配線１２ｂの他端に接続される第３部分配線１２ｃと、を有し、第１部分配線１２ｂは、第１配線層Ｍ１に属し、第２部分配線１２ａおよび第３部分配線１２ｃは、第１配線層Ｍ１とは異なる第２配線層Ｍ２に属し、第１部分配線１２ｂとビアコンタクトｖ１、ｖ２を介して接続され、第１配線１１は、第１配線層Ｍ１から第２配線層Ｍ２よりも離れた第３配線層Ｍ３に属してもよい。
　ここで、半導体集積回路の平面視において第１配線１１と第２配線１２とが重ならないように、第２配線１２は第１配線１１の端部を迂回するように配置されてもよい。
　ここで、さらに、第１配線１１および第２配線１２の少なくとも一方と、配線層間または配線層内で対向する第３配線３１を備え、第３配線３１は、ビアから延伸された延伸部分ｅ１を有していてもよい。
　ここで、延伸部分ｅ１の長さは、半導体装置のデザインルールの最小寸法よりも大きくてもよい。
　以上、複数の実施形態を説明したが、これらの実施形態中の構成要素を組み合わせて新たな実施の形態とすることも可能である。また、インバーター、２入力ＮＡＮＤの代わりに他の回路であっても、入力と出力が反転関係となる機能をもつ回路であるならば、具体的な回路構成を限定せずインバーターとみなしてもよい。
　以上、本開示の一つまたは複数の態様に係る半導体について、実施形態に基づいて説明したが、本開示は、この実施形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施形態における構成要素を組み合わせて構築される形態も、本開示の一つまたは複数の態様の範囲内に含まれてもよい。
　以上説明してきたとおり、本開示に係る半導体装置は、小面積でソフトエラー耐性の高い半導体装置を実現できるため、小面積で安定動作を求められる車載機器等の電子機器に搭載される半導体集積回路等として有用である。
Ｗｎ１　Ｎウェル領域
Ｗｐ１、Ｗｐ２　Ｐウェル領域
ｐ１、ｐ２、ｐ３、ｐ４　ドレインノード
ｐ１１、ｐ２１、ｐ３１、ｐ４１　ドレインノード
ｐ１２、ｐ２２、ｐ３２、ｐ４２　ドレインノード
ｐｔ１～ｐｔ４　ＰＭＯＳトランジスタ
ｐｔ１１、ｐｔ２１、ｐｔ３１、ｐｔ４１　ＰＭＯＳトランジスタ
ｐｔ１２、ｐｔ２２、ｐｔ３２、ｐｔ４２　ＰＭＯＳトランジスタ
１０１、１０４、１１１　ＰＭＯＳトランジスタ
ｎ１１、ｎ２１、ｎ３１、ｎ４１　ドレインノード
ｎ１２、ｎ２２、ｎ３２、ｎ４２　ドレインノード
ｎｔ１～ｎｔ４　ＮＭＯＳトランジスタ
ｎｔ１１、ｎｔ２１、ｎｔ３１、ｎｔ４１　ＮＭＯＳトランジスタ
ｎｔ１２、ｎｔ２２、ｎｔ３２、ｎｔ４２　ＮＭＯＳトランジスタ
１０２、１０５、１１２　ＮＭＯＳトランジスタ
ｇ１、ｇ２、ｇ３、ｇ４　ゲート
ｇ１１、ｇ２１、ｇ３１、ｇ４１　ゲート
ｇ１２、ｇ２２、ｇ３２、ｇ４２　ゲート
ｇｃｋ、ｇｒ　共通ゲート
ｉ１～ｉ８　第１～第８の反転回路
ＣＫ　クロック入力信号
ＣＫＩ、ＣＫＩＮ　クロック信号
Ｄ　データ入力信号
Ｓ１、Ｓ２　スイッチ回路
Ｑ　出力信号
Ｒ　リセット入力信号
Ｉｄ　データ入力回路
Ｉｃｋ　クロック入力回路
Ｏ１　出力回路
Ｌ１、Ｌ２　ラッチ回路
Ｆ１　フリップフロップ回路

Claims (10)

  1. 　第１乃至第４の反転回路から成る第１のラッチ回路と、
    　第１および第２の第１型ウェル領域と、
    　第２型ウェル領域と、を備え、
    　前記第１乃至第４の反転回路は、それぞれ、
    　第１型ＭＯＳトランジスタと、
    　第２型ＭＯＳトランジスタと、
    　前記第１型ＭＯＳトランジスタのドレインおよび前記第２型ＭＯＳトランジスタのドレインに接続された出力ノードと、を有し、
    　前記第１の反転回路の出力ノードは、前記第２の反転回路の第１型ＭＯＳトランジスタのゲートおよび第４の反転回路の第２型ＭＯＳトランジスタのゲートに接続され、
    　前記第２の反転回路の出力ノードは、前記第３の反転回路の第１型ＭＯＳトランジスタのゲートおよび前記第１の反転回路の第２型ＭＯＳトランジスタのゲートに接続され、
    　前記第３の反転回路の出力ノードは、前記第４の反転回路の第１型ＭＯＳトランジスタのゲートおよび前記第２の反転回路の第２型ＭＯＳトランジスタのゲートに接続され、
    　前記第４の反転回路の出力ノードは、前記第１の反転回路の第１型ＭＯＳトランジスタのゲートおよび前記第３の反転回路の第２型ＭＯＳトランジスタのゲートに接続され、
    　前記第１乃至第４の反転回路の第１型ＭＯＳトランジスタのドレインのそれぞれは、前記第２型ウェル領域に配置され、
    　前記第１および第２の反転回路の第２型ＭＯＳトランジスタのドレインのそれぞれは、前記第１の第１型ウェル領域に配置され、
    　前記第３および第４の反転回路の第２型ＭＯＳトランジスタのドレインのそれぞれは、第２の第１型ウェル領域に配置され、
    　前記第２型ウェル領域は、前記第１の第１型ウェル領域と前記第２の第１型ウェル領域との間に配置され、
    　平面視において、前記第１の反転回路の前記第１型ＭＯＳトランジスタのドレインと前記第３の反転回路の前記第１型ＭＯＳトランジスタのドレインとの距離が、前記第１の反転回路の前記第１型ＭＯＳトランジスタのドレインと前記第４の反転回路の前記第１型ＭＯＳトランジスタのドレインとの距離より大きい
    半導体装置。
  2. 　前記第１および第２の第１型ウェル領域はＰ型ウェルであり、
    　前記第２型ウェル領域はＮ型ウェルである
    請求項１に記載の半導体装置。
  3. 　平面視において、前記第２の反転回路の前記第１型ＭＯＳトランジスタのドレインと前記第４の反転回路の前記第１型ＭＯＳトランジスタのドレインとの距離が、前記第２の反転回路の前記第１型ＭＯＳトランジスタドレインと前記第３の反転回路の前記第１型ＭＯＳトランジスタのドレインとの距離より大きく、かつ前記第３の反転回路の前記第１型ＭＯＳトランジスタのドレインと前記第４の反転回路の前記第１型ＭＯＳトランジスタのドレインとの距離より大きい
    請求項１または２に記載の半導体装置。
  4. 　前記第１と第２の前記第１乃至第４の反転回路のうち少なくとも１つはクロック信号を入力とするクロックド反転回路である
    請求項１～３の何れか１項に記載の半導体装置。
  5. 　前記半導体装置は、前記第１のラッチ回路の後段に、第５乃至第８の反転回路から成る第２のラッチ回路を備え、
    　前記第５乃至第８の反転回路は、それぞれ、
    　第１型ＭＯＳトランジスタと、
    　第２型ＭＯＳトランジスタと、
    　前記第１型ＭＯＳトランジスタのドレインおよび前記第２型ＭＯＳトランジスタのドレインに接続された出力ノードと、を有し、
    　前記第５の反転回路の出力ノードは、前記第６の反転回路の第１型ＭＯＳトランジスタのゲートおよび第８の反転回路の第２型ＭＯＳトランジスタのゲートに接続され、
    　前記第６の反転回路の出力ノードは、前記第７の反転回路の第１型ＭＯＳトランジスタのゲートおよび前記第５の反転回路の第２型ＭＯＳトランジスタのゲートに接続され、
    　前記第７の反転回路の出力ノードは、前記第８の反転回路の第１型ＭＯＳトランジスタのゲートおよび前記第６の反転回路の第２型ＭＯＳトランジスタのゲートに接続され、
    　前記第８の反転回路の出力ノードは、前記第５の反転回路の第１型ＭＯＳトランジスタのゲートおよび前記第７の反転回路の第２型ＭＯＳトランジスタのゲートに接続され、
    　前記第５乃至第８の反転回路の前記第１型ＭＯＳトランジスタのドレインのそれぞれは前記第２型ウェル領域に配置され、
    　前記第５および第６の反転回路の第２型ＭＯＳトランジスタのドレインのそれぞれは、前記第１の第１型ウェル領域に配置され、
    　前記第７および第８の反転回路の第２型ＭＯＳトランジスタのドレインのそれぞれは、前記第２の第１型ウェル領域に配置され、
    　平面視において、前記第５の反転回路の前記第１型ＭＯＳトランジスタのドレインと前記第７の反転回路の前記第１型ＭＯＳトランジスタのドレインとの距離が、前記第５の反転回路の前記第１型ＭＯＳトランジスタのドレインと前記第８の反転回路の前記第１型ＭＯＳトランジスタのドレインとの距離より大きい
    請求項１～４の何れか１項に記載の半導体装置。
  6. 　平面視において、前記第１乃至第８の反転回路の前記第１型ＭＯＳトランジスタのドレインのうち、前記第１の反転回路の前記第１型ＭＯＳトランジスタのドレインに最も近いドレインは、前記第７の反転回路に含まれ、
    　平面視において、前記第１乃至第８の反転回路の前記第１型ＭＯＳトランジスタのドレインのうち、前記第２の反転回路の前記第１型ＭＯＳトランジスタのドレインに最も近いドレインは、前記第８の反転回路に含まれる
    請求項５に記載の半導体装置。
  7. 　平面視において、前記第１乃至第８の反転回路の前記第１型ＭＯＳトランジスタのドレインのうち、前記第１の反転回路の前記第１型ＭＯＳトランジスタのドレインに最も近いドレインは、前記第７の反転回路に含まれ、
    　平面視において、前記第１乃至第８の反転回路の前記第１型ＭＯＳトランジスタのドレインのうち、前記第２の反転回路の前記第１型ＭＯＳトランジスタのドレインに最も近いドレインは、前記第８の反転回路に含まれ、
    　平面視において、前記第１乃至第８の反転回路の前記第１型ＭＯＳトランジスタのドレインのうち、前記第３の反転回路の前記第１型ＭＯＳトランジスタのドレインに最も近いドレインは、前記第５の反転回路に含まれ、
    　平面視において、前記第１乃至第８の反転回路の前記第１型ＭＯＳトランジスタのドレインのうち、前記第４の反転回路の前記第１型ＭＯＳトランジスタのドレインに最も近いドレインは、前記第６の反転回路に含まれる
    請求項５に記載の半導体装置。
  8. 　前記半導体装置は、前記第１乃至第８の反転回路のうち少なくとも１つはクロック信号を入力とするクロックド反転回路である
    請求項５に記載の半導体装置。
  9. 　前記半導体装置は、前記第１乃至第８の反転回路のうち少なくとも１つはリセット信号またはセット信号を入力とするＮＡＮＤ型反転回路である
    請求項５に記載の半導体装置。
  10. 　前記半導体装置は、データ入力回路とクロック入力回路とを備え、
    　前記データ入力回路は、少なくとも１つの第１型ＭＯＳトランジスタを含むインバーター回路であり、
    　前記クロック入力回路は、２段のインバーター回路を含み、
    　前記２段のインバーター回路は、少なくとも１つの第１型ＭＯＳトランジスタを含み、
    　前記データ入力回路の前記第１型ＭＯＳトランジスタのドレイン、および、前記クロック入力回路の前記第１型ＭＯＳトランジスタのドレインの一方は、前記第１の反転回路の第１型ＭＯＳトランジスタのドレイン、および、第２の反転回路の前記第１型ＭＯＳトランジスタドレインと第１の方向に並んで配置され、
    　前記データ入力回路の前記第１型ＭＯＳトランジスタのドレイン、および、前記クロック入力回路の前記第１型ＭＯＳトランジスタのドレインの他方は、前記第３の反転回路の第１型ＭＯＳトランジスタのドレイン、および、第４の反転回路の前記第１型ＭＯＳトランジスタのドレインと前記第１の方向に並んで配置されている
    請求項５に記載の半導体装置。
PCT/JP2020/019309 2019-09-27 2020-05-14 半導体装置 WO2021059582A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2021548326A JPWO2021059582A1 (ja) 2019-09-27 2020-05-14
CN202080062996.2A CN114342259A (zh) 2019-09-27 2020-05-14 半导体装置
US17/698,870 US11711070B2 (en) 2019-09-27 2022-03-18 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019177826 2019-09-27
JP2019-177826 2019-09-27

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/698,870 Continuation US11711070B2 (en) 2019-09-27 2022-03-18 Semiconductor device

Publications (1)

Publication Number Publication Date
WO2021059582A1 true WO2021059582A1 (ja) 2021-04-01

Family

ID=75165988

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/019309 WO2021059582A1 (ja) 2019-09-27 2020-05-14 半導体装置

Country Status (4)

Country Link
US (1) US11711070B2 (ja)
JP (1) JPWO2021059582A1 (ja)
CN (1) CN114342259A (ja)
WO (1) WO2021059582A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010092963A (ja) * 2008-10-06 2010-04-22 Nec Electronics Corp 半導体装置
JP2013143666A (ja) * 2012-01-11 2013-07-22 Fujitsu Semiconductor Ltd ラッチ回路
US9344067B1 (en) * 2013-07-26 2016-05-17 Altera Corporation Dual interlocked cell (DICE) storage element with reduced charge sharing
US9768757B1 (en) * 2016-06-08 2017-09-19 Altera Corporation Register circuitry with asynchronous system reset
WO2018230235A1 (ja) * 2017-06-12 2018-12-20 国立研究開発法人宇宙航空研究開発機構 シングルイベントアップセット耐性のラッチ回路及びフリップフロップ回路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011512026A (ja) 2008-01-17 2011-04-14 リルジャ，クラス，オロフ ソフト−エラー・ハード・エレクトロニクス及び耐放射線論理セルのためのレイアウト方法
JP5369771B2 (ja) 2009-03-06 2013-12-18 富士通セミコンダクター株式会社 ラッチ回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010092963A (ja) * 2008-10-06 2010-04-22 Nec Electronics Corp 半導体装置
JP2013143666A (ja) * 2012-01-11 2013-07-22 Fujitsu Semiconductor Ltd ラッチ回路
US9344067B1 (en) * 2013-07-26 2016-05-17 Altera Corporation Dual interlocked cell (DICE) storage element with reduced charge sharing
US9768757B1 (en) * 2016-06-08 2017-09-19 Altera Corporation Register circuitry with asynchronous system reset
WO2018230235A1 (ja) * 2017-06-12 2018-12-20 国立研究開発法人宇宙航空研究開発機構 シングルイベントアップセット耐性のラッチ回路及びフリップフロップ回路

Also Published As

Publication number Publication date
US11711070B2 (en) 2023-07-25
CN114342259A (zh) 2022-04-12
US20220209752A1 (en) 2022-06-30
JPWO2021059582A1 (ja) 2021-04-01

Similar Documents

Publication Publication Date Title
US7504850B2 (en) Single-event-effect tolerant SOI-based inverter, NAND element, NOR element, semiconductor memory device and data latch circuit
US4780753A (en) Semiconductor integrated circuit device
US8856704B2 (en) Layout library of flip-flop circuit
US8178903B2 (en) Semiconductor device
US6573774B1 (en) Error correcting latch
US20050199915A1 (en) Semiconductor integrated circuit and method of redesigning same
US7289375B2 (en) Data holding circuit
US10840234B2 (en) Semiconductor integrated circuit device
US6661274B1 (en) Level converter circuit
US8570061B2 (en) (N-1)-out-of-N voter mux with enhanced drive
WO2021059582A1 (ja) 半導体装置
US5543736A (en) Gate array architecture and layout for deep space applications
US20110309861A1 (en) Semiconductor device
US11626403B2 (en) Self restoring logic structures
US10475780B2 (en) Level shifter spare cell
US8421503B2 (en) Latch circuit
WO2021059580A1 (ja) 半導体装置
WO2021059579A1 (ja) 半導体装置
JP7555941B2 (ja) 半導体装置
US5521953A (en) Shift register with transfer gate-inverter arrangement providing stable operation
KR20210085652A (ko) 반도체 장치의 퓨즈 래치
US20050218936A1 (en) Semiconductor device having universal logic cell

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20868472

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021548326

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20868472

Country of ref document: EP

Kind code of ref document: A1