JP2010092963A - 半導体装置 - Google Patents

Abstract

【課題】従来の状態記憶回路は、レイアウト面積効率が低い問題があった。
【解決手段】本発明の半導体装置は、Ｎ型トランジスタとＰ型トランジスタとが直列に接続された偶数個のトランジスタ対ＴＰ１〜ＴＰ４と、トランジスタ対のＮ型トランジスタとＰ型トランジスタとを接続する接続ノードと、接続ノードが設けられるトランジスタ対の前段に配置されるトランジスタ対のＮ型トランジスタのゲートと、接続ノードが設けられるトランジスタ対の後段に配置されるトランジスタ対のＰ型トランジスタのゲートとを接続するゲート間配線と、を有し、偶数個のトランジスタ対ＴＰ１〜ＴＰ４はループ状に接続された状態記憶回路を構成し、任意のトランジスタ対（例えばＴＰ１）に属するＮ型トランジスタＮ１は、トランジスタ対ＴＰ１の２段前かつ２段後ろに配置されるトランジスタ対ＴＰ３に属するＮ型トランジスタＮ３と異なるＰウェル領域に配置される半導体装置。
【選択図】図３

Description

本発明にかかる半導体装置は、特に多重化された記憶ノードを有する状態記憶回路を有する半導体装置に関する。

近年、半導体の微細化技術が進み、トランジスタサイズが小さくなる傾向がある。しかしながら、小さなサイズのトランジスタを用いた場合、１つのトランジスタのドレインで保持する電荷量が少なくなる。そのため、半導体装置に放射線が入射された際に発生するソフトエラーの問題が大きくなってきた。ソフトエラーとは、メモリやラッチ回路等の状態記憶回路の記憶ノードを構成するトランジスタのドレイン付近に放射線が入射された際に電子又はホールが発生し、この電子によって記憶ノードで保持しているデータが失われるエラーである。

そこで、このソフトエラーへの耐性を高める回路の一例として、記憶ノードを構成する回路を多重化して、記憶ノードのデータ消失を防止するＤＩＣＥ（dual interlocked cell）回路がある。このＤＩＣＥ回路の一例が特許文献１及び非特許文献１に開示されている。

ここで、特許文献１に記載のＤＩＣＥ回路１００の回路図を図８に示す。図３に示すように、ＤＩＣＥ回路１００は、Ｐ型とＮ型とのＭＯＳトランジスタの４つのペアによって基本的に構成される。同図において、Ｐ型トランジスタ１２１ａとＮ型トランジスタ１２２ａとのペアと、Ｐ型トランジスタ１２１ｂとＮ型トランジスタ１２２ｂとのペアとは、対応する二重化されたトランジスタペアである。同様にトランジスタ１２６ａと１２７ａとで構成されるペアと、トランジスタ１２６ｂと１２７ｂとで構成されるペアは二重化されたトランジスタペアである。

そして、例えば第１のトランジスタペア１２１ａと１２２ａとを接続するノードＣ１はＰ型トランジスタ１２６ａのゲート、及びＮ型トランジスタ１２７ｂのゲートに接続される。また、ノードＣ１は、トランジスタ１２３ａによってビットラインＢＬａと接続される。トランジスタ１２３ａのゲートにはワードラインＷＬａが接続される。

第２のトランジスタのペアとしてのＰ型トランジスタ１２６ａとＮ型トランジスタ１２７ａとを接続するノードＣ２は、Ｐ型トランジスタ１２１ｂのゲートと、Ｎ型トランジスタ１２２ａのゲートとに接続される。また、ノードＣ２は、トランジスタ１２８ａを介してビットラインＢＬＸａに接続される。トランジスタ１２８ａのゲートはワードラインＷＬａに接続されている。

第３のトランジスタペアにおけるノードＣ３と、第４のトランジスタペアにおけるノードＣ４についても同様の接続がなされている。なおこのようなノードＣ１〜Ｃ４と各トランジスタのゲートとの接続配線がノード−ゲート間接続手段に相当する。

ＤＩＣＥ回路１００ではこのように第１のトランジスタペアと第３のトランジスタペアとによって二重化が行われ、また第２のトランジスタペアと第４のトランジスタペアとによって二重化が行われる。そしてそれぞれのトランジスタペアにおけるＰ型トランジスタとＮ型トランジスタとを接続するノードは、それぞれ後段のＰ型トランジスタのゲートと前段のＮ型トランジスタのゲートに接続される構成となっており、このような構成を有することによって放射線の入射時に１つのノードに臨界電荷量を超えた電荷が発生しても後段のノード、あるいは前段のノードにエラー状態が伝播しにくくなり、ソフトエラー耐性を高めることができる。

また、図９にＤＩＣＥ回路１００のレイアウトの例を示す。同図においては図８におけると同様に中央のＰ−ウェルの両側に２つのＮ−ウェルが配置され、さらにその外側に２つのＰ−ウェルが配置されている。中央のＰ−ウェルにはＮ型トランジスタ１２２ａと１２７ａとが配置される。右側のＮ−ウェルにはＰ型トランジスタ１２１ｂと１２６ｂが、左側のＮ−ウェルにはＰ型トランジスタ１２１ａと１２６ａが配置され、最も右側のＰ−ウェルにはＮ型トランジスタ１２２ｂが、最も左側のＰ−ウェルにはＮ型トランジスタ１２７ｂが配置されている。

つまり、ＤＩＣＥ回路１００では、ノードＣ１、Ｃ３を構成するトランジスタをそれぞれ分離されたウェルに配置し、かつ、ノードＣ２、Ｃ４を構成するトランジスタをそれぞれ分離されたウェルに配置する。これにより、同一の論理レベルを保持するノードＣ１、Ｃ３及びノードＣ２、Ｃ４が同時に放射線の入射により発生する電荷の影響を同時に受けることを避けることができ、よりソフトエラー耐性を高めることができる。
再表ＷＯ２００６／０１６４０３号公報 T. Calin, et al., "Upset Hardened Memory Design for Submicron CMOS Technology", IEEE TRANSACTIONS ON NUCLEAR SCIENCE, Vol. 43, No. 6, pp.2874-2878, Dec. 1996.

しかしながら、ＤＩＣＥ回路１００では、同一の論理レベルを保持する記憶ノードを構成するＮ型トランジスタをそれぞれ別個のウェル領域に配置し、かつ、同一の論理レベルを保持する記憶ノードを構成するＰ型トランジスタをそれぞれ別個のウェル領域に配置しているためレイアウト面積の効率が悪化する問題がある。特に、スタンダードセルでは、予め決められたウェル領域にトランジスタを配置しなければならないため、トランジスタを配置するウェル数が増加した場合のレイアウト面積効率の悪化の問題はより顕著になる。

本発明にかかる半導体装置の一態様は、Ｎ型トランジスタとＰ型トランジスタとが電源端子と接地端子との間に直列に接続された４個以上の偶数個のトランジスタ対と、前記トランジスタ対の前記Ｎ型トランジスタと前記Ｐ型トランジスタとを接続する接続ノードと、前記接続ノードに接続され、該接続ノードが設けられるトランジスタ対の前段に配置されるトランジスタ対の前記Ｎ型トランジスタのゲートと、該接続ノードが設けられるトランジスタ対の後段に配置されるトランジスタ対の前記Ｐ型トランジスタのゲートとを接続するゲート間配線と、を有し、前記偶数個のトランジスタ対はループ状に接続された状態記憶回路を構成し、任意の前記トランジスタ対を第１のトランジスタ対とし、前記第１のトランジスタ対に属するＮ型トランジスタは、前記第１のトランジスタ対の２段前に配置される第２のトランジスタ対に属するＮ型トランジスタ、及び、２段後ろに配置される第３のトランジスタ対に属するＮ型トランジスタ、のいずれのＮ型トランジスタとも異なるＰウェル領域に配置されるものである。

本発明にかかる半導体装置によれば、従来、分離されたＮウェル領域に配置していたＰ型トランジスタを同一のＮウェル領域に配置する。これにより、本発明にかかる半導体装置は、状態記憶回路を形成するために用いるウェル領域の数を削減することが可能になる。

本発明にかかる半導体装置によれば、ソフトエラー耐性を高めた状態記憶回路のレイアウト効率を向上させることができる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本発明にかかる半導体装置は、記憶ノードが多重化された状態記憶回路を含むものである。そして、本発明は、状態記憶回路の素子配置にその特徴を有する。また、本実施の形態にかかる半導体装置は、状態記憶回路の一例としてＤＩＣＥ回路を用いる。さらに、本実施の形態にかかる半導体装置は、スタンダードセルとして状態記憶回路が配置されるものとする。スタンダードセルとは、電源配線と接地配線が予め一定の間隔で並べられた領域に配置されるよう設計された、その配線間隔に合わせた高さと任意の幅を持つ回路部品である。スタンダードセル方式では、Ｎウェル領域とＰウェル領域は必然的に電源配線と接地配線に沿うように形成される。

図１に本実施の形態にかかるラッチ回路１の回路図を示す。図１に示すように、ラッチ回路１は、入力端子ＩＮ、出力端子ＯＵＴ、状態記憶回路（例えば、ＤＩＣＥ回路１０）、出力回路１１、トランスファスイッチ１２、１３を有する。

トランスファスイッチ１２、１３は、入力端子ＩＮとＤＩＣＥ回路１０との間に設けられ、入力端子ＩＮから入力される入力信号をＤＩＣＥ回路１０に与える。トランスファスイッチ１２、１３は、それぞれＮ型トランジスタ（例えばＮＭＯＳトランジスタ）とＰ型トランジスタ（例えばＰＭＯＳトランジスタ）とにより構成される。トランスファスイッチでは、ＮＭＯＳトランジスタのソースとＰＭＯＳトランジスタのソースとを互いに接続し、さらに、ＮＭＯＳトランジスタのドレインとＰＭＯＳトランジスタのドレインとを互いに接続する。そして、ソースが入力端子ＩＮに接続され、ドレインがＤＩＣＥ回路１０に接続される。また、トランスファスイッチでは、ＮＭＯＳトランジスタのゲートとＰＭＯＳトランジスタのゲートとに互いに反転した論理レベルとなる制御信号が与えられる。図１に示す例では、ＮＭＯＳトランジスタのゲートに制御信号Ｃが与えられ、ＰＭＯＳトランジスタのゲートに制御信号ＣＢが与えられる。

ＤＩＣＥ回路１０は、偶数個のトランジスタ対（本実施の形態では、トランジスタ対ＴＰ１〜ＴＰ４）を有する。トランジスタ対ＴＰ１〜ＴＰ４は、それぞれ電源端子ＶＤＤと接地端子ＧＮＤとの間に直列に接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとを有する。また、トランジスタ対ＴＰ１〜ＴＰ４は、ＮＭＯＳトランジスタのドレインとＰＭＯＳトランジスタのドレインとを接続する接続ノードＮＤ１〜ＮＤ４をそれぞれ有する。そして、トランジスタ対は、接続ノードに接続され、前段に配置されるトランジスタ対のＮＭＯＳトランジスタのゲートと後段に配置されるトランジスタ対のＰＭＯＳトランジスタのゲートとを接続するゲート間配線により互いに接続される。このゲート間配線によりトランジスタ対を接続することで、トランジスタ対はループ状に接続される構成となる。

ＤＩＣＥ回路では、第１のトランジスタ対を第２、第３のトランジスタ対により多重化するが、このＤＩＣＥ回路１０においてはトランジスタ対が４つであるため第２、第３のトランジスタ対は同じトランジスタ対となる。より具体的には、ＤＩＣＥ回路１０では、トランジスタ対ＴＰ１（例えば、第１のトランジスタ対）がトランジスタ対ＴＰ３（例えば、第２のトランジスタ対及び第３のトランジスタ対）により多重化され、トランジスタ対ＴＰ２（第１のトランジスタ対）がトランジスタ対ＴＰ４（例えば、第２のトランジスタ対及び第３のトランジスタ対）により多重化される構成となる。ＤＩＣＥ回路１０では、この多重化により接続ノードにおいて保持されるデータのソフトエラー耐性を向上させる。

トランジスタ対ＴＰ１は、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１、制御用ＰＭＯＳトランジスタＰＣ１、制御用ＮＭＯＳトランジスタＮＣ１を有する。ＰＭＯＳトランジスタＰ１のドレインは、電源端子ＶＤＤに接続され、ソースは制御用ＰＭＯＳトランジスタＰＣ１のソースに接続される。ＰＭＯＳトランジスタＰ１のゲートは、トランジスタ対ＴＰ１の前段のトランジスタ対ＴＰ４の接続ノードＮＤ４及びトランジスタ対ＴＰ４の前段のトランジスタ対ＴＰ３のＮＭＯＳトランジスタＮ３のゲートとゲート間配線により接続される。制御用ＰＭＯＳトランジスタＰＣ１のドレインは、接続ノードＮＤ１を介して制御用ＮＭＯＳトランジスタＮＣ１のドレインと接続される。制御用ＰＭＯＳトランジスタＰＣ１のゲートには、制御信号Ｃが入力される。制御用ＮＭＯＳトランジスタＮＣ１のゲートには、制御信号Ｃとは反転した論理レベルを有する制御信号ＣＢが入力される。制御用ＮＭＯＳトランジスタＮＣ１のソースは、ＮＭＯＳトランジスタＮ１のドレインと接続される。ＮＭＯＳトランジスタＮ１のソースは接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＮ１のゲートは、トランジスタ対ＴＰ１の後段のトランジスタ対ＴＰ２の接続ノードＮＤ２及びトランジスタ対ＴＰ２の後段のトランジスタ対ＴＰ３のＰＭＯＳトランジスタＰ３のゲートとゲート間配線により接続される。なお、制御用ＰＭＯＳトランジスタＰＣ１及び制御用ＮＭＯＳトランジスタＮＣ１は、削除することも可能である。制御用ＰＭＯＳトランジスタＰＣ１及び制御用ＮＭＯＳトランジスタＮＣ１を削除した場合、ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとが接続ノードＮＤ１により直接接続される。

トランジスタ対ＴＰ２は、ＮＭＯＳトランジスタＮ２、ＰＭＯＳトランジスタＰ２を有する。ＰＭＯＳトランジスタＰ２のドレインは、電源端子ＶＤＤに接続され、ソースはＮＭＯＳトランジスタＮ２ドレインに接続される。ＰＭＯＳトランジスタＰ２のゲートは、トランジスタ対ＴＰ２の前段のトランジスタ対ＴＰ１の接続ノードＮＤ１及びトランジスタ対ＴＰ１の前段のトランジスタ対ＴＰ４のＮＭＯＳトランジスタＮ４のゲートとゲート間配線により接続される。また、ＰＭＯＳトランジスタＰ２のゲートにはトランスファスイッチ１２を介して入力信号が与えられる。ＮＭＯＳトランジスタＮ２のソースは接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＮ２のゲートは、トランジスタ対ＴＰ２の後段のトランジスタ対ＴＰ３の接続ノードＮＤ３及びトランジスタ対ＴＰ３の後段のトランジスタ対ＴＰ４のＰＭＯＳトランジスタＰ４のゲートとゲート間配線により接続される。また、ＮＭＯＳトランジスタＮ２のゲートにはトランスファスイッチ１３を介して入力信号が与えられる。さらに、トランジスタ対ＴＰ２の接続ノードＮＤ２は出力回路１１と接続される。

トランジスタ対ＴＰ３は、ＮＭＯＳトランジスタＮ３、ＰＭＯＳトランジスタＰ３、制御用ＰＭＯＳトランジスタＰＣ３、制御用ＮＭＯＳトランジスタＮＣ３を有する。ＰＭＯＳトランジスタＰ３のドレインは、電源端子ＶＤＤに接続され、ソースは制御用ＰＭＯＳトランジスタＰＣ３のソースに接続される。ＰＭＯＳトランジスタＰ３のゲートは、トランジスタ対ＴＰ３の前段のトランジスタ対ＴＰ２の接続ノードＮＤ２及びトランジスタ対ＴＰ２の前段のトランジスタ対ＴＰ１のＮＭＯＳトランジスタＮ１のゲートとゲート間配線により接続される。制御用ＰＭＯＳトランジスタＰＣ３のドレインは、接続ノードＮＤ３を介して制御用ＮＭＯＳトランジスタＮＣ３のドレインと接続される。制御用ＰＭＯＳトランジスタＰＣ３のゲートには、制御信号Ｃが入力される。制御用ＮＭＯＳトランジスタＮＣ３のゲートには、制御信号Ｃとは反転した論理レベルを有する制御信号ＣＢが入力される。制御用ＮＭＯＳトランジスタＮＣ３のソースは、ＮＭＯＳトランジスタＮ３のドレインと接続される。ＮＭＯＳトランジスタＮ３のソースは接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＮ３のゲートは、トランジスタ対ＴＰ３の後段のトランジスタ対ＴＰ４の接続ノードＮＤ４及びトランジスタ対ＴＰ４の後段のトランジスタ対ＴＰ１のＰＭＯＳトランジスタＰ１のゲートとゲート間配線により接続される。なお、制御用ＰＭＯＳトランジスタＰＣ３及び制御用ＮＭＯＳトランジスタＮＣ３は、削除することも可能である。制御用ＰＭＯＳトランジスタＰＣ３及び制御用ＮＭＯＳトランジスタＮＣ３を削除した場合、ＰＭＯＳトランジスタＰ３のドレインとＮＭＯＳトランジスタＮ３のドレインとが接続ノードＮＤ３により直接接続される。

トランジスタ対ＴＰ４は、ＮＭＯＳトランジスタＮ４、ＰＭＯＳトランジスタＰ４を有する。ＰＭＯＳトランジスタＰ４のドレインは、電源端子ＶＤＤに接続され、ソースはＮＭＯＳトランジスタＮ４ドレインに接続される。ＰＭＯＳトランジスタＰ４のゲートは、トランジスタ対ＴＰ４の前段のトランジスタ対ＴＰ３の接続ノードＮＤ３及びトランジスタ対ＴＰ３の前段のトランジスタ対ＴＰ２のＮＭＯＳトランジスタＮ２のゲートとゲート間配線により接続される。ＮＭＯＳトランジスタＮ４のソースは接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＮ４のゲートは、トランジスタ対ＴＰ４の後段のトランジスタ対ＴＰ１の接続ノードＮＤ１及びトランジスタ対ＴＰ１の後段のトランジスタ対ＴＰ２のＰＭＯＳトランジスタＰ２のゲートとゲート間配線により接続される。さらに、トランジスタ対ＴＰ４の接続ノードＮＤ４は出力回路１１と接続される。

出力回路１１は、ＮＭＯＳトランジスタＮＯ１、ＮＯ２、ＰＭＯＳトランジスタＰＯ１、ＰＯ２を有する。ＰＭＯＳトランジスタＰＯ１のドレインは電源端子ＶＤＤに接続され、ソースはＰＭＯＳトランジスタＰＯ２のソースに接続される。ＰＭＯＳトランジスタＰＯ２のドレインはＮＭＯＳトランジスタＮＯ２のドレインに接続される。ＮＭＯＳトランジスタＮＯ２のソースはＮＭＯＳトランジスタＮＯ１のドレインに接続される。ＮＭＯＳトランジスタＮＯ１のソースは接地端子ＧＮＤに接続される。そして、ＰＭＯＳトランジスタＰＯ２のドレインとＮＭＯＳトランジスタＮＯ２のドレインとを互いに接続するノードが出力端子ＯＵＴに接続される。また、出力回路１１では、ＰＭＯＳトランジスタＰＯ１のゲートとＮＭＯＳトランジスタＮＯ１のゲートが互いに接続され、かつ、接続ノードＮＤ２と接続される。一方、ＰＭＯＳトランジスタＰＯ１のゲートとＮＭＯＳトランジスタＮＯ１のゲートは、互いに接続され、かつ、接続ノードＮＤ２と接続される。

上記説明したラッチ回路１では、ＤＩＣＥ回路１０の接続ノードＮＤ１と接続ノードＮＤ３とが同一論理レベルとなり、接続ノードＮＤ２と接続ノードＮＤ４とが同一論理レベルとなる。そこで、ＤＩＣＥ回路１０におけるソフトエラーを防止するためには、接続ノードＮＤ１を構成するトランジスタと接続ノードＮＤ３を構成するトランジスタとを別個のウェル領域に配置し、かつ、接続ノードＮＤ２を構成するトランジスタと接続ノードＮＤ４を構成するトランジスタとを別個のウェル領域に配置する必要がある。

ここで、ソフトエラーは、半導体基板に入射した放射線に起因して半導体基板中で発生した電子又はホールがトランジスタのドレインに収集されることで発生する。しかし、ホールの移動度は小さいため、ＰＭＯＳトランジスタについてはソフトエラーが発生する可能性が非常に小さい。そのため、接続ノードにドレインが接続されるＰＭＯＳトランジスタについては特に制限を設けることなく配置してもソフトエラー耐性の低下はほとんど発生しない。

そこで、本実施の形態では、接続ノードにドレインが接続されるＮＭＯＳトランジスタのみを異なるウェル領域に配置する。また、本実施の形態では、ＰＭＯＳトランジスタについてはレイアウト面積効率を向上させるために同一のウェル領域に配置することとする。ここで、ＤＩＣＥ回路１０において、状態保持のために必要なトランジスタとノードのみを抽出した回路図を図２に示す。なお、図２において示したＤＩＣＥ回路１０は、図１において説明した回路と実質的に変更はないためここでの説明は省略する。

そして、図２に示した回路図に対応したＤＩＣＥ回路１０のレイアウトの模式図を図３に示す。本実施の形態にかかるＤＩＣＥ回路１０は、予め決められたウェル領域に配置されるいわゆるスタンダードセル方式のレイアウトにより素子が配置される。スタンダードセルは、Ｐウェル領域とＮウェル領域とを含む連続した領域を１つのレイアウト単位とする。図３に示すように、本実施の形態における半導体装置は、予め定められたウェル領域を有し、Ｎウェル領域とＰウェル領域とが交互に配置される。

Ｎウェル領域の短辺方向の略中央にはＮ＋コンタクト領域が配置される。そして、Ｎウェル領域は、Ｎ＋コンタクトの両側にＰＭＯＳトランジスタが配置される。なお、Ｎ＋コンタクト領域は電源端子ＶＤＤに接続される。また、Ｐウェル領域の短辺方向の略中央にはＰ＋コンタクト領域が配置される。そして、Ｐウェル領域は、Ｐ＋コンタクトの両側にＰＭＯＳトランジスタが配置される。なお、Ｐ＋コンタクト領域は接地端子ＧＮＤに接続される。

そして、ＤＩＣＥ回路１０は、図３において破線で囲んだ領域に配置される。図３において破線で囲まれた領域以外の領域に示されたトランジスタは、ＤＩＣＥ回路１０以外の回路で使用されるものである。図３に示すように、ＤＩＣＥ回路１０は、第１のＰウェル領域と第２のウェル領域とＮウェル領域とを用いてトランジスタが配置される。第１のＰウェル領域には、トランジスタ対ＴＰ１のＮＭＯＳトランジスタＮ１とトランジスタ対ＴＰ２のＮＭＯＳトランジスタＮ２が配置される。第２のＰウェル領域には、トランジスタ対ＴＰ３のＮＭＯＳトランジスタＮ３とトランジスタ対ＴＰ４のＮＭＯＳトランジスタＮ４が配置される。つまり、第１のＰウェル領域と第２のＰウェル領域には、同一の論理レベルを保持する接続ノードにドレインが接続されるＮＭＯＳトランジスタを含まないようにトランジスタの配置がなされる。より具体的には、１つの接続ノードに接続されるノード間配線により互いのゲートが接続されるトランジスタを含む２つのトランジスタ対の２つのＮＭＯＳトランジスタは、それぞれ第１のウェル領域と第２のウェル領域とに分けて配置される。

一方、本実施の形態におけるＮウェル領域には、トランジスタ対ＴＰ１〜ＴＰ４のＰＭＯＳトランジスタＰ１〜Ｐ４が配置される。つまり、Ｎウェル領域には、接続ノードで保持される論理レベルに関わらずＰＭＯＳトランジスタを配置する。なお、ＰＭＯＳトランジスタのＮウェル領域における位置は、ドレインが互いに接続されるＰＭＯＳトランジスタとＮＭＯＳトランジスタとが対向するように決定されるとレイアウトの効率が良い。

特許文献１に記載の従来のＤＩＣＥ回路は、ＰＭＯＳトランジスタを配置するために少なくとも２つのＮウェル領域が必要であった。これに対して、本実施の形態にかかるＤＩＣＥ回路１０は、ＰＭＯＳトランジスタのレイアウト制約を無くすことで、１つのＮウェル領域でＰＭＯＳトランジスタをレイアウトする。より具体的には、本実施の形態にかかるＤＩＣＥ回路１０は、ソフトエラーの発生の可能性が高いＮＭＯＳトランジスタについては、同一の論理レベルを保持する接続ノードに接続されるＮＭＯＳトランジスタを別個のＰウェル領域に配置する。一方、ソフトエラーの発生の可能性が低いＰＭＯＳトランジスタについては、接続ノードにおいて保持される論理レベルに関わらず同一のＮウェル領域に配置する。これにより、本実施の形態にかかるＤＩＣＥ回路１０は、１つのＮウェル領域と２つのＰウェル領域とにより配置することが可能になる。つまり、本実施の形態にかかるＤＩＣＥ回路は、特許文献１に記載の従来のＤＩＣＥ回路よりも必要になるＮウェル領域の数を削減することで、より少ないレイアウト面積でソフトエラー耐性の高い回路を実現できる。

特に、スタンダードセル方式のレイアウトではウェル領域の配置が固定されているためＮウェル領域の数の増加によるレイアウト面積の増加の問題がより顕著に表れる。つまりスタンダードセル方式のレイアウトによりＤＩＣＥ回路１０をレイアウトする場合において本実施の形態にかかるレイアウト方法を採用することでレイアウト面積効率を向上の効果をより顕著に得ることができる。

上記説明したラッチ回路１では、接続ノードＮＤ１を構成するトランジスタと接続ノードＮＤ３を構成するトランジスタとを別個のウェル領域に配置し、かつ、接続ノードＮＤ２を構成するトランジスタと接続ノードＮＤ４を構成する。これにより、同一論理レベルとなるＤＩＣＥ回路１０の接続ノードＮＤ１と接続ノードＮＤ３とが同時に論理反転することを防止し、かつ、同一論理レベルとなる接続ノードＮＤ２と接続ノードＮＤ４とが同時に論理反転することを防止することができる。つまり、本実施の形態にかかるＤＩＣＥ回路１０は特にレイアウト制約を設けていない一般的なＤＩＣＥ回路よりも高いソフトエラー耐性を実現することができる。

実施の形態２
実施の形態２にかかる状態記憶回路２０の回路図を図４に示す。図４に示す状態記憶回路２０は、図２で示したＤＩＣＥ回路１０の変形例であり、以下では拡張ＤＩＣＥ回路と称す。拡張ＤＩＣＥ回路２０では、６個のトランジスタ対（例えば、トランジスタ対ＴＰ１〜ＴＰ６）を有する。トランジスタ対ＴＰ５、ＴＰ６は、トランジスタ対ＴＰ４の後段に配置される。そのため、拡張ＤＩＣＥ回路２０では、トランジスタ対ＴＰ１とトランジスタ対ＴＰ４はトランジスタ対ＴＰ５、ＴＰ６を介して接続される形式となる。

トランジスタ対ＴＰ５は、ＮＭＯＳトランジスタＮ５、ＰＭＯＳトランジスタＰ５を有する。ＰＭＯＳトランジスタＰ５のドレインは、電源端子ＶＤＤに接続され、ソースはＮＭＯＳトランジスタＮ５ドレインに接続される。ＰＭＯＳトランジスタＰ５のゲートは、トランジスタ対ＴＰ５の前段のトランジスタ対ＴＰ４の接続ノードＮＤ４及びトランジスタ対ＴＰ４の前段のトランジスタ対ＴＰ３のＮＭＯＳトランジスタＮ３のゲートとゲート間配線により接続される。ＮＭＯＳトランジスタＮ５のソースは接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＮ５のゲートは、トランジスタ対ＴＰ５の後段のトランジスタ対ＴＰ６の接続ノードＮＤ６及びトランジスタ対ＴＰ６の後段のトランジスタ対ＴＰ１のＰＭＯＳトランジスタＰ１のゲートとゲート間配線により接続される。なお、トランジスタ対ＴＰ５は、トランジスタ対ＴＰ１、ＴＰ３を多重化するものである。

トランジスタ対ＴＰ６は、ＮＭＯＳトランジスタＮ６、ＰＭＯＳトランジスタＰ６を有する。ＰＭＯＳトランジスタＰ６のドレインは、電源端子ＶＤＤに接続され、ソースはＮＭＯＳトランジスタＮ６ドレインに接続される。ＰＭＯＳトランジスタＰ６のゲートは、トランジスタ対ＴＰ６の前段のトランジスタ対ＴＰ５の接続ノードＮＤ５及びトランジスタ対ＴＰ５の前段のトランジスタ対ＴＰ４のＮＭＯＳトランジスタＮ４のゲートとゲート間配線により接続される。ＮＭＯＳトランジスタＮ６のソースは接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＮ６のゲートは、トランジスタ対ＴＰ６の後段のトランジスタ対ＴＰ１の接続ノードＮＤ１及びトランジスタ対ＴＰ１の後段のトランジスタ対ＴＰ２のＰＭＯＳトランジスタＰ２のゲートとゲート間配線により接続される。なお、トランジスタ対ＴＰ６は、トランジスタ対ＴＰ２、ＴＰ４を多重化するものである。

ここで、拡張ＤＩＣＥ回路２０のレイアウトの模式図を図５に示す。図５に示すように、拡張ＤＩＣＥ回路２０は、図５の破線で囲んだ領域に配置される。このとき、拡張ＤＩＣＥ回路２０では、接続ノードＮＤ１、ＮＤ３、ＮＤ５の論理レベルが同一、かつ、接続ノードＮＤ２、ＮＤ４、ＮＤ６の論理レベルが同一となる。そのため、状態記憶回路２０のレイアウトでは、ＮＭＯＳトランジスタＮ１、Ｎ３、Ｎ５を別個のＰウェル領域に配置する。また、拡張ＤＩＣＥ回路２０のレイアウトでは、ＮＭＯＳトランジスタＮ２、Ｎ４、Ｎ６を別個のＰウェル領域に配置する。従って、拡張ＤＩＣＥ回路２０では、３つのＰウェル領域を用いる。３つのＰウェル領域を用いる場合、スタンダードセル方式のレイアウトでは２つのＮウェルが含まれることになる。

そこで、ＰＭＯＳトランジスタＰ１〜Ｐ６についてはいずれのＮウェル領域に配置してもよいが、本実施の形態では、配線性を考慮してＰＭＯＳトランジスタＰ１〜Ｐ６を２つのＮウェル領域に分けて配置する。より具体的には、ＮＭＯＳトランジスタＮ１、Ｎ２が配置される第１のＰウェル領域とＮＭＯＳトランジスタＮ３、Ｎ４が配置される第２のＰウェル領域に挟まれる第１のＮウェル領域にＰＭＯＳトランジスタＰ１〜Ｐ４を配置する。また、ＮＭＯＳトランジスタＮ５、Ｎ６が配置される第３のＰウェル領域と、第２のＰウェル領域に挟まれる第２のＮウェル領域にＰＭＯＳトランジスタＰ５、Ｐ６を配置する。

上記説明より、トランジスタ対を増加させた拡張ＤＩＣＥ回路２０においても、ＰＭＯＳトランジスタのレイアウト制限を無くすことでＮＭＯＳトランジスタのレイアウト制約に応じた自由度の高いレイアウトを実現することができる。また、レイアウトの自由度が高いため、レイアウト面積削減の効果を実施の形態１と同様に得ることができる。

実施の形態３
実施の形態３にかかる状態記憶回路３０の回路図を図６に示す。図６に示す状態記憶回路３０は、図２で示したＤＩＣＥ回路１０の変形例であり、以下では拡張ＤＩＣＥ回路と称す。拡張ＤＩＣＥ回路３０では、８個のトランジスタ対（例えば、トランジスタ対ＴＰ１〜ＴＰ８）を有する。トランジスタ対ＴＰ７、ＴＰ８は、トランジスタ対ＴＰ６の後段に配置される。そのため、拡張ＤＩＣＥ回路３０では、トランジスタ対ＴＰ１とトランジスタ対ＴＰ６はトランジスタ対ＴＰ７、ＴＰ８を介して接続される形式となる。

トランジスタ対ＴＰ７は、ＮＭＯＳトランジスタＮ７、ＰＭＯＳトランジスタＰ７を有する。ＰＭＯＳトランジスタＰ７のドレインは、電源端子ＶＤＤに接続され、ソースはＮＭＯＳトランジスタＮ７ドレインに接続される。ＰＭＯＳトランジスタＰ７のゲートは、トランジスタ対ＴＰ７の前段のトランジスタ対ＴＰ６の接続ノードＮＤ６及びトランジスタ対ＴＰ６の前段のトランジスタ対ＴＰ５のＮＭＯＳトランジスタＮ５のゲートとゲート間配線により接続される。ＮＭＯＳトランジスタＮ７のソースは接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＮ７のゲートは、トランジスタ対ＴＰ７の後段のトランジスタ対ＴＰ８の接続ノードＮＤ８及びトランジスタ対ＴＰ８の後段のトランジスタ対ＴＰ１のＰＭＯＳトランジスタＰ１のゲートとゲート間配線により接続される。なお、トランジスタ対ＴＰ８は、トランジスタ対ＴＰ１、ＴＰ３、ＴＰ５を多重化するものである。

トランジスタ対ＴＰ８は、ＮＭＯＳトランジスタＮ８、ＰＭＯＳトランジスタＰ８を有する。ＰＭＯＳトランジスタＰ８のドレインは、電源端子ＶＤＤに接続され、ソースはＮＭＯＳトランジスタＮ８ドレインに接続される。ＰＭＯＳトランジスタＰ８のゲートは、トランジスタ対ＴＰ８の前段のトランジスタ対ＴＰ７の接続ノードＮＤ７及びトランジスタ対ＴＰ７の前段のトランジスタ対ＴＰ６のＮＭＯＳトランジスタＮ６のゲートとゲート間配線により接続される。ＮＭＯＳトランジスタＮ８のソースは接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＮ８のゲートは、トランジスタ対ＴＰ８の後段のトランジスタ対ＴＰ１の接続ノードＮＤ１及びトランジスタ対ＴＰ１の後段のトランジスタ対ＴＰ２のＰＭＯＳトランジスタＰ２のゲートとゲート間配線により接続される。なお、トランジスタ対ＴＰ８は、トランジスタ対ＴＰ２、ＴＰ４、ＴＰ６を多重化するものである。

ここで、拡張ＤＩＣＥ回路３０のレイアウトの模式図を図７に示す。図７に示すように、拡張ＤＩＣＥ回路３０は、図７の破線で囲んだ領域に配置される。このとき、ＤＩＣＥ回路３０では、接続ノードＮＤ１、ＮＤ３、ＮＤ５、ＮＤ７の論理レベルが同一、かつ、接続ノードＮＤ２、ＮＤ４、ＮＤ６、ＮＤ８の論理レベルが同一となる。しかしながら、例えば、トランジスタ対ＴＰ３に着目した場合、トランジスタ対ＴＰ７はトランジスタ対ＴＰ３のトランジスタとゲート間配線で直接接続されるトランジスタがない。そのため、拡張ＤＩＣＥ回路３０のレイアウトでは、ＮＭＯＳトランジスタＮ１、Ｎ５を同じＰウェル領域に配置し、ＮＭＯＳトランジスタＮ３、Ｎ７を同じＰウェル領域に配置し、ＮＭＯＳトランジスタＮ１とＮ５の組み合わせとＮＭＯＳトランジスタＮ３とＮ７の組み合わせは別個のＰウェル領域に配置する。また、拡張ＤＩＣＥ回路３０のレイアウトでは、ＮＭＯＳトランジスタＮ２、Ｎ６を同じＰウェル領域に配置し、ＮＭＯＳトランジスタＮ４、Ｎ８を同じＰウェル領域に配置し、ＮＭＯＳトランジスタＮ２とＮ６の組み合わせとＮＭＯＳトランジスタＮ４とＮ８の組み合わせは別個のＰウェル領域に配置する。従って、拡張ＤＩＣＥ回路３０では、２つのＰウェル領域を用いる。２つのＰウェル領域を用いる場合、スタンダードセル方式のレイアウトでは１つのＮウェルが含まれることになる。

そこで、ＰＭＯＳトランジスタＰ１〜Ｐ８については全て１つのＮウェル領域に配置する。

上記説明より、トランジスタ対を増加させた拡張ＤＩＣＥ回路３０では、拡張ＤＩＣＥ回路２０よりも低い高さの、ＤＩＣＥ回路１０と同じ高さのレイアウト領域に配置が可能である。また、拡張ＤＩＣＥ回路３０は、ＤＩＣＥ回路１０、拡張ＤＩＣＥ回路２０よりも多重化数が多くなっているため、ＤＩＣＥ回路１０、拡張ＤＩＣＥ回路２０に比べて高いソフトエラー耐性を有する。拡張ＤＩＣＥ回路３０においても、ＰＭＯＳトランジスタのレイアウト制限を無くすことでＮＭＯＳトランジスタのレイアウト制約に応じた自由度の高いレイアウトを実現することができる。また、レイアウトの自由度が高いため、レイアウト面積削減の効果を実施の形態１、２と同様に得ることができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、トランジスタ対の多重化数は、設計事項であり、使用に応じて変更することが可能である。

実施の形態１にかかる状態記憶回路の回路図である。 実施の形態１にかかるＤＩＣＥ回路の回路図である。 実施の形態１にかかるＤＩＣＥ回路のレイアウトの模式図である。 実施の形態２にかかる拡張ＤＩＣＥ回路の回路図である。 実施の形態２にかかる拡張ＤＩＣＥ回路のレイアウトの模式図である。 実施の形態３にかかる拡張ＤＩＣＥ回路の回路図である。 実施の形態３にかかる拡張ＤＩＣＥ回路のレイアウトの模式図である。 従来のＤＩＣＥ回路の回路図である。 従来のＤＩＣＥ回路のレイアウトの模式図である。

符号の説明

１ 状態記憶回路
１０、 ＤＩＣＥ回路
２０、３０ 拡張ＤＩＣＥ回路
１１ 出力回路
１２、１３ トランスファスイッチ
ＮＤ１〜ＮＤ８ 接続ノード
Ｎ１〜Ｎ８、ＮＯ１、ＮＯ２ ＮＭＯＳトランジスタ
Ｐ１〜Ｐ８、ＰＯ１、ＰＯ２ ＰＭＯＳトランジスタ
ＮＣ１、ＮＣ３ 制御用ＮＭＯＳトランジスタ
ＰＣ１、ＰＣ３ 制御用ＰＭＯＳトランジスタ
Ｃ、ＣＢ 制御信号
ＧＮＤ 接地端子
ＶＤＤ 電源端子
ＩＮ 入力端子
ＯＵＴ 出力端子
ＴＰ１〜ＴＰ８ トランジスタ対

Claims (9)

1. Ｎ型トランジスタとＰ型トランジスタとが電源端子と接地端子との間に直列に接続された４個以上の偶数個のトランジスタ対と、
   前記トランジスタ対の前記Ｎ型トランジスタと前記Ｐ型トランジスタとを接続する接続ノードと、
   前記接続ノードに接続され、該接続ノードが設けられるトランジスタ対の前段に配置されるトランジスタ対の前記Ｎ型トランジスタのゲートと、該接続ノードが設けられるトランジスタ対の後段に配置されるトランジスタ対の前記Ｐ型トランジスタのゲートとを接続するゲート間配線と、を有し、
   前記偶数個のトランジスタ対はループ状に接続された状態記憶回路を構成し、
   任意の前記トランジスタ対を第１のトランジスタ対とし、前記第１のトランジスタ対に属するＮ型トランジスタは、前記第１のトランジスタ対の２段前に配置される第２のトランジスタ対に属するＮ型トランジスタ、及び、２段後ろに配置される第３のトランジスタ対に属するＮ型トランジスタ、のいずれのＮ型トランジスタとも異なるＰウェル領域に配置される半導体装置。
2. 前記Ｐウェル領域は、前記Ｐ型トランジスタが配置される１つまたは複数のＮウェル領域によって分離される複数の領域に分離される請求項１に記載の半導体装置。
3. ４個の前記トランジスタ対を有し、
   前記トランジスタ対に含まれる４個の前記Ｎ型トランジスタが、２つの前記Ｐウェル領域に配置される請求項１に記載の半導体装置。
4. 前記Ｐウェル領域は１つの前記Ｎウェル領域によって２つの領域に分離され、
   前記トランジスタ対に含まれる４個の前記Ｐ型トランジスタは、１つの前記Ｎウェル領域に配置される請求項３に記載の半導体装置。
5. ６個の前記トランジスタ対を有し、
   前記トランジスタ対に含まれる６個の前記Ｎ型トランジスタは、３つの前記Ｐウェル領域に配置される請求項１に記載の半導体装置。
6. 前記Ｐウェル領域は２つのＮウェル領域によって３の領域に分離され、
   前記トランジスタ対に含まれる６個の前記Ｐ型トランジスタが、２つの前記Ｎウェル領域に任意に配置される請求項５に記載の半導体装置。
7. ８個の前記トランジスタ対を有し、
   前記トランジスタ対に含まれる８個の前記Ｎ型トランジスタが、２つの前記Ｐウェル領域に配置されることを特徴とする請求項１に記載の半導体装置。
8. 前記Ｐウェル領域は１つのＮウェル領域によって２つの領域に分離され、
   前記トランジスタ対に含まれる８個の前記Ｐ型トランジスタは、１つの前記Ｎウェル領域に配置されることを特徴とする請求項７に記載の半導体装置。
9. 前記Ｐウェル領域と前記Ｎウェル領域とは、予め配置が決定された固定領域であって、前記半導体装置は、前記状態記憶回路を構成するトランジスタが固定領域に対して配置されるスタンダードセルとして構成される請求項１乃至８のいずれか１項に記載の半導体装置。

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