JP2013524396A - ソフトエラーアップセット不感性を有するメモリ要素 - Google Patents
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Abstract
Description
さらになる実施形態を、以下に項目として示す。
(項目1)
読み取りおよび書き込みモードで動作可能なメモリ要素であって、
双安定要素を形成するために相互接続されている少なくとも第1および第2のトランジスタ対であって、少なくとも第1および第2のデータストレージノードを有し、各データストレージノードは、前記第1および第2のトランジスタ対のうちのそれぞれの1つにおける第1のトランジスタと第2のトランジスタとの間に結合されている、少なくとも第1および第2のトランジスタ対と、
前記第1および第2のトランジスタ対のうちの所与の1つにおける前記第1のトランジスタおよび前記第2のトランジスタと直列に接続されている所与のトランジスタと、
アクセス回路と
を備え、
前記アクセス回路は、前記書き込みモード中に前記メモリ要素にデータを書き込むようにイネーブルにされ、前記アクセス回路は、前記読み取りモード中にディスエーブルにされる、メモリ要素。
(項目2)
前記アクセス回路は、並列に接続されているn−チャネルトランジスタとp−チャネルトランジスタとを備えている、項目1に記載のメモリ要素。
(項目3)
前記アクセス回路は、p−チャネルトランジスタを備えている、項目1に記載のメモリ要素。
(項目4)
前記アクセス回路は、n−チャネルトランジスタを備えている、項目1に記載のメモリ要素。
(項目5)
読み取り回路をさらに備え、前記読み取り回路は、前記読み取りモード中に前記メモリ要素からデータを読み取るようにイネーブルにされ、前記読み取り回路は、前記書き込みモード中にディスエーブルにされる、項目1に記載のメモリ要素。
(項目6)
前記読み取り回路は、直列に接続されている第1および第2のトランジスタを備え、前記第1のトランジスタは、前記第1および第2のデータストレージノードのうちの所与の1つに接続されているゲートを有している、項目5に記載のメモリ要素。
(項目7)
前記読み取り回路は、並列に接続されているn−チャネルトランジスタとp−チャネルトランジスタとを備えている、項目5に記載のメモリ要素。
(項目8)
前記読み取り回路は、n−チャネルトランジスタを備えている、項目5に記載のメモリ要素。
(項目9)
第1のトランジスタと、第2のトランジスタと、前記第1のトランジスタと前記第2のトランジスタとの間に結合されている第3のデータストレージノードとを有する第3のトランジスタ対と、
第1のトランジスタと、第2のトランジスタと、前記第1のトランジスタと前記第2のトランジスタとの間に結合されている第4のデータストレージノードとを有する第4のトランジスタ対と
をさらに備えている、項目5に記載のメモリ要素。
(項目10)
読み取りおよび書き込みモードで動作可能なメモリ要素であって、
少なくとも第1および第2のデータストレージノードを有する双安定要素と、
データラインと、
前記データラインと前記第1のデータストレージノードとの間に結合されている第1のアクセス回路と、
前記データラインと前記第2のデータストレージノードとの間に結合されている第2のアクセス回路であって、前記第1および第2のアクセス回路は、前記書き込みモード中にオンにされ、前記第1および第2のアクセス回路は、前記読み取りモード中にオフにされる、第2のアクセス回路と、
前記第1および第2のアクセス回路から独立している読み取り回路であって、前記書き込みモード中にオフにされ、前記読み取りモード中にオンにされる、読み取り回路と
を備えている、メモリ要素。
(項目11)
前記第1および第2のアクセス回路は、各々、並列に接続されているn−チャネルトランジスタとp−チャネルトランジスタとを備えている、項目10に記載のメモリ要素。
(項目12)
前記読み取り回路は、直列に接続されている第1および第2のトランジスタを備えている、項目11に記載のメモリ要素。
(項目13)
前記読み取り回路の前記第1のトランジスタは、前記第1および第2のデータストレージノードのうちの所与の1つに接続されているゲートを有している、項目12に記載のメモリ要素。
(項目14)
前記読み取り回路は、直列に接続されている第1および第2のトランジスタを備えている、項目10に記載のメモリ要素。
(項目15)
前記読み取り回路の前記第1のトランジスタは、前記第1および第2のデータストレージノードのうちの所与の1つに接続されているゲートを有している、項目14に記載のメモリ要素。
(項目16)
前記双安定要素は、第3および第4のデータストレージノードをさらに備えている、項目10に記載のメモリ要素。
(項目17)
前記読み取り回路は、直列に接続されている第1および第2のトランジスタを備え、前記読み取り回路の前記第1のトランジスタは、前記第3および第4のデータストレージノードのうちの所与の1つに接続されているゲートを有している、項目16に記載のメモリ要素。
(項目18)
読み取りおよび書き込みモードで動作可能なメモリ要素であって、
データラインと、
少なくとも第1および第2のデータストレージノードを有する双安定要素であって、前記双安定要素は、少なくとも1つのトランジスタを含み、前記トランジスタは、前記書き込みモード中に前記双安定要素を選択的に減衰させるように制御される、双安定要素と、
前記データラインと前記第1のデータストレージノードとの間のアクセス回路であって、前記書き込みモード中にオンにされ、前記読み取りモード中にオフにされる、アクセス回路と
を備えている、メモリ要素。
(項目19)
第1および第2の電源供給端子をさらに備え、前記トランジスタは、前記第1の電源供給端子と前記第1および第2のデータストレージノードのうちの所与の1つとの間に結合され、前記書き込みモード中に前記トランジスタはオフにされ、前記第1および第2のデータストレージノードのうちの前記所与の1つを前記第1の電源供給端子から分断することによって、前記双安定要素を減衰させる、項目18に記載のメモリ要素。
(項目20)
前記データラインと前記第2のデータストレージノードとの間に結合されている回路をさらに備え、前記回路は、前記書き込みモード中にオフにされ、前記回路は、前記読み取りモード中にオフにされる、項目18に記載のメモリ要素。
Claims (20)
- 読み取りおよび書き込みモードで動作可能なメモリ要素であって、
双安定要素を形成するために相互接続されている少なくとも第1および第2のトランジスタ対であって、少なくとも第1および第2のデータストレージノードを有し、各データストレージノードは、前記第1および第2のトランジスタ対のうちのそれぞれの1つにおける第1のトランジスタと第2のトランジスタとの間に結合されている、少なくとも第1および第2のトランジスタ対と、
前記第1および第2のトランジスタ対のうちの所与の1つにおける前記第1のトランジスタおよび前記第2のトランジスタと直列に接続されている所与のトランジスタと、
アクセス回路と
を備え、
前記アクセス回路は、前記書き込みモード中に前記メモリ要素にデータを書き込むようにイネーブルにされ、前記アクセス回路は、前記読み取りモード中にディスエーブルにされる、メモリ要素。 - 前記アクセス回路は、並列に接続されているn−チャネルトランジスタとp−チャネルトランジスタとを備えている、請求項1に記載のメモリ要素。
- 前記アクセス回路は、p−チャネルトランジスタを備えている、請求項1に記載のメモリ要素。
- 前記アクセス回路は、n−チャネルトランジスタを備えている、請求項1に記載のメモリ要素。
- 読み取り回路をさらに備え、前記読み取り回路は、前記読み取りモード中に前記メモリ要素からデータを読み取るようにイネーブルにされ、前記読み取り回路は、前記書き込みモード中にディスエーブルにされる、請求項1に記載のメモリ要素。
- 前記読み取り回路は、直列に接続されている第1および第2のトランジスタを備え、前記第1のトランジスタは、前記第1および第2のデータストレージノードのうちの所与の1つに接続されているゲートを有している、請求項5に記載のメモリ要素。
- 前記読み取り回路は、並列に接続されているn−チャネルトランジスタとp−チャネルトランジスタとを備えている、請求項5に記載のメモリ要素。
- 前記読み取り回路は、n−チャネルトランジスタを備えている、請求項5に記載のメモリ要素。
- 第1のトランジスタと、第2のトランジスタと、前記第1のトランジスタと前記第2のトランジスタとの間に結合されている第3のデータストレージノードとを有する第3のトランジスタ対と、
第1のトランジスタと、第2のトランジスタと、前記第1のトランジスタと前記第2のトランジスタとの間に結合されている第4のデータストレージノードとを有する第4のトランジスタ対と
をさらに備えている、請求項5に記載のメモリ要素。 - 読み取りおよび書き込みモードで動作可能なメモリ要素であって、
少なくとも第1および第2のデータストレージノードを有する双安定要素と、
データラインと、
前記データラインと前記第1のデータストレージノードとの間に結合されている第1のアクセス回路と、
前記データラインと前記第2のデータストレージノードとの間に結合されている第2のアクセス回路であって、前記第1および第2のアクセス回路は、前記書き込みモード中にオンにされ、前記第1および第2のアクセス回路は、前記読み取りモード中にオフにされる、第2のアクセス回路と、
前記第1および第2のアクセス回路から独立している読み取り回路であって、前記書き込みモード中にオフにされ、前記読み取りモード中にオンにされる、読み取り回路と
を備えている、メモリ要素。 - 前記第1および第2のアクセス回路は、各々、並列に接続されているn−チャネルトランジスタとp−チャネルトランジスタとを備えている、請求項10に記載のメモリ要素。
- 前記読み取り回路は、直列に接続されている第1および第2のトランジスタを備えている、請求項11に記載のメモリ要素。
- 前記読み取り回路の前記第1のトランジスタは、前記第1および第2のデータストレージノードのうちの所与の1つに接続されているゲートを有している、請求項12に記載のメモリ要素。
- 前記読み取り回路は、直列に接続されている第1および第2のトランジスタを備えている、請求項10に記載のメモリ要素。
- 前記読み取り回路の前記第1のトランジスタは、前記第1および第2のデータストレージノードのうちの所与の1つに接続されているゲートを有している、請求項14に記載のメモリ要素。
- 前記双安定要素は、第3および第4のデータストレージノードをさらに備えている、請求項10に記載のメモリ要素。
- 前記読み取り回路は、直列に接続されている第1および第2のトランジスタを備え、前記読み取り回路の前記第1のトランジスタは、前記第3および第4のデータストレージノードのうちの所与の1つに接続されているゲートを有している、請求項16に記載のメモリ要素。
- 読み取りおよび書き込みモードで動作可能なメモリ要素であって、
データラインと、
少なくとも第1および第2のデータストレージノードを有する双安定要素であって、前記双安定要素は、少なくとも1つのトランジスタを含み、前記トランジスタは、前記書き込みモード中に前記双安定要素を選択的に減衰させるように制御される、双安定要素と、
前記データラインと前記第1のデータストレージノードとの間のアクセス回路であって、前記書き込みモード中にオンにされ、前記読み取りモード中にオフにされる、アクセス回路と
を備えている、メモリ要素。 - 第1および第2の電源供給端子をさらに備え、前記トランジスタは、前記第1の電源供給端子と前記第1および第2のデータストレージノードのうちの所与の1つとの間に結合され、前記書き込みモード中に前記トランジスタはオフにされ、前記第1および第2のデータストレージノードのうちの前記所与の1つを前記第1の電源供給端子から分断することによって、前記双安定要素を減衰させる、請求項18に記載のメモリ要素。
- 前記データラインと前記第2のデータストレージノードとの間に結合されている回路をさらに備え、前記回路は、前記書き込みモード中にオフにされ、前記回路は、前記読み取りモード中にオフにされる、請求項18に記載のメモリ要素。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014174997A (ja) * | 2013-03-07 | 2014-09-22 | Intel Corp | オンダイのプログラム可能なヒューズ |
CN111936890A (zh) * | 2018-03-22 | 2020-11-13 | 株式会社德山 | 具有覆盖层的塑料透镜的制造方法 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7920410B1 (en) * | 2009-02-23 | 2011-04-05 | Altera Corporation | Memory elements with increased write margin and soft error upset immunity |
US9344067B1 (en) | 2013-07-26 | 2016-05-17 | Altera Corporation | Dual interlocked cell (DICE) storage element with reduced charge sharing |
US20150262635A1 (en) * | 2014-03-13 | 2015-09-17 | SK Hynix Inc. | Latch circuit and semiconductor device including the same |
US9299396B1 (en) * | 2014-07-15 | 2016-03-29 | Altera Corporation | Programmable integrated circuits with in-operation reconfiguration capability |
KR20160047199A (ko) * | 2014-10-22 | 2016-05-02 | 에스케이하이닉스 주식회사 | 래치 회로 및 이를 포함하는 래치 회로 어레이 |
US10204906B2 (en) * | 2016-12-16 | 2019-02-12 | Intel Corporation | Memory with single-event latchup prevention circuitry |
KR101958405B1 (ko) * | 2017-05-30 | 2019-03-14 | 경희대학교 산학협력단 | 메모리 셀 및 이의 동작 방법 |
CN108320766A (zh) * | 2018-02-05 | 2018-07-24 | 上海华虹宏力半导体制造有限公司 | 抗软错误的高性能双互锁存储器单元 |
RU2688242C1 (ru) * | 2018-06-19 | 2019-05-21 | федеральное государственное бюджетное научное учреждение "Научно-производственный комплекс "Технологический центр" | Ячейка оперативного запоминающего устройства |
CN109905117B (zh) * | 2019-03-21 | 2022-10-14 | 安徽大学 | 一种任意三节点翻转完全自恢复的锁存器 |
Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53135528A (en) * | 1977-04-30 | 1978-11-27 | Sharp Corp | C.mos static random access memory |
JPS5564686A (en) * | 1978-11-08 | 1980-05-15 | Nec Corp | Memory unit |
JPS6227477B2 (ja) * | 1981-02-25 | 1987-06-15 | Tokyo Shibaura Electric Co | |
JPH01204292A (ja) * | 1988-02-08 | 1989-08-16 | Fujitsu Ltd | 半導体記憶装置 |
JPH0482087A (ja) * | 1990-07-23 | 1992-03-16 | Matsushita Electron Corp | 半導体メモリ回路 |
JPH10162581A (ja) * | 1996-12-04 | 1998-06-19 | Samsung Electron Co Ltd | Sramセル |
JPH10340584A (ja) * | 1997-06-09 | 1998-12-22 | Nec Corp | 半導体記憶装置 |
JP2004199829A (ja) * | 2002-12-20 | 2004-07-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2005275382A (ja) * | 2004-02-25 | 2005-10-06 | Hitachi Displays Ltd | 表示装置 |
WO2006016403A1 (ja) * | 2004-08-10 | 2006-02-16 | Fujitsu Limited | 半導体記憶装置 |
WO2008063741A2 (en) * | 2006-11-17 | 2008-05-29 | Freescale Semiconductor Inc. | Two-port sram having improved write operation |
US20100080033A1 (en) * | 2008-10-01 | 2010-04-01 | Yanzhong Xu | Volatile memory elements with soft error upset immunity |
US20100084689A1 (en) * | 2008-10-06 | 2010-04-08 | Nec Electronics Corporation | Semiconductor device |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3863229A (en) | 1973-06-25 | 1975-01-28 | Ibm | Scr (or scs) memory array with internal and external load resistors |
CA1046637A (en) | 1973-08-06 | 1979-01-16 | Siemens Aktiengesellschaft | Cmos flip flop memory element without crossover, and method of operation |
JPS60133589A (ja) * | 1983-12-21 | 1985-07-16 | Toshiba Corp | 半導体記憶回路 |
US4852060A (en) | 1988-03-31 | 1989-07-25 | International Business Machines Corporation | Soft error resistant data storage cells |
JPH06251588A (ja) * | 1993-03-02 | 1994-09-09 | Toshiba Corp | センスアンプ回路 |
US6545904B2 (en) | 2001-03-16 | 2003-04-08 | Micron Technology, Inc. | 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array |
US6744661B1 (en) * | 2002-05-15 | 2004-06-01 | Virage Logic Corp. | Radiation-hardened static memory cell using isolation technology |
US6750497B2 (en) | 2002-08-22 | 2004-06-15 | Micron Technology, Inc. | High-speed transparent refresh DRAM-based memory cell |
US6876572B2 (en) * | 2003-05-21 | 2005-04-05 | Altera Corporation | Programmable logic devices with stabilized configuration cells for reduced soft error rates |
KR100551028B1 (ko) * | 2003-10-17 | 2006-02-13 | 삼성에스디아이 주식회사 | 반도체 기억 장치 및 이를 이용한 평판 표시 장치 |
US7233518B2 (en) | 2005-02-04 | 2007-06-19 | Honeywell International Inc. | Radiation-hardened SRAM cell with write error protection |
KR100707181B1 (ko) | 2005-02-14 | 2007-04-13 | 삼성전자주식회사 | 듀얼 스토리지 노드를 구비하는 반도체 메모리 장치와 그제조 및 동작 방법 |
US7599210B2 (en) | 2005-08-19 | 2009-10-06 | Sony Corporation | Nonvolatile memory cell, storage device and nonvolatile logic circuit |
US7366006B2 (en) | 2006-04-11 | 2008-04-29 | Honeywell International Inc. | SRAM with read assist |
FR2921508A1 (fr) | 2007-09-24 | 2009-03-27 | Commissariat Energie Atomique | Memoire sram a cellule de reference de polarisation |
US20090219752A1 (en) * | 2008-02-28 | 2009-09-03 | Larry Wissel | Apparatus and Method for Improving Storage Latch Susceptibility to Single Event Upsets |
US7898875B2 (en) * | 2008-05-14 | 2011-03-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Write assist circuit for improving write margins of SRAM cells |
US7920410B1 (en) * | 2009-02-23 | 2011-04-05 | Altera Corporation | Memory elements with increased write margin and soft error upset immunity |
-
2010
- 2010-04-02 US US12/753,809 patent/US8432724B2/en not_active Expired - Fee Related
-
2011
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-
2015
- 2015-06-05 JP JP2015114617A patent/JP6006838B2/ja not_active Expired - Fee Related
Patent Citations (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53135528A (en) * | 1977-04-30 | 1978-11-27 | Sharp Corp | C.mos static random access memory |
JPS5564686A (en) * | 1978-11-08 | 1980-05-15 | Nec Corp | Memory unit |
JPS6227477B2 (ja) * | 1981-02-25 | 1987-06-15 | Tokyo Shibaura Electric Co | |
JPH01204292A (ja) * | 1988-02-08 | 1989-08-16 | Fujitsu Ltd | 半導体記憶装置 |
JPH0482087A (ja) * | 1990-07-23 | 1992-03-16 | Matsushita Electron Corp | 半導体メモリ回路 |
JPH10162581A (ja) * | 1996-12-04 | 1998-06-19 | Samsung Electron Co Ltd | Sramセル |
JPH10340584A (ja) * | 1997-06-09 | 1998-12-22 | Nec Corp | 半導体記憶装置 |
JP2004199829A (ja) * | 2002-12-20 | 2004-07-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2005275382A (ja) * | 2004-02-25 | 2005-10-06 | Hitachi Displays Ltd | 表示装置 |
WO2006016403A1 (ja) * | 2004-08-10 | 2006-02-16 | Fujitsu Limited | 半導体記憶装置 |
WO2008063741A2 (en) * | 2006-11-17 | 2008-05-29 | Freescale Semiconductor Inc. | Two-port sram having improved write operation |
JP2010510615A (ja) * | 2006-11-17 | 2010-04-02 | フリースケール セミコンダクター インコーポレイテッド | 改良形書込み動作を行う2ポートsram |
US20100080033A1 (en) * | 2008-10-01 | 2010-04-01 | Yanzhong Xu | Volatile memory elements with soft error upset immunity |
US20100084689A1 (en) * | 2008-10-06 | 2010-04-08 | Nec Electronics Corporation | Semiconductor device |
JP2010092963A (ja) * | 2008-10-06 | 2010-04-22 | Nec Electronics Corp | 半導体装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014174997A (ja) * | 2013-03-07 | 2014-09-22 | Intel Corp | オンダイのプログラム可能なヒューズ |
CN111936890A (zh) * | 2018-03-22 | 2020-11-13 | 株式会社德山 | 具有覆盖层的塑料透镜的制造方法 |
CN111936890B (zh) * | 2018-03-22 | 2022-11-11 | 株式会社德山 | 具有覆盖层的塑料透镜的制造方法 |
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