JP6006838B2 - ソフトエラーアップセット不感性を有するメモリ要素 - Google Patents

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Description

本願は、米国特許出願第１２／７５３，８０９号（２０１０年４月２日出願）を基礎とする優先権を主張する。
集積回路は、多くの場合、揮発性メモリ要素を含む。典型的揮発性メモリ要素は、交差結合インバータ（ラッチ）に基づく。揮発性メモリ要素は、集積回路に電力供給される限り、データを維持する。電力損失の場合、揮発性メモリ要素内のデータは、喪失される。電気的に消去可能なプログラム可能読取専用メモリ技術に基づくメモリ要素等の不揮発性メモリ要素は、このようなデータ損失を被らないが、多くの場合、不揮発性メモリ要素を所与の集積回路の一部として加工することは、望ましくないか、または可能ではない。
その結果、揮発性メモリ要素が、多くの場合、使用される。例えば、静的ランダムアクセスメモリ（ＳＲＡＭ）チップは、揮発性メモリ要素の一種である、ＳＲＡＭセルを含む。また、揮発性メモリ要素は、プログラム可能論理素子集積回路内でも使用される。
揮発性メモリ要素は、ソフトエラーアップセットとして知られる現象を被る。ソフトエラーアップセットイベントは、宇宙線ならびに集積回路およびそのパッケージ内に埋入された放射線不純物によって生じる。宇宙線および放射線不純物は、中性子ならびにアルファ粒子等の高エネルギー原子粒子を発生させる。メモリ要素は、トランジスタと、パターン化されたシリコン基板から形成される、他の構成要素とを含む。原子粒子が、メモリ要素内のシリコンに衝突すると、電子−正孔対が発生される。電子−正孔対は、メモリ要素内の荷電ノードを放電させ、メモリ要素の状態を反転させ得る伝導経路を生成する。例えば、「１」が、メモリ要素内に格納される場合、ソフトエラーアップセットイベントは、「１」を「０」に変化させ得る。
集積回路内のアップセットイベントは、メモリ要素内に格納されたデータを破損し、システム性能に深刻な影響をもたらし得る。電気通信機器の遠隔インストール等のあるシステム用途では、欠陥機器を修理することは、非常に厄介である。集積回路は、ソフトエラーアップセットイベントに対して良好な不感性を実証しない限り、これらのタイプの用途に好適ではないであろう。
メモリセルを伴う、集積回路が、提供される。集積回路は、メモリセルアレイを制御する、制御回路を含み得る。制御回路は、アドレッシング回路、データレジスタ回路、および読み取り／書き込み回路等の回路を含み得る。
メモリセルアレイは、行および列に配列される、メモリセル群を含み得る。各メモリセルは、第１、第２、第３、および第４のインバータ型回路を含む、ストレージ部分を有し得る。第１および第３のインバータ型回路は、各々、正電源ラインと接地電源ラインとの間に結合されている、ｎ−チャネルトランジスタおよびｐ−チャネルトランジスタを有し得る。第１および第３のインバータ型回路は、それぞれ、第１および第３のインバータ型回路のｎ−チャネルおよびｐ−チャネルトランジスタのドレイン端子に、第１および第３のストレージノードを有し得る。
第２および第４のインバータ型回路は、各々、ｃ正電源ラインと接地電源ラインとの間に結合されている第１および第２のｐ−チャネルトランジスタならびに第１および第２のｎ−チャネルトランジスタを有し得る。第２のインバータ型回路の第１および第２のｐ−チャネルトランジスタは、直列に接続され得、第２のインバータ型回路の第１および第２のｎ−チャネルトランジスタは、直列に接続され得る。第４のインバータ型回路の第１および第２のｐ−チャネルトランジスタは、直列に接続され得、第４のインバータ型回路の第１および第２のｎ−チャネルトランジスタは、直列に接続され得る。第２および第４のインバータ型回路は、それぞれ、第１のｐ−チャネルおよび第１のｎ−チャネルトランジスタのドレイン端子に、第２および第４のストレージノードを有し得る。所望に応じて、４つを超えるまたはそれ未満のインバータ型回路を使用して、メモリセルの一部を形成し得る。
第１および第３のインバータ型回路のｐ−チャネルトランジスタは、それぞれ、第４のおよび第２のストレージノードに接続される、ゲート端子を有し得る。第１および第３のインバータ型回路のｎ−チャネルトランジスタは、それぞれ、第２および第４のストレージノードに接続される、ゲート端子を有し得る。
第２および第４のインバータ型回路の第１のｐ−チャネルトランジスタは、それぞれ、第１および第３のストレージノードに接続される、ゲート端子を有し得る。第２および第４のインバータ型回路の第１のｎ−チャネルトランジスタは、それぞれ、第３および第１のストレージノードに接続される、ゲート端子を有し得る。第２および第４のインバータ型回路の第２のｐ−チャネルトランジスタは、真アドレス信号によって制御される、ゲート端子を有し得る。第２および第４のインバータ型回路の第２のｎ−チャネルトランジスタは、補アドレス信号（すなわち、真アドレス信号の反転バージョン）によって制御される、ゲート端子を有し得る。
本種の配列を使用して接続される、ストレージ回路部分を伴うメモリセルは、ソフトエラーアップセット不感性を呈し得る。一好適な配列では、２つのアドレストランジスタは、第３のストレージノードとデータラインとの間に結合され得る。２つのアドレストランジスタは、ｎ−チャネルアドレストランジスタおよびｐ−チャネルアドレストランジスタを含み得る。ｎ−チャネルおよびｐ−チャネルアドレストランジスタは、それぞれ、真および補アドレス信号によって制御される、ゲート端子を有し得る。２つの読み取り／書き込みアクセストランジスタは、第２のストレージノードとデータラインとの間に結合され得る。２つのアクセストランジスタは、ｎ−チャネルおよびａｐ−チャネル読み取り／書き込みトランジスタを含み得る。ｎ−チャネルおよびｐ−チャネル読み取り／書き込みトランジスタは、それぞれ、真および補読み取り／書き込みイネーブル信号によって制御される、ゲート端子を有し得る。
アドレスおよびアクセストランジスタは、所望に応じて、任意の数のストレージノードに接続され得る。任意の数のアドレストランジスタを使用して、メモリセルに書き込み得る。任意の数のアクセストランジスタを使用して、メモリセルに書き込み、またはそこから読み取り得る。所望に応じて、読み取りバッファ回路を使用して、向上した読み取り安定性を提供し得る。読み取りバッファ回路は、内部ストレージノードのうちの１つに接続されるゲート端子を伴う、読み取りトランジスタを有し得る。本アプローチを使用して接続される、読み取りバッファ回路は、読み取り動作の間、読み取り外乱（例えば、内部ノードにおける電圧上昇）を提供しないであろう。
データは、メモリセルに書き込まれ得るか、またはそこから読み取られ得る。書き込み動作中、アドレス信号は、第２および第４のインバータ型回路内の第２のｎ−チャネルおよびｐ−チャネルトランジスタをオフにし、第２および第４のインバータ型回路をトライステートモードにするようにアサートされ得る。書き込み中、これらのトランジスタをディスエーブルにすることは、いかなる競合電流も排除し、アドレスおよびアクセストランジスタのサイズを最小限にし、依然として、メモリセルへの書き込みを可能にし得る。
読み取り動作中、アドレス信号は、４つのインバータ型回路に、その現在の状態を適切に保持するように機能させるように、ディアサートされ得る。読み取りアクセストランジスタは、読み取り動作中、格納されたビットの値に応じて、データラインを充電または放電するようにイネーブルにされ得る。
本発明のさらなる特徴、その本質、および種々の利点は、添付の図面ならびに以下の本発明を実施するための形態からより明らかとなるであろう。
図１は、本発明のある実施形態による、例証的メモリ要素の略図である。 図２は、本発明のある実施形態による、２つの伝送ゲートを伴う、例証的メモリセルの回路図である。 図３は、本発明のある実施形態による、メモリセル書き込み動作を例証する、タイミング図である。 図４は、本発明のある実施形態による、メモリセル読み取り動作を例証する、タイミング図である。 図５は、本発明のある実施形態による、ｐ−チャネルアドレストランジスタおよびｐ−チャネル読み取り／書き込みアクセストランジスタを伴う、例証的メモリセルの回路図である。 図６は、本発明のある実施形態による、ｎ−チャネルアドレストランジスタおよびｎ−チャネル読み取り／書き込みアクセストランジスタを伴う、例証的メモリセルの回路図である。 図７は、本発明のある実施形態による、ｐ−チャネルアドレストランジスタおよびｎ−チャネル読み取り／書き込みアクセストランジスタを伴う、例証的メモリセルの回路図である。 図８は、本発明のある実施形態による、２つの書き込み伝送ゲートおよび読み取りトランジスタを伴う、例証的メモリセルの回路図である。 図９は、本発明のある実施形態による、アドレス伝送ゲートおよびｎ−チャネル読み取り／書き込みアクセストランジスタを伴う、例証的メモリセルの回路図である。 図１０は、本発明のある実施形態による、２つの書き込み伝送ゲートおよび読み取りバッファ回路を伴う、例証的メモリセルの回路図である。 図１１は、本発明のある実施形態による、メモリセルにデータを書き込む際に伴う、例証的ステップのフローチャートである。 図１２は、本発明のある実施形態による、メモリセルからデータを読み出す際に伴う、例証的ステップのフローチャートである。
本願は、ソフトエラーアップセットイベントに耐性を有する、集積回路メモリ要素と、そのようなメモリ要素を使用するための方法に関する。時として、セルと称される、メモリ要素は、任意の好適な数のトランジスタを含み得る。
メモリ要素は、メモリを使用する、任意の好適な集積回路内で使用することができる。これらの集積回路は、メモリチップ、メモリアレイを伴うデジタル信号処理回路、マイクロプロセッサ、メモリアレイを伴う特殊用途集積回路、メモリ要素が構成メモリのために使用される、プログラム可能論理素子集積回路等のプログラム可能集積回路、または任意の他の好適な集積回路であり得る。
メモリチップまたはメモリが処理データを格納するために必要とされる他の回路等の集積回路上では、メモリ要素は、静的ランダムアクセスメモリ（ＲＡＭ）セルの機能を果たすことができ、時として、ＳＲＡＭセルと称される。プログラム可能論理素子集積回路の文脈において、メモリ要素は、構成データを格納するために使用可能であって、したがって、時として、本文脈では、構成ランダムアクセスメモリ（ＣＲＡＭ）セルと称される。
図１は、メモリ要素（セル）１８のアレイを含み得る、集積回路を示す。任意の好適なメモリアレイアーキテクチャが、メモリ要素１８のために使用され得る。一好適な配列は、図１に示される。図１の例証的アレイ内には、メモリセル１８の３つの行と列のみ存在するが、一般に、メモリアレイ１７内には、数百または数千の行と列が存在し得る。アレイ１７は、所与の素子１０上のいくつかのアレイのうちの１つであり得、より大きなアレイの一部である、サブアレイであり得、またはメモリ要素１８の任意の他の好適な群であり得る。
各メモリ要素は、対応する出力パス１９において、対応する出力信号ＯＵＴを供給し得る。ＣＲＡＭアレイでは、各信号ＯＵＴは、対応するパス２６を介して伝達され、トランジスタ２４等の対応するトランジスタまたは関連付けられたプログラム可能論理回路内の他の回路要素を構成する際に使用され得る、静的出力制御信号である。
集積回路１０は、メモリアレイ１７に信号を供給するために、制御回路１２を有し得る。制御回路１２は、外部ソースから、ピン１４を使用して、かつ内部ソースから、パス１６等のパスを使用して、電源電圧、データ、および他の信号を受信し得る。制御回路１２は、アドレッシング回路、データレジスタ回路、書き込み回路、読み取り回路等の回路を含み得る。制御回路１２は、ピン１４によって供給される電源電圧を使用して、パス２０および２２等のパス上に所要の時間変化する信号および固定信号を生成し得る。
一般に、パス２０および２２と関連付けられた任意の好適な数の伝導ラインが存在し得る。例えば、アレイ１７の各列は、（実施例として）パス２２のうちのそれぞれの１つ内に、関連付けられたアドレスライン（例えば、真アドレスラインおよび補アドレスライン）と、関連付けられた読み取り／書き込みイネーブルラインとを有し得る。アレイ１７の各行は、データラインを含む、それぞれのパス２０を有し得る。クリア信号は、共通クリアラインを介して、同時に、アレイ１７内のセルの全部にルーティングされ得る。クリアラインは、各パス２２内にクリアラインのブランチが１つ存在するように、垂直に配向され得、または各パス２０内にクリアラインのブランチが１つ存在するように、水平に配向され得る。クリアラインは、必須である必要はない。
また、電力は、本種のグローバル様式に分配可能である。例えば、正電源電圧Ｖｃｃは、共有水平または垂直導体のパターンを使用して、各セル１８に並列に供給され得る。接地電圧Ｖｓｓは、同様に、共有水平または垂直ラインのパターンを使用して、セル１８に並列に供給され得る。アドレスラインおよびデータライン等の制御ラインは、典型的には、相互に直交する（例えば、アドレスラインは、垂直である一方、データラインは、水平である、またはその逆である）。
用語「行」および「列」は、単に、メモリアレイ１７内のセル１８の特定の群を参照する方法の１つを表し、時として、互換可能に使用され得る。所望に応じて、他のパターンのラインが、パス２０および２２内で使用され得る。例えば、異なる数の電源信号、データ信号、およびアドレス信号が、使用され得る。
メモリ要素１８に供給される信号は、時として、集合的に、制御信号と称される。特定の文脈では、これらの信号の一部は、電力信号、クリア信号、データ信号、アドレス信号等と称され得る。これらの異なる信号のタイプは、相互に排他的ではない。例えば、アレイ１７のためのクリア信号は、アレイ１７をクリアするために使用することができる、制御（アドレス）信号の一種としての役割を果たし得る。また、本クリア信号は、セル１８内のインバータ型回路に給電することによって、電力信号の一種としての役割を果たし得る。同様に、クリア動作は、メモリセル１８に論理０を発行する役割を果たすため、クリア信号は、データ信号の一種としての役割を果たし得る。
正電源電圧Ｖｃｃは、正電源ラインを介して提供され得る。接地電圧Ｖｓｓは、接地電源ラインを介して提供され得る。任意の好適な値が、正電源電圧Ｖｃｃおよび接地電圧Ｖｓｓのために使用され得る。例えば、正電源電圧Ｖｃｃは、１．２ボルト、１．１ボルト、１．０ボルト、０．９ボルト、または任意の他の好適な電圧であり得る。接地電圧Ｖｓｓは、（実施例として）０ボルトであり得る。典型的配列では、電源電圧Ｖｃｃは、１．０ボルトであり得、Ｖｓｓは、０ボルトであり得、アドレス、データ、およびクリア信号のための信号レベルは、０ボルト（低の場合）から１．０ボルト（高の場合）の範囲であり得る。Ｖｓｓが０ボルト未満であり、制御信号が過駆動される（すなわち、制御信号が、Ｖｃｃ−Ｖｓｓを上回る信号強度を有する）、Ｖｃｃが時間の関数として変動する配列も使用され得る。
図２は、メモリセル１８の一好適な配列を示す、回路図である。メモリセル１８は、リング内に接続される、第１、第２、第３、および第４のインバータ型回路を含み得る。第１のインバータ型回路は、ＰＭＯＳトランジスタＰ０等のｐ−チャネル金属酸化物半導体（ＰＭＯＳ）トランジスタと、ＮＭＯＳトランジスタＮ０等のｎ−チャネル金属酸化物半導体（ＮＭＯＳ）トランジスタとを含み得る。トランジスタＰ０およびＮ０は、正電源ライン（すなわち、正電源電圧Ｖｃｃにおける正電源供給端子）と接地電源ライン（すなわち、接地電圧Ｖｓｓにおける接地電源供給端子）との間に結合され得る。トランジスタＰ０は、正電源ラインに接続される、ソース端子を有し得る。トランジスタＮ０は、接地ライン（すなわち、接地電源ライン）に接続される、ソース端子を有し得る。トランジスタＰ０およびＮ０はそれぞれ、中間ノードＸ０に接続される、ドレイン端子を有し得る。第２のインバータ型回路は、ＰＭＯＳトランジスタＰ１およびＰ４と、ＮＭＯＳトランジスタＮ１およびＮ４とを含み得る。トランジスタＰ１およびＰ４は、直列に接続され得、正電源ラインと中間ノードＸ１との間に結合され得る。トランジスタＮ１およびＮ４は、中間ノードＸ１と接地ラインとの間に、相互に直列に接続され得、トランジスタＰ１およびＰ４と直列に接続され得る。
第３のインバータ型回路は、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２を含み得る。トランジスタＰ２およびＮ２は、正電源ラインと接地ラインとの間に結合され得る。トランジスタＰ２およびＮ２は、それぞれ、正電源ラインおよび接地ラインに接続される、ソース端子を有し得る。トランジスタＰ２およびＮ２はそれぞれ、中間ノードＸ２に接続される、ドレイン端子を有し得る。
第４のインバータ型回路は、ＰＭＯＳトランジスタＰ３およびＰ５と、ＮＭＯＳトランジスタＮ３およびＮ５とを含み得る。トランジスタＰ３およびＰ５は、直列に接続され得、正電源ラインと中間ノードＸ３との間に結合され得る。トランジスタＮ３およびＮ５は、直列に接続され得、中間ノードＸ３と接地ラインとの間に結合され得る。トランジスタＮ３およびＮ５は、トランジスタＰ３およびＰ５と直列に接続され得る。
トランジスタＰ０−Ｐ５はそれぞれ、正電源ライン等の適切なウェルバイアスに接続される、ボディ（バルク）端子を有し得る。トランジスタＮ０−Ｎ５はそれぞれ、接地ライン等の適切なウェルバイアスに接続される、ボディ端子を有し得る。
トランジスタＰ０、Ｐ１、Ｐ２、およびＰ３は、それぞれ、中間ノードＸ３、Ｘ０、Ｘ１、およびＸ２に接続される、ゲート端子を有し得る。トランジスタＮ０、Ｎ１、Ｎ２、およびＮ３は、それぞれ、ノードＸ１、Ｘ２、Ｘ３、およびＸ０に接続される、ゲート端子を有し得る。本明細書に説明される接続は、Ｍ１金属（例えば、基板に最近接する金属層）ワイヤルーティング、Ｍ２金属（例えば、Ｍ１金属層上部の金属層）ワイヤルーティング等の金属ワイヤルーティングを使用して、形成され得る。
トランジスタＰ４およびＰ５は、関連付けられたアドレスラインを介して提供される、信号ＡＤＤ等の真アドレス信号によって制御される、ゲート端子を有し得る。トランジスタＮ４およびＮ５は、関連付けられた補アドレスラインを介して提供される、信号ＡＤＤＢ等の補アドレス信号（例えば、真信号ＡＤＤの反転バージョンである信号）によって制御される、ゲート端子を有し得る。本種の構成では、トランジスタＰ４およびＰ５は、第１のチャネルタイプを有し（すなわち、トランジスタＰ４およびＰ５は、ｐ−タイプチャネルを有する）、本第１のチャネルタイプは、トランジスタＰ１およびＰ３のものと同一である（すなわち、Ｐ１およびＰ３は、トランジスタＰ４およびＰ５と同一チャネルタイプを有する）。トランジスタＮ４およびＮ５は、直列に接続されたトランジスタＮ１およびＮ３と同一チャネルタイプ（ｎ−タイプ）を有する。
メモリアレイ１７の通常および読み取り動作の間、信号ＡＤＤおよびＡＤＤＢは、第２および第４のインバータ型回路が適切に機能するようイネーブルにするように、ディアサートされ得る（例えば、ＡＤＤが、低であって、ＡＤＤＢが、高であるように）。
書き込み動作の間、信号ＡＤＤおよびＡＤＤＢは、トランジスタＰ４、Ｐ５、Ｎ４、およびＮ５をオフにするように、アサートされ得る（例えば、ＡＤＤが、高であって、ＡＤＤＢが、低であるように）。トランジスタＰ４、Ｐ５、Ｎ４、およびＮ５をオフにすることによって、第２および第４のインバータ型回路のプルアップおよびプルダウン電流パスを遮断する。したがって、このようにプルアップおよびプルダウン電流パスを遮断することによって、ノードＸ１およびＸ３をアクティブに駆動するための電源ラインからの直接電流パスが存在しないため、ノードＸ１およびＸ３をフロートさせる。トランジスタＰ４およびＰ５は、時として、トライステートプルアップトランジスタと称され得る。トランジスタＮ４およびＮ５は、時として、トライステートプルダウントランジスタと称され得る。書き込み動作の間、アドレス信号をアサートし、第２および第４のインバータ型回路を本トライステートモードにすること（第２および第４のインバータ型回路のトライステート化）は、メモリセル１８を所望のデータ値でより容易に上書きさせるのに有用である。
メモリセル１８は、図２に示されるように、ＮＭＯＳトランジスタＮＡ’およびＰＭＯＳトランジスタＰＡ’等のアドレストランジスタを含み得る。セル１８は、ＮＭＯＳトランジスタＮＡおよびＰＭＯＳトランジスタＰＡ等の読み取り／書き込みアクセストランジスタを含み得る。トランジスタＮＡおよびＰＡは、集合的に、アクセス回路と称され得る。所与のメモリ内のトランジスタを説明するために使用される、用語「アドレス」および「アクセス」は、時として、互換可能に使用され得る。しかしながら、本議論では、用語「アドレストランジスタ」は、典型的には、そのゲートが、直接、アドレス信号ＡＤＤおよびＡＤＤＢによって、制御される、トランジスタＰＡ’およびＮＡ’等のトランジスタを指すために使用される一方、用語「アクセストランジスタ」は、典型的には、そのゲートが、読み取り−書き込み制御（イネーブル）信号ＲＷおよびＲＷＢによって、制御される、トランジスタＮＡおよびＰＡ等のトランジスタを指すために使用される。
アドレストランジスタは、通常動作の間（すなわち、各セルが、そのローカルデータ値を保持しており、その出力に静的制御信号を印加する場合）および読み取り動作の間、ディスエーブルにされ得、書き込み動作の間、イネーブル（例えば、オン）にされ得る。アクセストランジスタは、通常動作の間、ディスエーブルにされ得、読み取りおよび書き込み動作の間、イネーブルにされ得る。
一般に、トランジスタは、ソース端子、ドレイン端子、ゲート端子、およびボディ端子を有する。用語「ソース」および「ドレイン」端子は、時として、互換可能に使用され得る。回路１０内のトランジスタのソースおよびドレイン端子は、時として、集合的に、「ソース−ドレイン」端子と称され得る。
トランジスタＮＡ’およびＰＡ’は、ノードＸ３に接続される、第１のソース−ドレイン端子と、データラインに接続される、第２のソース−ドレイン端子とを有し得る。信号データは、読み取り／書き込み動作の間、データラインを介して、提供され得る。トランジスタＮＡ’およびＰＡ’は、それぞれ、信号ＡＤＤおよびＡＤＤＢによって制御される、ゲート端子を有し得る。
トランジスタＮＡおよびＰＡは、ノードＸ１に接続される、第１のソース−ドレイン端子と、データラインに接続される、第２のソース−ドレイン端子とを有し得る。トランジスタＮＡおよびＰＡは、真および補読み取り／書き込みイネーブル信号ＲＷおよびＲＷＢによって制御される、ゲート端子を有し得る。このように配列されるトランジスタＮＡおよびＰＡ等のトランジスタは、時として、読み取り／書き込み伝送ゲートと称され得る。トランジスタＮＡ’およびＰＡ’は、アドレス伝送ゲートと称され得る。伝送ゲートは、それぞれ、強力なプルダウンおよびプルアップ駆動強度を有するように設計される、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む。したがって、伝送ゲートは、回路ノードを完全ＣＭＯＳ（相補型金属酸化膜半導体）電圧レベル（例えば、それぞれ、供給電圧ＶｃｃおよびＶｓｓの値に対応する、完全高および完全低電圧レベル）に駆動可能であり得る。
概して、任意の数のアドレスおよび／またはアクセストランジスタが、所望に応じて、任意の数の中間ノードに接続され、所望の読み取り／書き込み機能性および性能を提供し得る。
読み取り回路３２等の読み取り回路は、データラインに接続され得る。読み取り回路３２は、インバータ２８および３０等の２つのインバータを含み得る。読み取り動作の間、読み取り回路３２は、データライン上の信号データの値を感知してもよく、インバータ３０の出力に読み取り値を提供し得る。他の読み取り（感知）方式（例えば、異なる数のトランジスタを伴う読み取り回路、感知増幅器を使用する差動読み取り方式等）が、所望に応じて、使用され得る。
図２に配列されるようなトランジスタＰ０−Ｐ５およびＮ０−Ｎ５は、メモリセルのた
めのデータを格納する、ストレージ回路（ラッチ式回路）としての役割を果たし得る。したがって、トランジスタＰ０−Ｐ５およびＮ０−Ｎ５は、時として、メモリセル１８のストレージ部分を形成すると称され得る。ストレージ部分は、中間ノードＸ０−Ｘ３上にデータ（真および補形態で）を格納し得る。したがって、中間ノードＸ０−Ｘ３は、内部ストレージノードと称され得る。これらのノードのいずれも、図１の出力１９として使用され得る。例えば、ノードＸ３は、図１の出力１９に接続され得る。
メモリセル１８は、双安定動作を呈し得る。メモリセル１８に、「０」がロードされていると、Ｘ０、Ｘ１、Ｘ２、およびＸ３の値は、それぞれ、「１」、「０」、「１」、ならびに「０」、となるであろう。メモリ要素に、「１」がロードされると、Ｘ０、Ｘ１、Ｘ２、およびＸ３の値は、それぞれ、「０」、「１」、「０」、ならびに「１」となるであろう。
本文脈では、ノードＸ１およびＸ３に格納される値は、セル１８によって現在維持されている、格納されたビットを表し得る。したがって、（実施例として）セル１８への「０」の書き込みは、「０」が、ストレージノードＸ１およびＸ３に書き込まれていることを含意する一方、「１」の読み取りは、ストレージノードＸ１およびＸ３が、「１」を格納していることを含意し得る。
一対の交差結合インバータに基づく、従来のメモリ要素設計と異なり、図２のメモリセル１８は、リング内に接続される、４つのインバータ型回路を有する。従来の交差結合インバータ設計では、インバータの入力ノード上の放射線衝突が、インバータの出力の状態を変化させ、それによって、セルの状態を誤り値に反転させる可能性が比較的に高い。図２の配列では、各インバータ型回路内のｐ−チャネルトランジスタ（例えば、トランジスタＰ０−Ｐ３）のゲートは、同一インバータ型回路内のｎ−チャネルトランジスタ（例えば、トランジスタＮ０−Ｎ３）のゲートと異なるソースから、その入力を受信する。このように、トランジスタのゲートのための制御信号が分散されているため、メモリセル１８は、交差結合インバータに基づく、従来のメモリ要素と比較して、その状態を反転させずに、特定のノード上の放射線衝突からより良好に回復可能である。
ＣＲＡＭメモリとしての通常動作の間、アレイ１７内の各セル１８は、その出力ライン１９に、対応する出力信号ＯＵＴを提供するために使用され得る。ＯＵＴ信号は、プログラム可能論理を制御する、静的制御信号としての役割を果たし得る。本動作モードでは、各セル１８内のアドレス信号ＡＤＤおよびＡＤＤＢならびに読み取り／書き込みイネーブル信号は、アドレスおよびアクセストランジスタが、ディスエーブルにされるように、ディアサートされる（例えば、ＡＤＤは、低であって、ＡＤＤＢは、高であって、ＲＷは、低であって、ＲＷＢは、高である）。アドレストランジスタがオフであることによって、データラインは、セル１８のストレージ部分（すなわち、トランジスタＰ０−Ｐ５およびＮ０−Ｎ５）から絶縁されるであろう。トランジスタＰ４およびＰ５は、ＡＤＤが低であるため、オンにされ、トランジスタＮ４およびＮ５は、ＡＤＤＢが高であるため、オンにされる。したがって、セル１８の第２および第４のインバータ型回路は、アクティブであって、セル１８は、そのロードされたデータ値を保持し、放射線誘起アップセットイベントに良好な不感性を呈する。
実施例として、ノードＸ０およびノードＸ２が、低（「０」）であって、ノードＸ１およびノードＸ３が、高（「１」）である状況を検討する。放射線が、ノードＸ０に衝突する場合、ノードＸ０上の放射線誘起電荷は、ノードＸ０上の電圧を高くし得る（例えば、正電源電圧Ｖｃｃまでまたはそれ以上に）。ノードＸ０上の電圧が高くなると、第４のインバータ型回路内のトランジスタＮ３が、オンになる。ノードＸ２上の電圧は、低く、したがって、トランジスタＰ３は、既に、オンである。両トランジスタＮ３およびＰ３がオンであることによって、ノードＸ３上の電圧は、約Ｖｃｃ／２（すなわち、正電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間の中間）まで降下する。
放射線衝突によって生成された高Ｘ０電圧は、トランジスタＰ１のゲートにルーティングされる。これは、トランジスタＰ１をオフにする。トランジスタＮ１は、ノードＸ２上の信号によって制御されるゲートを有する。ノードＸ２は、低であるため、トランジスタＮ１は、オフである。トランジスタＮ１がオフである間、トランジスタＰ１が、オフにされると、ノードＸ１は、もはや、直接、正電源ライン上の正電源電圧Ｖｃｃまたは接地電源ライン上の接地電圧Ｖｓｓのいずれにも接続されない。したがって、ノードＸ１は、フロートし、放射線衝突に関わらず、その元々の高状態を維持する。
ノードＸ１上の非摂動信号は、トランジスタＰ２のゲートに印加される、制御信号としての役割を果たす。放射線衝突前、ノードＸ１は、高であって、トランジスタＰ２は、オフであった。放射線衝突後、ノードＸ１は、その元々の高状態を維持し、したがって、トランジスタＰ２の状態は、不変である。トランジスタＮ２は、低減された高電圧（Ｖｃｃ／２）によって制御されるが、トランジスタＰ２は、オフのままであるため、ノードＸ２を低に保持可能である。したがって、ノードＸ１上の非摂動信号と同様に、ノードＸ２上の電圧は、放射線衝突によって摂動を受けない。
ノードＸ２上の電圧は、低のままであるため、トランジスタＰ３は、オンのままであって、ノードＸ３を高にプルする。ノードＸ３が、一時的に、ＶｃｃからＶｃｃ／２に電圧降下される場合でも、ノードＸ３信号は、依然として、ノードＸ１上の非摂動高信号によって保持される、トランジスタＮ０が、ノードＸ０を低にプル可能であるように、トランジスタＰ０を少なくとも部分的にオフに保持可能である。最終的に、一時的に、ノードＸ０上の電圧を上昇させたノードＸ０上の放射線誘起電荷は、消失し、ノードＸ０は、０ボルトのその通常（衝突前）状態に戻るであろう。Ｘ０が、０ボルトに到達すると、トランジスタＮ３は、オフになり、ノードＸ３は、Ｖｃｃのその衝突前電圧を取り戻す。
本実施例が実証するように、セル１８のアーキテクチャは、セル内のノードが、放射線によって衝突される場合も、セルに、その格納されたデータ値（本実施例では、格納された「１」）を維持させる。放射線衝突からの望ましくない状態変化へのセル１８の不感性は、アレイ１７が、種々の状況において、安定動作を呈することを保証するのに有用である。所望に応じて、４つを超えるまたはそれ未満のインバータ型回路を使用して、セル１８のストレージ部分を形成し得る。
図３は、所与の行内の所望のメモリセルに書き込むプロセスを例証する、タイミング図を示す。時間ｔ１では、所望のデータが、対応するデータラインに提示され得る（例えば、信号データは、「０」を書き込むように、低に駆動される）。時間ｔ２では、アドレスおよび書き込みイネーブル信号は、（例えば、ＡＤＤが、低であって、ＡＤＤＢが、高であって、ＲＷが、低であって、ＲＷＢが、高であるように）ディアサートされ得る。セル１８内の全インバータ型回路は、アクティブであり得、セル１８は、本時点において、未知の値を格納し得る（例えば、図３内のノードＸ１参照）。
時間ｔ２では、アドレス信号は、トライステートプルアップおよびプルダウントランジスタをディスエーブルにするように、アサートされ得る（例えば、図２のセル１８内のトランジスタＰ４、Ｐ５、Ｎ４、およびＮ５をオフにし、それによって、セル１８内の第２および第４のインバータ型回路をトライステート化するため）。また、アドレス信号をアサートすることによって、トランジスタＮＡ’およびＰＡ’をオンにし、書き込みプロセスを開始し得る。
時間ｔ３では、書き込みイネーブル信号は、トランジスタＮＡおよびＰＡをオンにするように、アサートされ得る（例えば、ＲＷが、高であって、ＲＷＢが、低であるように）。トランジスタＮＡ、ＰＡ、ＮＡ’、およびＰＡ’をイネーブルにすることによって、メモリセル１８に所望のデータを書き込むための十分な強度を提供し得る。トランジスタＮＡ、ＰＡ、ＮＡ’、およびＰＡ’は、ディスエーブルにされたトライステートトランジスタが、電源ラインからの競合電流を排除するため、比較的に小さいトランジスタ（例えば、最小サイズのトランジスタ）であり得る。第２および第４のインバータ型回路が、トライステート条件にあることによって、通常回復力の半分のみ、セル１８内で利用可能であって、それによって、書き込み動作を促進する。
伝送ゲート（例えば、トランジスタＮＡ、ＰＡ、ＮＡ’、およびＰＡ’）は、ノードＸ１およびＸ３を完全ＣＭＯＳ電圧レベル（例えば、供給電圧ＶｃｃまたはＶｓｓ）に駆動させ得る。このように、セル１８を書き込むことによって、第１および第３のインバータ型回路を通って流動し得る、クローバ電流（例えば、そのプルアップおよびプルダウン回路が、少なくとも部分的に、オンである場合に、インバータ型回路を通って流動する電流）を排除する。
時間ｔ４では、ノードＸ１は、成功裡に、所望の値「０」を格納するように上書きされ得る。書き込みイネーブル信号をアサート後、セル１８への書き込みにかかる時間（時間ｔ３からｔ４）は、書き込み−アクセス時間ＴＷＡＣＣと称され得る。
時間ｔ５では、書き込みイネーブル信号は、ディアサートされ得る。時間ｔ６では、アドレス信号は、ディアサートされ得る。時間ｔ７では、信号データは、新しい値に変化し、「１」を別のセルに書き込み得る。データライン上の有効データを駆動し、アドレス信号をアサートするまでの時間（時間ｔ１からｔ２）は、設定時間ＴＳＵと称され得る。アドレス信号が、アサートされる時間は、アドレス時間ＴＡＤＤと称され得る。アドレス信号をディアサートし、データライン上に新しい値を駆動するまでの時間（時間ｔ６からｔ７）は、保持時間ＴＨと称され得る。時間期間ＴＳＵ、ＴＡＤＤ、およびＴＨはそれぞれ、（実施例として）１００ｎｓの持続時間であり得る。時間期間ＴＳＵ、ＴＡＤＤ、およびＴＨは、任意の所望の持続時間を有し得る。
図３のタイミング図は、単なる例証である。任意の所望のデータ値が、図３に示されるように、類似タイミング方式を使用して、メモリセル１８に書き込まれ得る。
図４は、所望のメモリセルからデータを読み取るプロセスを例証する、タイミング図を示す。セル１８からの読み取りは、読み取りアクセストランジスタが、単一ストレージノードのみに接続され得るため、単一内部ストレージノード（例えば、ノードＸ１）に外乱を与え得る。セル１８は、単一ストレージノード外乱に不感性であるため、本アプローチを使用する、セル１８からの読み取りは、セル１８の現在の状態を偶発的に反転させないであろう。
メモリセル１８が、「０」を格納している（例えば、ノードＸ１が、「０」を格納している）シナリオを検討する。事前充電回路は、（実施例として）時間ｔ１に先立って、データラインをＶｃｃ／２に事前充電し得る。データラインをＶｃｃ／２に事前充電することによって、ノードＸ１における読み取り外乱を最小限にし、セル１８が、「１」または「０」を格納する同等の可能性を有すると仮定すると、動的切替電力消費を低減させ得る。所望に応じて、データラインは、電圧Ｖｃｃ、Ｖｓｓ、または任意の所望の電圧値を供給するように事前充電され得る。
時間ｔ１では、事前充電回路は、ディスエーブルにされ得、データラインは、トライステートモードにされ、事前充電電圧レベル（例えば、Ｖｃｃ／２）は、データライン静電容量によって保持され得る。データラインは、トライステートモードでは、電源ラインによって、アクティブに駆動されないことがある。読み取りイネーブル信号は、本時点において、ディアサートされ得る（例えば、ＲＷが、低であって、ＲＷＢが、高であるように）。
読み取り動作の間、アドレス信号は、４つのインバータ型回路が、適切に動作し、メモリセルの現在の状態を保持することを保証するように、ディアサートされ得る。
時間ｔ２では、読み取りイネーブル信号は、アサートされ得る（例えば、ＲＷが、高であって、ＲＷＢが、低であるように）。本実施例では、データラインは、最終的に、トランジスタＮＡおよびＰＡによって、接地に放電され得る（時間ｔ３）。読み取りイネーブル信号をアサートし、接地電圧Ｖｓｓをデータラインにおいて観察するまでの時間（例えば、時間ｔ２からｔ３）は、読み取り−アクセス時間ＴＲＡＣＣと称され得る。
時間ｔ４では、ストレージノードＸ１の値に対応する読み取り値が、サンプリングされ得る。時間ｔ５では、読み取りイネーブル信号が、ディアサートされ得る。読み取りデータのサンプリングから、読み取りイネーブル信号のディアサートまでの時間は、保持時間ＴＨと称され得る。保持時間ＴＨは、データを適切にサンプリングすることができることを保証するために、正であるべきである。時間ｔ６では、データ回路は、さらなる処理のために、制御回路１２に読み取りデータを駆動し得る。
ノードＸ１に格納された論理「１」は、図４に示されるように、類似様式において、読み取られ得る。データラインは、時間ｔ７に先立って、Ｖｃｃ／２に事前充電され得る。時間ｔ７では、事前充電回路は、ディスエーブルにされ得、データラインは、トライステートモードにされ、事前充電電圧Ｖｃｃ／２は、データライン静電容量によって維持され得る。読み取りイネーブル信号は、本時点において、ディアサートされ得る。
時間ｔ８では、読み取りイネーブル信号が、アサートされ得る。本シナリオでは、データラインは、最終的に、電圧Ｖｃｃを供給するように、トランジスタＮＡおよびＰＡを通して、充電され得る（時間ｔ９）。読み取りイネーブル信号をアサートし、データラインにおいて、正供給電圧Ｖｃｃを実現するまでの時間（時間ｔ８からｔ９）も、読み取り−アクセス時間ＴＲＡＣＣと称され得る。
時間ｔ１０では、ストレージノードＸ１の値に対応する読み取り値が、サンプリングされ得る。時間ｔ１１では、読み取りイネーブル信号が、ディアサートされ得る。時間ｔ１２では、データ回路は、さらなる処理のために、制御回路１２に読み取りデータを駆動し得る。
図４のタイミング図は、単なる例証である。任意の所望のデータ値が、図４に示されるように、類似タイミング方式を使用して、メモリセル１８から読み出され得る。
図５は、メモリセル１８のために使用され得る、別の好適な配列を示す。図５内のセル１８のストレージ部分（例えば、トランジスタＰ０−Ｐ５およびＮ０−Ｎ５に基づく回路）は、図２のものと同一である。図５のメモリセル１８は、１つのＰＭＯＳアドレストランジスタＰＡ’と、１つのＰＭＯＳ読み取り／書き込みアクセストランジスタＰＡとを含み得る。アドレストランジスタＰＡ’は、ノードＸ３に接続されている第１のソース−ドレイン端子と、データラインに接続される第２のソース−ドレイン端子と、信号ＡＤＤＢによって制御されるゲート端子とを有し得る。アクセストランジスタＰＡは、ノードＸ１に接続されている第１のソース−ドレイン端子と、データラインに接続される第２のソース−ドレイン端子と、信号ｎＲＷ等の読み取り／書き込みイネーブル信号によって制御されるゲート端子とを有し得る。
図５のメモリセル１８は、図２のメモリセルと類似様式で動作する。データ信号ＤＡＴＡおよびアドレス信号ＡＤＤならびにＡＤＤＢは、図３および４に関連して説明されるように、類似タイミング方式を使用して、制御され得る。信号ｎＲＷは、信号ＲＷＢのように挙動し、読み取り／書き込み動作の間、アクセストランジスタＰＡをイネーブルまたはディスエーブルにし得る。
図５のメモリセル１８等のメモリセルは、図２のメモリセルより少ないトランジスタを含み得る。図５のメモリセル１８等のメモリセルはまた、図２のメモリセルより少ない制御信号（例えば、ＡＤＤ、ＡＤＤＢ、およびｎＲＷ）を必要とし得る。
トランジスタＰＡおよびＰＡ’は、ＰＭＯＳトランジスタが、正電源電圧までプルアップ可能であるため、「１」を書き込む場合、駆動ストレージノードＸ１およびＸ３を完全高電圧レベル（例えば、電源電圧Ｖｃｃ）に駆動可能であり得る。トランジスタＰＡおよびＰＡ’は、ＰＭＯＳトランジスタが、そのゲート電圧レベルを上回る閾値電圧レベルＶｔｐまでしかプルダウンできないため、「０」を書き込む場合、ストレージノードＸ１およびＸ３を準低電圧（例えば、Ｖｓｓ＋Ｖｔｐ）に下がるまで駆動させる。本種の状況では、トランジスタＮ０およびＮ２が、部分的に、オンであるため、ある程度のクローバ電流が、第１および第３のインバータ型回路を通って、流動し得る。
読み取りモード中にアクセストランジスタＰＡは、「１」を読み取る場合、データラインを完全高電圧レベルまでプルアップし得る。トランジスタＰＡは、「０」を読み取る場合、データラインを準低電圧（すなわち、Ｖｓｓ＋Ｖｔｐ）までプルダウンし得る。一般に、信号データは、格納されたビットの状態に応じて、完全高電圧レベルまたは準低電圧のいずれかとなるであろう。
図６は、メモリセル１８のための別の好適な配列を示す。図６内のセル１８のストレージ部分は、図２のものと同一のままであり得る。図６のメモリセル１８は、１つのＮＭＯＳアドレストランジスタＮＡ’と、１つのＮＭＯＳ読み取り／書き込みアクセストランジスタＮＡとを含み得る。アドレストランジスタＮＡ’は、ノードＸ３に接続されている第１のソース−ドレイン端子と、データラインに接続される第２のソース−ドレイン端子と、信号ＡＤＤによって制御されるゲート端子とを有し得る。アクセストランジスタＮＡは、ノードＸ１に接続されている第１のソース−ドレイン端子と、データラインに接続される第２のソース−ドレイン端子と、信号ＲＷ等の読み取り／書き込みイネーブル信号によって制御されるゲート端子とを有し得る。
図６のメモリセル１８は、図２のメモリセルと同様に動作し得る。データ信号ＤＡＴＡ、イネーブル信号ＲＷ、ならびにアドレス信号ＡＤＤおよびＡＤＤＢは、図３および４と関連して説明される一般的タイプのタイミング方式を使用して、制御され得る。
図６のメモリセル１８は、図２のメモリセルより少ないトランジスタを有し得る。図６のメモリセル１８はまた、図２のメモリセルより少ない制御信号（例えば、ＡＤＤ、ＡＤＤＢ、およびＲＷ）を必要とし得る。
トランジスタＮＡおよびＮＡ’は、ＮＭＯＳトランジスタが、０ボルトまでプルダウン可能であるため、「０」を書き込む場合、ストレージノードＸ１およびＸ３を完全低電圧レベルに駆動させ得る。トランジスタＮＡおよびＮＡ’は、ＮＭＯＳトランジスタが、そのゲート電圧レベルを下回る閾値電圧レベルＶｔｎまでしかプルアップできないため、「１」を書き込む場合、ストレージノードＸ１およびＸ３を準高電圧（例えば、Ｖｃｃ−Ｖｔｎ）に上がるまで駆動可能であり得る。これは、トランジスタＰ０およびＰ２が、部分的に、オンであるため、ある程度のクローバ電流を第１および第３のインバータ型回路を通って流動させ得る。
読み取りモード中にアクセストランジスタＮＡは、「０」を読み取る場合、データラインを完全低電圧レベルに放電させ得る。トランジスタＮＡは、「１」を読み取る場合、データラインを準高電圧（すなわち、Ｖｃｃ−Ｖｔｎ）まで充電し得る。一般に、信号データは、格納されたビットの状態に応じて、電圧Ｖｓｓまたは（Ｖｃｃ−Ｖｔｎ）のいずれかとなるであろう。
図７は、メモリセル１８のための別の好適な配列を示す。図７のセル１８のストレージ部分は、図２のものと同一である。図７のメモリセル１８は、１つのＰＭＯＳアドレストランジスタＰＡと、１つのＮＭＯＳ読み取り／書き込みアクセストランジスタＮＡを含み得る。アドレストランジスタＰＡは、ノードＸ３に接続されている第１のソース−ドレイン端子と、データラインに接続される第２のソース−ドレイン端子と、信号ＡＤＤＢによって制御されるゲート端子とを有し得る。アクセストランジスタＮＡは、ノードＸ１に接続されている第１のソース−ドレイン端子と、データラインに接続される第２のソース−ドレイン端子と、信号ＲＷ等の読み取り／書き込みイネーブル信号によって制御されるゲート端子とを有し得る。
図７のメモリセル１８は、図２のメモリセルと同様に動作し得る。データ信号ＤＡＴＡ、イネーブル信号ＲＷ、ならびにアドレス信号ＡＤＤおよびＡＤＤＢは、図３および４と関連して説明されたタイプのタイミング方式を使用して、制御され得る。
図７のメモリセル１８は、図２のメモリセルより少ないトランジスタを有し得る。図７のメモリセル１８はまた、図２のメモリセルより少ない制御信号（例えば、信号ＡＤＤ、ＡＤＤＢ、およびＲＷ）を必要とし得る。
トランジスタＰＡは、「１」を書き込む場合、ストレージノードＸ３を完全高電圧レベル（例えば、Ｖｃｃ）に駆動し得る。トランジスタＮＡは、「１」を書き込む場合、ストレージノードＸ１を準高電圧（例えば、Ｖｃｃ-Ｖｔｎ）まで駆動し得る。これは、トラ
ンジスタＰ２が、部分的に、オンであるため、第３のインバータ型回路を通して、クローバ電流を流動させ得る。
トランジスタＮＡは、「０」を書き込む場合、ストレージノードＸ１を完全低電圧レベル（例えば、Ｖｓｓ）に駆動可能であり得る。トランジスタＰＡは、「０」を書き込む場合、ストレージノードＸ３を準低電圧レベル（例えば、Ｖｓｓ＋Ｖｔｐ）まで駆動し得る。これは、トランジスタＮ２が、部分的に、オンであるため、第３のインバータ型回路を通して、クローバ電流の流動をもたらし得る。
ノードＸ３が、「１」を書き込む間、完全高電圧レベルに駆動され、ノードＸ１が、「０」を書き込む間、完全低電圧レベルに駆動され、それによってそれぞれ、トランジスタＰ０およびＮ０を完全にオフにするため、書き込み動作の間、第１のインバータ型回路を通って流動するクローバ電流は存在し得ない。
読み取りモード中にアクセストランジスタＮＡは、「０」を読み取る場合、データラインを完全低電圧レベルに放電し得る。トランジスタＮＡは、「１」を読み取る場合、データラインを準高電圧レベルまで充電し得る。一般に、信号データは、格納されたビットの状態に応じて、電圧Ｖｓｓまたは（Ｖｃｃ−Ｖｔｎ）のいずれかとなるであろう。
図８は、メモリセル１８のための別の好適な配列を示す。図８内のセル１８のストレージ部分は、図２のものと同一であり得る。図８のメモリセル１８は、４つのアドレストランジスタＮＡ、ＰＡ、ＮＡ’、およびＰＡ’と、１つのＮＭＯＳ読み取りアクセストランジスタＮＲを含む読み取り回路とを含み得る。アドレストランジスタＮＡは、ノードＸ１に接続されている第１のソース−ドレイン端子と、データラインに接続される第２のソース−ドレイン端子と、信号ＡＤＤによって制御されるゲート端子とを有し得る。アドレストランジスタＰＡは、ノードＸ１に接続されている第１のソース−ドレイン端子と、データラインに接続される第２のソース−ドレイン端子と、信号ＡＤＤＢによって制御されるゲート端子とを有し得る。アドレストランジスタＮＡ’は、ノードＸ３に接続されている第１のソース−ドレイン端子と、データラインに接続される第２のソース−ドレイン端子と、信号ＡＤＤによって制御されるゲート端子とを有し得る。アドレストランジスタＰＡ’は、ノードＸ３に接続されている第１のソース−ドレイン端子と、データラインに接続される第２のソース−ドレイン端子と、信号ＡＤＤＢによって制御されるゲート端子とを有し得る。

図８のメモリセル１８は、図２のメモリセルと同様に動作し得る。データ信号ＤＡＴＡおよびアドレス信号ＡＤＤならびにＡＤＤＢは、図３および４と関連して説明されたタイプのタイミング方式を使用して、制御され得る。信号ＲＥＡＤは、信号ＲＷのように挙動し、読み取り／書き込み動作の間、アクセストランジスタＮＲをイネーブルまたディスエーブルにし得る。
図８のメモリセル１８は、図２のメモリセルと比較して、追加の専用読み取りトランジスタを有し得る。図８のメモリセル１８は、図２のメモリセルより少ない制御信号（例えば、ＡＤＤ、ＡＤＤＢ、および読み取り）を必要とし得る。
図８に示されるアドレストランジスタは、伝送ゲートのように挙動し、「１」を書き込む場合、ストレージノードＸ１およびＸ３を完全高電圧レベル（例えば、Ｖｃｃ）に、「０」を書き込む場合、完全低電圧レベル（例えば、Ｖｓｓ）に駆動することができる。このようにセル１８を書き込むことによって、クローバ電流が、第１および第３のインバータ型回路内に流動するのを防止する。
読み取りモード中に読み取りトランジスタＮＲは、「０」を読み取る場合、データラインを完全低電圧レベルに放電し得る。トランジスタＮＲは、「１」を読み取る場合、データラインを準高電圧まで充電し得る。一般に、信号データは、格納されたビットの状態に応じて、電圧Ｖｓｓまたは（Ｖｃｃ−Ｖｔｎ）のいずれかとなるであろう。
図８のセル１８は、図２のメモリセルと比較して、より強力な読み取り駆動強度を有し得る。「１」または「０」を読み取る場合、図８のセル１８において、読み取り電流は、２つの直列に接続されたトランジスタを通してのみ流動する必要があるが、図２のセル１８において、読み取り電流は、３つの直列に接続されたトランジスタを通して流動する必要があるであろう。本潜在的性能拡張は、ノードＸ１およびＸ３の代わりに、ノードＸ０およびＸ２から値を読み取ることによって提供される。なぜなら、第１および第３のインバータ型回路が、第２および第４のインバータ型回路より少ないプルアップおよびプルダウントランジスタを有するからである。一般に、より少ない数のトランジスタを通って流動する電流は、抵抗をあまり被らず、したがって、改良された性能（例えば、電流値がより高い）を呈する。
図９は、メモリセル１８のための別の好適な構成を示す。図９のセル１８のストレージ部分は、図２のものと同一であり得る。図９のメモリセル１８は、３つのアドレストランジスタＰＡ、ＮＡ’、およびＰＡ’と、１つのＮＭＯＳアクセストランジスタＮＡを含み
得る。アドレストランジスタＰＡは、ノードＸ１に接続されている第１のソース−ドレイン端子と、データラインに接続される第２のソース−ドレイン端子と、信号ＡＤＤＢによって制御されるゲート端子とを有し得る。アドレストランジスタＮＡ’は、ノードＸ３に接続されている第１のソース−ドレイン端子と、データラインに接続される第２のソース−ドレイン端子と、信号ＡＤＤによって制御されるゲート端子とを有し得る。アドレストランジスタＰＡ’は、ノードＸ３に接続されている第１のソース−ドレイン端子と、データラインに接続される第２のソース−ドレイン端子と、信号ＡＤＤＢによって制御されるゲート端子とを有し得る。

図９のメモリセル１８は、図２のメモリセルと同様に動作し得る。データ信号ＤＡＴＡ、アドレス信号ＡＤＤおよびＡＤＤＢ、ならびに読み取り／書き込みイネーブル信号ＲＷは、図３および４と関連して説明されたタイプのタイミング方式を使用して、制御され得る。
図９のメモリセル１８は、図２のメモリセル１８のものと同一数のトランジスタを含み得るが、図２のメモリセルより少ない制御信号（例えば、ＡＤＤ、ＡＤＤＢ、およびＲＷ）を必要とし得る。
図９に示されるアドレスおよびアクセストランジスタＮＡは、伝送ゲートのように挙動し、「１」を書き込む場合、ストレージノードＸ１およびＸ３を完全高電圧レベルに、「０」を書き込む場合、完全低電圧レベルに駆動させ得る。アクセストランジスタＮＡは、書き込みモード中にイネーブルにされ得る。このようにセル１８を書き込むことによって、クローバ電流が、第１および第３のインバータ型回路内を流動するのを排除する。
読み取りモード中にアクセストランジスタＮＡは、「０」を読み取る場合、データラインを完全低電圧レベルに放電し得る。トランジスタＮＡは、「１」を読み取る場合、データラインを準高電圧まで充電し得る。
図１０は、メモリセル１８のための別の好適な配列を示す。図１０内のセル１８のストレージ部分は、図２のものと同一であり得る。図１０のメモリセル１８は、４つのアドレストランジスタＮＡ、ＰＡ、ＮＡ’、およびＰＡ’と、読み取りバッファ回路３９等の読み取り回路とを含み得る。アドレストランジスタＮＡは、ノードＸ１に接続されている第１のソース−ドレイン端子と、データラインに接続される第２のソース−ドレイン端子と、信号ＡＤＤによって制御されるゲート端子とを有し得る。アドレストランジスタＰＡは、ノードＸ１に接続されている第１のソース−ドレイン端子と、データラインに接続される第２のソース−ドレイン端子と、信号ＡＤＤＢによって制御されるゲート端子とを有し得る。アドレストランジスタＮＡ’は、ノードＸ３に接続されている第１のソース−ドレイン端子と、データラインに接続される第２のソース−ドレイン端子と、信号ＡＤＤによって制御されるゲート端子とを有し得る。アドレストランジスタＰＡ’は、ノードＸ３に接続されている第１のソース−ドレイン端子と、データラインに接続される第２のソース−ドレイン端子と、信号ＡＤＤＢによって制御されるゲート端子とを有し得る。
図１０のメモリセル１８は、図２のメモリセルと同様に動作し得る。データ信号ＤＡＴＡおよびアドレス信号ＡＤＤならびにＡＤＤＢは、図３および４と関連して説明されたタイプのタイミング方式を使用して、制御され得る。信号ＲＥＡＤは、信号ＲＷのように挙動し、読み取り動作の間、アクセストランジスタＮＲをイネーブルまたディスエーブルにし得る。
バッファ回路３９は、２つの直列に接続されたＮＭＯＳトランジスタＮＲ１およびＮＲ２を含み得る。トランジスタＮＲ１およびＮＲ２は、データラインと接地ラインとの間に連結され得る。トランジスタＮＲ１は、信号ＲＥＡＤによって制御されるゲート端子を有し得る一方、トランジスタＮＲ２は、ノードＸ０に接続されるゲート端子を有し得る。所望に応じて、読み取りバッファ回路３９は、異なる内部ストレージノードに接続され得る。図５のメモリセル１８は、図２のメモリセルより少ない制御信号（例えば、ＡＤＤ、ＡＤＤＢ、および読み取り）を必要とし得る。
図１０に示されるアドレストランジスタは、伝送ゲートのように挙動し、「１」を書き込む場合、ストレージノードＸ１およびＸ３を完全高電圧レベルに、「０」を書き込む場合、完全低電圧レベルに駆動し得る。このようにセル１８を書き込むことによって、第１および第３のインバータ型回路を通って流動し得る、クローバ電流を排除する。読み取りモード中にデータラインは、（例として）正電源電圧Ｖｃｃまで事前充電され得る。バッファ回路３９は、「１」を読み取る場合、データラインを０ボルトに放電し得る（例えば、ノードＸ０は、「０」を格納している）。データラインは、「０」を読み取る場合、高のままであり得（例えば、ノードＸ０は、「１」を格納している）。このようにセル１８を読み取ることによって、内部ノードＸ０が、読み取りバッファ回路３９内のトランジスタＮＲ２のゲート端子に接続されるため、読み取り外乱をもたらさない（例えば対応する内部ノードＸ０における無視可能な電圧上昇）。図１０に示される読み取りバッファ回路は、単なる例証である。読み取り外乱をもたらさない、他のタイプのバッファ回路が、所望に応じて、使用され得る。
図１１は、書き込みモードにおいて、メモリセル１８を動作させる際に伴う、例証的ステップを示す。ステップ４０では、集積回路１０は、メモリアレイ１７内の各行の信号データを所望の値に設定し得る。ステップ４２では、所望のセルに対応するアドレス信号ＡＤＤおよびＡＤＤＢが、アサートされ、メモリセルの列をトライステートモードにし得る（例えば、セル１８のストレージ部分内の第２および第４のインバータ型回路のプルアップおよびプルダウン電流パスは、ディスエーブルにされる）。
ステップ４４では、書き込みイネーブル信号（例えば、信号ＲＷ／ＲＷＢ、ｎＲＷ等）が、アサートされ、書き込みアクセストランジスタ（該当する場合）をイネーブルにし、メモリセルに書き込み得る。セルが、所望の値で書き込まれると、書き込みイネーブル信号は、ディアサートすることができる（ステップ４６）。次いで、アドレス信号は、ディアサートされ得る（ステップ４８）。
メモリアレイ１７内のメモリセルの各列は、このように書き込まれ得る。より多くのメモリセルに、所望のデータをロードする必要がある場合、処理は、ステップ４０にループバックし（パス５０によって示されるように）、メモリセルの次の列に書き込み得る。全セルに、所望のデータがロードされると、メモリセルは、通常動作にされ得る。実施例として、プログラム可能集積回路内のメモリセルに、パストランジスタゲーとを制御する、静的出力信号を提供するための構成データをロードし得る（ステップ５２）。
図１２は、読み取りモードにおいて、メモリセル１８を動作させる際に伴う、例証的ステップを示す。ステップ５４では、メモリセル１８に、図１１に関連して説明されたタイプのアプローチを使用して、所望のデータをロードし得る。アドレス信号ＡＤＤおよびＡＤＤＢは、読み取りモード中にディアサートされ得る（ステップ５６）。読み取り動作の間、アドレス信号をディアサートすることによって、４つのインバータ型回路に、高読み取り安定性およびソフトエラーアップセット不感性を提供するように、適切に動作させ得る。
ステップ５８では、データラインは、所望の事前充電電圧（例えば、Ｖｓｓ、Ｖｃｃ、Ｖｃｃ／２等）に事前充電され得る。実施例として、信号データは、Ｖｃｃ／２の値を有し、全体的電力消費を削減し得る。ステップ６０では、列内の所望のセルに対応する読み取りイネーブル信号（例えば、信号、ＲＷ／ＲＷＢ、ｎＲＷ、ＲＥＡＤ等）が、アサートされ、読み取りアクセストランジスタをイネーブルにし、格納されたビットの値に応じて、データラインを充電または放電し得る。
ステップ６２では、読み取りデータは、格納されたビットの状態を捕捉するようにサンプリング（ラッチ）され得る。所望のデータがサンプリングされた後、読み取りイネーブル信号が、ディアサートされ得る（ステップ６２）。次いで、読み取りデータが、さらなる処理のために、制御回路１２に駆動され得る（ステップ６６）。
メモリアレイ１７内のメモリセルの各列は、このように読み取られ得る。より多くのメモリセルが、読み取られる必要がある場合、処理は、パス６８によって示されるように、ステップ５８にループバックし、メモリセルの次の群を読み取り得る。全ての所望のセルが読み取られると、メモリセルは、その通常動作モードにおいて使用され、プログラム可能論理ゲート等の回路構成要素を制御する、静的出力信号を提供し得る（ステップ７０）。
（さらなる実施形態）
さらになる実施形態を、以下に項目として示す。
（項目１）
読み取りおよび書き込みモードで動作可能なメモリ要素であって、
双安定要素を形成するために相互接続されている少なくとも第１および第２のトランジスタ対であって、少なくとも第１および第２のデータストレージノードを有し、各データストレージノードは、前記第１および第２のトランジスタ対のうちのそれぞれの１つにおける第１のトランジスタと第２のトランジスタとの間に結合されている、少なくとも第１および第２のトランジスタ対と、
前記第１および第２のトランジスタ対のうちの所与の１つにおける前記第１のトランジスタおよび前記第２のトランジスタと直列に接続されている所与のトランジスタと、
アクセス回路と
を備え、
前記アクセス回路は、前記書き込みモード中に前記メモリ要素にデータを書き込むようにイネーブルにされ、前記アクセス回路は、前記読み取りモード中にディスエーブルにされる、メモリ要素。
（項目２）
前記アクセス回路は、並列に接続されているｎ−チャネルトランジスタとｐ−チャネルトランジスタとを備えている、項目１に記載のメモリ要素。
（項目３）
前記アクセス回路は、ｐ−チャネルトランジスタを備えている、項目１に記載のメモリ要素。
（項目４）
前記アクセス回路は、ｎ−チャネルトランジスタを備えている、項目１に記載のメモリ要素。
（項目５）
読み取り回路をさらに備え、前記読み取り回路は、前記読み取りモード中に前記メモリ要素からデータを読み取るようにイネーブルにされ、前記読み取り回路は、前記書き込みモード中にディスエーブルにされる、項目１に記載のメモリ要素。
（項目６）
前記読み取り回路は、直列に接続されている第１および第２のトランジスタを備え、前記第１のトランジスタは、前記第１および第２のデータストレージノードのうちの所与の１つに接続されているゲートを有している、項目５に記載のメモリ要素。
（項目７）
前記読み取り回路は、並列に接続されているｎ−チャネルトランジスタとｐ−チャネルトランジスタとを備えている、項目５に記載のメモリ要素。
（項目８）
前記読み取り回路は、ｎ−チャネルトランジスタを備えている、項目５に記載のメモリ要素。
（項目９）
第１のトランジスタと、第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間に結合されている第３のデータストレージノードとを有する第３のトランジスタ対と、
第１のトランジスタと、第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間に結合されている第４のデータストレージノードとを有する第４のトランジスタ対と
をさらに備えている、項目５に記載のメモリ要素。
（項目１０）
読み取りおよび書き込みモードで動作可能なメモリ要素であって、
少なくとも第１および第２のデータストレージノードを有する双安定要素と、
データラインと、
前記データラインと前記第１のデータストレージノードとの間に結合されている第１のアクセス回路と、
前記データラインと前記第２のデータストレージノードとの間に結合されている第２のアクセス回路であって、前記第１および第２のアクセス回路は、前記書き込みモード中にオンにされ、前記第１および第２のアクセス回路は、前記読み取りモード中にオフにされる、第２のアクセス回路と、
前記第１および第２のアクセス回路から独立している読み取り回路であって、前記書き込みモード中にオフにされ、前記読み取りモード中にオンにされる、読み取り回路と
を備えている、メモリ要素。
（項目１１）
前記第１および第２のアクセス回路は、各々、並列に接続されているｎ−チャネルトランジスタとｐ−チャネルトランジスタとを備えている、項目１０に記載のメモリ要素。
（項目１２）
前記読み取り回路は、直列に接続されている第１および第２のトランジスタを備えている、項目１１に記載のメモリ要素。
（項目１３）
前記読み取り回路の前記第１のトランジスタは、前記第１および第２のデータストレージノードのうちの所与の１つに接続されているゲートを有している、項目１２に記載のメモリ要素。
（項目１４）
前記読み取り回路は、直列に接続されている第１および第２のトランジスタを備えている、項目１０に記載のメモリ要素。
（項目１５）
前記読み取り回路の前記第１のトランジスタは、前記第１および第２のデータストレージノードのうちの所与の１つに接続されているゲートを有している、項目１４に記載のメモリ要素。
（項目１６）
前記双安定要素は、第３および第４のデータストレージノードをさらに備えている、項目１０に記載のメモリ要素。
（項目１７）
前記読み取り回路は、直列に接続されている第１および第２のトランジスタを備え、前記読み取り回路の前記第１のトランジスタは、前記第３および第４のデータストレージノードのうちの所与の１つに接続されているゲートを有している、項目１６に記載のメモリ要素。
（項目１８）
読み取りおよび書き込みモードで動作可能なメモリ要素であって、
データラインと、
少なくとも第１および第２のデータストレージノードを有する双安定要素であって、前記双安定要素は、少なくとも１つのトランジスタを含み、前記トランジスタは、前記書き込みモード中に前記双安定要素を選択的に減衰させるように制御される、双安定要素と、
前記データラインと前記第１のデータストレージノードとの間のアクセス回路であって、前記書き込みモード中にオンにされ、前記読み取りモード中にオフにされる、アクセス回路と
を備えている、メモリ要素。
（項目１９）
第１および第２の電源供給端子をさらに備え、前記トランジスタは、前記第１の電源供給端子と前記第１および第２のデータストレージノードのうちの所与の１つとの間に結合され、前記書き込みモード中に前記トランジスタはオフにされ、前記第１および第２のデータストレージノードのうちの前記所与の１つを前記第１の電源供給端子から分断することによって、前記双安定要素を減衰させる、項目１８に記載のメモリ要素。
（項目２０）
前記データラインと前記第２のデータストレージノードとの間に結合されている回路をさらに備え、前記回路は、前記書き込みモード中にオフにされ、前記回路は、前記読み取りモード中にオフにされる、項目１８に記載のメモリ要素。
前述は、本発明の原理の例証にすぎず、種々の修正が、当業者によって、本発明の範囲および精神から逸脱することなく、成され得る。前述の実施形態は、個々に、または任意の組み合わせにおいて、実装され得る。

Claims (18)

  1. 読み取りモードおよび書き込みモードで動作可能なメモリ要素であって、
    双安定要素を形成するために相互接続されている少なくとも第１、第２、第３のトランジスタ対であって、前記双安定要素は、少なくとも第１、第２、第３のデータストレージノードを有し、各データストレージノードは、前記第１、第２、第３のトランジスタ対のうちのそれぞれの１つにおける第１のトランジスタと第２のトランジスタとの間に結合されており、前記第１のトランジスタ対のうちの前記第１のトランジスタと、前記第１のトランジスタ対のうちの前記第２のトランジスタとは、異なるデータストレージノードに結合されているそれぞれの制御端子を有する、少なくとも第１、第２、第３のトランジスタ対と、
    前記第１および第２のトランジスタ対のうちの所与の１つにおける前記第１のトランジスタおよび前記第２のトランジスタと直列に接続されている所与のトランジスタであって、前記所与のトランジスタは、第１の制御信号によって制御される、所与のトランジスタと、
    アドレス回路であって、前記アドレス回路は、前記書き込みモード中に前記メモリ要素にデータを書き込むようにイネーブルにされ、前記アドレス回路は、前記読み取りモード中にディスエーブルにされ、前記アドレス回路は、前記第１の制御信号によって制御される、アドレス回路と、
    読み取り回路であって、前記読み取り回路は、前記読み取りモード中にイネーブルされ、前記メモリ要素からデータを読み取り、前記読み取り回路は、前記書き込みモード中にディスエーブルにされる、読み取り回路と
    を備えている、メモリ要素。
  2. 前記アドレス回路は、並列に接続されているｎ−チャネルトランジスタとｐ−チャネルトランジスタとを備えている、請求項１に記載のメモリ要素。
  3. 前記アドレス回路は、ｐ−チャネルトランジスタを備えている、請求項１に記載のメモリ要素。
  4. 前記アドレス回路は、ｎ−チャネルトランジスタを備えている、請求項１に記載のメモリ要素。
  5. 前記読み取り回路は、直列に接続されている第１および第２のトランジスタを備え、前記第１のトランジスタは、前記第１および第２のデータストレージノードのうちの所与の１つに接続されているゲートを有している、請求項１に記載のメモリ要素。
  6. 前記読み取り回路は、並列に接続されているｎ−チャネルトランジスタとｐ−チャネルトランジスタとを備えている、請求項１に記載のメモリ要素。
  7. 前記読み取り回路は、ｎ−チャネルトランジスタを備えている、請求項１に記載のメモリ要素。
  8. 第１のトランジスタと第２のトランジスタと第４のデータストレージノードとを有する第４のトランジスタ対をさらに備え、前記第４のデータストレージノードは、前記第４のトランジスタ対の前記第１のトランジスタと前記第２のトランジスタとの間に結合されている、請求項１に記載のメモリ要素。
  9. 読み取りモードおよび書き込みモードで動作可能なメモリ要素であって、
    少なくとも第１、第２、第３のデータストレージノードを有する双安定要素と、
    データラインと、
    前記データラインと前記第１のデータストレージノードとの間に結合されている第１のアドレス回路と、
    前記データラインと前記第２のデータストレージノードとの間に結合されている第２のアドレス回路であって、前記第１および第２のアドレス回路は、前記書き込みモード中にオンにされ、前記第１および第２のアドレス回路は、前記読み取りモード中にオフにされる、第２のアドレス回路と、
    前記第１および第２のアドレス回路から分離している読み取り回路であって、前記書き込みモード中にオフにされ、前記読み取りモード中にオンにされる、読み取り回路と
    を備えている、メモリ要素。
  10. 前記第１および第２のアドレス回路は、各々、並列に接続されているｎ−チャネルトランジスタとｐ−チャネルトランジスタとを備えている、請求項９に記載のメモリ要素。
  11. 前記読み取り回路は、直列に接続されている第１および第２のトランジスタを備えている、請求項１０に記載のメモリ要素。
  12. 前記読み取り回路の前記第１のトランジスタは、前記第１および第２のデータストレージノードのうちの所与の１つに接続されているゲートを有している、請求項１１に記載のメモリ要素。
  13. 前記読み取り回路は、直列に接続されている第１および第２のトランジスタを備えている、請求項９に記載のメモリ要素。
  14. 前記読み取り回路の前記第１のトランジスタは、前記第１および第２のデータストレージノードのうちの所与の１つに接続されているゲートを有している、請求項１３に記載のメモリ要素。
  15. 前記双安定要素は、第４のデータストレージノードをさらに備えている、請求項９に記載のメモリ要素。
  16. 前記読み取り回路は、直列に接続されている第１および第２のトランジスタを備え、前記読み取り回路の前記第１のトランジスタは、前記第３および第４のデータストレージノードのうちの所与の１つに接続されているゲートを有している、請求項１５に記載のメモリ要素。
  17. 読み取りモードおよび書き込みモードで動作可能なメモリ要素であって、
    データラインと、
    少なくとも第１、第２、第３のデータストレージノードを有する双安定要素であって、前記双安定要素は、少なくとも１つのトランジスタを含み、前記少なくとも１つのトランジスタは、前記書き込みモード中に前記双安定要素の前記第１のデータストレージノードおよび前記第３のデータストレージノードを選択的に減衰させるように第１の制御信号によって制御される、双安定要素と、
    前記データラインと前記第１のデータストレージノードとの間に結合されたアドレス回路であって、前記アドレス回路は、前記第１の制御信号によって制御され、前記アドレス回路は、前記書き込みモード中にオンにされ、前記アドレス回路は、前記読み取りモード中にオフにされる、アドレス回路と、
    第１および第２の電源供給端子と
    を備え、
    前記トランジスタは、前記第１の電源供給端子と前記第１および第２のデータストレージノードのうちの所与の１つとの間に結合され、前記書き込みモード中に前記トランジスタはオフにされ、前記第１および第２のデータストレージノードのうちの前記所与の１つを前記第１の電源供給端子から分断することによって、前記双安定要素を減衰させる、メモリ要素。
  18. 前記データラインと前記第２のデータストレージノードとの間に結合されている読み取り回路をさらに備え、前記読み取り回路は、前記書き込みモード中にオフにされ、前記読み取り回路は、前記読み取りモード中にオンにされる、請求項１７に記載のメモリ要素。
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