KR20220014847A - 메모리 전력-게이팅 기법 - Google Patents

메모리 전력-게이팅 기법 Download PDF

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니콜라스 드레이 시릴
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Abstract

본 명세서에 기술된 다양한 구현예들은 전력-게이팅된 공급부에 의해 활성화되는 메모리 회로부를 갖는 디바이스에 관한 것이다. 디바이스는 제1 전압 도메인의 스위치 제어 신호를 수신하고, 제1 전압 도메인의 스위치 제어 신호를 제2 전압 도메인으로 시프트하고, 제2 전압 도메인의 스위치 제어 신호를 제공하는 레벨 시프팅 회로부를 포함할 수 있다. 디바이스는 제2 전압 도메인의 스위치 제어 신호에 의해 활성화되는 전력-게이팅 회로부를 포함할 수 있고, 전력-게이팅 회로부는 제2 전압 도메인의 스위치 제어 신호에 의해 활성화될 때 전력-게이팅된 공급부로 메모리 회로부의 활성화를 트리거하기 위해 메모리 회로부에 전력-게이팅된 공급부를 제공할 수 있다.

Description

메모리 전력-게이팅 기법{MEMORY POWER-GATING TECHNIQUES}
본 섹션은 본 명세서에 기술된 기술들을 이해하는 것과 관련된 정보를 제공하고자 한다. 본 섹션의 명칭이 의미하는 바와 같이, 이는 그것이 종래 기술임을 의미하는 것이 결코 아닌 관련 기술에 대한 논의이다. 대체적으로, 관련 기술은 종래 기술로 간주될 수 있거나 간주되지 않을 수 있다. 따라서, 이러한 섹션에서의 임의의 언급은 이러한 관점에서 읽혀야 하고, 종래 기술에 대한 어떠한 인정도 아닌 것으로 이해되어야 한다.
일부 종래의 메모리 설계들에서, 데이터 유지와 관련하여 비휘발성(NV) 응용들에서 다양한 난제들이 발생한다. 예를 들어, 코어 전압이 이미 전력-공급되는 경우, 그리고 이어서 그 후에 주변 전압이 전력-공급되는 경우, 기록 동작들을 억제하기 위한 신호는 전형적으로 주변 전압에 대한 그의 의존성으로 인해 상승하는 데 시간이 걸린다. 이와 같이, 이러한 시나리오에서의 데이터의 유지는 종래의 NV 메모리 설계들로는 저장될 수 없는데, 그 이유는 그것이 전형적으로 디폴트 동작 경우와 구별할 수 없기 때문이다. 이러한 경우, 코어 전압이 전력-공급되는 경우, 그리고 클록이 플로팅되는 경우, 워드라인은 NV 메모리 내의 데이터를 손상시키는 잘못된 기록을 야기하도록 트리거될 수 있으며, 이는 그의 유지 속성을 잃게 되고 손상을 야기할 가능성이 있을 것이다. 따라서, NV 메모리 설계의 물리적 레이아웃을 개선할 필요성이 존재한다.
다양한 기법들의 구현예들이 첨부 도면들을 참조하여 본 명세서에 기술되어 있다. 그러나, 첨부 도면들은 본 명세서에 기술된 다양한 구현예들만을 예시하고 본 명세서에 기술된 다양한 기법들의 실시예들을 제한하고자 하는 것이 아님을 이해해야 한다.
도 1은 본 명세서에 기술된 다양한 구현예들에 따른 전력-게이트 아키텍처의 다이어그램을 예시한다.
도 2는 본 명세서에 기술된 다양한 구현예들에 따른 다이어그램 레벨 시프팅 회로부를 예시한다.
도 3은 본 명세서에 기술된 다양한 구현예들에 따른 전압 추적 회로부의 다이어그램을 예시한다.
본 명세서에 기술된 다양한 구현예들은 전력-게이팅 방식들 및 효율적인 응용들을 위한 기법들을 구현하기 위한 물리적 레이아웃 설계들을 지칭한다. 예를 들어, 본 명세서에 기술된 다양한 전력-게이팅 방식들 및 기법들은, 전력 차단 모드에서 나오는 동안 워드라인 상의 글리치(glitch)를 피하고 비휘발성 메모리(non-volatile memory, NVM)의 유지 속성들을 유지하도록 구성되는 전력-게이팅 아키텍처 및 자체-결정적 레벨 시프터를 제공한다. 일부 구현예들에서, 본 명세서에 기술된 전력-게이팅 방식들 및 기법들은 전력-게이팅된 공급부(power-gated supply)에 의해 활성화되는 메모리 회로부(예컨대, NVM)를 갖는 디바이스를 제공할 수 있다. 디바이스는 제1 전압 도메인의 스위치 제어 신호를 수신하고, 제1 전압 도메인의 스위치 제어 신호를 (제1 전압 도메인과 상이한) 제2 전압 도메인으로 시프트하고, 제2 전압 도메인의 스위치 제어 신호를 제공하는 레벨 시프팅 회로부를 포함할 수 있다. 또한, 디바이스는 제2 전압 도메인의 스위치 제어 신호에 의해 활성화되는 전력-게이팅 회로부를 포함할 수 있고, 전력-게이팅 회로부는 제2 전압 도메인의 스위치 제어 신호에 의해 활성화될 때 전력-게이팅된 공급부로 메모리 회로부의 활성화를 트리거하기 위해 메모리 회로부에 전력-게이팅된 공급부를 제공할 수 있다.
전력-게이팅 방식들 및 기법들의 다양한 구현예들이 이제 본 명세서에서 도 1 내지 도 3을 참조하여 이하에서 더 상세히 기술될 것이다.
도 1은 본 명세서에 기술된 다양한 구현예들에 따른 전력-게이트 아키텍처(104)의 개략도(100)를 예시한다.
다양한 구현예들에서, 전력-게이트(PG) 아키텍처(104)는 물리적 회로 설계 및 관련 구조들을 제공하는 부품들의 조립체(assemblage) 또는 조합으로서 함께 배열되고 결합되는 다양한 집적 회로(IC) 컴포넌트들을 갖는 시스템 또는 디바이스를 지칭할 수 있다. 일부 경우들에서, 통합 시스템 또는 디바이스로서 전력-게이트 아키텍처(104)를 설계하고, 제작하고, 제공하는 방법은 다양한 전력-게이팅 방식들 및 그와 연관된 기법들을 구현하도록 본 명세서에 기술된 다양한 IC 회로 컴포넌트들로 구현될 수 있다. 전력-게이트 아키텍처(104)는 단일 칩 상의 다양한 컴퓨팅 회로부 및 컴포넌트들과 통합될 수 있고, 또한, 전력-게이트 아키텍처(104)는 원격 센서 노드들을 포함한, 다양한 자동차, 전자, 모바일 및 사물 인터넷(Internet-of-things, IoT) 응용들을 위한 다양한 임베디드 시스템들에 구현될 수 있다.
도 1에 도시된 바와 같이, 전력-게이트(PG) 아키텍처(104)는 전력-게이팅된 공급부(pg_vddc)에 의해 활성화되는 메모리 회로부(108)를 포함할 수 있다. 일부 경우들에서, 메모리 회로부(108)는 비휘발성 메모리(NVM) 회로부를 지칭할 수 있고, 일부 경우들에서, NVM 회로부는 자기-저항성 랜덤 액세스 메모리(magneto-resistive random access memory, MRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
메모리 회로부(108)는 다양한 레이아웃 구성들의 하나 이상의 코어 어레이들로 구현될 수 있으며, 이때 각각의 코어 어레이는 메모리 셀들 또는 비트셀들의 어레이를 갖는다. 각각의 비트셀은 적어도 하나의 데이터 비트 값(예컨대, 로직 '0' 또는 '1'과 관련된 데이터 값)을 저장하도록 구성될 수 있다. 하나 이상의 코어 어레이들은, 예를 들어, 임의의 수의 열들 및 임의의 수의 행들의 다수의 비트셀들을 갖는 2차원(2D) 메모리 어레이들과 같은 다양한 구성들로 배열된 임의의 수의 비트셀들을 가질 수 있으며, 이는 판독 및 기록 메모리 액세스 동작들을 위해 2D 그리드 패턴으로 배열될 수 있다. 또한, 각각의 비트셀은, 예를 들어, MRAM, SRAM, 및/또는 임의의 다른 유형의 유사한 메모리를 포함하는 임의의 유형의 메모리로 구현될 수 있다. 예를 들어, 각각의 비트셀은 자유층(free-layer)들 및 고정층(pinned layer)들을 갖는 다층 MRAM 비트셀을 지칭할 수 있다. 다른 경우들에 있어서, 각각의 비트셀은, 예컨대, 예를 들어, 비트당 4T, 6T, 8T, 10T, 또는 그 이상의 트랜지스터들과 같은, 임의의 유형의 상보형 MOS(CMOS) SRAM 셀들과 같은 다중-트랜지스터 SRAM 셀을 지칭할 수 있다.
전력-게이트(PG) 아키텍처(104)는 제1 전압 도메인(vddpe)의 스위치 제어 신호(sw_ctrl)를 수신하고, 제1 전압 도메인(vddpe)의 스위치 제어 신호(sw_ctrl)를 제2 전압 도메인(vddce)으로 시프트하고, 또한 제2 전압 도메인(vddce)의 스위치 제어 신호(sw_ctrl)를 제공하도록 구성되는 제1 레벨 시프터(LS1)를 갖는 레벨 시프팅 회로부를 포함할 수 있다. 일부 경우들에서, 제1 전압 도메인(vddpe)은 주변 전압 도메인을 지칭할 수 있고, 제2 전압 도메인(vddce)은 코어 전압 도메인을 지칭할 수 있다. 제1 레벨 시프터(LS1)는 다수의 버퍼들(B1, B2) 및 전력-게이팅 회로부(PG1)와 직렬로 결합될 수 있다. 제1 레벨 시프터(LS1)는 제2 전압 도메인(vddce)의 소스 전압 공급부(vddce)와 접지(vsse) 사이에 결합될 수 있다. 또한, 버퍼들(B1, B2)은 제2 전압 도메인(vddce)의 소스 전압 공급부(vddce)와 접지(vsse) 사이에 결합될 수 있다.
레벨 시프팅(LS) 회로부는 제1 전압 도메인(vddpe)의 유지 제어 신호(retention control signal)(ret_ctrl)를 수신하고, 제1 전압 도메인(vddpe)의 유지 제어 신호(ret_ctrl)를 제2 전압 도메인(vddce)으로 시프트하고, 또한 제2 전압 도메인(vddce)의 유지 제어 신호(ret_ctrl)를 제공하는 제2 레벨 시프터(LS2)를 포함할 수 있다. 또한, 제2 레벨 시프터(LS2)는 다수의 버퍼들(B3, B4) 및 로직 회로부(106)와 직렬로 결합될 수 있고, 제2 레벨 시프터(LS2)는 제2 전압 도메인(vddce)의 소스 전압 공급부(vddce)와 및 접지(vsse) 사이에 결합될 수 있다. 또한, 일부 경우들에서, 버퍼들(B3, B4)은 제2 전압 도메인(vddce)의 소스 전압 공급부(vddce)와 접지(vsse) 사이에 결합될 수 있다.
일부 구현예들에서, 스위치 제어 신호(sw_ctrl) 및 유지 제어 신호(ret_ctrl)의 사용은 표 1에서 다음과 같이 구현될 수 있다:
[표 1]
Figure pat00001
레벨 시프팅 회로부는 활성화될 때 전력-게이팅된 공급부(pg_vddc)를 접지(vsse)에 결합하는 로직 회로부(106)를 포함할 수 있다. 로직 회로부(106)는 노드(nA)에서 제2 전압 도메인(vddce)의 스위치 제어 신호(sw_ctrl)에 기초하여 활성화되는 제1 트랜지스터(T1)를 포함할 수 있다. 로직 회로부(106)는 노드(nF)에서 제2 전압 도메인(vddce)의 유지 제어 신호(ret_ctrl)에 기초하여 활성화되는 제2 트랜지스터(T2)를 포함할 수 있다. 트랜지스터들(T1, T2)은 n-형 금속-산화물-반도체(NMOS) 트랜지스터들을 지칭할 수 있다.
일부 경우들에서, 전력-게이트(PG) 아키텍처(104)는 제2 전압 도메인(vddce)의 스위치 제어 신호(sw_ctrl)에 의해 활성화되는(또는 제어되는) 전력-게이팅 회로부(PG1)를 포함할 수 있다. 전력-게이팅 회로부(PG1)는 제2 전압 도메인(vddce)의 스위치 제어 신호(sw_ctrl)에 의해 활성화될 때 전력-게이팅된 공급부(pg_vddc)로 메모리 회로부(108)의 활성화를 트리거하기 위해 메모리 회로부(108)에 전력-게이팅된 공급부(pg_vddc)를 제공하도록 구성될 수 있다. 전력-게이팅 회로부(PG1)는 p-형 금속-산화물-반도체(PMOS) 트랜지스터로 구현될 수 있다.
활성화될 때, 전력-게이팅 회로부(PG1)는 메모리 회로부(108)에 제2 전압 도메인(vdcce)의 전력-게이팅된 공급부(pg_vddce)를 제공할 수 있다. 전력-게이팅 회로부(PG1)는 제2 전압 도메인(vddce)의 소스 전압 공급부(vddce)를 수신할 수 있고, 또한 제2 전압 도메인(vddce)의 소스 전압 공급부(vddce)에 기초하여 메모리 회로부(108)에 제2 전압 도메인(vddce)의 전력-게이팅된 공급부(pg_vddce)를 제공할 수 있다. 전력-게이팅 회로부(PG1)는 제2 전압 도메인(vddce)의 스위치 제어 신호(sw_ctrl)를 수신하는 것에 기초하여 전력-게이팅된 스위치(또는 간단히, 전력-게이트)로서 동작하는 PMOS 트랜지스터를 포함할 수 있다.
일부 경우들에서, 제1 레벨 시프터(LS1)는 스위치 제어 신호(sw_ctrl)를 수신하고 이어서 노드(nC)에서 제1 버퍼(B1)에 출력 신호를 제공할 수 있고, 제1 버퍼(B1)는 노드(nC)에서 제1 레벨 시프터(LS1)로부터 출력 신호를 수신하고 이어서 노드(nB)에서 제2 버퍼(B2)에 출력 신호를 제공할 수 있다. 제2 버퍼(B2)는 노드(nB)에서 제1 버퍼(B1)로부터 출력 신호를 수신하고 이어서 노드(nA)에서 전력-게이트(PG1)의 게이트에 출력 신호를 제공할 수 있다. 제2 버퍼(B2)는 노드(nA)에서 로직 회로부(106)의 제1 트랜지스터(T1)의 게이트에 출력 신호를 제공할 수 있다. 버퍼들(B1, B2)은 인버터들로 구현될 수 있다.
일부 경우들에서, 제2 레벨 시프터(LS2)는 유지 제어 신호(ret_ctrl)를 수신하고 이어서 노드(nD)에서 제3 버퍼(B3)에 출력 신호를 제공할 수 있고, 제3 버퍼(B3)는 노드(nD)에서 제2 레벨 시프터(LS2)로부터 출력 신호를 수신하고 이어서 노드(nE)에서 제4 버퍼(B4)에 출력 신호를 제공할 수 있다. 또한, 제4 버퍼(B4)는 노드(nE)에서 제3 버퍼(B3)로부터 출력 신호를 수신하고 이어서 노드(nF)에서 로직 회로부(106)의 제2 트랜지스터(T2)의 게이트에 출력 신호를 제공할 수 있다. 버퍼들(B3, B4)은 인버터들로 구현될 수 있다.
도 2는 본 명세서에 기술된 다양한 구현예들에 따른 레벨 시프팅 회로부(204)의 다이어그램(200)을 예시한다.
다양한 구현예들에서, 레벨 시프팅 회로부(204)는 물리적 회로 레이아웃 설계 및 관련 구조들을 제공하는 부품들의 조립체 또는 일부 조합으로서 함께 배열되고 결합되는 다양한 집적 회로(IC) 컴포넌트들을 갖는 시스템 또는 디바이스를 지칭할 수 있다. 일부 경우들에서, 통합 시스템 또는 디바이스로서 레벨 시프팅 회로부(204)를 설계하고, 제작하고, 제공하는 방법은 그에 의해 다양한 전력-게이팅 방식들 및 그와 연관된 기법들을 구현하도록 본 명세서에 기술된 다양한 IC 회로 컴포넌트들을 포함할 수 있다. 레벨 시프팅 회로부(204)는 단일 칩 상의 다양한 컴퓨팅 회로부 및 관련 컴포넌트들과 통합될 수 있고, 레벨 시프팅 회로부(204)는 원격 센서 노드들을 포함한, 자동차, 전자, 모바일 및 사물 인터넷(IoT) 응용들을 위한 다양한 임베디드 시스템들에 구현될 수 있다.
도 2에 도시된 바와 같이, 레벨 시프팅(LS) 회로부(204)는 제1 전압 도메인(vddpe)의 활성화 신호들(1st act signal, 2nd act signal)을 제공하는 데이터 제어 회로부(110)를 갖는 레벨 시프터를 포함할 수 있다. 일부 경우들에서, 활성화 신호들(1st act signal, 2nd act signal)은 제1 활성화 신호(1st act signal) 및 제1 활성화 신호(1st act signal)의 보수(complement)인 제2 활성화 신호(2nd act signal)를 포함할 수 있다. 데이터 제어 회로부(110)는 제1 인버터(I1) 및 제2 인버터(I2)를 포함하는 하나 이상의 인버터들을 포함할 수 있다. 제1 인버터(I1)는 제1 전압 도메인(vddpe)의 데이터 제어 신호(data_ctrl)를 수신하고, 이어서 제1 전압 도메인(vddpe)의 제1 활성화 신호(1st act signal)를 제공할 수 있다. 또한, 제2 인버터(I2)는 제1 전압 도메인(vddpe)의 제1 활성화 신호(1st act signal)를 수신하고, 이어서 제1 전압 도메인(vddpe)의 제2 활성화 신호(2nd act signal)를 제공할 수 있다. 일부 경우들에서, 본 명세서에 기술된 바와 같이, 제1 전압 도메인(vddpe)은 주변 전압 도메인을 지칭할 수 있고, 또한, 제2 전압 도메인(vddce)은 코어 전압 도메인을 지칭할 수 있다.
레벨 시프팅(LS) 회로부(204)는 제1 도메인(vddpe)의 활성화 신호들(1st act signal, 2nd act signal)에 기초하여 제2 전압 도메인(vddce)의 출력 신호(out)를 제공하는 다양한 로직 회로부(예컨대, 114, 118 및 124, 128의 조합)를 포함할 수 있다. 일부 경우들에서, 로직 회로부(114, 118 및 124, 128)는 제1 로직 회로부(114, 118) 및 제2 로직 회로부(124, 128)를 포함할 수 있다. 제1 로직 회로부(114, 118)는 제2 도메인(vddce)의 소스 전압 공급부(vddce)와 접지(vsse) 사이에 결합되는 제1 전력-게이팅된 스위치(P1) 및 제1 반전 로직(114: P2, N1, N2)을 포함할 수 있다. 또한, 제2 로직 회로부(124, 128)는 제2 도메인(vddce)의 소스 전압 공급부(vddce)와 접지(vsse) 사이에 결합되는 제2 전력-게이팅된 스위치(P4) 및 제2 반전 로직(124: P5, N4)을 포함할 수 있다.
일부 경우들에서, 로직 회로부는 소스 전압 공급부(vddce)와 접지(vsse) 사이에 직렬로 결합되는 제1 전력-게이팅된 스위치(1st PGS: 118: P1) 및 제1 반전 로직(1st INV 114)을 포함한다. 제1 전력-게이팅된 스위치(P1)는 PMOS 트랜지스터(P1)를 포함할 수 있고, 제1 반전 로직(1st INV(114))은 NMOS 트랜지스터들(N1, N2)과 함께 PMOS 트랜지스터(P2)를 포함할 수 있다. 또한, 로직 회로부는 소스 전압 공급부(vddce)와 접지(vsse) 사이에 직렬로 결합되는 제2 전력-게이팅된 스위치(2nd PGS: 128: P4) 및 제2 반전 로직(2nd INV(124))을 포함한다. 제2 전력-게이팅된 스위치(P4)는 PMOS 트랜지스터(P4)를 포함할 수 있고, 제2 반전 로직(2nd INV(124))은 NMOS 트랜지스터(N4)와 함께 PMOS 트랜지스터(P5)를 포함할 수 있다.
레벨 시프팅(LS) 회로부(204)는 로직 회로부(114, 118 및 124, 128)의 활성화를 트리거함으로써 제2 전압 도메인(vddce)의 출력 신호(out)를 제공하기 위해 활성화 신호들(1st act signal, 2nd act signal)에 기초하여 로직 회로부(114, 118 및 124, 128)의 전력-게이트(예컨대, 제1 전력-게이팅된 스위치(P1))에 래칭된 제어 신호(latched control signal)(latch ctrl signal)를 제공하는 래치 회로부(하프-래치(half-latch)(208))를 포함할 수 있다. 일부 경우들에서, 제1 전력-게이팅된 스위치(P1)는 래칭된 제어 신호(latch ctrl signal)에 의해 활성화될 수 있으며, 여기서 제1 반전 로직(114: P2, N1, N2)은 제1 활성화 신호(1st act signal)에 의해 활성화될 수 있고, 제2 전력-게이팅된 스위치(P4)는 출력 신호(out)에 의해 활성화될 수 있고, 제2 반전 로직(124: P5, N4)은 제2 활성화 신호(2nd act signal)에 의해 활성화될 수 있다. 또한, 제2 반전 로직(124: P5, N4)은 래치 회로부(하프-래치(208))에 버퍼링된 활성화 신호(buffered activation signal)로서 래치 제어 신호((latch ctrl signal)를 제공할 수 있고, 래치 회로부(208)는, 버퍼링된 활성화 신호를 수신하고 제1 전력-게이팅된 스위치(P1)를 활성화시키기 위해 로직 회로부(118)의 일부에 래칭된 제어 신호(latch ctrl signal)를 제공하는 하프-래치로서 동작할 수 있다.
일부 경우들에서, 래치 회로부(208)는 하프-래치로서 동작하도록 배열되고 구성되는, 예를 들어, PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N3)와 같은 하나 이상의 트랜지스터들을 가질 수 있다. 트랜지스터(P3)는 소스 전압 공급부(vddce)와 트랜지스터(N3)의 게이트 사이에 결합될 수 있고, 또한, 트랜지스터(N3)는 트랜지스터(P3)의 게이트와 접지(vsse) 사이에 결합될 수 있다. 추가로, 트랜지스터(P3)의 게이트는 트랜지스터(P1)의 게이트에 결합될 수 있고, 또한, 트랜지스터(N3)의 게이트는 제1 반전 로직(114)의 출력 및 트랜지스터(P4)의 게이트에 결합될 수 있다. 제1 반전 로직(114)은 출력 신호(out)를 출력 버퍼(I3)에 제공할 수 있으며, 이는 버퍼링된 출력(b_ out)을 제공할 수 있다. 버퍼(I3)는 인버터로 구현될 수 있다.
일부 경우들에서, 레벨 시프팅(LS) 회로부(204)는 제1 노드(n1)와 접지(vsse) 사이에 결합되는 제1 클램핑 트랜지스터(CLP1)를 포함할 수 있으며, 여기서 제1 노드(n1)는 데이터 제어 회로부(110)의 제1 인버터(I1)와 로직 회로부의 제1 반전 로직(114: P2, N1, N2) 사이에 배치된다. 또한, 일부 경우들에서, 레벨 시프팅(LS) 회로부(204)는 제1 도메인(vddpe)의 소스 전압 공급부(vddpe)와 제2 노드(n2) 사이에 결합되는 제2 클램핑 트랜지스터(CLP2)를 포함할 수 있으며, 여기서 제2 노드(n2)는 데이터 제어 회로부(110)의 제2 인버터(I2)와 로직 회로부의 제2 반전 로직(124: P5, N4) 사이에 배치된다. 또한, 레벨 시프팅(LS) 회로부(204)는 제1 도메인(vddce)의 소스 전압 공급부(vddce)와 제2 노드(n2) 사이에 결합되는 적어도 하나의 커패시터(C1)를 포함할 수 있다.
일부 경우들에서, 제1 클램핑 트랜지스터(CLP1)는 제1 전압 도메인(vddpe) 및 제2 전압 도메인(vddce)으로부터 유도될 수 있는 제1 제어 신호(nlog1)에 기초하여 활성화될 수 있다. 또한, 제2 클램핑 트랜지스터(CLP2)는 제1 전압 도메인(vddpe) 및 제2 전압 도메인(vddce)으로부터 유도될 수 있는 제2 제어 신호(log1d)에 기초하여 활성화될 수 있으며, 여기서 제1 제어 신호(nlog1)는 제2 제어 신호(log1d)와 상이하다.
도 3은 본 명세서에 기술된 다양한 구현예들에 따른 전압 추적 회로부(304)의 개략도(300)를 예시한다.
다양한 구현예들에서, 전압 추적(VT) 회로부(304)는 물리적 회로 레이아웃 설계 및 관련 구조들을 제공하는 부품들의 조립체 또는 일부 조합으로서 함께 배열되고 결합되는 집적 회로(IC) 컴포넌트들을 갖는 시스템 또는 디바이스를 지칭할 수 있다. 일부 경우들에서, 통합 시스템 또는 디바이스로서 전압 추적(VT) 회로부(304)를 설계하고, 제작하고, 구축하고, 제공하는 방법은 다양한 전력-게이팅 방식들 및 그와 연관된 기법들을 구현하도록 본 명세서에 기술된 IC 회로 컴포넌트들로 구현될 수 있다. 또한, 전압 추적 회로부(304)는 단일 칩 상의 컴퓨팅 회로부 및 관련 컴포넌트들과 통합될 수 있고, 전압 추적 회로부(304)는 원격 센서 노드들을 포함한, 자동차, 전자, 모바일 및 사물 인터넷(IoT) 응용들을 위한 임베디드 시스템들에 구현될 수 있다.
도 3에 도시된 바와 같이, 전압 추적(VT) 회로부(304)는 코어 전압(vddce)과 접지(vsse) 사이에 결합되는 제1 반전 로직(예컨대, P13, N13, N14의 조합)을 갖는 전압 추적기를 포함할 수 있다. 제1 반전 로직(P13, N13, N14)은 입력 신호(log1)에 기초하여 제1 제어 신호(nlog1)를 제공하도록 구성될 수 있다. 또한, 전압 추적(VT) 회로부(304)는 제2 도메인(vddce)의 소스 전압 공급부(vddce)와, 트랜지스터들(P13, N13) 사이에 결합되고 제1 제어 신호(nlog1)를 제공하는 노드(nlog1) 사이에 결합되는 적어도 하나의 커패시터(C2)를 포함할 수 있다. 일부 경우들에서, 제1 반전 로직(P13, N13, N14)은 소스 전압 공급부(vddce)와 접지(vsse) 사이에 직렬로 결합되는 PMOS 트랜지스터(P13), NMOS 트랜지스터(N13) 및 NMOS 트랜지스터(N14)를 포함할 수 있다.
전압 추적(VT) 회로부(304)는 코어 전압(vddce)과 접지(vsse) 사이에 결합되는 다양한 입력 로직(예컨대, P11, P12, N11, N12의 조합)을 포함할 수 있다. 일부 경우들에서, 입력 로직(P11, P12, N11, N12)은, 트랜지스터(P11)가 코어 전압(vddce)과 트랜지스터(N11)의 게이트 사이에 결합되도록 그리고 트랜지스터(N11)가 트랜지스터들(P11, P12, N12)의 게이트들과 접지(vsse) 사이에 결합되도록, 함께 결합된 트랜지스터들(P11, N11)을 가질 수 있다. 또한, 트랜지스터들(P11, P12)의 게이트들은 노드(lo)에서 함께 결합되고, 트랜지스터(N12)는 노드(lo)와 접지(vsse) 사이에 다이오드로서 결합된다. 활성화될 때, 트랜지스터(P12)는 입력 신호(log1)로서 코어 전압(vddce)을 제공(또는 전달)한다.
전압 추적(VT) 회로부(304)는 입력 신호(log1)와 접지(vsse) 사이에 결합되는 제2 반전 로직(예컨대, P15, P16, N15의 조합)을 포함할 수 있다. 제2 반전 로직(P15, P16, N15)은 제1 제어 신호(nlog1)를 수신하고, 제1 제어 신호(nlog1)에 의해 활성화될 때 제2 제어 신호(log1d)를 제공하도록 구성될 수 있다. 또한, 일부 경우들에서, 제2 반전 로직(P15, P16, N15)은 제1 제어 신호(nlog1)와 접지(vsse) 사이에 직렬로 결합되는 PMOS 트랜지스터(P15), PMOS 트랜지스터(P16) 및 NMOS 트랜지스터(N15)를 포함할 수 있다. 전압 추적(VT) 회로부(304)는 트랜지스터(P15)와 접지(vsse) 사이에 결합되는 PMOS 트랜지스터(P17)를 포함할 수 있고, 트랜지스터(P17)의 게이트는 노드(log1d)에 결합될 수 있으며, 이는 제2 반전 로직으로부터의 출력으로서 제2 제어 신호(log1d)를 제공한다.
전압 추적(VT) 회로부(304)는 주변 전압(vddpe)과 제1 반전 로직(P13, N13, N14) 사이에 결합되는 전력-게이트 로직(P14)을 포함할 수 있다. 전력-게이트 로직(P14)은 제2 제어 신호(log1d)에 의해 활성화됨으로써, 제1 반전 로직(P13, N13, N14)에 주변 전압(vddpe)을 제공할 수 있다. 제1 반전 로직(P13, N13, N14) 및 전력-게이트 로직(P14)은 전압 레벨 검출기(308)로서 동작하도록 함께 결합될 수 있다.
본 명세서에 기술된 다양한 전력-게이팅 방식들 및 기법들은 일부 이점들을 제공할 수 있다. 예를 들어, 기능 동작 모드 동안 DC 전력이 없을 수 있고, 또한, 일부 경우들에서, 따를 필요가 있는 전력 시퀀스가 없을 수 있다. 또한, 일부 경우들에서, 기능 동작 모드 동안 레벨 시프터 지연에 대한 영향이 없을 수 있다. 또한, 일부 경우들에서, 주변 전압(vddpe) 레벨에 기초하여, 코어 전압(vddce)과 제어 전압(log1d) 사이에 지연이 발생될 수 있으며, 이는 레벨 시프터의 입력 상태를 변경하여 레벨 시프터를 결정적인 방향으로 스위칭할 수 있다.
청구범위의 주제는 본 명세서에 제공된 구현예들 및 예시들로 제한되는 것이 아니라, 청구범위에 따른 상이한 구현예들의 요소들의 일부 조합들 및 구현예들의 부분들을 포함하는 이들 구현예들의 수정된 형태들을 포함하는 것으로 의도되어야 한다. 임의의 그러한 구현예의 개발에 있어서, 임의의 공학 또는 설계 프로젝트에서와 같이, 구현예마다 다를 수 있는 시스템-관련 및/또는 비즈니스-관련 제약들의 준수와 같은, 개발자의 특정 목표를 달성하기 위해 많은 구현-특정 결정들이 이루어져야 한다는 것이 이해되어야 한다. 또한, 그러한 개발 노력은 복잡하고 시간 소모적일 수 있지만, 그럼에도 불구하고, 본 개시내용의 이익을 갖는 당업자들에게는 설계, 제작, 및 제조의 일상적인 업무일 것임이 이해되어야 한다.
전력-게이팅된 공급부에 의해 활성화되는 메모리 회로부를 갖는 디바이스의 다양한 구현예들이 본 명세서에 기술된다. 디바이스는 제1 전압 도메인의 스위치 제어 신호를 수신하고, 제1 전압 도메인의 스위치 제어 신호를 제2 전압 도메인으로 시프트하고, 제2 전압 도메인의 스위치 제어 신호를 제공하는 레벨 시프팅 회로부를 포함할 수 있다. 디바이스는 제2 전압 도메인의 스위치 제어 신호에 의해 활성화되는 전력-게이팅 회로부를 포함할 수 있고, 전력-게이팅 회로부는 제2 전압 도메인의 스위치 제어 신호에 의해 활성화될 때 전력-게이팅된 공급부로 메모리 회로부의 활성화를 트리거하기 위해 메모리 회로부에 전력-게이팅된 공급부를 제공할 수 있다.
레벨 시프터의 다양한 구현예들이 본 명세서에 기술되어 있다. 레벨 시프터는 제1 전압 도메인의 활성화 신호들을 제공하는 데이터 제어 회로부를 포함할 수 있다. 레벨 시프터는 제1 도메인의 활성화 신호들에 기초하여 제2 전압 도메인의 출력 신호를 제공하는 로직 회로부를 포함할 수 있다. 레벨 시프터는 로직 회로부의 활성화를 트리거함으로써 제2 전압 도메인의 출력 신호를 제공하기 위해 활성화 신호들에 기초하여 로직 회로부의 전력-게이트에 래칭된 제어 신호를 제공하는 래치 회로부를 포함할 수 있다.
전압 추적기의 다양한 구현예들이 본 명세서에 기술되어 있다. 전압 추적기는 코어 전압과 접지 사이에 결합된 제1 반전 로직을 포함할 수 있고, 제1 반전 로직은 입력 신호에 기초하여 제1 제어 신호를 제공하도록 구성될 수 있다. 전압 추적기는 입력 신호와 접지 사이에 결합된 제2 반전 로직을 포함할 수 있고, 제2 반전 로직은 제1 제어 신호를 수신하고 제1 제어 신호에 의해 활성화될 때 제2 제어 신호를 제공하도록 구성될 수 있다. 전압 추적기는 주변 전압과 제1 반전 로직 사이에 결합된 전력-게이트 로직을 포함할 수 있다. 전력-게이트 로직은 제2 제어 신호에 의해 활성화됨으로써, 제1 반전 로직에 주변 전압을 제공할 수 있다. 제1 반전 로직 및 전력-게이트 로직은 전압 레벨 검출기로서 동작하기 위해 함께 결합될 수 있다.
다양한 구현예들에 대한 참조가 상세히 이루어져 있고, 이들의 예들은 첨부 도면들에 예시되어 있다. 하기의 상세한 설명에서, 본 명세서에 제공된 개시내용의 완전한 이해를 제공하기 위해 다수의 특정 상세사항들이 기재되어 있다. 그러나, 본 명세서에 제공된 개시내용은 이들 특정 상세사항들 없이 실시될 수 있다. 일부 다른 경우들에서, 잘 알려진 방법들, 절차들, 컴포넌트들, 회로들 및 네트워크들은 실시예들의 상세사항들을 불필요하게 모호하게 하지 않도록 하기 위해 상세히 기술되어 있지 않다.
다양한 요소들을 기술하기 위해 용어들 제1, 제2 등이 본 명세서에서 사용될 수 있지만, 이들 요소들은 이들 용어들에 의해 제한되지 않아야 한다는 것이 또한 이해되어야 한다. 이들 용어들은 단지 하나의 요소를 다른 요소와 구별하는 데에만 사용된다. 예를 들어, 제1 요소는 제2 요소로 지칭될 수 있고, 유사하게 제2 요소는 제1 요소로 지칭될 수 있다. 제1 요소 및 제2 요소는 각각, 둘 모두가 요소들이지만, 그들은 동일한 요소로 간주되지 않는다.
본 명세서에 제공된 개시내용의 설명에 사용되는 용어는 특정 구현예들을 설명하기 위한 것이며, 본 명세서에 제공되는 개시내용을 제한하도록 의도되지 않는다. 본 명세서 및 첨부된 청구범위에서 제공되는 본 개시내용의 설명에 사용되는 바와 같이, 단수 형태들("a", "an" 및 "the")은 문맥상 명백히 달리 나타내지 않는 한, 복수의 형태들도 또한 포함하도록 의도된다. 본 명세서에 사용되는 바와 같이, 용어 "및/또는"은 연관된 열거된 항목들 중 하나 이상의 항목 중 임의의 것 및 이의 모든 가능한 조합들을 지칭하며 이를 포괄한다. 본 명세서에서 사용될 때, 용어 "포함하다(includes)", "포함하는(including)", "포함하다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 특징부, 정수, 단계, 동작, 요소, 및/또는 컴포넌트의 존재를 명시하지만, 하나 이상의 다른 특징부, 정수, 단계, 동작, 요소, 컴포넌트 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다.
본 명세서에 사용되는 바와 같이, 용어 "~인 경우"는 문맥에 따라 "~할 때" 또는 "~시에" 또는 "결정하는 것에 응답하여" 또는 "검출하는 것에 응답하여"를 의미하는 것으로 해석될 수 있다. 유사하게, 구절 "~라고 결정되는 경우" 또는 "[언급된 조건 또는 이벤트가] 검출되는 경우"는, 문맥에 따라 "~라고 결정할 시" 또는 "~라고 결정하는 것에 응답하여" 또는 "[언급된 조건 또는 이벤트]를 검출할 시" 또는 "[언급된 조건 또는 이벤트]를 검출하는 것에 응답하여"를 의미하는 것으로 해석될 수 있다. 또한, 용어들 "상부" 및 "하부"; "상위" 및 "하위"; "상방으로" 및 "하방으로"; "아래" 및 "위"; 및 주어진 지점 또는 요소 위의 또는 아래의 상대적 위치들을 나타내는 다른 유사한 용어들이 본 명세서에 기술된 다양한 방식들, 기법들, 방법들 및/또는 기술들의 일부 구현예들과 관련하여 사용될 수 있다.
전술한 내용은 본 명세서에 기술된 다양한 기법들의 구현예들에 관한 것이지만, 다른 그리고 추가의 구현예들이 본 명세서의 개시내용에 따라 고안될 수 있으며, 이는 하기의 청구범위에 의해 결정될 수 있다.
본 주제는 구조적 특징부들 및/또는 방법론적 동작들에 특정된 언어로 기술되어 있지만, 첨부된 청구범위에 정의된 주제는 전술된 특정 특징부들 또는 동작들로 반드시 제한되지는 않는다는 것이 이해되어야 한다. 오히려, 전술된 특정 특징부들 및 동작들은 청구범위를 구현하는 예시적인 형태들로서 개시되어 있다.

Claims (20)

  1. 디바이스로서,
    전력-게이팅된 공급부(power-gated supply)에 의해 활성화되는 메모리 회로부;
    제1 전압 도메인의 스위치 제어 신호를 수신하고, 상기 제1 전압 도메인의 상기 스위치 제어 신호를 제2 전압 도메인으로 시프트하고, 상기 제2 전압 도메인의 상기 스위치 제어 신호를 제공하는 레벨 시프팅 회로부;
    상기 제2 전압 도메인의 상기 스위치 제어 신호에 의해 활성화되는 전력-게이팅 회로부를 포함하며, 상기 전력-게이팅 회로부는 상기 제2 전압 도메인의 상기 스위치 제어 신호에 의해 활성화될 때 상기 전력-게이팅된 공급부로 상기 메모리 회로부의 활성화를 트리거하기 위해 상기 메모리 회로부에 상기 전력-게이팅된 공급부를 제공하는, 디바이스.
  2. 제1항에 있어서, 상기 제1 전압 도메인은 주변 전압 도메인을 지칭하고, 상기 제2 전압 도메인은 코어 전압 도메인을 지칭하는, 디바이스.
  3. 제1항에 있어서, 상기 전력-게이팅 회로부는 상기 제2 전압 도메인의 상기 전력-게이팅된 공급부를 제공하는, 디바이스.
  4. 제1항에 있어서, 상기 전력-게이팅 회로부는 상기 제2 전압 도메인의 소스 전압 공급부를 수신하고, 상기 제2 전압 도메인의 상기 소스 전압 공급부에 기초하여 상기 메모리 회로부에 상기 제2 전압 도메인의 상기 전력-게이팅된 공급부를 제공하는, 디바이스.
  5. 제1항에 있어서, 상기 전력-게이팅 회로부는 상기 제2 전압 도메인의 상기 스위치 제어 신호를 수신하는 것에 기초하여 전력-게이트로서 동작하는 p-형 금속-산화물-반도체(PMOS) 트랜지스터를 포함하는, 디바이스.
  6. 제1항에 있어서, 상기 레벨 시프팅 회로부는 상기 전력-게이팅 회로부에 직렬로 결합된 레벨 시프터 및 다수의 버퍼들을 포함하는, 디바이스.
  7. 제1항에 있어서, 상기 레벨 시프팅 회로부는 추가로, 상기 제1 전압 도메인의 유지 제어 신호(retention control signal)를 수신하고, 상기 제1 전압 도메인의 상기 유지 제어 신호를 상기 제2 전압 도메인으로 시프트하고, 상기 제2 전압 도메인의 상기 유지 제어 신호를 제공하는, 디바이스.
  8. 제7항에 있어서, 상기 레벨 시프팅 회로부는 활성화될 때 상기 전력-게이팅된 공급부를 접지에 결합하는 로직 회로부를 포함하고, 상기 로직 회로부는 상기 제2 전압 도메인의 상기 스위치 제어 신호에 기초하여 그리고 상기 제2 전압 도메인의 상기 유지 제어 신호에 기초하여 활성화되는, 디바이스.
  9. 제1항에 있어서, 상기 메모리 회로부는 비휘발성 메모리(non-volatile memory, NVM) 회로부를 지칭하는, 디바이스.
  10. 제9항에 있어서, 상기 NVM 회로부는 자기-저항성 랜덤 액세스 메모리(magneto-resistive random access memory, MRAM)를 포함하는, 디바이스.
  11. 레벨 시프터로서,
    상기 제1 전압 도메인의 활성화 신호들을 제공하는 데이터 제어 회로부;
    상기 제1 도메인의 상기 활성화 신호들에 기초하여 제2 전압 도메인의 출력 신호를 제공하는 로직 회로부; 및
    상기 로직 회로부의 활성화를 트리거함으로써 상기 제2 전압 도메인의 상기 출력 신호를 제공하기 위해 상기 활성화 신호들에 기초하여 상기 로직 회로부의 전력-게이트에 래칭된 제어 신호(latched control signal)를 제공하는 래치 회로부를 포함하는, 레벨 시프터.
  12. 제11항에 있어서, 상기 활성화 신호들은 제1 활성화 신호, 및 상기 제1 활성화 신호의 보수(complement)인 제2 활성화 신호를 포함하는, 레벨 시프터.
  13. 제11항에 있어서, 상기 데이터 제어 회로부는 제1 인버터 및 제2 인버터를 갖고, 상기 제1 인버터는 상기 제1 전압 도메인의 데이터 제어 신호를 수신하고 상기 제1 전압 도메인의 제1 활성화 신호를 제공하고, 상기 제2 인버터는 상기 제1 전압 도메인의 상기 제1 활성화 신호를 수신하고 상기 제1 전압 도메인의 제2 활성화 신호를 제공하는, 레벨 시프터.
  14. 제13항에 있어서, 상기 로직 회로부는 제1 로직 회로부 및 제2 로직 회로부를 포함하고, 상기 제1 로직 회로부는 상기 제2 도메인의 소스 전압 공급부와 접지 사이에 직렬로 결합된 상기 전력-게이트로서의 제1 전력-게이팅된 스위치 및 제1 반전 로직을 포함하고, 상기 제2 로직 회로부는 상기 제2 도메인의 상기 소스 전압 공급부와 접지 사이에 직렬로 결합된 제2 전력-게이팅된 스위치 및 제2 반전 로직을 포함하는, 레벨 시프터.
  15. 제14항에 있어서, 상기 제1 전력-게이팅된 스위치는 상기 래칭된 제어 신호에 의해 활성화되고, 상기 제1 반전 로직은 상기 제1 활성화 신호에 의해 활성화되고, 상기 제2 전력-게이팅된 스위치는 상기 출력 신호에 의해 활성화되고, 상기 제2 반전 로직은 상기 제2 활성화 신호에 의해 활성화되는, 레벨 시프터.
  16. 제14항에 있어서, 상기 제2 반전 로직은 상기 래치 회로부에 버퍼링된 활성화 신호(buffered activation signal)를 제공하고, 상기 래치 회로부는, 상기 버퍼링된 활성화 신호를 수신하고 상기 제1 전력-게이팅된 스위치를 활성화시키기 위해 상기 로직 회로부에 상기 래칭된 제어 신호를 제공하는 하프-래치(half-latch)로서 동작하는, 레벨 시프터.
  17. 제14항에 있어서, 상기 레벨 시프터는,
    제1 노드와 접지 사이에 결합된 제1 클램핑 트랜지스터 - 상기 제1 노드는 상기 데이터 제어 회로부의 상기 제1 인버터와 상기 로직 회로부의 상기 제1 반전 로직 사이에 배치됨 -; 및
    상기 제1 도메인의 소스 전압 공급부와 제2 노드 사이에 결합된 제2 클램핑 트랜지스터를 추가로 포함하며, 상기 제2 노드는 상기 데이터 제어 회로부의 상기 제2 인버터와 상기 로직 회로부의 상기 제2 반전 로직 사이에 배치되는, 레벨 시프터.
  18. 제17항에 있어서, 상기 제1 클램핑 트랜지스터는 상기 제1 전압 도메인 및 상기 제2 전압 도메인으로부터 유도된 제1 제어 신호에 기초하여 활성화되고, 상기 제2 클램핑 트랜지스터는 상기 제1 전압 도메인 및 상기 제2 전압 도메인으로부터 유도된 제2 제어 신호에 기초하여 활성화되고, 상기 제1 제어 신호는 상기 제2 제어 신호와 상이한, 레벨 시프터.
  19. 제11항에 있어서, 상기 제1 전압 도메인은 주변 전압 도메인을 지칭하고, 상기 제2 전압 도메인은 코어 전압 도메인을 지칭하는, 레벨 시프터.
  20. 전압 추적기로서,
    코어 전압과 접지 사이에 결합된 제1 반전 로직 - 상기 제1 반전 로직은 입력 신호에 기초하여 제1 제어 신호를 제공하도록 구성됨 -;
    상기 입력 신호와 접지 사이에 결합된 제2 반전 로직 - 상기 제2 반전 로직은 상기 제1 제어 신호를 수신하고 상기 제1 제어 신호에 의해 활성화될 때 제2 제어 신호를 제공하도록 구성됨 -; 및
    주변 전압과 상기 제1 반전 로직 사이에 결합된 전력-게이트 로직을 포함하며, 상기 전력-게이트 로직은 상기 제2 제어 신호에 의해 활성화됨으로써 상기 제1 반전 로직에 상기 주변 전압을 제공하고,
    상기 제1 반전 로직 및 상기 전력-게이트 로직은 전압 레벨 검출기로서 동작하기 위해 함께 결합되는, 전압 추적기.
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