KR20150112148A - 파워 게이팅 회로 및 집적 회로 - Google Patents

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KR20150112148A
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Abstract

가상 전원 라인에 연결된 회로 블록을 포함하는 집적 회로의 파워 게이팅 회로는, 제1 전원 라인과 가상 전원 라인 사이에 연결되고, 제1 전원 라인에 연결된 바디를 가지는 제1 트랜지스터, 및 제2 전원 라인에 연결된 소스 및 제1 전원 라인에 연결된 바디를 가지는 제2 트랜지스터를 포함하고, 제어 신호를 버퍼링하여 제1 트랜지스터에 버퍼링된 제어 신호를 인가하는 버퍼를 포함한다. 이에 따라, 작은 사이즈의 파워 게이팅 회로를 이용하여 집적 회로의 누설 전류가 감소될 수 있다.

Description

파워 게이팅 회로 및 집적 회로{POWER GATING CIRCUIT AND INTEGRATED CIRCUIT}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 파워 게이팅 회로 및 이를 포함하는 집적 회로에 관한 것이다.
집적 회로 설계에 있어서 전력 소모를 감소시키기 위하여 파워 게이팅 회로가 활용되고 있다. 파워 게이팅 회로는 슬립 모드(sleep mode)로 동작할 때 회로 블록에 대한 전력 공급을 차단함으로써 누설 전류를 감소시킬 수 있다. 그러나, 종래의 파워 게이팅 회로에서는, 슬립 모드에서도 전원 차단 스위치(power cut-off switch)를 통한 누설 전류가 발생하여 전력이 소모될 수 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명의 일 목적은 작은 사이즈를 가지고 전력 소모를 감소시킬 수 있는 파워 게이팅 회로를 제공하는 것이다.
본 발명의 다른 목적은 작은 사이즈의 파워 게이팅 회로를 이용하여 전력 소모를 감소시킬 수 있는 집적 회로를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 가상 전원 라인에 연결된 회로 블록을 포함하는 집적 회로의 파워 게이팅 회로는, 제1 전원 라인과 상기 가상 전원 라인 사이에 연결되고, 상기 제1 전원 라인에 연결된 바디를 가지는 제1 트랜지스터, 및 제2 전원 라인에 연결된 소스 및 상기 제1 전원 라인에 연결된 바디를 가지는 제2 트랜지스터를 포함하고, 제어 신호를 버퍼링하여 상기 제1 트랜지스터에 상기 버퍼링된 제어 신호를 인가하는 버퍼를 포함한다.
일 실시예에서, 상기 제1 전원 라인에는 제1 고 전원 전압이 인가되고, 상기 제2 전원 라인에는 상기 제1 고 전원 전압보다 높은 전압 레벨을 가지는 제2 고 전원 전압이 인가될 수 있다.
일 실시예에서, 상기 제1 전원 라인에는 제1 저 전원 전압이 인가되고, 상기 제2 전원 라인에는 상기 제1 저 전원 전압보다 낮은 전압 레벨을 가지는 제2 저 전원 전압이 인가될 수 있다.
일 실시예에서, 상기 제1 전원 라인에 인가되는 전원 전압과 상기 제2 전원 라인에 인가되는 전원 전압의 전압 차는 상기 제1 트랜지스터의 누설 전류 및 상기 버퍼의 누설 전류에 기초하여 결정될 수 있다.
일 실시예에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 동일한 웰(well)에 형성될 수 있다.
일 실시예에서, 상기 제1 트랜지스터는 상기 버퍼링된 제어 신호에 응답하여 상기 가상 전원 라인에 상기 제1 전원 라인을 선택적으로 연결할 수 있다.
일 실시예에서, 상기 제1 트랜지스터는 상기 제1 전원 라인에 연결된 소스, 상기 가상 전원 라인에 연결된 드레인, 및 상기 버퍼로부터 상기 버퍼링된 제어 신호를 수신하는 게이트를 포함할 수 있다.
일 실시예에서, 상기 버퍼는, 상기 제어 신호가 제1 로직 레벨을 가질 때, 상기 버퍼링된 제어 신호로서 상기 제2 전원 라인의 전원 전압을 상기 제1 트랜지스터의 게이트에 인가할 수 있다.
일 실시예에서, 상기 제2 트랜지스터는, 상기 제2 전원 라인에 연결된 소스, 상기 제1 트랜지스터의 게이트에 연결된 드레인, 및 게이트를 포함하고, 상기 버퍼는, 제3 전원 라인에 연결된 소스, 상기 제1 트랜지스터의 게이트에 연결된 드레인, 및 게이트를 포함하는 제3 트랜지스터, 상기 제2 전원 라인에 연결된 소스, 상기 제2 트랜지스터의 게이트 및 상기 제3 트랜지스터의 게이트에 연결된 드레인, 및 상기 제어 신호를 수신하는 게이트를 포함하는 제4 트랜지스터, 및 상기 제3 전원 라인에 연결된 소스, 상기 제2 트랜지스터의 게이트 및 상기 제3 트랜지스터의 게이트에 연결된 드레인, 및 상기 제어 신호를 수신하는 게이트를 포함하는 제5 트랜지스터를 더 포함할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 가상 전원 라인에 연결된 회로 블록을 포함하는 집적 회로의 파워 게이팅 회로는, 제1 전원 라인에 연결된 소스, 상기 가상 전원 라인에 연결된 드레인, 게이트, 및 상기 제1 전원 라인에 연결된 바디를 포함하는 제1 트랜지스터, 제2 전원 라인에 연결된 소스, 상기 제1 트랜지스터의 게이트에 연결된 드레인, 게이트, 및 상기 제1 전원 라인에 연결된 바디를 포함하는 제2 트랜지스터, 및 제3 전원 라인에 연결된 소스, 상기 제1 트랜지스터의 게이트에 연결된 드레인, 및 게이트를 포함하는 제3 트랜지스터를 포함한다.
일 실시예에서, 상기 제1 전원 라인에는 제1 고 전원 전압이 인가되고, 상기 제2 전원 라인에는 상기 제1 고 전원 전압보다 높은 전압 레벨을 가지는 제2 고 전원 전압이 인가될 수 있다.
일 실시예에서, 상기 제1 전원 라인에는 제1 저 전원 전압이 인가되고, 상기 제2 전원 라인에는 상기 제1 저 전원 전압보다 낮은 전압 레벨을 가지는 제2 저 전원 전압이 인가될 수 있다.
일 실시예에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 동일한 웰(well)에 형성될 수 있다.
일 실시예에서, 상기 파워 게이팅 회로는, 상기 제2 전원 라인에 연결된 소스, 상기 제2 트랜지스터의 게이트 및 상기 제3 트랜지스터의 게이트에 연결된 드레인, 및 제어 신호를 수신하는 게이트를 포함하는 제4 트랜지스터, 및 상기 제3 전원 라인에 연결된 소스, 상기 제2 트랜지스터의 게이트 및 상기 제3 트랜지스터의 게이트에 연결된 드레인, 및 상기 제어 신호를 수신하는 게이트를 포함하는 제5 트랜지스터를 더 포함할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로는 가상 전원 라인에 연결된 회로 블록, 제어 신호를 생성하는 전력 관리부, 및 상기 제어 신호에 응답하여 상기 가상 전원 라인에 제1 전원 라인을 선택적으로 연결하는 파워 게이팅 회로를 포함한다. 상기 파워 게이팅 회로는, 상기 제1 전원 라인과 상기 가상 전원 라인 사이에 연결되고, 상기 제1 전원 라인에 연결된 바디를 가지는 제1 트랜지스터, 및 상기 제2 전원 라인에 연결된 소스 및 상기 제1 전원 라인에 연결된 바디를 가지는 제2 트랜지스터를 포함하고, 상기 제어 신호를 버퍼링하여 상기 제1 트랜지스터에 상기 버퍼링된 제어 신호를 인가하는 버퍼를 포함한다.
일 실시예에서, 상기 제1 전원 라인에는 제1 고 전원 전압이 인가되고, 상기 제2 전원 라인에는 상기 제1 고 전원 전압보다 높은 전압 레벨을 가지는 제2 고 전원 전압이 인가되며, 상기 버퍼는, 상기 제어 신호가 제1 로직 레벨을 가질 때, 상기 버퍼링된 제어 신호로서 상기 제2 고 전원 전압을 상기 제1 트랜지스터의 게이트에 인가할 수 있다.
일 실시예에서, 상기 제1 전원 라인에는 제1 저 전원 전압이 인가되고, 상기 제2 전원 라인에는 상기 제1 저 전원 전압보다 낮은 전압 레벨을 가지는 제2 저 전원 전압이 인가되며, 상기 버퍼는, 상기 제어 신호가 제1 로직 레벨을 가질 때, 상기 버퍼링된 제어 신호로서 상기 제2 저 전원 전압을 상기 제1 트랜지스터의 게이트에 인가할 수 있다.
일 실시예에서, 상기 제1 전원 라인에 인가되는 전원 전압 및 상기 제2 전원 라인에 인가되는 전원 전압 중 적어도 하나의 전압 레벨은, 상기 집적 회로의 테스트 단계에서, 상기 제1 트랜지스터의 누설 전류 및 상기 버퍼의 누설 전류의 합이 감소되도록 조절될 수 있다.
일 실시예에서, 상기 제1 트랜지스터의 누설 전류 및 상기 버퍼의 누설 전류의 합이 감소되도록 조절된 상기 전압 레벨을 저장하는 비휘발성 메모리를 더 포함하고, 상기 제1 및 제2 전원 라인들에는 상기 비휘발성 메모리에 저장된 상기 전압 레벨을 가지는 상기 전원 전압들이 인가될 수 있다.
일 실시예에서, 상기 제1 트랜지스터의 누설 전류 및 상기 버퍼의 누설 전류를 측정하는 모니터링부를 더 포함하고, 상기 전력 관리부는 상기 모니터링부에 의해 측정된 상기 제1 트랜지스터의 누설 전류 및 상기 버퍼의 누설 전류의 합이 감소되도록 상기 제1 전원 라인에 인가되는 전원 전압 및 상기 제2 전원 라인에 인가되는 전원 전압 중 적어도 하나의 전압 레벨을 조절할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 파워 게이팅 회로 및 집적 회로는, 슬립 모드에서, 제1 전원 라인에 연결된 소스를 가지는 전원 차단 스위치의 게이트에 제2 전원 라인을 연결함으로써, 슬립(sleep) 모드의 전력 소모를 더욱 감소시킬 수 있다.
또한, 본 발명의 실시예들에 따른 파워 게이팅 회로 및 집적 회로는, 슬립 모드에서 제2 전원 라인을 전원 차단 스위치의 게이트에 연결하는 트랜지스터의 바디가 제1 전원 라인에 연결됨으로써, 작은 사이즈를 가질 수 있다.
다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 파워 게이팅 회로를 포함하는 집적 회로를 나타내는 도면이다.
도 2는 도 1에 포함된 제1 트랜지스터 및 제2 트랜지스터의 일 예를 나타내는 단면도이다.
도 3은 전원 차단 스위치의 게이트-소스 전압에 따른 누설 전류를 나타내는 그래프이다.
도 4는 본 발명의 다른 실시예에 따른 파워 게이팅 회로를 포함하는 집적 회로를 나타내는 도면이다.
도 5는 도 4에 포함된 제1 트랜지스터 및 제2 트랜지스터의 일 예를 나타내는 단면도이다.
도 6은 도 4에 포함된 제1 트랜지스터 및 제2 트랜지스터의 다른 예를 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 집적 회로를 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 전원 차단 스위치의 게이트-소스 전압을 결정하는 방법의 일 예를 나타내는 순서도이다.
도 9는 본 발명의 다른 실시예에 따른 집적 회로를 나타내는 도면이다.
도 10은 도 9에 포함된 모니터링부의 일 예를 나타내는 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 전원 차단 스위치의 게이트-소스 전압을 결정하는 방법의 일 예를 나타내는 순서도이다.
도 12는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 파워 게이팅 회로를 포함하는 집적 회로를 나타내는 도면이다.
도 1을 참조하면, 집적 회로(100)는 가상 전원 라인(VVDD)에 연결된 회로 블록(110), 제어 신호(SLEEP)를 생성하는 전력 관리부(130), 및 제어 신호(SLEEP)에 응답하여 회로 블록(110)에 전력이 선택적으로 공급되도록 하는 파워 게이팅 회로(200)를 포함할 수 있다. 일 실시예에서, 집적 회로(100)는 시스템-온-칩(System-On-Chip; SOC)일 수 있다. 예를 들어, 집적 회로(100)는 모바일 SOC, 어플리케이션 프로세서(Application Processor), 미디어 프로세서(Media Processor), 마이크로프로세서, 중앙 처리 장치(Central Processing Unit; CPU), 또는 이와 유사한 장치일 수 있다.
회로 블록(110)은 가상 전원 라인(VVDD)을 통하여 전력을 선택적으로 공급받을 수 있다. 즉, 회로 블록(110)은 제1 전원 라인(VDD)이 가상 전원 라인(VVDD)에 연결된 동안 전력을 공급받고, 제1 전원 라인(VDD)이 가상 전원 라인(VVDD)에 연결되지 않는 동안 전력을 공급받지 않을 수 있다. 한편, 회로 블록(110)은 가상 전원 라인(VVDD)에 연결된 임의의 회로를 포함할 수 있다. 일 실시예에서, 회로 블록(110)은 CMOS(complementary metal-oxide semiconductor) 스탠다드 셀(standard cell) 공정으로 형성된 스탠다드 셀들을 포함할 수 있다. 상기 스탠다드 셀들은 다양한 종류의 회로들로 구현될 수 있고, 예를 들어, 인버터, NAND 게이트, AND 게이트, NOR 게이트, OR 게이트, XOR 게이트, XNOR 게이트, 멀티플렉서, 가산기, 래치, 플립플롭 등으로 구현될 수 있다.
예를 들어, 회로 블록(110)은 가상 전원 라인(VVDD)에 연결된 PMOS 트랜지스터(T6) 및 제3 전원 라인(VSS)에 연결된 NMOS 트랜지스터(T7)를 포함할 수 있다. 회로 블록(110)의 PMOS 및 NMOS 트랜지스터들(T6, T7)은, 제1 전원 라인(VDD)이 가상 전원 라인(VVDD)에 연결된 동안, 제1 전원 라인(VDD), 가상 전원 라인(VVDD), PMOS 트랜지스터(T6), NMOS 트랜지스터(T7) 및 제3 전원 라인(VSS)을 포함하는 전류 경로가 형성되어 전력을 공급받을 수 있고, 제1 전원 라인(VDD)이 가상 전원 라인(VVDD)에 연결되지 않는 동안, 상기 전류 경로가 형성되지 않음으로써 전력을 공급받지 않을 수 있다.
전력 관리부(130)는 동작 모드에 따라 회로 블록(110)에 전력이 선택적으로 공급되도록 파워 게이팅 회로(200)에 제어 신호(SLEEP)를 인가할 수 있다. 일 실시예에서, 전력 관리부(130)는 제어 신호(SLEEP)로서 슬립 모드(sleep mode)를 나타내는 슬립 신호를 파워 게이팅 회로(200)에 인가할 수 있고, 파워 게이팅 회로(200)는 상기 슬립 신호에 응답하여 제1 전원 라인(VDD)과 가상 전원 라인(VVDD)의 연결을 차단할 수 있다.
파워 게이팅 회로(200)는 전력 관리부(130)로부터의 제어 신호(SLEEP)에 응답하여 가상 전원 라인(VVDD)에 제1 전원 라인(VDD)을 선택적으로 연결함으로써, 회로 블록(110)에 전력이 선택적으로 공급되도록 할 수 있다. 파워 게이팅 회로(200)는 제1 전원 라인(VDD)과 가상 전원 라인(VVDD) 사이에 연결된 제1 트랜지스터(T1), 및 전력 관리부(130)로부터의 제어 신호(SLEEP)를 버퍼링하여 제1 트랜지스터(T1)에 버퍼링된 제어 신호(BSLEEP)를 인가하는 버퍼(250)를 포함할 수 있다.
제1 트랜지스터(T1)는 버퍼링된 제어 신호(BSLEEP)에 응답하여 가상 전원 라인(VVDD)에 제1 전원 라인(VDD)을 선택적으로 연결함으로써, 회로 블록(110)에 전력이 선택적으로 공급되도록 할 수 있다. 따라서, 제1 트랜지스터(T1)는 전원 차단 스위치(power cut-off switch)로 불릴 수 있다. 한편, 도 1에는 제1 전원 라인(VDD)과 가상 전원 라인(VVDD) 사이에 하나의 전원 차단 스위치(T1)가 배치된 예가 도시되어 있으나, 실시예에 따라, 제1 전원 라인(VDD)과 가상 전원 라인(VVDD) 사이에는 복수의 전원 차단 스위치들이 배치될 수 있다.
제1 트랜지스터(T1)의 바디는 제1 전원 라인(VDD)에 연결될 수 있다. 또한, 제1 트랜지스터(T1)는 제1 전원 라인(VDD)에 연결된 소스, 가상 전원 라인(VVDD)에 연결된 드레인, 및 버퍼(250)로부터 버퍼링된 제어 신호(BSLEEP)를 수신하는 게이트를 포함할 수 있다. 전력 관리부(130)로부터의 제어 신호(SLEEP)가 슬립 모드를 나타내는 제1 로직 레벨(예를 들어, 로직 하이 레벨)을 가질 때, 제1 트랜지스터(T1)의 게이트에 인가되는 버퍼링된 제어 신호(BSLEEP)는 제1 전원 라인(VDD)에 인가되는 전원 전압과 다른 전압 레벨을 가지는 제2 전원 라인(VDDH)에 인가되는 전원 전압일 수 있다. 일 실시예에서, 제1 전원 라인(VDD)에는 제1 고 전원 전압이 인가되고, 제2 전원 라인(VDDH)에는 상기 제1 고 전원 전압보다 높은 전압 레벨을 가지는 제2 고 전원 전압이 인가되며, 제1 트랜지스터(T1)의 게이트에 인가되는 버퍼링된 제어 신호(BSLEEP)는 상기 높은 전압 레벨을 가지는 제2 고 전원 전압일 수 있다.
한편, 종래의 파워 게이팅 회로에서는, 슬립 모드에서 전원 차단 스위치의 게이트에 상기 전원 차단 스위치의 소스에 연결된 전원 전압과 동일한 전압 레벨을 가지는 전압이 인가된다. 이 때, 상기 전원 차단 스위치가 턴-오프되어 전원 라인과 가상 전원 라인이 전기적으로 이격되나, 상기 전원 차단 스위치를 통한 누설 전류(예를 들어, sub-threshold leakage)가 발생될 수 있다. 그러나, 본 발명의 일 실시예에 따른 파워 게이팅 회로(200)에서는, 전원 차단 스위치(T1)의 게이트에 전원 차단 스위치(T1)의 소스에 연결된 상기 제1 고 전원 전압보다 높은 전압 레벨을 가지는 상기 제2 고 전원 전압이 인가됨으로써, 전원 차단 스위치(T1)의 누설 전류가 감소될 수 있다.
버퍼(250)는 전력 관리부(130)로부터 제어 신호(SLEEP)를 수신하고, 제1 트랜지스터(T1)의 게이트에 버퍼링된 제어 신호(BSLEEP)를 인가할 수 있다. 버퍼(250)는 제1 전원 라인(VDD)의 상기 제1 고 전원 전압 보다 높은 전압 레벨을 가지는 상기 제2 고 전원 전압이 인가되는 제2 전원 라인(VDDH)과 제3 전원 라인(VSS) 사이에 연결될 수 있다. 이에 따라, 버퍼(250)는, 전력 관리부(130)로부터의 제어 신호(SLEEP)가 슬립 모드를 나타내는 제1 로직 레벨을 가질 때, 제1 트랜지스터(T1)의 게이트에 버퍼링된 제어 신호(BSLEEP)로서 상기 높은 전압 레벨을 가지는 제2 고 전원 전압을 인가함으로써, 제1 트랜지스터(T1)의 누설 전류가 감소되고, 슬립 모드의 전력 소모가 더욱 감소될 수 있다. 또한, 버퍼(250)가 상기 제2 고 전원 전압이 인가되는 제2 전원 라인(VDDH)에 연결됨으로써 파워 게이팅 회로(200)가 별도의 레벨 쉬프터 없이 제1 트랜지스터(T1)의 게이트에 상기 높은 전압 레벨을 가지는 제2 고 전원 전압을 인가하므로, 레벨 쉬프터를 포함하는 파워 게이팅 회로에 비하여 파워 게이팅 회로(200)의 사이즈가 감소될 수 있고, 집적 회로(100)의 사이즈가 감소될 수 있다.
제1 트랜지스터(T1)의 게이트에 버퍼링된 제어 신호(BSLEEP)로서 제2 전원 라인(VDDH)의 상기 제2 고 전원 전압을 인가하도록, 버퍼(250)는 제2 전원 라인(VDDH)에 연결된 소스 및 제1 트랜지스터(T1)의 게이트에 연결된 드레인을 가지는 제2 트랜지스터(T2)를 포함할 수 있다. 제2 트랜지스터(T2)는, 턴-온될 때, 제1 트랜지스터(T1)의 게이트에 제2 전원 라인(VDDH)을 연결할 수 있다. 한편, 제2 트랜지스터(T2)의 바디는 제1 전원 라인(VDD)에 연결될 수 있다. 이에 따라, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)가 형성된 기판 영역, 또는 웰(well)에 형성될 수 있다. 한편, 제2 트랜지스터(T2)의 바디가 제2 트랜지스터(T2)의 소스가 연결된 제2 전원 라인(VDDH)에 연결되는 경우, 제1 트랜지스터(T1)가 형성된 웰과 제2 트랜지스터(T2)가 형성된 웰은 분리되어야 한다. 이러한 웰 분리(well separation)를 위하여, 제2 트랜지스터(T2)는 별도의 전압 영역(voltage area)에 형성되어야 하므로, 파워 게이팅 회로(200)의 사이즈가 증가되고, 집적 회로(100)의 사이즈가 증가될 수 있다. 그러나, 본 발명의 일 실시예에 따른 파워 게이팅 회로(200)에서는, 제2 트랜지스터(T2)의 소스가 제2 전원 라인(VDDH)에 연결되지만 제2 트랜지스터(T2)의 바디가 제1 전원 라인(VDD)에 연결됨으로써, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 동일한 웰에 형성될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 파워 게이팅 회로(200)의 사이즈가 감소되고, 파워 게이팅 회로(200)를 포함하는 집적 회로(100)의 사이즈가 감소될 수 있다.
일 실시예에서, 버퍼(250)는 적어도 하나의 인버터(T2 및 T3, T4 및 T5)로 구현될 수 있다. 예를 들어, 버퍼(250)는 제1 인버터(T2 및 T3) 및 제2 인버터(T4 및 T5)를 포함할 수 있다. 제1 인버터(T2 및 T3)는, 제2 전원 라인(VDDH)에 연결된 소스, 제1 트랜지스터(T1)의 게이트에 연결된 드레인, 및 게이트를 포함하는 제2 트랜지스터(T2), 및 제3 전원 라인(VSS)에 연결된 소스, 제1 트랜지스터(T1)의 게이트에 연결된 드레인, 및 게이트를 포함하는 제3 트랜지스터(T3)를 포함할 수 있다. 제2 인버터(T4 및 T5)는, 제2 전원 라인(VDDH)(또는 제1 전원 라인(VDD))에 연결된 소스, 제2 및 제3 트랜지스터들(T2, T3)의 게이트들에 연결된 드레인, 및 제어 신호(SLEEP)를 수신하는 게이트를 포함하는 제4 트랜지스터(T4), 및 제3 전원 라인(VSS)에 연결된 소스, 제2 및 제3 트랜지스터들(T2, T3)의 게이트들에 연결된 드레인, 및 제어 신호(SLEEP)를 수신하는 게이트를 포함하는 제5 트랜지스터(T5)를 포함할 수 있다. 한편, 도 1에는 두 개의 인버터들(T2 및 T3, 및 T4 및 T5)로 구현된 버퍼(250)의 예가 도시되어 있으나, 실시예에 따라, 버퍼(250)는 임의의 수의 인버터를 포함할 수 있다.
일 실시예에서, 제3 트랜지스터(T3)의 바디는 제1 전원 라인(VDD)에 연결될 수 있고, 제3 트랜지스터(T3)는 제1 트랜지스터(T1)과 동일한 웰에 형성될 수 있다. 또한, 회로 블록(110)에 포함된 PMOS 트랜지스터(T6)의 바디 또한 제1 전원 전압(VDD)에 연결될 수 있고, PMOS 트랜지스터(T6)는 제1 트랜지스터(T1)과 동일한 웰에 형성될 수 있다. 예를 들어, 집적 회로(100)에 포함된 적어도 일부 또는 전부의 PMOS 트랜지스터들(T1, T2, T4, T6)은 동일한 웰에 형성될 수 있다. 이에 따라, 집적 회로(100)는 작은 사이즈를 가질 수 있다. 한편, 집적 회로(100)에 포함된 NMOS 트랜지스터들(T3, T5, T7)의 바디들은 제3 전원 라인(VSS)에 연결될 수 있고, 집적 회로(100)에 포함된 적어도 일부 또는 전부의 NMOS 트랜지스터들(T3, T5, T7)은 동일한 기판 영역 또는 동일한 웰에 형성될 수 있다.
한편, 제1 전원 라인(VDD)에 인가되는 상기 제1 고 전원 전압에 비하여 제2 전원 라인(VDDH)에 인가되는 상기 제2 고 전원 전압이 증가될수록 제1 트랜지스터(T1), 즉 전원 차단 스위치(T1)를 통한 슬립 모드에서의 누설 전류가 감소될 수 있다. 다만, 이 경우, 버퍼(250)에 포함된 PMOS 트랜지스터들(T2, T4)의 바디 전압(즉, 상기 제1 고 전원 전압)이 PMOS 트랜지스터들(T2, T4)의 소스 전압(즉, 상기 제2 고 전원 전압)보다 감소되므로, 버퍼(250)에 포함된 PMOS 트랜지스터들(T2, T4)에 포워드 바디 바이어싱(forward body biasing) 조건이 형성되고, 버퍼(250)에서 누설 전류가 발생할 수 있다. 이러한 버퍼(250)의 누설 전류는, 상기 제1 고 전원 전압에 비하여 상기 제2 고 전원 전압이 증가될수록, 점차적으로 증가될 수 있다. 이에 따라, 슬립 모드에서의 집적 회로(100)의 누설 전류를 최소화하도록, 제1 전원 라인(VDD)에 인가되는 상기 제1 고 전원 전압과 제2 전원 라인(VDDH)에 인가되는 상기 제2 고 전원 전압의 전압 차, 즉 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs)은 제1 트랜지스터(T1)의 누설 전류 및 버퍼(250)의 누설 전류에 기초하여 제1 트랜지스터(T1)의 누설 전류 및 버퍼(250)의 누설 전류의 합이 최소화되도록 결정될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 파워 게이팅 회로(200)는 제1 전원 라인(VDD)에 연결된 소스를 가지는 전원 차단 스위치(T1)의 게이트에 제2 전원 라인(VDDH)을 연결함으로써, 슬립 모드의 전력 소모를 더욱 감소시킬 수 있다. 또한, 본 발명의 일 실시예에 따른 파워 게이팅 회로(200)는 별도의 레벨 쉬프터 없이 제2 전원 라인(VDDH)에 연결된 버퍼(250)를 이용하여 전원 차단 스위치(T1)에 높은 전압을 인가하므로, 파워 게이팅 회로(200)의 사이즈가 감소될 수 있고, 파워 게이팅 회로(200)를 포함하는 집적 회로(100)의 사이즈가 감소될 수 있다. 게다가, 본 발명의 일 실시예에 따른 파워 게이팅 회로(200)에서, 버퍼(250)에 포함된 PMOS 트랜지스터(T2)의 바디가 제1 전원 라인(VDD)에 연결됨으로써, PMOS 트랜지스터(T2)의 소스가 제2 전원 라인(VDDH)에 연결되더라도, 버퍼(250)에 포함된 PMOS 트랜지스터(T2)는 전원 차단 스위치(T1) 및/또는 회로 블록(110)에 포함된 PMOS 트랜지스터(T6)와 동일한 기판 영역 또는 동일한 웰에 형성될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 파워 게이팅 회로(200)의 사이즈가 더욱 감소될 수 있고, 파워 게이팅 회로(200)를 포함하는 집적 회로(100)의 사이즈가 더욱 감소될 수 있다.
도 2는 도 1에 포함된 제1 트랜지스터 및 제2 트랜지스터의 일 예를 나타내는 단면도이다.
도 2를 참조하면, 전원 차단 스위치로서 동작하는 제1 트랜지스터(T1)는 소스(331), 드레인(333) 및 게이트(335)를 포함하고, 버퍼에 포함된 제2 트랜지스터(T2)는 소스(351), 드레인(353) 및 게이트(355)를 포함할 수 있다.
제1 트랜지스터(T1)의 소스(331)는 제1 전원 라인(VDD)에 연결되고, 제1 트랜지스터(T1)의 바디는 콘택 영역(337)을 통하여 제1 전원 라인(VDD)에 연결될 수 있다. 제2 트랜지스터(T2)의 소스(351)는 제1 전원 라인(VDD)에 인가되는 제1 고 전원 전압보다 높은 전압 레벨을 가지는 제2 고 전원 전압이 인가되는 제2 전원 라인(VDDH)에 연결될 수 있다. 한편, 소스(351)가 제2 전원 라인(VDDH)에 연결되더라도, 제2 트랜지스터(T2)의 바디는 콘택 영역(357)을 통하여 제1 전원 라인(VDD)에 연결될 수 있다. 이와 같이, 제1 및 제2 트랜지스터들(T1, T2)의 바디들이 동일한 전원 라인(VDD)에 연결됨으로써, 제1 및 제2 트랜지스터들(T1, T2)에 대한 웰 분리(well separation)이 불필요하고, 제1 및 제2 트랜지스터들(T1, T2)은 동일한 기판 영역 또는 동일한 웰(310)에 형성될 수 있다. 예를 들어, 제1 및 제2 트랜지스터들(T1, T2)은 P형 기판(300) 내에 형성된 동일한 N형 웰(310)에 형성될 수 있다. 이에 따라, 제1 및 제2 트랜지스터들(T1, T2)을 포함하는 파워 게이팅 회로의 사이즈가 감소될 수 있고, 상기 파워 게이팅 회로를 포함하는 집적 회로의 사이즈가 감소될 수 있다.
도 3은 전원 차단 스위치의 게이트-소스 전압에 따른 누설 전류를 나타내는 그래프이다.
도 1 및 도 3을 참조하면, 전원 차단 스위치(T1)의 게이트-소스 전압(Vgs)이 증가될수록, 즉 제1 전원 라인(VDD)에 인가되는 제1 고 전원 전압에 비하여 제2 전원 라인(VDDH)에 인가되는 제2 고 전원 전압이 증가될수록, 전원 차단 스위치(T1)의 누설 전류(Ileak_T1)가 감소될 수 있다.
다만, 버퍼(250)에 포함된 PMOS 트랜지스터들(T2, T4)의 바디 전압(즉, 상기 제1 고 전원 전압)이 PMOS 트랜지스터들(T2, T4)의 소스 전압(즉, 상기 제2 고 전원 전압)보다 감소되므로, 버퍼(250)에 포함된 PMOS 트랜지스터들(T2, T4)에 포워드 바디 바이어싱(forward body biasing) 조건이 형성되고, 버퍼(250)에서 누설 전류(Ileak_buf)가 발생할 수 있다. 이러한 버퍼(250)의 누설 전류(Ileak_buf)는, 전원 차단 스위치(T1)의 게이트-소스 전압(Vgs)이 증가될수록, 즉 제1 전원 라인(VDD)에 인가되는 상기 제1 고 전원 전압에 비하여 제2 전원 라인(VDDH)에 인가되는 상기 제2 고 전원 전압이 증가될수록, 점차적으로 증가될 수 있다.
슬립 모드에서의 집적 회로(100)의 누설 전류(Ileak_tot)는 전원 차단 스위치(T1)의 누설 전류(Ileak_T1)와 버퍼(250)의 누설 전류(Ileak_buf)의 합일 수 있다. 이에 따라, 슬립 모드에서의 집적 회로(100)의 누설 전류(Ileak_tot)를 최소화하도록, 전원 차단 스위치(T1)의 게이트-소스 전압(Vgs), 즉 제1 전원 라인(VDD)에 인가되는 상기 제1 고 전원 전압과 제2 전원 라인(VDDH)에 인가되는 상기 제2 고 전원 전압의 차가 전원 차단 스위치(T1)의 누설 전류(Ileak_T1)와 버퍼(250)의 누설 전류(Ileak_buf)의 합이 최소화되는 최적 전압(VOPT)로 결정될 수 있다.
한편, 제1 전원 라인(VDD)에 인가되는 상기 제1 고 전원 전압과 제2 전원 라인(VDDH)에 인가되는 상기 제2 고 전원 전압의 차가 최적 전압(VOPT)이 되도록, 상기 제1 고 전원 전압 및 상기 제2 고 전원 전압 중 적어도 하나의 전압이 조절될 수 있다. 이러한 전원 전압의 조절은 집적 회로의 테스트 단계에서 수행되거나, 집적 회로의 일반 구동 중 수행될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 파워 게이팅 회로를 포함하는 집적 회로를 나타내는 도면이고, 도 5는 도 4에 포함된 제1 트랜지스터 및 제2 트랜지스터의 일 예를 나타내는 단면도이며, 도 6은 도 4에 포함된 제1 트랜지스터 및 제2 트랜지스터의 다른 예를 나타내는 단면도이다.
도 4를 참조하면, 집적 회로(400)는 가상 전원 라인(VVSS)에 연결된 회로 블록(410), 제어 신호(SLEEP)를 생성하는 전력 관리부(430), 및 제어 신호(SLEEP)에 응답하여 회로 블록(410)에 전력이 선택적으로 공급되도록 하는 파워 게이팅 회로(500)를 포함할 수 있다. 한편, 헤더(header) 타입의 전원 차단 스위치(T1)를 포함하는 도 1의 파워 게이팅 회로(200)와 달리, 도 4의 파워 게이팅 회로(500)는 풋터(footer) 타입의 전원 차단 스위치(T1)를 포함할 수 있다.
회로 블록(410)은 가상 전원 라인(VVSS)을 통하여 전력을 선택적으로 공급받을 수 있다. 회로 블록(410)은 가상 전원 라인(VVSS)에 연결된 임의의 회로를 포함할 수 있고, 일 실시예에서, 회로 블록(410)은 스탠다드 셀들을 포함할 수 있다. 예를 들어, 회로 블록(410)은 가상 전원 라인(VVSS)에 연결된 NMOS 트랜지스터(T6) 및 제3 전원 라인(VDD)에 연결된 PMOS 트랜지스터(T7)를 포함할 수 있다. 회로 블록(410)의 PMOS 및 NMOS 트랜지스터들(T6, T7)은, 제1 전원 라인(VSS)이 가상 전원 라인(VVSS)에 연결된 동안, 제3 전원 라인(VDD), PMOS 트랜지스터(T7), NMOS 트랜지스터(T6), 가상 전원 라인(VVSS) 및 제1 전원 라인(VSS)을 포함하는 전류 경로가 형성되어 전력을 공급받을 수 있다.
전력 관리부(430)는 동작 모드에 따라 회로 블록(410)에 전력이 선택적으로 공급되도록 파워 게이팅 회로(500)에 제어 신호(SLEEP)를 인가할 수 있다. 일 실시예에서, 전력 관리부(430)는 제어 신호(SLEEP)로서 슬립 모드(sleep mode)를 나타내는 슬립 신호를 파워 게이팅 회로(500)에 인가할 수 있고, 파워 게이팅 회로(500)는 상기 슬립 신호에 응답하여 제1 전원 라인(VSS)과 가상 전원 라인(VVSS)의 연결을 차단할 수 있다.
파워 게이팅 회로(500)는 전력 관리부(430)로부터의 제어 신호(SLEEP)에 응답하여 가상 전원 라인(VVSS)에 제1 전원 라인(VSS)을 선택적으로 연결함으로써, 회로 블록(410)에 전력이 선택적으로 공급되도록 할 수 있다. 파워 게이팅 회로(500)는 제1 전원 라인(VSS)과 가상 전원 라인(VVSS) 사이에 연결된 제1 트랜지스터(T1), 및 전력 관리부(430)로부터의 제어 신호(SLEEP)를 버퍼링하여 제1 트랜지스터(T1)에 버퍼링된 제어 신호(BSLEEP)를 인가하는 버퍼(550)를 포함할 수 있다.
제1 트랜지스터(T1)의 바디는 제1 전원 라인(VSS)에 연결될 수 있다. 전력 관리부(430)로부터의 제어 신호(SLEEP)가 슬립 모드를 나타내는 제1 로직 레벨을 가질 때, 제1 트랜지스터(T1)의 게이트에는 버퍼링된 제어 신호(BSLEEP)로서 제2 전원 라인(VSSL)의 전원 전압이 인가될 수 있다. 한편, 제1 전원 라인(VSS)에는 제1 저 전원 전압(예를 들어, 접지 전압)이 인가되고, 제2 전원 라인(VSSL)에는 상기 제1 저 전원 전압보다 낮은 전압 레벨을 가지는 제2 저 전원 전압(예를 들어, 음의 전압)이 인가될 수 있다. 이에 따라, 제1 트랜지스터(T1), 즉 전원 차단 스위치(T1)의 누설 전류가 감소될 수 있다.
버퍼(550)는 제2 전원 라인(VSSL)에 연결될 수 있고, 이에 따라 별도의 레벨 쉬프터 없이도 제1 트랜지스터(T1)의 게이트에 상기 낮은 전압 레벨을 가지는 제2 저 전원 전압을 인가할 수 있다. 이에 따라, 파워 게이팅 회로(500)의 사이즈가 감소될 수 있고, 집적 회로(400)의 사이즈가 감소될 수 있다.
제1 트랜지스터(T1)의 게이트에 버퍼링된 제어 신호(BSLEEP)로서 제2 전원 라인(VSSL)의 상기 제2 저 전원 전압을 인가하도록, 버퍼(550)는 제2 전원 라인(VSSL)에 연결된 소스 및 제1 트랜지스터(T1)의 게이트에 연결된 드레인을 가지는 제2 트랜지스터(T2)를 포함할 수 있다. 제2 트랜지스터(T2)의 바디는 제1 전원 라인(VSS)에 연결될 수 있다. 이에 따라, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)가 형성된 기판 영역 또는 웰(well)에 형성될 수 있다.
예를 들어, 도 5에 도시된 바와 같이, 전원 차단 스위치로서 동작하는 제1 트랜지스터(T1)는 소스(631), 드레인(633) 및 게이트(635)를 포함하고, 버퍼(550)에 포함된 제2 트랜지스터(T2)는 소스(651), 드레인(653) 및 게이트(655)를 포함할 수 있다. 제1 트랜지스터(T1)의 소스(631)는 제1 전원 라인(VSS)에 연결되고, 제1 트랜지스터(T1)의 바디는 콘택 영역(637)을 통하여 제1 전원 라인(VSS)에 연결될 수 있다. 제2 트랜지스터(T2)의 소스(651)는 제1 전원 라인(VSS)에 인가되는 제1 저 전원 전압보다 낮은 전압 레벨을 가지는 제2 저 전원 전압이 인가되는 제2 전원 라인(VSSL)에 연결될 수 있다. 한편, 소스(651)가 제2 전원 라인(VSSL)에 연결되더라도, 제2 트랜지스터(T2)의 바디는 콘택 영역(657)을 통하여 제1 전원 라인(VSS)에 연결될 수 있다. 이와 같이, 제1 및 제2 트랜지스터들(T1, T2)의 바디들이 동일한 전원 라인(VSS)에 연결됨으로써, 제1 및 제2 트랜지스터들(T1, T2)에 대한 웰 분리(well separation)이 불필요하고, 제1 및 제2 트랜지스터들(T1, T2)은 동일한 기판(600)의 영역에 형성될 수 있다. 이에 따라, 제1 및 제2 트랜지스터들(T1, T2)을 포함하는 파워 게이팅 회로(500)의 사이즈가 감소될 수 있고, 파워 게이팅 회로(500)를 포함하는 집적 회로(400)의 사이즈가 감소될 수 있다.
다른 예에서, 도 6에 도시된 바와 같이, 전원 차단 스위치로서 동작하는 제1 트랜지스터(T1)는 소스(731), 드레인(733) 및 게이트(735)를 포함하고, 버퍼(550)에 포함된 제2 트랜지스터(T2)는 소스(751), 드레인(753) 및 게이트(755)를 포함할 수 있다. 제1 트랜지스터(T1)의 바디는 콘택 영역(737)을 통하여 제1 전원 라인(VSS)에 연결될 수 있다. 소스(751)가 제2 전원 라인(VSSL)에 연결되더라도, 제2 트랜지스터(T2)의 바디는 콘택 영역(757)을 통하여 제1 전원 라인(VSS)에 연결될 수 있다. 이와 같이, 제1 및 제2 트랜지스터들(T1, T2)의 바디들이 동일한 전원 라인(VSS)에 연결됨으로써, 제1 및 제2 트랜지스터들(T1, T2)은 동일한 웰(720)에 형성될 수 있다. 예를 들어, P형 기판(700)에는 N형 웰(710)이 형성될 수 있고, N형 웰(710)에는 PMOS 트랜지스터들이 형성될 수 있다. 또한, N형 웰(710)에는 P형 웰(720)이 형성될 수 있고, 제1 및 제2 트랜지스터들(T1, T2)은 동일한 P형 웰(720)에 형성될 수 있다. 이에 따라, 제1 및 제2 트랜지스터들(T1, T2)을 포함하는 파워 게이팅 회로(500)의 사이즈가 감소될 수 있고, 파워 게이팅 회로(500)를 포함하는 집적 회로(400)의 사이즈가 감소될 수 있다.
일 실시예에서, 버퍼(550)는 적어도 하나의 인버터(T2 및 T3, T4 및 T5)로 구현될 수 있다. 예를 들어, 버퍼(550)는 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함하는 제1 인버터(T2 및 T3), 및 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)를 포함하는 제2 인버터(T4 및 T5)를 포함할 수 있다. 한편, 집적 회로(400)에 포함된 적어도 일부 또는 전부의 NMOS 트랜지스터들(T1, T2, T4, T6)의 바디들은 제1 전원 라인(VSS)에 연결될 수 있고, NMOS 트랜지스터들(T1, T2, T4, T6)은 동일한 기판 영역 또는 동일한 웰에 형성될 수 있다. 이에 따라, 집적 회로(400)는 작은 사이즈를 가질 수 있다. 한편, 집적 회로(400)에 포함된 PMOS 트랜지스터들(T3, T5, T7)의 바디들은 제3 전원 라인(VDD)에 연결될 수 있고, 집적 회로(400)에 포함된 적어도 일부 또는 전부의 PMOS 트랜지스터들(T3, T5, T7)은 동일한 기판 영역 또는 동일한 웰에 형성될 수 있다.
상술한 바와 같이, 본 발명의 다른 실시예에 따른 파워 게이팅 회로(500)는 제1 전원 라인(VSS)에 연결된 소스를 가지는 전원 차단 스위치(T1)의 게이트에 제2 전원 라인(VSSL)을 연결함으로써, 슬립 모드의 전력 소모를 더욱 감소시킬 수 있다. 또한, 본 발명의 다른 실시예에 따른 파워 게이팅 회로(500)는 별도의 레벨 쉬프터 없이 제2 전원 라인(VSSL)에 연결된 버퍼(550)를 이용하여 전원 차단 스위치(T1)에 낮은 전압을 인가하므로, 파워 게이팅 회로(500)의 사이즈가 감소될 수 있고, 파워 게이팅 회로(500)를 포함하는 집적 회로(400)의 사이즈가 감소될 수 있다. 게다가, 본 발명의 다른 실시예에 따른 파워 게이팅 회로(500)에서, 버퍼(550)에 포함된 NMOS 트랜지스터(T2)의 바디가 제1 전원 라인(VSS)에 연결됨으로써, NMOS 트랜지스터(T2)의 소스가 제2 전원 라인(VSSL)에 연결되더라도, 버퍼(550)에 포함된 NMOS 트랜지스터(T2)는 전원 차단 스위치(T1) 및/또는 회로 블록(510)에 포함된 NMOS 트랜지스터(T6)와 동일한 기판 영역 또는 동일한 웰에 형성될 수 있다. 이에 따라, 본 발명의 다른 실시예에 따른 파워 게이팅 회로(500)의 사이즈가 더욱 감소될 수 있고, 파워 게이팅 회로(500)를 포함하는 집적 회로(400)의 사이즈가 더욱 감소될 수 있다.
도 7은 본 발명의 일 실시예에 따른 집적 회로를 나타내는 도면이다.
도 7을 참조하면, 집적 회로(800)는 가상 전원 라인(VVDD)에 연결된 회로 블록(810), 제어 신호(SLEEP)를 생성하는 전력 관리부(830), 제어 신호(SLEEP)에 응답하여 회로 블록(810)에 전력이 선택적으로 공급되도록 하는 파워 게이팅 회로(850), 및 비휘발성 메모리(870)를 포함할 수 있다. 일 실시예에서, 집적 회로(800)는 시스템-온-칩(System-On-Chip; SOC)일 수 있다. 예를 들어, 집적 회로(800)는 모바일 SOC, 어플리케이션 프로세서(Application Processor), 미디어 프로세서(Media Processor), 마이크로프로세서, 중앙 처리 장치(Central Processing Unit; CPU), 또는 이와 유사한 장치일 수 있다.
전원 차단 스위치(T1)의 게이트-소스 전압(Vgs), 즉 제1 전원 라인(VDD)에 인가되는 제1 고 전원 전압에 비하여 제2 전원 라인(VDDH)에 인가되는 제2 고 전원 전압이 증가될수록, 슬립 모드에서 전원 차단 스위치(T1) 의 누설 전류는 감소되나, 버퍼(855)에 포함된 PMOS 트랜지스터(T2)에 포워드 바디 바이어싱(forward body biasing) 조건이 형성됨으로써, 버퍼(855)의 누설 전류가 점차적으로 증가될 수 있다. 이에 따라, 슬립 모드에서의 전력 소모 감소를 위하여, 제1 전원 라인(VDD)에 인가되는 상기 제1 고 전원 전압 및 제2 전원 라인(VDDH)에 인가되는 상기 제2 고 전원 전압 중 적어도 하나의 전압 레벨은 전원 차단 스위치(T1)의 누설 전류 및 버퍼(855)의 누설 전류의 합이 최소화되도록 조절될 수 있다.
한편, 이러한 상기 제1 고 전원 전압 및 상기 제2 고 전원 전압 중 적어도 하나의 전압 레벨의 조절은 집적 회로(800)의 테스트 단계에서 수행되고, 상기 조절된 전압 레벨에 대한 정보(VGSINFO)가 비휘발성 메모리(870)에 저장될 수 있다.
전력 관리부(830)는 비휘발성 메모리(870)에 저장된 상기 조절된 전압 레벨에 대한 정보(VGSINFO)에 기초하여 전력 관리 집적 회로(Power Management Integrated Circuit; PMIC)(900)에 상기 조절된 전압 레벨을 나타내는 전압 레벨 신호(SVL)를 제공할 수 있다. PMIC(900)는 전압 레벨 신호(SVL)에 기초하여 제1 전원 라인(VDD) 및 제2 전원 라인(VDDH)에 알맞은 전압 레벨들을 가지는 상기 제1 고 전원 전압 및 상기 제2 고 전원 전압을 제공할 수 있다.
도 8은 본 발명의 일 실시예에 따른 전원 차단 스위치의 게이트-소스 전압을 결정하는 방법의 일 예를 나타내는 순서도이다.
도 7 및 도 8을 참조하면, 집적 회로(800)의 제조 과정의 테스트 단계에서, PMIC(900)는, 전원 차단 스위치(T1)가 초기(또는 디폴트) 게이트-소스 전압(Vgs)을 가지도록 하는 제1 및 제2 고 전원 전압들을 제1 및 제2 전원 라인들(VDD, VDDH)에 인가하고, 이 때의 집적 회로(800)의 누설 전류가 측정될 수 있다(S1010).
전원 차단 스위치(T1)의 게이트-소스 전압(Vgs)이 증가되도록 상기 제1 및 제2 고 전원 전압들 중 적어도 하나의 전압 레벨이 조절되고(S1030), 집적 회로(800)의 누설 전류가 다시 측정될 수 있다(S1050).
현재 측정된 누설 전류가 이전에 측정된 누설 전류보다 감소된 경우(S1070: YES), 게이트-소스 전압(Vgs)이 증가되도록 상기 제1 및 제2 고 전원 전압들 중 적어도 하나의 전압 레벨이 다시 조절되고(S1030), 집적 회로(800)의 누설 전류가 다시 측정될 수 있다(S1050).
한편, 현재 측정된 누설 전류가 이전에 측정된 누설 전류와 같거나 또는 증가된 경우(S1070: NO), 이 때의 전원 차단 스위치(T1)의 게이트-소스 전압(Vgs)은 집적 회로(800)의 슬립 모드에서의 누설 전류를 최소화하는 최적 전압일 수 있고, 이 때의 게이트-소스 전압(Vgs), 또는 상기 제1 및 제2 고 전원 전압들의 상응하는 전압 레벨들에 대한 정보(VGSINFO)가 비휘발성 메모리(870)에 저장될 수 있다(S1090).
집적 회로(800)가 구동될 때, 전력 관리부(830)는 비휘발성 메모리(870)에 저장된 게이트-소스 전압(Vgs), 또는 상응하는 상기 제1 및 제2 고 전원 전압들의 전압 레벨들에 대한 정보(VGSINFO)에 기초하여 PMIC(900)를 제어함으로써, 제1 전원 라인(VDD) 및 제2 전원 라인(VDDH)에 알맞은 전압 레벨들을 가지는 상기 제1 고 전원 전압 및 상기 제2 고 전원 전압이 제공되도록 할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 집적 회로를 나타내는 도면이고, 도 10은 도 9에 포함된 모니터링부의 일 예를 나타내는 단면도이다.
도 9를 참조하면, 집적 회로(1100)는 가상 전원 라인(VVDD)에 연결된 회로 블록(1110), 제어 신호(SLEEP)를 생성하는 전력 관리부(1130), 제어 신호(SLEEP)에 응답하여 회로 블록(1110)에 전력이 선택적으로 공급되도록 하는 파워 게이팅 회로(1150), 및 모니터링부(1180)를 포함할 수 있다.
모니터링부(1180)는 전원 차단 스위치(T1)의 누설 전류 및 버퍼(1155)의 누설 전류를 측정할 수 있고, 전력 관리부(1130)에 측정된 누설 전류에 대한 데이터(MLCD)를 제공할 수 있다. 일 실시예에서, 모니터링부(1180)는, 도 10에 도시된 바와 같이, 스위치 누설 측정부(1181), 스위치 누설 저장부(1182), 제1 감산기(1183), 버퍼 누설 측정부(1184), 버퍼 누설 저장부(1185), 제2 감산기(1186) 및 가산기(1187)를 포함할 수 있다.
스위치 누설 측정부(1181)는 전원 차단 스위치(T1)의 누설 전류를 측정하고, 전원 차단 스위치(T1)의 누설 전류를 나타내는 스위치 누설 데이터(SLD)를 스위치 누설 저장부(1182)에 저장할 수 있다. 제1 감산기(1183)는 스위치 누설 측정부(1181)로부터 현재 스위치 누설 데이터(SLD)를 수신하고, 스위치 누설 저장부(1182)로부터 이전(예를 들어, 직전) 스위치 누설 데이터(PSLD)를 수신하며, 현재 스위치 누설 데이터(SLD)로부터 이전 스위치 누설 데이터(PSLD)를 감산하여 전원 차단 스위치(T1)의 누설 전류의 변화량을 계산할 수 있다.
또한, 버퍼 누설 측정부(1184)는 버퍼(1155)의 누설 전류를 측정하고, 버퍼(1155)의 누설 전류를 나타내는 버퍼 누설 데이터(BLD)를 버퍼 누설 저장부(1185)에 저장할 수 있다. 제2 감산기(1186)는 버퍼 누설 측정부(1184)로부터 현재 버퍼 누설 데이터(BLD)를 수신하고, 버퍼 누설 저장부(1185)로부터 이전(예를 들어, 직전) 버퍼 누설 데이터(PBLD)를 수신하며, 현재 버퍼 누설 데이터(BLD)로부터 이전 버퍼 누설 데이터(PBLD)를 감산하여 버퍼(1155)의 누설 전류의 변화량을 계산할 수 있다.
가산기(1187)는 제1 감산기(1183)로부터의 전원 차단 스위치(T1)의 누설 전류의 변화량과 제2 감산기(1186)로부터의 버퍼(1155)의 누설 전류의 변화량을 합산하여 전력 관리부(1130)에 모니터링부(1180)에 의해 측정된 누설 전류에 대한 데이터(MLCD)로서 합산 결과를 제공할 수 있다.
전력 관리부(1130)는, 모니터링부(1180)에 의해 측정된 전원 차단 스위치(T1)의 누설 전류 및 버퍼(1155)의 누설 전류에 기초하여 제1 전원 라인(VDD)에 인가되는 제1 고 전원 전압 및 제2 전원 라인(VDDH)에 인가되는 제2 고 전원 전압 중 적어도 하나의 전압 레벨을 조절하고, 조절된 전압 레벨을 나타내는 전압 레벨 신호(SVL)를 PMIC(1200)에 제공할 수 있다. 일 실시예에서, 전력 관리부(1130)는 모니터링부(1180)에 의해 측정된 전원 차단 스위치(T1)의 누설 전류 및 버퍼(1155)의 누설 전류의 합이 최소화되도록 상기 제1 및 제2 고 전원 전압들 중 적어도 하나의 전압 레벨을 조절할 수 있다. PMIC(1200)는 전압 레벨 신호(SVL)에 기초하여 제1 전원 라인(VDD) 및 제2 전원 라인(VDDH)에 알맞은 전압 레벨들을 가지는 상기 제1 고 전원 전압 및 상기 제2 고 전원 전압을 제공할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 전원 차단 스위치의 게이트-소스 전압을 결정하는 방법의 일 예를 나타내는 순서도이다.
도 9 및 도 11을 참조하면, 집적 회로(1100)가 슬립 모드에 진입하면(S1310), 모니터링부(1180)는 전원 차단 스위치(T1)의 누설 전류 및 버퍼(1155)의 누설 전류를 측정할 수 있다(S1320).
전력 관리부(1130)는 전원 차단 스위치(T1)의 게이트-소스 전압(Vgs)이 증가(또는 감소)되도록 PMIC(1200)를 제어하고(S1330), 모니터링부(1180)는 전원 차단 스위치(T1)의 누설 전류 및 버퍼(1155)의 누설 전류를 다시 측정할 수 있다(S1340).
전원 차단 스위치(T1)의 누설 전류의 변화량이 버퍼(1155)의 누설 전류 변화량보다 작은 경우(S1350: YES), 전력 관리부(1130)는 전원 차단 스위치(T1)의 게이트-소스 전압(Vgs)이 증가(또는 감소)되도록 PMIC(1200)를 제어하고(S1330), 모니터링부(1180)는 전원 차단 스위치(T1)의 누설 전류 및 버퍼(1155)의 누설 전류를 다시 측정할 수 있다(S1340).
전원 차단 스위치(T1)의 누설 전류의 변화량이 버퍼(1155)의 누설 전류 변화량보다 크거나 같은 경우(S1350: NO), 전력 관리부(1130)는 전원 차단 스위치(T1)의 게이트-소스 전압(Vgs)이 감소(또는 증가)되도록 PMIC(1200)를 제어하고(S1360), PMIC(1200)는 이와 같이 결정된 게이트-소스 전압(Vgs)에 상응하는 제1 및 제2 고 전원 전압들을 집적 회로(1100)에 제공할 수 있다.
도 12는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 12를 참조하면, 컴퓨팅 시스템(1400)은 모바일 SOC와 같은 프로세서(1410), 메모리 장치(1420), 사용자 인터페이스(1430), 저장 장치(1440), 베이스밴드 칩 셋(baseband chipset)과 같은 모뎀(1450), 및 버스(1460)을 포함할 수 있다.
프로세서(1410)는 특정 계산들 또는 태스크들을 실행할 수 있다. 프로세서(1410)는 본 발명의 실시예들에 따른 파워 게이팅 회로를 포함하는 시스템-온-칩일 수 있다. 예를 들어, 프로세서(1410)는 모바일 SoC, 어플리케이션 프로세서, 미디어 프로세서, 마이크로프로세서, 중앙 처리 장치, 또는 이와 유사한 장치일 수 있다. 프로세서(1410)는 어드레스 버스, 제어 버스 및/또는 데이터 버스와 같은 버스(1460)를 통하여 메모리 장치(1420)에 연결될 수 있다. 예를 들어, 메모리 장치(1420)는 DRAM(Dynamic random access memory), 모바일 DRAM, SRAM(Static random access memory), PRAM(Phase random access memory), FRAM(Ferroelectric random access memory), RRAM(Resistive random access memory), 또는 MRAM(Magnetic random access memory)으로 구현될 수 있다. 또한, 프로세서(1410)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에 연결될 수 있다. 이에 따라, 프로세서(1410)는 키보드 또는 마우스와 같은 하나 이상의 입력 장치, 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함하는 사용자 인터페이스(1430)를 제어할 수 있다. 또한, 프로세서(1410)는 상기 확장 버스를 통하여 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM)와 같은 저장 장치(1440)를 제어할 수 있다. 모뎀(1450)은 외부 장치와 무선으로 데이터를 송수신할 수 있다. 컴퓨팅 시스템(1400)은 동작 전압을 공급하기 위한 파워 서플라이를 더 포함할 수 있다. 또한, 컴퓨팅 시스템(1400)은, 실시예에 따라, 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor, CIS) 등을 더 포함할 수 있다.
프로세서(1410)는 다양한 형태들의 패키지를 이용하여 구현될 수 있는데, 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지를 이용하여 구현될 수 있다.
실시예에 따라, 컴퓨팅 시스템(1400)은 핸드폰(cellular phone), 스마트 폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 컴퓨터(computer), 노트북(laptop), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등을 포함할 수 있다.
본 발명은 파워 게이팅 회로를 포함하는 임의의 반도체 장치에 적용될 수 있다. 예를 들어, 본 발명은 모바일 SoC(System-on-Chip), 어플리케이션 프로세서(Application Processor), 미디어 프로세서(Media Processor), 마이크로프로세서, 중앙 처리 장치(Central Processing Unit; CPU), 또는 이와 유사한 장치에 적용될 수 있을 것이다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 가상 전원 라인에 연결된 회로 블록을 포함하는 집적 회로의 파워 게이팅 회로에 있어서,
    제1 전원 라인과 상기 가상 전원 라인 사이에 연결되고, 상기 제1 전원 라인에 연결된 바디를 가지는 제1 트랜지스터; 및
    제2 전원 라인에 연결된 소스 및 상기 제1 전원 라인에 연결된 바디를 가지는 제2 트랜지스터를 포함하고, 제어 신호를 버퍼링하여 상기 제1 트랜지스터에 상기 버퍼링된 제어 신호를 인가하는 버퍼를 포함하는 파워 게이팅 회로.
  2. 제1 항에 있어서, 상기 제1 전원 라인에는 제1 고 전원 전압이 인가되고, 상기 제2 전원 라인에는 상기 제1 고 전원 전압보다 높은 전압 레벨을 가지는 제2 고 전원 전압이 인가되는 파워 게이팅 회로.
  3. 제1 항에 있어서, 상기 제1 전원 라인에는 제1 저 전원 전압이 인가되고, 상기 제2 전원 라인에는 상기 제1 저 전원 전압보다 낮은 전압 레벨을 가지는 제2 저 전원 전압이 인가되는 파워 게이팅 회로.
  4. 제1 항에 있어서, 상기 제1 전원 라인에 인가되는 전원 전압과 상기 제2 전원 라인에 인가되는 전원 전압의 전압 차는 상기 제1 트랜지스터의 누설 전류 및 상기 버퍼의 누설 전류에 기초하여 결정되는 파워 게이팅 회로.
  5. 제1 항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 동일한 웰(well)에 형성되는 파워 게이팅 회로.
  6. 제1 항에 있어서, 상기 버퍼는, 상기 제어 신호가 제1 로직 레벨을 가질 때, 상기 버퍼링된 제어 신호로서 상기 제2 전원 라인의 전원 전압을 상기 제1 트랜지스터의 게이트에 인가하는 파워 게이팅 회로.
  7. 제1 항에 있어서, 상기 제2 트랜지스터는, 상기 제2 전원 라인에 연결된 소스, 상기 제1 트랜지스터의 게이트에 연결된 드레인, 및 게이트를 포함하고,
    상기 버퍼는,
    제3 전원 라인에 연결된 소스, 상기 제1 트랜지스터의 게이트에 연결된 드레인, 및 게이트를 포함하는 제3 트랜지스터;
    게이트 상기 제2 전원 라인에 연결된 소스, 상기 제2 트랜지스터의 및 상기 제3 트랜지스터의 게이트에 연결된 드레인, 및 상기 제어 신호를 수신하는 게이트를 포함하는 제4 트랜지스터; 및
    상기 제3 전원 라인에 연결된 소스, 상기 제2 트랜지스터의 게이트 및 상기 제3 트랜지스터의 게이트에 연결된 드레인, 및 상기 제어 신호를 수신하는 게이트를 포함하는 제5 트랜지스터를 더 포함하는 파워 게이팅 회로.
  8. 가상 전원 라인에 연결된 회로 블록;
    제어 신호를 생성하는 전력 관리부; 및
    상기 제어 신호에 응답하여 상기 가상 전원 라인에 제1 전원 라인을 선택적으로 연결하는 파워 게이팅 회로를 포함하고,
    상기 파워 게이팅 회로는,
    상기 제1 전원 라인과 상기 가상 전원 라인 사이에 연결되고, 상기 제1 전원 라인에 연결된 바디를 가지는 제1 트랜지스터; 및
    상기 제2 전원 라인에 연결된 소스 및 상기 제1 전원 라인에 연결된 바디를 가지는 제2 트랜지스터를 포함하고, 상기 제어 신호를 버퍼링하여 상기 제1 트랜지스터에 상기 버퍼링된 제어 신호를 인가하는 버퍼를 포함하는 집적 회로.
  9. 제8 항에 있어서, 상기 제1 전원 라인에 인가되는 전원 전압 및 상기 제2 전원 라인에 인가되는 전원 전압 중 적어도 하나의 전압 레벨은, 상기 집적 회로의 테스트 단계에서, 상기 제1 트랜지스터의 누설 전류 및 상기 버퍼의 누설 전류의 합이 감소되도록 조절되는 집적 회로.
  10. 제8 항에 있어서,
    상기 제1 트랜지스터의 누설 전류 및 상기 버퍼의 누설 전류를 측정하는 모니터링부를 더 포함하고,
    상기 전력 관리부는 상기 모니터링부에 의해 측정된 상기 제1 트랜지스터의 누설 전류 및 상기 버퍼의 누설 전류의 합이 감소되도록 상기 제1 전원 라인에 인가되는 전원 전압 및 상기 제2 전원 라인에 인가되는 전원 전압 중 적어도 하나의 전압 레벨을 조절하는 집적회로.
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