KR100964920B1 - 파워게이팅 회로 및 방법 - Google Patents

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Abstract

본 발명은 파워게이팅 회로에 관한 것으로, 그 회로는 논리회로와 논리회로에 대한 전류 공급을 제어하는 전류 제어회로와 논리회로의 상태를 검출하는 상태검출회로를 구비하는 구성으로, 전류제어회로는 논리회로의 상태가 메타스테이블 상태(meta-stable state)이면 논리회로에 대한 전류 공급을 일정하게 유지시킴으로써, 메타스테이블 상태가 종료될 때까지 논리회로에 공급되는 전류의 증가를 막을 수 있어서 논리회로 내 게이트들의 전압 변화에 의해 발생되는 바운스 노이즈를 줄일 수 있다.

Description

파워게이팅 회로 및 방법{Power gating circuit and method}
본 발명은 반도체 집적 회로 디자인에 관한 것으로서, 특히 슬립 트랜지스터를 이용한 파워게이팅 회로 및 방법에 관한 것이다.
CMOS 디지털 회로는 전력 소모를 줄이기 위하여 전원전압(supply voltage, VDD)을 낮추는 것이 필요한데, 전원 전압을 낮추면 회로 성능의 저하를 가져온다. 이러한 회로 성능의 저하를 피하기 위하여 전원전압(VDD)과 문턱 전압(threshold voltage, Vth)을 함께 낮추는 것이 필요하다. 그런데 이 문턱 전압(Vth)을 낮추면, 낮춘 만큼 서브쓰레숄드 누설전류(subthershold leakage current)가 지수적으로 증가하는 문제가 발생한다. 이때, 서브쓰레숄드 누설전류는 게이트 소스간 전압(VGS)이 문턱 전압(Vth)보다 낮을 때, 소스와 드레인 사이에 흐르는 전류를 말하며, 이하 누설 전류라 칭하기로 한다.
이러한 누설 전류는 전력 소모를 증가시키는 문제가 있으므로, 누설 전류를 줄이기 위하여 파워게이팅(power gating) 기술을 사용한다. 파워게이팅 기술은 슬립 트랜지스터를 논리 회로에 연결하고, 액티브 모드에서는 슬립 트랜지스터를 온(on)시켜 논리 회로가 정상 동작하도록 하고, 슬립 모드에서는 슬립 트랜지스터를 오프(off)시켜 논리 회로에 전원 공급을 차단하는 회로 기술을 말한다.
본 발명이 이루고자 하는 기술적 과제는 슬립 트랜지스터를 활성화하는 과정에서 나타나는 메타스테이블 상태가 종료될 때까지 논리회로에 공급되는 전류의 증가를 막음으로써 논리회로 내 게이트들의 전압 변화에 의해 발생되는 바운스 노이즈를 줄이는 파워게이팅 회로를 제공한 데 있다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 파워게이팅 회로는 논리회로; 및 상기 논리회로에 대한 전류 공급을 제어하는 전류 제어부를 구비하며, 상기 전류 제어부는 상기 논리회로의 상태가 메타스테이블 상태(meta-stable state)이면, 상기 논리회로에 대한 전류 공급을 일정하게 유지시킨다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 파워게이팅 방법은 논리회로의 상태를 검출하는 단계; 및 상기 검출된 논리회로의 상태가 메타스테이블 상태(meta-stable state)이면, 상기 논리회로에 대한 전류 공급을 일정하게 유지시키는 단계를 구비한다.
상술한 바와 같이, 본 발명에 따른 파워게이팅 회로에 의하면 메타스테이블 상태가 종료될 때까지 논리회로에 공급되는 전류의 증가를 막음으로써 논리회로 내 게이트들의 전압 변화에 의해 발생되는 바운스 노이즈를 줄이는 효과가 있다.
또한 본 발명에 따른 파워게이팅 회로에 의하면 메타스테이블 상태가 종료되 면 논리회로에 공급되는 전류를 증가시킴으로써 논리회로의 용량성 부하나 도선 등에 의하여 발생하는 바운스 노이즈를 줄이는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 상세히 설명한다.
도 1a 및 도 1b는 파워게이팅 회로의 일 예를 도시한 도면이다. 도 1a는 접지(ground:GND)와 가상접지(virtual ground:VGND)를 연결하는 NMOS 슬립 트랜지스터(NMOS sleep transistor:110)를 구비하는 파워게이팅 회로를 나타내는 도면이고, 도 1b는 전원(VDD)과 가상전원(VVDD)를 연결하는 PMOS 슬립 트랜지스터(PMOS sleep transistor:130)를 구비하는 파워게이팅 회로를 나타내는 도면이다.
먼저 도 1a를 참조하면, 액티브 모드(active mode)에서 NMOS 슬립 트랜지스터는 선형 영역(linear region)에 있으므로, 가상 접지(VGND, 노드 G) 전압은 접지(GND) 전압에 가까운 값을 가진다. 한편, 슬립 모드(sleep mode)에서 NMOS 슬립 트랜지스터(110)는 턴 오프(turn off)되므로, 가상 접지(VGND, 노드 G) 전압은 전원(VDD) 전압에 가까운 값을 가진다. 이 경우, 누설 전류는 높은 문턱 전압을 가지는 NMOS 슬립 트랜지스터(110)에 의해 제한된다.
그런데 슬립 모드에서 액티브 모드로 전환되는 동안 즉, NMOS 슬립 트랜지스터(110)가 턴 온(turn on)되는 때에 가상 접지(VGND, 노드 G) 전압은 전원(VDD) 전압에서 접지(GND) 전압으로 급격히 떨어지게 되므로, 논리 회로(120) 내부의 용량성 부하(capacitive load)와 가상 접지(VGND, 노드 G)에 축적되어 있던 전하들이 한꺼번에 NMOS 슬립 트랜지스터(110)를 통해 방출된다. 이를 통해, 슬립 모드에서 액티브 모드로 전환되는 동안에 많은 양의 전류가 흐른다.
마찬가지로 도 1b를 참조하면, 액티브 모드에서 PMOS 슬립 트랜지스터(130)는 선형 영역(linear region)에 있으므로, 가상전원(VVDD, 노드 P) 전압은 전원(VDD) 전압에 가까운 값을 가진다. 한편, 슬립 모드에서 PMOS 슬립 트랜지스터(130)는 턴 오프(turn off)되므로, 가상 전원(VVDD, 노드 P) 전압은 접지(GND) 전압에 가까운 값을 가진다. 이 경우, 누설 전류는 높은 문턱 전압을 가지는 PMOS 슬립 트랜지스터(130)에 의해 제한된다.
그런데 슬립 모드에서 액티브 모드로 전환되는 동안, 즉 PMOS 슬립 트랜지스터(130)가 턴 온(turn on)되는 때에 가상 전원(VVDD, 노드 P) 전압은 접지(GND) 전압에서 전원(VDD) 전압으로 급격히 증가하게 되므로, PMOS 슬립 트랜지스터(130)를 통해 논리회로(140) 내부의 용량성 부하(capacitive load)와 가상 전원(VVDD, 노드P)에 전하들이 한꺼번에 충전된다. 이를 통해, 슬립 모드에서 액티브 모드로 전환되는 동안에 많은 양의 전류가 흐른다.
이러한 전류의 급격한 증가는 전원 분배 네트워크(power distribution network)에 기생하는 인던턱스 성분에 의해 바운스 노이즈(bounce noise)를 일으킨다. 이러한 바운스 노이즈는 정상적으로 작동하고 있는 다른 논리 회로들(미도시)의 다른 부분들의 성능이나 기능에 나쁜 영향을 준다. 이러한 바운스 노이즈를 줄이기 위해, 도 2 및 도 3에 도시된 파워게이팅 회로를 사용할 수 있다.
도 2는 전류의 급격한 변화가 없는 파워게이팅 회로의 일 예를 도시한 도면이다. 도 2에 도시된 파워게이팅 회로는 PMOS 슬립 트랜지스터(210), 논리회로(220), 전류 제어부(230)를 구비한다.
도 2를 참조하면, 파워게이팅 회로는 슬립 모드에서 액티브 모드로 전환되는 동안, 전류 제어부(230)가 PMOS 슬립 트랜지스터(210)의 게이트 전압을 천천히 감소시킴으로써 PMOS 슬립 트랜지스터(210)에 흐르는 전류를 천천히 증가시킨다. 가상 전원(VVDD) 전압이 접지(GND) 전압에서 곧바로 전원(VDD) 전압으로 증가하는 것이 아니라, 천천히 전원(VDD) 전압 수준으로 증가하므로, PMOS 슬립 트랜지스터(210)를 통해 가상 전원(VVDD)이나 논리회로(220) 내부의 용량성 부하에 천천히 전하들이 충전될 수 있도록 하여, 전류의 급격한 변화를 막는다.
도 3은 전류의 급격한 변화가 없는 파워게이팅 회로의 다른 일 예를 도시한 것이다. 도 3을 참조하면, 전원(VDD)과 가상전원(VVDD) 사이에 N 개의 슬립 트랜지스터들(310_1, 310_2,…,310_N)을 배치하고, 스위칭 회로(320)를 N 개의 슬립 트랜지스터들(310_1, 310_2,…,310_N)에 연결한다. 그리고 스위칭 회로(320)가 슬립 트랜지스터들(310_1, 310_2,…,310_N)을 순차적으로 턴 온(turn on)시키게 한다. 스위칭 회로(320)는 제 1 지연부(320_1), 제 2 지연부(320_2),…, 제 N-1 지연부(320_N-1) 등으로 구성되어 있으며, 슬립 트랜지스터들(310_2, 310_2,…,310_N)을 시간차를 두고 하나씩 턴 온(turn on)시킨다. 이때에도 모드 전환시 가상 전원(VVDD) 전압을 접지(GND) 전압에서 단계적으로 전원(VDD) 전압 수준으로 증가시킴으로써 전류의 급격한 변화를 막는다.
도 2에 도시된 파워게이팅 회로는 하나의 슬립 트랜지스터를 천천히 턴 온 시키는 방법을 사용하고, 도 3에 도시된 파워게이팅 회로는 병렬로 연결된 복수의 슬립 트랜지스터들을 하나씩 차례로 턴 온 시키는 방법을 사용하는데, 이들은 모두 슬립 트랜지스터 또는 슬립 트랜지스터들 전체에 흐르는 전류를 천천히 증가시킴으로써 전류의 급격한 변화를 막는 방법이다. 그런데 이러한 방법만으로는 슬립 모드에서 액티브 모드로 전환시 발생하는 전류의 급격한 변화를 충분히 막을 수는 없는 문제가 있으며, 이러한 문제를 도 4를 참조하여 설명하기로 한다.
도 4는 4개의 인버터들을 가진 논리회로(420)와 PMOS 슬립 트랜지스터(410)로 구성된 파워게이팅 회로의 일 예를 도시한 도면이다.
먼저, 슬립 모드에서 PMOS 슬립 트랜지스터(410)는 오프 되므로, 가상전원(VVDD) 전압은 접지(GND) 전압에 가까운 값을 가지며, 그 결과 A, B, C 및 D 값은 모두 접지(GND) 전압에 가까운 값을 가지게 된다.
그러다가 가상전원(VVDD) 전압의 값이 점점 증가함으로 인해 인버터들(422, 424, 426, 428)의 PMOS트랜지스터의 게이트-소스간 전압(VGS)이 증가하여 문턱전압(Vth) 보다 커지면, PMOS 트랜지스터는 온(on) 상태가 되어 A, B, C 및 D 값은 점점 증가한다.
그런데 A, B, C 및 D 값이 점점 증가함으로 인해 인버터들(422, 424, 426, 428)의 NMOS 트랜지스터의 게이트-소스간 전압(VGS)이 증가하여 문턱전압(Vth)에 도 달하면, NMOS 트랜지스터도 온(on) 상태가 되어 A, B, C 및 D 값은 메타스테이블 상태(meta-stable state)가 된다. 메타스테이블 상태란 말은 인버터를 구성하는 PMOS 트랜지스터와 NMOS 트랜지스터가 동시에 온(on) 상태에 있으므로, 논리회로(420)가 불안정한 상태에 있음을 의미한다.
메타스테이블 상태는 회로가 안정된 값을 가질 때까지 계속되며, 만일 맨 왼쪽에 위치한 첫 번째 인버터(422)의 입력이 0 이라고 가정하면, A, B, C 및 D 값이 각각 1, 0, 1, 0 이 되는 바이스테이블 상태(bi-stable state)에 도달할 때까지 메타스테이블 상태가 유지된다. 그런데 메타스테이블 상태에서 바이스테이블 상태로 도달하는 과정에서 인버터들(422, 424, 426, 428)은 충전하고 있던 전하들이 일시적으로 방출되어 접지(GND)로 배출되며, 이는 전류의 급격한 변화가 발생한다는 것을 의미한다. 그리고 논리회로(420)가 인버터 4개로 구성되는 것이 아니라 복잡한 로직을 가지고 있다면, 메타스테이블 상태에서 바이스테이블 상태에 도달하는 과정 중에 더 큰 전류의 변화를 일으키게 된다.
이와 같이 논리회로(420)는 슬립 상태에서 메타스테이블 상태와 바이스테이블 상태를 거쳐 액티브 상태에 도달하며, 이러한 과정에서 전류의 급격한 변화를 막기 위해서는, 논리회로(420)가 메타스테이블 상태에 있으면 논리회로(420)에 공급되는 전류의 증가를 억제하고, 메타스테이블 상태가 종료되어 바이스테이블 상태가 되면 논리회로(420)에 공급되는 전류를 증가시키는 것이 필요하다.
도 5는 본 발명의 일 실시예에 따른 파워게이팅 방법을 흐름도로 도시한 것 이다.
도 5를 참조하면, 510 단계에서 파워게이팅 회로에 턴온(TURN_ON) 신호가 입력되면, 논리회로는 곧바로 메타스테이블 상태에 진입한다.
520 단계에서 파워게이팅 회로는 논리회로의 상태가 메타스테이블 상태인지를 검출한다. 이때, 파워게이팅 회로는 논리회로에 인가되는 전압으로부터 논리회로가 메타스테이블 상태에 있는지를 검출할 수 있다.
530 단계에서 파워게이팅 회로는 논리회로의 상태가 메타스테이블 상태이면, 논리회로에 공급되는 전류의 증가를 억제한다. 일 예로서, 도 2에 도시된 파워게이팅 회로의 경우, 논리회로에 전류를 공급하는 슬립 트랜지스터의 게이트 전압을 일정하게 유지시킴으로써 전류의 증가를 억제한다. 다른 일 예로서, 도 3에 도시된 파워게이팅 회로의 경우, 논리회로에 전류를 공급하는 복수의 슬립트랜지스터들의 스위칭 동작을 제어함으로써 전류의 증가를 억제한다. 또 다른 일 예로서, 슬립 트랜지스터가 오프(OFF)된 상태에서 논리회로에 전류를 공급하는 다른 경로를 통하여 일정한 전류를 공급함으로써 논리회로에 작은 일정한 전류를 공급한다.
540 단계에서 파워게이팅 회로는 530 단계에서의 검사 결과 논리회로의 상태가 메타스테이블 상태가 아니라 바이스테이블 상태이면, 논리회로에 공급되는 전류를 증가시킨다.
도 6은 본 발명의 일 실시예에 따른 파워게이팅 회로를 도시한 도면이다. 도 6을 참조하면, 본 실시예에 따른 파워게이팅 회로(630)는 슬립 트랜지스터(610), 논리회로(620), 비교기(630) 및 전류제어부(640)를 포함하며, 도 2에 도시된 파워게이팅 회로에 비교기(630)가 더 부과된 회로이다.
비교기(630)는 가상 전원(VVDD) 전압과 기준 전압을 비교하여 가상 전원(VVDD) 전압이 기준 전압보다 작으면, 메타스테이블 신호를 전류 제어부(640)에 인가한다. 이때, 일 예로서 기준 전압은 논리회로(620)에 포함된 트랜지스터들의 문턱 전압들의 합보다는 조금 큰 값을 가질 수 있으며, 문턱 전압들의 합의 1배 내지 1.5배 중 어느 하나의 값을 가질 수 있다. 전류 제어부(640)는 메타스테이블 신호를 입력받으면, 슬립 트랜지스터(610)의 게이트 전압을 가상 전원(VVDD) 전압에 가깝게 유지시킴으로써 슬립 트랜지스터(610)에 흐르는 전류의 증가를 억제한다. 이때, 메타스테이블 신호는 논리회로(620)의 상태가 메타스테이블 상태에 있음을 알리는 신호를 말한다.
반면, 가상 전원(VVDD) 전압을 기준 전압과 비교하여 가상 전원(VVDD) 전압이 기준 전압보다 크면, 비교기(630)는 바이스테이블 신호를 전류 제어부(640)에 인가한다. 전류 제어부(640)는 바이스테이블 신호를 입력받으면, 슬립 트랜지스터(610)의 게이트 전압을 감소시킴으로써 슬립 트랜지스터(610)에 흐르는 전류를 증가시킨다. 이때, 바이스테이블 신호는 논리회로(620)가 바이스테이블 상태에 있음을 알리는 신호를 말한다.
이러한 도 6에 도시된 파워게이팅 회로의 동작은 다음과 같다.
턴온(TURN_ON) 신호가 High 이면, 슬립 트랜지스터(610)는 오프(OFF)이므로, 가상 전원(VVDD) 전압은 접지(GND) 전압에 가까운 값을 가진다.
턴온(TURN_ON) 신호가 High에서 Low로 되면, 가상 전원(VVDD) 전압이 증가하기 시작한다. 하지만 가상 전원(VVDD) 전압이 아직 기준 전압보다 작으므로, 비교기(630)는 메타스테이블 신호를 전류 제어부(640)에 인가한다. 전류 제어부(640)는 메타스테이블 신호가 인가되면, 슬립 트랜지스터(610)의 게이트 전압을 가상 전원(VVDD) 전압에 가깝게 유지시킴으로써 슬립 트랜지스터(610)에 흐르는 전류의 증가를 억제한다.
턴온(TURN_ON) 신호가 Low인 상태에서 가상 전원(VVDD) 전압이 점점 증가하여 기준 전압을 넘어서면, 비교기(630)는 바이스테이블 신호를 전류 제어부(640)에 인가한다. 전류 제어부(640)는 바이스테이블 신호가 인가되면, 슬립 트랜지스터(610)의 게이트 전압을 감소시킴으로써 슬립 트랜지스터(610)에 흐르는 전류를 증가시킨다.
도 7은 도 6에 도시된 파워게이팅 회로의 전류 제어부(640)의 구성의 일 예를 설명하기 위한 도면이다. 도 7을 참조하면, 전류 제어부(640)는 논리합 연산기(711), 배타적 논리합 연산기(712), 부정 연산기(713, 715), 부정논리곱 연산기(714), 논리곱 연산기(716), 제 1 PMOS 트랜지스터(721), 제 2 PMOS 트랜지스터(722), 제 3 PMOS 트랜지스터(724), 제 4 PMOS 트랜지스터(725), 제 1 NMOS 트랜지스터(726) 및 제 2 NMOS 트랜지스터(723)를 구비한다.
턴온(TRUN_ON) 신호가 High 이면, 제 4 PMOS 트랜지스터(725)가 온(ON) 상태에 있으므로, 슬립 트랜지스터(610)의 게이트 전압은 거의 전원(VDD) 전압에 가깝 게 되어 슬립 트랜지스터(610)는 오프(OFF) 상태에 있으며, 논리회로(620)에는 전류가 공급되지 않는다.
턴온(TURN_ON) 신호가 High 에서 Low 로 되면, 제 4 PMOS 트랜지스터(725)는 오프(OFF)되고 제 1 PMOS 트랜지스터(721)가 온(ON)되어, 슬립 트랜지스터(610)의 게이트 전압은 전원(VDD) 전압보다는 다소 떨어진 상태에서 유지된다. 이때, 전압의 감소 정도는 제 2 PMOS 트랜지스터(722)와 제 2 NMOS 트랜지스터(723)의 채널길이(L)에 대한 채널폭(W)의 비에 의해 결정된다. 슬립 트랜지스터(610)의 게이트 전압은 전원(VDD) 전압보다는 조금 낮으므로, 슬립 트랜지스터(610)를 통해 논리회로(620)에 작은 전류가 흐르게 된다. 이것은 논리회로(620)가 메타스테이블 상태에 있는 동안 지속된다.
턴온(TURN_ON) 신호가 Low 상태에서 비교기(630)로부터 논리합 연산기(711)에 Low 신호가 인가되면, 제 1 PMOS 트랜지스터(721)는 오프(OFF)되고 제 1 NMOS 트랜지스터(726)는 온(ON)되어, 슬립 트랜지스터(610)의 게이트 전압은 접지(GND) 전압으로 떨어지게 된다. 따라서 슬립 트랜지스터(610)는 온(ON)상태가 되어 논리회로(620)에 공급되는 전류가 증가한다.
도 8은 본 발명의 다른 일 실시예에 따른 파워게이팅 회로를 도시한 도면으로, 도 3에 도시된 파워게이팅 회로에 비교기(830)와 논리합 연산기(840)를 더 부가한 파워게이팅 회로이다. 도 8에 따른 파워게이팅 회로는 도 3에 도시된 파워게이팅 회로의 가상전원(VVDD)이 비교기(830)와 연결되어 있고, 제 1 지연부(820_1) 와 제 2 지연부(820_2) 사이에 논리합 연산기(840)가 삽입되어 있다.
비교기(830)는 가상 전원(VVDD)의 전압이 기준 전압보다 작으면 High 신호를 논리합 연산기(840)에 인가하고, 반대로 기준 전압보다 크면 Low 신호를 논리합 연산기(840)에 인가한다.
먼저 턴온(TURN_ON) 신호가 High 이면, 슬립 트랜지스터들(810_1, 810_2,…,810_N)은 오프(OFF)되어 있으므로, 가상 전원(VVDD)의 전압은 접지(GND) 전압에 가까운 값을 가진다.
턴온(TURN_ON) 신호가 High에서 Low 로 되면, 제 1 슬립 트랜지스터(810_1)는 온(ON)되고, 제 1 지연부(820_1)에 의해 시간이 지연된 후 논리합 연산기(840)의 한쪽 단자에 Low 신호가 인가된다. 그리고 논리합 연산기(840)의 나머지 한쪽 단자에 Low 신호가 인가될 때까지, 논리합 연산기(840)는 High 신호를 출력함으로써 제 2 슬립 트랜지스터(810_2), …, 제 N 슬립 트랜지스터(810_N) 등을 계속 오프(OFF) 상태로 유지시킨다. 그러다가 비교기(830)로부터 Low 신호가 입력되면, 논리합 연산기(840)는 Low 신호를 제 2 슬립 트랜지스터(810_2)에 인가함으로써, 제 2 슬립 트랜지스터(810_2)를 온(ON)시키고, 차례로 제 N 슬립 트랜지스터(810_N)까지 온(ON)시킨다.
도 9는 본 발명의 또 다른 일 실시예에 따른 파워게이팅 회로의 구성을 블록도로 도시한 도면이다. 도 9를 참조하면, 본 실시예에 따른 파워게이팅 회로는 논리회로(910), 전류제어부(950) 및 슬립 트랜지스터(980)를 포함하며, 전류제어 부(950)는 상태검출회로(960), 전류제어회로(970)를 포함한다.
상태검출회로(960)는 논리회로(910)에 인가되는 가상 전원(VVDD) 전압을 기초로 하여 논리회로의 상태를 검출한다. 이때, 검출되는 논리회로의 상태는 메타스테이블 상태, 바이스테이블 상태 및 액티브 상태 중 어느 하나이다.
전류제어회로(970)는 검출된 논리회로(910)의 상태가 메타스테이블 상태이거나 바이스테이블 상태이면, 논리회로(910)에 전류를 공급한다. 특히, 전류제어회로(970)는 논리회로(910)의 상태가 메타스테이블 상태(meta-stable state)이면 논리회로(910)에 일정한 전류를 공급하고, 논리회로(910)의 상태가 바이스테이블 상태(bi-stable state)이면 논리회로(910)에 시간에 따라 단계적으로 증가하는 전류를 공급한다.
슬립 트랜지스터(980)는 검출된 논리회로(910)의 상태가 메타스테이블 상태이거나 바이스테이블 상태이면, 논리회로에 전류를 공급하지 않는다. 반면, 검출된 논리회로(910)의 상태가 액티브 상태인 경우에, 슬립 트랜지스터(980)는 논리회로(910)에 전류를 공급한다.
도 10은 도 9에 도시된 전류제어부(950)의 일 예를 도시한 도면이다. 도 10을 참조하면, 상태검출회로(960)는 제 1 비교기(1010) 제 2 비교기(1015) 및 검출부(1020)를 포함하고, 전류제어회로(970)는 제 2 내지 제 4 트랜지스터들(M2, M3, M4)과 커패시터(C)를 포함한다.
도 11은 도 10에 도시된 상태검출회로(960)가 생성하여 전류제어회로(970)에 제공하는 신호들의 일 예를 도시한 도면이다.
제 1 비교기(1010)는 가상전원(VVDD) 전압과 제 1 기준 전압을 비교하여, 가상전원(VVDD) 전압이 제 1 기준 전압보다 큰지 여부를 검출부(1020)에 알린다. 제 1 기준 전압은 논리회로(910)의 상태가 메타스테이블 상태에 있는지를 감지하는데 기준이 되는 전압으로, 일 예로서 제 1 기준 전압은 0.62V 로 설정될 수 있으며, 이는 PMOS 트랜지스터의 문턱 전압과 NMOS 트랜지스터의 문턱 전압의 합인 0.55V 에 약간의 마진을 둔 값이다.
제 2 비교기(1015)는 가상전원(VVDD) 전압과 제 2 기준 전압을 비교하여, 가상전원(VVDD) 전압이 제 2 기준 전압보다 큰지 여부를 검출부(1020)에 알린다. 제 2 기준 전압은 논리회로(910)의 상태가 액티브 상태에 있는지를 감지하는데 기준이 되는 전압으로, 바이스테이블 상태에서 가상전원(VVDD) 전압이 올라갈 수 있는 최대 전압을 말하며, 일 예로서 0.95 V 로 설정될 수 있다.
검출부(1020)는 두 개의 비교기들(1010,1015)로 알려진 가상전원(VVDD) 전압의 범위에 기초하여, 논리회로(910)의 상태를 감지하고, 감지된 논리회로(910)의 상태에 따라 도 11에 도시된 바와 같은 제어신호를 생성한다.
검출부(1020)는 제 1 비교기(1010)로부터 가상전원(VVDD) 전압이 제 1 기준 전압보다 작다는 것이 알려지면, 논리회로(910)가 메타스테이블 상태(metastable state)에 있음을 감지하고, 도 11에 도시된 바와 같이 약간 낮은 바이어스(BIAS) 신호를 생성하고, 낮은 스위치(SWITCH) 신호와 웨이크업(WAKEUP) 신호를 생성한다.
검출부(1020)는 제 1 비교기(1010)로부터 가상전원(VVDD) 전압이 제 1 기준 전압보다 크다는 것이 알려지고 제 2 비교기(1015)로부터 가상전원(VVDD) 전압이 제 2 기준 전압보다 작다는 것이 알려지면, 논리회로(910)가 바이스테이블 상태(bi-stable state)에 있음을 감지하고, 더 낮은 바이어스(BIAS) 신호와 서로 중복되지 않은 펄스들인 스위치(SWITCH) 신호와 웨이크업(WAKEUP) 신호를 생성한다.
검출부(1020)는 제 2 비교기(1015)로부터 가상전원(VVDD) 전압이 제 2 기준 전압보다 크다는 것이 알려지면, 논리회로(910)가 액티브 상태(active state)에 있음을 감지하고, 낮은 파워(POWER) 신호를 생성한다.
제 4 트랜지스터(M4)는 바이어스(BIAS) 신호에 따라 동작하며, 논리회로(910)가 메타스테이블 상태에 있는 동안 논리회로(910)에 작은 전류만이 공급되게 하는 기능을 수행한다.
제 2 트랜지스터(M2) 및 제 3 트랜지스터(M3)는 스위치(SWITCH) 신호와 웨이크업(WAKEUP) 신호에 따라 동작하며, 논리회로(910)가 바이스테이블 상태에 있는 동안 교대로 온 오프를 반복하면서 논리회로(910)에 흐르는 전류를 단계적으로 증가시키는 기능을 수행한다.
상세하게는, 제 2 트랜지스터(M2)에는 스위치(SWITCH) 신호에 따라 온 오프를 반복하고, 제 3 트랜지스터(M3)는 웨이크업(WAKEUP) 신호에 따로 온 오프를 반복한다. 제 3 트랜지스터(M2)가 온 되면 커패시터(C)에 전하가 충전되고, 그 후 제 3 트랜지스터(M3)가 오프되고 제 2 트랜지스터(M2)가 온 되면, 커패시터(C)로부터 가상전원(VVDD) 노드로 전하가 공급되면서 가상전원(VVDD) 전압을 상승시킨다. 이러한 과정 즉, 제 3 트랜지스터(M3)와 제 2 트랜지스터(M2)을 번갈아 가며 온 오프 시키는 과정을 반복하면서 가상전원(VVDD) 전압을 단계적으로 전원(VDD) 전압의 수준으로 상승시킨다.
슬립 트랜지스터(M1)는 파워(POWER) 신호에 따라 동작하며, 논리회로(910)가 액티브 상태에 도달하면 논리회로(910)에 전류를 공급한다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
도 1a 및 도 1b는 파워게이팅 회로의 일 예를 도시한 도면이다.
도 2는 전류의 급격한 변화가 없는 파워게이팅 회로의 일 예를 도시한 도면이다.
도 3은 전류의 급격한 변화가 없는 파워게이팅 회로의 다른 일 예를 도시한 도면이다.
도 4는 PMOS 슬립 트랜지스터와 4개의 인버터들을 가진 논리회로로 구성된 파워게이팅 회로의 일 예를 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 파워게이팅 방법을 흐름도로 도시한 것이다.
도 6은 본 발명의 일 실시예에 따른 파워게이팅 회로를 도시한 도면이다.
도 7은 도 6에 도시된 파워게이팅 회로의 전류 제어부(640)의 구성의 일 예를 설명하기 위한 도면이다.
도 8은 본 발명의 다른 일 실시예에 따른 파워게이팅 회로를 도시한 도면이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 파워게이팅 회로의 구성을 블록도로 도시한 도면이다.
도 10은 도 9에 도시된 전류제어부(950)의 일 예를 도시한 도면이다.
도 11은 도 9에 도시된 상태검출회로(960)가 생성하여 전류제어회로(970)에 제공하는 신호들의 일 예를 도시한 도면이다.

Claims (15)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 논리회로; 및
    상기 논리회로에 대한 전류 공급을 제어하는 전류 제어부를 구비하며,
    상기 전류 제어부는 상기 논리회로의 상태가 메타스테이블 상태(meta-stable state)이면, 상기 논리회로에 대한 전류 공급을 일정하게 유지시키고,
    상기 전류 제어부는 상기 논리회로의 상태가 메타스테이블 상태이면, 상기 논리회로에 전류를 공급하는 슬립 트랜지스터(sleep transistor)의 게이트 전압을 일정하게 유지시킴으로써 상기 논리회로에 대한 전류 공급을 일정하게 유지시키는 파워게이팅 회로.
  7. 논리회로; 및
    상기 논리회로에 대한 전류 공급을 제어하는 전류 제어부를 구비하며,
    상기 전류 제어부는 상기 논리회로의 상태가 메타스테이블 상태(meta-stable state)이면, 상기 논리회로에 대한 전류 공급을 일정하게 유지시키고,
    상기 전류 제어부는 상기 논리회로의 상태가 메타스테이블 상태이면, 상기 논리회로에 전류를 공급하는 복수의 슬립트랜지스터들의 스위칭 동작의 시간 지연을 제어함으로써 상기 논리회로에 대한 전류 공급을 일정하게 유지시키는 파워게이팅 회로.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 논리회로의 상태를 검출하는 단계; 및
    상기 검출된 논리회로의 상태가 메타스테이블 상태(meta-stable state)이면, 상기 논리회로에 대한 전류 공급을 일정하게 유지시키는 단계를 구비하고,
    상기 전류 공급을 일정하게 유지시키는 단계는
    상기 논리회로의 상태가 메타스테이블 상태이면, 상기 논리회로에 전류를 공급하는 슬립 트랜지스터(sleep transistor)의 게이트 전압을 일정하게 유지시킴으로써 상기 논리회로에 대한 전류 공급을 일정하게 유지시키는 파워게이팅 방법.
  14. 논리회로의 상태를 검출하는 단계; 및
    상기 검출된 논리회로의 상태가 메타스테이블 상태(meta-stable state)이면, 상기 논리회로에 대한 전류 공급을 일정하게 유지시키는 단계를 구비하고,
    상기 전류 공급을 일정하게 유지시키는 단계는
    상기 논리회로의 상태가 메타스테이블 상태이면, 상기 논리회로에 전류를 공급하는 복수의 슬립트랜지스터들의 스위칭 동작의 시간 지연을 제어함으로써 상기 논리회로에 대한 전류 공급을 일정하게 유지시키는 파워게이팅 방법.
  15. 삭제
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