KR20160069828A

KR20160069828A - 반도체 장치

Info

Publication number: KR20160069828A
Application number: KR1020140175922A
Authority: KR
Inventors: 권태휘
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2014-12-09
Filing date: 2014-12-09
Publication date: 2016-06-17
Also published as: CN105679354A; US20160161969A1

Abstract

본 기술은 반도체 장치의 파워-업 동작에 관한 것으로서, 외부전압을 제1 기준전압으로서 출력하되, 접지전압레벨로부터 포지티브 방향의 설정된 레벨을 기준으로 제1 기준전압의 레벨을 클램핑하는 제1 기준전압 생성부와, 외부전압을 공급받아 제1 기준전압의 레벨에 대응하는 구동력으로 내부전압단을 구동하는 제1 내부전압 생성부, 및 접지전압레벨로부터 포지티브 방향의 설정된 레벨보다 높은 제2 기준전압 레벨을 기준으로 외부전압을 공급받아 내부전압단을 구동하는 제2 내부전압 생성부를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 반도체 장치의 파워-업 동작에 관한 것이다.

반도체 장치는 내부회로의 안정적인 동작을 보장하기 위하여 파워업 신호 생성회로를 구비하고 있다. 파워업 신호 생성회로는 외부에서 인가되는 외부전압이 내부회로의 안정적인 동작을 위한 목표전압레벨이 되었을 때 파워업 신호를 활성화한다.

본 발명의 실시예는 파워-업 동작시 피크 전류의 크기를 최소화할 수 있는 반도체 장치를 제공한다.

본 발명의 실시예에 따른 반도체 장치는, 외부전압을 제1 기준전압으로서 출력하되, 접지전압레벨로부터 포지티브 방향의 설정된 레벨을 기준으로 상기 제1 기준전압의 레벨을 클램핑하는 제1 기준전압 생성부; 상기 외부전압을 공급받아 상기 제1 기준전압에 대응하는 구동력으로 내부전압단을 구동하는 제1 내부전압 생성부; 및 상기 접지전압레벨로부터 포지티브 방향의 상기 설정된 레벨보다 높은 제2 기준전압 레벨을 기준으로 상기 외부전압을 공급받아 상기 내부전압단을 구동하는 제2 내부전압 생성부를 포함할 수 있다.

본 발명의 또 다른 실시예에 따른 반도체 장치는, 외부전압을 제1 기준전압으로서 출력하되, 접지전압레벨로부터 포지티브 방향의 설정된 제1 레벨을 기준으로 상기 제1 기준전압의 레벨을 클램핑하는 제1 기준전압 생성부; 상기 외부전압을 제2 기준전압으로서 출력하되, 상기 접지전압레벨로부터 포지티브 방향의 설정된 제2 레벨 - 상기 설정된 제1 레벨보다 낮음 - 을 기준으로 상기 제2 기준전압의 레벨을 클램핑하는 제2 기준전압 생성부; 상기 외부전압을 공급받아 상기 제1 기준전압의 레벨에 대응하는 제1 구동력으로 제1 내부전압단을 구동하는 제1 내부전압 생성부; 상기 외부전압을 공급받아 상기 제2 기준전압의 레벨에 대응하는 제2 구동력 - 상기 제1 구동력보다 작음 - 으로 제2 내부전압단을 구동하는 제2 내부전압 생성부; 및 상기 접지전압레벨로부터 포지티브 방향의 상기 설정된 제1 레벨보다 높은 제3 기준전압의 레벨을 기준으로 상기 외부전압을 공급받아 상기 제1 내부전압단을 구동하는 제3 내부전압 생성부를 포함할 수 있다.

본 기술은 파워-업 구간에서 외부전압의 레벨에 대응하는 내부전압의 레벨을 결정할 때 클램핑 회로를 사용함으로써, 외부전압의 레벨이 상승에 따라 소모되는 전류량도 완만하게 상승하도록 할 수 있다. 이를 통해, 파워-업 동작시 피크 전류의 크기를 최소화하는 효과가 있다.

도 1은 일반적인 반도체 장치의 내부전압 생성회로를 도시한 회로도.
도 2는 도 1에 도시된 일반적인 반도체 장치의 파워 업 동작을 설명하기 위해 도시한 타이밍 다이어그램.
도 3은 본 발명의 실시예에 따른 반도체 장치의 내부전압 생성회로를 도시한 회로도.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치의 파워 업 동작을 설명하기 위해 도시한 타이밍 다이어그램.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치의 내부전압 생성회로를 도시한 회로도.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 일반적인 반도체 장치의 내부전압 생성회로를 도시한 회로도이다.

도 1을 참조하면, 일반적인 반도체 장치의 내부전압 생성회로는, 비교부(100)와, 제1 연결제어부(120), 및 제2 연결제어부(140)를 구비한다. 또한, 비교부(100)는, 전압비교기(102), 및 전압분배부(104)를 구비한다.

비교부(100)는, 내부전압(VCCI)과 기준전압(REF)의 레벨을 비교하고, 비교결과에 응답하여 활성화여부가 결정되는 제어신호(DRVP)를 생성한다. 예컨대, 비교부(100)는, 내부전압(VCCI)이 기준전압(REF)의 레벨보다 낮은 경우 제어신호(DRVP)를 활성화시키고, 내부전압(VCCI)이 기준전압(REF)의 레벨보다 높은 경우 제어신호(DRVP)를 비활성화시키는 식으로 동작할 수 있다.

전압분배부(104)는, 내부전압(VCCI)의 레벨을 설정된 비율로 분배하여 분배전압(VCCI_DIV)을 생성한다.

전압비교기(102)는, 분배전압(VCCI_DIV)과 기준전압(REF)의 레벨을 비교하여 제어신호(DRVP)의 활성화여부를 결정한다.

여기서, 전압분배부(104)는, 비교부(100)의 동작에서 전류소모를 줄여주기 위한 방식을 위해 필요한 구성요소로서, 전압비교기(102)에서 직접적인 비교대상이 되는 전압의 레벨을 낮춰주기 위해 필요하다. 물론, 설정된 비율은 설계자에 의해 얼마든지 선택 가능하다.

제1 연결제어부(120)는, 제어신호(DRVP)의 활성화구간에서 외부전압(VCCE)단과 내부전압(VCCI)단을 서로 단락(close)시키고, 제어신호(DRVP)의 비활성화구간에서 외부전압(VCCE)단과 내부전압(VCCI)단을 서로 개방(open)시킨다.

구체적으로, 제1 연결제어부(120)는, 게이트단으로 입력되는 제어신호(DRVP)에 응답하여 소스단에 접속된 외부전압(VCCE)단과 드레인단에 연결된 내부전압(VCCI)단의 단락(close)/개방(open) 여부를 선택하기 위한 PMOS 트랜지스터(P1)를 포함한다.

제2 연결제어부(140)는, 파워업신호(POR)의 활성화구간에 대응하는 파워-업 동작구간에서 제어신호(DRVP)를 강제로 활성화시키고, 파워업신호(POR)의 비활성화구간에 대응하는 노말 동작구간에서 제어신호(DRVP)의 활성화여부에 아무런 영향도 끼치지 않는다.

구체적으로, 제2 연결제어부(140)는, 파워업신호(POR)가 로직'하이'(High)로 활성화되는 구간에서 제어신호(DRVP)를 강제로 활성화시키기 위한 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N1)를 포함한다.

그리고, 제2 연결제어부(140)에서 제어신호(DRVP)를 강제로 활성화시키는 동작구간과 비교부(100)의 동작구간은 서로 겹치면 안된다. 따라서, 파워-업 동작구간에서 로직'로우'(Low)인 상태를 유지하다가 파워-업 동작구간 이후 노말 동작구간에서 활성화되는 인에이블 신호(ENABLE)가 제2 연결제어부(140)에도 입력된다. 즉, 전원이 공급된 후 즉시 진입하는 파워-업 동작구간에서 인에이블 신호(ENABLE)가 로직'로우'(Low)인 상태를 유지함으로써, 비교부(100)가 동작하는 것을 방지하는 것과 동시에 제2 연결제어부(140)의 동작에는 아무런 영향도 끼치지 않는다. 반대로, 파워-업 동작구간에서 탈출한 후 노말 동작구간에 진입하면 인에이블 신호(ENABLE)가 로직'하이'(High)를 유지함으로써, 비교부(100)가 정상적으로 동작하도록 하는 것과 동시에 제2 연결제어부(140)가 제어신호(DRVP)의 활성화/비활성화 여부에 영향을 끼치는 것을 방지한다. 이를 위해, 인에이블 신호(ENABLE)는, 전압비교기(102)로 입력되어 그 동작을 제어하고, 동시에 제2 연결제어부에 포함된 PMOS 트랜지스터(P3)의 게이트단으로 입력되어 제2 연결제어부(140)가 외부전압(VCCE)단과 연결되는 것을 제어한다.

도 2는 도 1에 도시된 일반적인 반도체 장치의 파워 업 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.

도 2에 도시된 타이밍 다이어그램 중 (A)를 참조하면, 외부전압(VCCE)의 공급이 시작되어 그 레벨이 일정하게 상승함에 따라 파워업신호(POR)와 내부전압(VCCI)의 레벨이 순차적으로 설정되는 것을 알 수 있다.

먼저, 외부전압(VCCE)의 공급이 시작되어 그 레벨이 일정하게 상승하는 것과 완전히 동일한 상태로 파워업신호(POR)의 레벨이 일정하게 상승한다.

이 상태에서, 인에이블 신호(ENABLE)는 접지전압(VSS)레벨을 유지하고 있다. 따라서, 비교부(100)는 내부전압(VCCI)단의 레벨을 가변시키는데 아무런 역할을 수행하지 않는다.

반면, 제2 연결제어부(140)는 파워업신호(POR)의 레벨이 일정하게 상승하는 것에 응답하여 제어신호(DRVP)의 레벨을 일정하게 상승시킨다. 이때, 제어신호(DRVP)의 레벨은 파워업신호(POR)의 레벨이 상승하는 것에 비하면 거의 절반도 안되는 상승폭을 갖는다. 그 이유는, 제2 연결제어부(140)에 포함되어 파워업신호(POR)의 영향을 받는 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N1)가 모두 파워업신호(POR)의 레벨 변동에 영향을 끼치기 때문이다. 따라서, 제어신호(DRVP)는 활성화된 상태도 아니고 비활성화된 상태도 아닌 상태가 된다. 이로 인해, 외부전압(VCCE)단과 접지전압(VSS)단은 서로 단락(close)된 상태가 될 수 없다. 즉, 외부전압(VCCE)의 레벨이 상승하는 것과 상관없이 내부전압(VCCI)단의 레벨은 계속 접지전압(VSS)레벨을 갖는 상태이다.

이후, 외부전압(VCCE) 및 파워업신호(POR)의 레벨이 일정한 레벨, 예컨대, 트랜지스터의 문턱전압(Vth)레벨을 넘어서는 시점에서 제어신호(DRVP)의 레벨이 급격하게 접지전압(VSS)로 하강하면서 활성화된다. 이는, 파워업신호(POR)의 레벨이 계속 상승하여 일정한 레벨에 도달하는 것으로 인해 제2 연결제어부(140)에 포함된 PMOS 트랜지스터(P2)가 확실하게 턴 오프(turn off)되고, NMOS 트랜지스터(N1)는 확실하게 턴 온(turn on)되기 때문이다. 이로 인해, 외부전압(VCCE)단과 접지전압(VSS)단은 순간적으로 개방(open)된 상태에서 단락(close)된 상태로 전환된다. 즉, 이미 일정한 레벨에 도달한 외부전압(VCCE)단의 레벨을 향해 내부전압(VCCI)단의 레벨이 급격하게 상승하게 된다.

참고로, 일정한 레벨은 도면에서 도시된 것처럼 '1V'가 될 수도 있고, 그 보다 작거나 그보다 클 수도 있다. 다만, 확실한 것은 외부전압(VCCE) 및 파워업신호(POR)의 레벨이 일정한 레벨 이상에 도달하기 전에는 제어신호(DRVP)가 확실하게 활성화될 수 없다.

전술한 과정을 통해 외부전압(VCCE)과 파워업신호(POR) 및 내부전압(VCCI)의 레벨은 모두 같은 상태가 된다. 이와 같은 상태에서 외부전압(VCCE)의 레벨이 더 상승하여 반도체 장치 내부의 회로를 동작시켜도 충분한 레벨이 되는 상태가 되면, 파워업신호(POR)가 접지전압(VSS)레벨로 비활성화 된다. 동시에 인에이블 신호(ENABLE)는 로직'하이'(High)로 활성화된다. 즉, 파워-업 동작구간이 종료된다. 물론, 파워-업 동작구간이 종료되는 시점에서도 내부전압(VCCI)단은 목표레벨에 도달하지 못한 상태이기 때문에 비교부(100) 및 제1 연결제어부(120)의 동작을 통해 제어신호(DRVP)의 레벨이 조절되면서 내부전압(VCCI)단의 레벨을 계속 상승시킨다.

도 2에 도시된 타이밍 다이어그램 중 (B)를 참조하면, 내부전압(VCCI)의 레벨이 가변함에 따라 반도체 장치에서 소모되는 전류량도 가변하는 것을 알 수 있다. 즉, 반도체 장치에서 소모하는 피크 전류량(peak current)이 급격하게 가변하는 것을 알 수 있다.

구체적으로, 외부전압(VCCE)단의 레벨이 상승하는 것과 상관없이 내부전압(VCCI)의 레벨이 접지전압(VSS)레벨을 유지하는 구간에서는, 반도체 장치에서 소모되는 전류량이 없다.

이후, 외부전압(VCCE)단의 레벨이 일정한 레벨을 넘어서는 시점에서 내부전압(VCCI)단의 레벨이 급격하게 상승하는 시점에서는, 반도체 장치에서 소모되는 전류량의 급격하게 상승한다.

이후, 외부전압(VCCE)단의 레벨과 내부전압(VCCI)단의 레벨이 같아지는 시점에서는, 반도체 장치에서 소모되는 전류량이 급격하게 안정화된다. 또한, 내부전압(VCCI)단의 레벨이 목표레벨에 도달한 시점 이후에서도 반도체 장치에서 소모되는 전류량은 안정화된 상태를 유지한다.

전술한 바와 같이 일반적인 반도체 장치의 파워-업 동작에서는 반도체 장치에서 사용하는 전류량이 순간적으로 급격하게 증가할 수 있다. 이와 같은 현상은 외부전압(VCCE)의 레벨이 빠르게 상승하면 빠르게 상승할수록 일어나는 현상이며, 반도체 장치 내부에 포함된 다수의 내부회로에 좋지 않은 영향을 미칠 수 있다.

도 3은 본 발명의 실시예에 따른 반도체 장치의 내부전압 생성회로를 도시한 회로도이다.

도 3을 참조하면, 본 발명의 실시예에 따른 반도체 장치의 내부전압 생성회로는, 제1 기준전압 생성부(320)와, 제1 내부전압 생성부(340), 및 제2 내부전압 생성부(300)를 구비한다. 또한, 제1 기준전압 생성부(320)는, 디플레이션형 NMOS 트랜지스터(322, DHVN)를 구비하고, 제1 싱킹부(324)를 더 구비할 수 있다. 제1 내부전압 생성부(340)는, NMOS 트랜지스터(342, LVN)를 구비하고, 제2 싱킹부(344)를 더 구비할 수 있다. 또한, 제2 내부전압 생성부(300)는, 비교부(302), 및 연결제어부(304)를 구비한다. 또한, 비교부(302)는, 전압비교기(3022), 및 전압분배부(3024)를 구비한다.

제1 기준전압 생성부(320)는, 외부전압(VCCE)을 제1 기준전압(VR)으로서 출력하되, 접지전압(VSS)레벨로부터 포지티브 방향으로 설정된 레벨만큼 이동한 레벨을 기준으로 제1 기준전압(VR)의 레벨을 클램핑한다.

즉, 제1 기준전압 생성부(320)는, 외부전압(VCCE)의 레벨이 접지전압(VSS)레벨로부터 포지티브 방향으로 설정된 레벨만큼 이동한 레벨보다 낮은 구간에서는 외부전압(VCCE)의 레벨과 동일한 레벨을 갖는 제1 기준전압(VR)을 출력한다. 반면, 외부전압(VCCE)의 레벨이 접지전압(VSS)레벨로부터 포지티브 방향으로 설정된 레벨만큼 이동한 레벨보다 높은 구간에서는 제1 기준전압(VR)의 레벨을 접지전압(VSS)레벨로부터 포지티브 방향으로 설정된 레벨만큼 이동한 레벨로 클램핑(clamping)하여 출력한다.

이를 위해, 제1 기준전압 생성부(320)는, 접지전압(VSS)레벨로부터 네거티브 방향으로 설정된 레벨만큼 이동한 문턱전압레벨을 갖는 상태에서 게이트단을 접지전압(VSS)레벨로 고정시킴으로써, 드레인단에 접속된 외부전압(VCCE)의 레벨 변동에 응답하여 소스단에 접속된 제1 기준전압(VR)의 레벨을 조절하는 디플레이션형 NMOS 트랜지스터(322, DHVN)를 구비한다.

즉, 제1 기준전압 생성부(320)는, 음(-)의 문턱전압레벨을 갖는 디플레이션형 NMOS 트랜지스터(322, DHVN)를 사용하여 외부전압(VCCE)의 레벨변동에 따른 제1 기준전압(VR)의 레벨변동을 제어한다. 구체적으로, 제1 기준전압 생성부(320)에 포함된 디플레이션형 NMOS 트랜지스터(322, DHVN)는, 음(-)의 문턱전압레벨을 갖는 상태에서 게이트단으로 접지전압(VSS)이 공급된다. 때문에, 소스단으로 입력되는 외부전압(VCCE)의 레벨이 접지전압(VSS)레벨부터 양(+)의 문턱전압레벨 사이의 구간에 존재하는 경우 소스단으로 입력되는 외부전압(VCCE)의 레벨을 그대로 드레인단으로 출력되는 제1 기준전압(VR)의 레벨로 설정한다. 하지만, 소스단으로 입력되는 외부전압(VCCE)의 레벨이 양(+)의 문턱전압레벨을 넘어서는 구간에서는 외부전압(VCCE)의 레벨과 상관없이 드레인단으로 출력되는 제1 기준전압(VR)의 레벨을 양(+)의 문턱전압레벨로 고정시킨다. 참고로, '음(-)의 문턱전압레벨'은 '접지전압(VSS)레벨로부터 네거티브 방향으로 설정된 레벨만큼 이동한 레벨'을 의미한다. 마찬가지로, '양(+)의 문턱전압레벨'은 '접지전압(VSS)레벨로부터 포지티브 방향으로 설정된 레벨만큼 이동한 레벨'을 의미한다.

예컨대, 제1 기준전압 생성부(320)에 포함된 디플레이션형 NMOS 트랜지스터(322, DHVN)의 문턱전압레벨이 '-2.5V'라고 가정할 수 있다. 이와 같은 경우, 외부전압(VCCE)의 레벨이 접지전압(VSS)레벨부터 '2.5V'까지 가변하는 구간에서는 외부전압(VCCE)의 레벨을 그대로 제1 기준전압(VR)의 레벨로서 설정된다. 하지만, 외부전압(VCCE)의 레벨이 '2.5V'를 넘어서는 구간에서는 외부전압(VCCE)의 레벨과 상관없이 제1 기준전압(VR)의 레벨을 '2.5V'로 고정된다.

그리고, 제1 기준전압 생성부(320)에는, 디플레이션형 NMOS 트랜지스터(322, DHVN) 뿐만 아니라 제1 싱킹부(324)가 더 포함될 수 있다. 구체적으로, 제1 싱킹부(324)는, 디플레이션형 NMOS 트랜지스터(322, DHVN)의 소스단, 즉, 제1 기준전압(VR)단으로 흘러나오는 디플레이션형 NMOS 트랜지스터(322, DHVN)의 누설전류를 접지전압(VSS)단으로 싱킹시킨다. 이를 위해, 디플레이션형 NMOS 트랜지스터(322, DHVN)의 소스단, 즉, 제1 기준전압(VR)단과 접지전압(VSS)단 사이에 제1 싱킹부(324)가 접속된다. 즉, 제1 싱킹부(324)는, 제1 기준전압(VR)단과 접지전압(VSS)단 사이에서 게이트단과 드레인단이 서로 접속된 형태로 제1 기준전압(VR)단 방향으로 연결되어 각각 역방향 다이오드로 동작하며, 직렬로 연결된 다수의 다이오드형 제1 NMOS 트랜지스터(SN1, SN2, SN3)를 구비한다. 따라서, 제1 싱킹부(324)는, 디플레이션형 NMOS 트랜지스터(322, DHVN)에서 흘러나오는 누설전류로 인해 제1 기준전압(VR)단의 레벨이 양(+)의 문턱전압레벨보다 높이 올라가는 것을 방지할 수 있다.

제1 내부전압 생성부(340)는, 외부전압(VCCE)을 공급받아 제1 기준전압(VR)의 레벨에 대응하는 구동력으로 내부전압(VCCI)단을 구동한다.

이를 위해, 제1 내부전압 생성부(340)는, 게이트단으로 인가되는 제1 기준전압(VR)의 레벨에 응답하여 드레인단에 접속된 외부전압(VCCE)단과 소스단에 접속된 내부전압(VCCI)단 사이에 흐르는 전류량을 조절하는 NMOS 트랜지스터(342, LVN)를 구비한다.

그리고, 제1 내부전압 생성부(340)에는, NMOS 트랜지스터(342, LVN) 뿐만 아니라 제2 싱킹부(344)가 더 포함될 수 있다. 구체적으로, 제2 싱킹부(344)는, 외부전압(VCCE)의 레벨보다 내부전압(VCCI)단의 레벨이 더 높은 상태가 되는 경우, 예컨대, 파워-오프 상태가 되어 외부전압(VCCE)의 레벨이 급격하게 하강하는 경우, 내부전압(VCCI)단의 전류를 외부전압(VCCE)단으로 싱킹시킨다. 이를 위해, NMOS 트랜지스터(342, LVN)의 소스단, 즉, 내부전압(VCCI)단과 외부전압(VCCE)단 사이에 제2 싱킹부(344)가 접속된다. 즉, 제2 싱킹부(344)는, 내부전압(VCCI)단과 외부전압(VCCE)단 사이에서 게이트단과 드레인단이 서로 접속된 형태로 내부전압(VCCI)단 방향으로 연결되어 각각 역방향 다이오드로 동작하며, 직렬로 연결된 다수의 다이오드형 NMOS 트랜지스터(SN4, SN5)를 구비한다. 따라서, 제2 싱킹부(344)는, 외부전압(VCCE)의 레벨보다 내부전압(VCCI)단의 레벨이 더 높은 상태가 되는 경우 내부전압(VCCI)단의 레벨을 안정화된 상태로 빠르게 하강시킬 수 있다.

제2 내부전압 생성부(300)는, 접지전압(VSS)레벨로부터 포지티브 방향으로 설정된 레벨보다 높은 레벨인 제2 기준전압(REF)의 레벨을 기준으로 외부전압(VCCE)을 공급받아 내부전압(VCCI)단을 구동한다.

비교부(302)는, 내부전압(VCCI)과 제2 기준전압(REF)의 레벨을 비교한 결과 및 파워-업 구간 이후에 활성화되는 인에이블 신호(ENABLE)에 응답하여 활성화여부가 결정되는 제어신호(DRVP)를 생성한다. 예컨대, 비교부(302)는, 인에이블 신호(ENABLE)가 활성화된 상태에서 내부전압(VCCI)이 제2 기준전압(REF)의 레벨보다 낮은 경우 제어신호(DRVP)를 활성화시키고, 내부전압(VCCI)이 제2 기준전압(REF)의 레벨보다 높은 경우 제어신호(DRVP)를 비활성화시키는 식으로 동작할 수 있다.

전압분배부(3024)는, 내부전압(VCCI)의 레벨을 설정된 비율로 분배하여 분배전압(VCCI_DIV)을 생성한다.

전압비교기(3022)는, 분배전압(VCCI_DIV)과 제2 기준전압(REF)의 레벨을 비교하여 제어신호(DRVP)의 활성화여부를 결정한다.

여기서, 전압분배부(3024)는, 비교부(302)의 동작에서 전류소모를 줄여주기 위한 방식을 위해 필요한 구성요소로서, 전압비교기(3022)에서 직접적인 비교대상이 되는 전압의 레벨을 낮춰주기 위해 필요하다. 물론, 설정된 비율은 설계자에 의해 얼마든지 선택 가능하다.

참고로, 비교부(302)에 전압분배부(3024)가 포함되는 것으로 인해 비교부(302)로 인가되는 제2 기준전압(REF)의 절대적인 레벨이 '양(+)의 문턱전압레벨'보다 작은 상태가 될 수 있다. 하지만, 비교부(302)의 동작에서 내부전압(VCCI)의 레벨을 검출하는데 사용되는 제2 기준전압(REF)의 논리적인 레벨은 '양(+)의 문턱전압레벨'보다 높은 상태가 된다. 따라서, 전술한 제2 내부전압 생성부(300)의 동작설명에서 제2 기준전압(REF)의 레벨이 '양(+)의 문턱전압레벨'보다 높은 상태라는 것은, 제2 기준전압(REF)의 논리적인 레벨이 '양(+)의 문턱전압레벨'보다 높다는 것을 의미한다고 볼 수 있다. 물론, 비교부(302)에 전압분배부(3024)가 포함되지 않는 경우에는 제2 기준전압(REF)의 절대적인 레벨이 '양(+)의 문턱전압레벨'보다 높은 상태가 될 것이다.

연결제어부(304)는, 제어신호(DRVP)의 활성화구간에서 외부전압(VCCE)단과 내부전압(VCCI)단을 서로 단락(close)시키고, 제어신호(DRVP)의 비활성화구간에서 외부전압(VCCE)단과 내부전압(VCCI)단을 서로 개방(open)시킨다.

구체적으로, 연결제어부(304)는, 게이트단으로 입력되는 제어신호(DRVP)에 응답하여 소스단에 접속된 외부전압(VCCE)단과 드레인단에 연결된 내부전압(VCCI)단의 단락(close)/개방(open) 여부를 선택하기 위한 PMOS 트랜지스터(P1)를 포함한다.

그리고, 비교부(302)에서 생성되는 제어신호(DRVP)의 활성화여부에는, 파워-업 동작구간에서 로직'로우'(Low)인 상태를 유지하다가 파워-업 동작구간 이후 노말 동작구간에서 로직'하이'(High)로 활성화되는 인에이블 신호(ENABLE)의 활성화여부도 영향을 끼친다. 즉, 인에이블 신호(ENABLE)가 로직'하이'(High)로 활성화된 상태에서만 비교부(302)에서 제어신호(DRVP)의 활성화여부를 결정할 수 있도록 동작한다. 이는, 제2 내부전압 생성부(300)의 동작구간을 확실하게 분리하기 위함이다.

구체적으로, 외부전압(VCCE)의 레벨이 충분히 높지 않은 구간이라고 볼 수 있는 파워-업 동작구간에서 제2 내부전압 생성부(300)의 정상적인 동작을 보장할 수 없기 때문에 인에이블 신호(ENABLE)를 사용하여 제2 내부전압 생성부(300)의 동작을 디스에이블시켜야 한다. 따라서, 제2 내부전압 생성부(300)는 파워-업 동작구간 이후의 동작구간에서만 동작하도록 설정될 수 있다.

그리고, 제1 기준전압 생성부(320) 및 제1 내부전압 생성부(340)는, 외부전압(VCCE)의 레벨이 충분히 높지 않은 구간이라고 볼 수 있는 파워-업 동작구간의 진입여부와 상관없이 항상 정상적으로 동작할 수 있도록 설계되어 있다. 즉, 제1 기준전압 생성부(320) 및 제1 내부전압 생성부(340)는, 파워-업 구간의 진입여부와 상관없이 접지전압(VSS)레벨로부터 포지티브 방향으로 외부전압(VCCE)의 레벨이 설정된 레벨보다 낮은 경우, 외부전압(VCCE)의 레벨변동에 따라 제1 기준전압(VR)의 레벨을 변동시키고, 제1 기준전압(VR)의 레벨변동에 따라 변동하는 구동력으로 내부전압(VCCI)단을 구동한다. 또한, 제1 기준전압 생성부(320) 및 제1 내부전압 생성부(340)는, 파워-업 구간의 진입여부와 상관없이 접지전압(VSS)레벨로부터 포지티브 방향으로 외부전압(VCCE)의 레벨이 설정된 레벨보다 높은 경우, 외부전압(VCCE)의 레벨변동과 상관없이 제1 기준전압(VR)의 레벨을 설정된 레벨로 고정시키고, 제1 기준전압(VR)의 고정레벨에 따라 고정된 구동력으로 내부전압(VCCI)단을 구동한다.

도 4는 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치의 파워 업 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.

도 4에 도시된 타이밍 다이어그램 중 (A)를 참조하면, 외부전압(VCCE)의 공급이 시작되어 그 레벨이 일정하게 상승함에 따라 파워업신호(POR)와 내부전압(VCCI)의 레벨이 순차적으로 설정되는 것을 알 수 있다.

먼저, 외부전압(VCCE)의 공급이 시작되어 그 레벨이 일정하게 상승하는 것과 완전히 동일한 상태로 파워업신호(POR)의 레벨 및 제1 기준전압(VR)의 레벨이 일정하게 상승한다.

이 상태에서, 인에이블 신호(ENABLE)는 접지전압(VSS)레벨을 유지하고 있다. 따라서, 제2 내부전압 생성부(300)는 내부전압(VCCI)단의 레벨을 가변시키는데 아무런 역할을 수행하지 않는다.

반면, 제1 기준전압 생성부(320) 및 제1 내부전압 생성부(340)는, 제1 기준전압(VR)단의 레벨이 일정하게 상승하는 것에 응답하여 내부전압(VCCI)단의 레벨을 서서히 상승시킨다. 이때, 내부전압(VCCI)단의 레벨은 외부전압(VCCE)의 레벨이 상승하는 것에 비하면 거의 절반도 안되는 상승폭을 갖는다. 그 이유는, 제1 내부전압 생성부(340)에 포함된 NMOS 트랜지스터(342, LVN)도 양(+)의 문턱전압레벨을 갖기 때문이다. 즉, 제1 내부전압 생성부(340)에 포함된 NMOS 트랜지스터(342, LVN)의 게이트단으로 인가되는 제1 기준전압(VR)의 레벨이 상승하는 폭이 내부전압(VCCI)단의 레벨을 상승폭에 그대로 적용될 수 없기 때문이다. 또한, 제1 기준전압(VR)의 레벨이 NMOS 트랜지스터(342, LVN)의 문턱전압레벨보다 작은 상태에서도 내부전압(VCCI)단의 레벨을 상승시키는 것을 알 수 있는데, 이는, NMOS 트랜지스터(342, LVN)가 제1 기준전압(VR)의 레벨이 가변하는 응답하여 턴 온/턴 오프 상태만을 갖는 아이디얼한 형태로 동작하는 것이 아니라 제1 기준전압(VR)의 레벨이 가변하는 것에 응답하여 외부전압(VCCE)단과 내부전압(VCCI)단 사이에 흐르는 전류량을 가변시키는 방식으로 동작하기 때문이다. 즉, 제1 기준전압(VR)의 레벨이 상승하는 구간이 NMOS 트랜지스터(342, LVN)의 문턱전압레벨보다 낮은 구간과 겹쳐질 때에는 외부전압(VCCE)단과 내부전압(VCCI)단 사이에 흐르는 전류량이 상대적으로 조금씩 상승하는 상태가 되지만, NMOS 트랜지스터(342, LVN)의 문턱전압레벨보다 높은 구간과 겹쳐질 때에는 외부전압(VCCE)단과 내부전압(VCCI)단 사이에 흐르는 전류량이 상대적으로 크게 상승하는 상태가 된다. 따라서, 제1 기준전압(VR)의 레벨이 일정하게 상승하는 것에 대응하여 내부전압(VCCI)단의 레벨은 이차방정식 같은 모양을 갖는 상태로 상승하게 된다.

전술한 과정을 통해 외부전압(VCCE)과 파워업신호(POR)과 제1 기준전압(VR) 및 내부전압(VCCI)의 레벨은 모두 같은 상태가 된다. 이와 같은 상태에서 외부전압(VCCE)의 레벨이 더 상승하여 반도체 장치 내부의 회로를 동작시켜도 충분한 레벨이 되는 상태가 되면, 파워업신호(POR)가 접지전압(VSS)레벨로 비활성화 된다. 동시에 인에이블 신호(ENABLE)는 로직'하이'(High)로 활성화된다. 동시에 제1 기준전압(VR)의 레벨은 클램핑되어 더 이상 상승하지 않는다. 물론, 파워-업 동작구간이 종료되는 시점에서도 내부전압(VCCI)단은 목표레벨에 도달하지 못한 상태이기 때문에 제2 내부전압 생성부(300)의 동작을 통해 제어신호(DRVP)의 레벨이 조절되면서 내부전압(VCCI)단의 레벨을 계속 상승시킨다.

도 4에 도시된 타이밍 다이어그램 중 (B)를 참조하면, 내부전압(VCCI)의 레벨이 가변함에 따라 반도체 장치에서 소모되는 전류량도 가변하는 것을 알 수 있다. 즉, 반도체 장치에서 소모하는 피크 전류량(peak current)이 완만하게 가변하는 것을 알 수 있다.

구체적으로, 외부전압(VCCE)단의 레벨이 상승하는 것에 대응하여 내부전압(VCCI)의 레벨이 완만하게 상승하는 구간에서는, 반도체 장치에서 소모되는 전류량도 완만하게 상승한다. 즉, 제1 기준전압(VR)의 레벨이 제1 내부전압 생성부(340)에 포함된 NMOS 트랜지스터(342, LVN)의 문턱전압레벨도 넘지 못하는 구간에서는 내부전압(VCCI)의 레벨이 완만하게 상승하며, 그에 따라 반도체 장치에서 소모되는 전류량도 완만하게 상승한다.

이후, 외부전압(VCCE)단의 레벨이 일정한 레벨을 넘어서는 시점부터, 즉, 제1 기준전압(VR)의 레벨이 제1 내부전압 생성부(340)에 포함된 NMOS 트랜지스터(342, LVN)의 문턱전압레벨을 넘어서는 시점부터 내부전압(VCCI)의 레벨이 이전구간보다 더 빠른 속도로 상승한다. 그에 따라, 반도체 장치에서 소모되는 전류량도 비교적 빠르게 상승한다.

하지만, 외부전압(VCCE)단의 레벨이 일정한 레벨을 넘어서기 전부터 제1 내부전압 생성부(340)가 정상적으로 동작하여 내부전압(VCCI)의 레벨을 어느 정도 상승시켜놓은 상태이기 때문에 외부전압(VCCE)단의 레벨이 일정한 레벨을 넘어선다고 해서 내부전압(VCCI)단의 레벨이 매우 급격하게 상승하는 현상은 발생하지 않는다.

따라서, 도 2에 도시되었던 반도체 장치의 전류량이 급격하게 상승하는 그래프(1)에 비해 본 발명의 실시예에 따라 반도체 장치의 전류량이 상승하는 그래프(2)가 훨씬 완만한 형태를 갖는 것을 알 수 있다. 특히, 피크 전류량(peak current)만을 비교할 경우 매우 큰 차이를 갖는 것을 알 수 있다.

그리고, 외부전압(VCCE)단의 레벨과 내부전압(VCCI)단의 레벨이 같아지는 시점이후 에서도 반도체 장치에서 소모되는 전류량이 완만하게 안정화된다. 또한, 내부전압(VCCI)단의 레벨이 목표레벨에 도달한 시점 이후에서도 반도체 장치에서 소모되는 전류량은 안정화된 상태를 유지한다.

전술한 바와 같이 본 발명의 실시예에 따른 반도체 장치에서는 파워-업 동작구간에서 외부전압(VCCE)의 레벨이 매우 낮을 때에도 이를 내부전압(VCCI)의 레벨에 반영할 수 있다. 따라서, 파워-업 동작구간에서도 반도체 장치에서 사용하는 전류량이 완만하게 상승하도록 할 수 있다.

도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치의 내부전압 생성회로를 도시한 회로도이다.

도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치의 내부전압 생성회로는, 제1 기준전압 생성부(520)와, 제1 내부전압 생성부(540)와, 제2 기준전압 생성부(560)와, 제2 내부전압 생성부(580), 및 제3 내부전압 생성부(500)를 구비한다. 또한, 제1 기준전압 생성부(520)는, 디플레이션형 제1 NMOS 트랜지스터(522, DHVN1)을 구비하고, 제1 싱킹부(524)를 더 구비할 수 있다. 또한, 제1 내부전압 생성부(540)는, 제1 NMOS 트랜지스터(542, LVN11)를 구비하고, 제2 싱킹부(544)를 더 구비할 수 있다. 또한, 제2 기준전압 생성부(560)는, 디플레이션형 제2 NMOS 트랜지스터(562, DHVN2)를 구비하고, 제3 싱킹부(564)를 더 구비할 수 있다. 또한, 제2 내부전압 생성부(580)는, 제2 NMOS 트랜지스터(582, LVN2)를 구비하고, 제4 싱킹부(584)를 더 구비할 수 있다. 또한, 제3 내부전압 생성부(500)는, 비교부(502), 및 연결제어부(504)를 구비한다. 또한, 비교부(502)는, 전압비교기(5022), 및 전압분배부(5024)를 구비한다.

제1 기준전압 생성부(520)는, 외부전압(VCCE)을 제1 기준전압(VR1)로서 출력하되, 접지전압(VSS)레벨로부터 포지티브 방향으로 설정된 제1 레벨만큼 이동한 레벨을 기준으로 제1 기준전압(VR1)의 레벨을 클램핑한다.

즉, 제1 기준전압 생성부(520)는, 외부전압(VCCE)의 레벨이 접지전압(VSS)레벨로부터 포지티브 방향으로 설정된 제1 레벨만큼 이동한 레벨보다 낮은 구간에서는 외부전압(VCCE)의 레벨과 동일한 레벨을 갖는 제1 기준전압(VR1)을 출력한다. 반면, 외부전압(VCCE)의 레벨이 접지전압(VSS)레벨로부터 포지티브 방향으로 설정된 제1 레벨만큼 이동한 레벨보다 높은 구간에서는 제1 기준전압(VR1)의 레벨을 접지전압(VSS)레벨로부터 포지티브 방향으로 설정된 제1 레벨만큼 이동한 레벨로 클램핑(clamping)하여 출력한다.

이를 위해, 제1 기준전압 생성부(520)는, 접지전압(VSS)레벨로부터 네거티브 방향으로 설정된 제1 레벨만큼 이동한 문턱전압레벨을 갖는 상태에서 게이트단을 접지전압(VSS)레벨로 고정시킴으로써, 드레인단에 접속된 외부전압(VCCE)의 레벨 변동에 응답하여 소스단에 접속된 제1 기준전압(VR1)의 레벨을 조절하는 디플레이션형 제1 NMOS 트랜지스터(522, DHVN1)을 구비한다.

즉, 제1 기준전압 생성부(520)는, 음(-)의 제1 문턱전압레벨을 갖는 디플레이션형 제1 NMOS 트랜지스터(522, DHVN1)을 사용하여 외부전압(VCCE)의 레벨변동에 따른 제1 기준전압(VR1)의 레벨변동을 제어한다. 구체적으로, 제1 기준전압 생성부(520)에 포함된 디플레이션형 제1 NMOS 트랜지스터(522, DHVN1)는, 음(-)의 제1 문턱전압레벨을 갖는 상태에서 게이트단으로 접지전압(VSS)이 공급된다. 때문에, 소스단으로 입력되는 외부전압(VCCE)의 레벨이 접지전압(VSS)레벨부터 양(+)의 제1 문턱전압레벨 사이의 구간에 존재하는 경우 소스단으로 입력되는 외부전압(VCCE)의 레벨을 그대로 드레인단으로 출력되는 제1 기준전압(VR1)의 레벨로 설정한다. 하지만, 소스단으로 입력되는 외부전압(VCCE)의 레벨이 양(+)의 제1 문턱전압레벨을 넘어서는 구간에서는 외부전압(VCCE)의 레벨과 상관없이 드레인단으로 출력되는 제1 기준전압(VR1)의 레벨을 양(+)의 제1 문턱전압레벨로 고정시킨다. 참고로, '음(-)의 제1 문턱전압레벨'은 '접지전압(VSS)레벨로부터 네거티브 방향으로 설정된 제1 레벨만큼 이동한 레벨'을 의미한다. 마찬가지로, '양(+)의 제1 문턱전압레벨'은 '접지전압(VSS)레벨로부터 포지티브 방향으로 설정된 제1 레벨만큼 이동한 레벨'을 의미한다.

예컨대, 제1 기준전압 생성부(520)에 포함된 디플레이션형 제1 NMOS 트랜지스터(522, DHVN1)의 문턱전압레벨이 '-2.5V'라고 가정할 수 있다. 이와 같은 경우, 외부전압(VCCE)의 레벨이 접지전압(VSS)레벨부터 '2.5V'까지 가변하는 구간에서는 외부전압(VCCE)의 레벨을 그대로 제1 기준전압(VR1)의 레벨로서 설정된다. 하지만, 외부전압(VCCE)의 레벨이 '2.5V'를 넘어서는 구간에서는 외부전압(VCCE)의 레벨과 상관없이 제1 기준전압(VR1)의 레벨을 '2.5V'로 고정된다.

그리고, 제1 기준전압 생성부(520)에는, 디플레이션형 제1 NMOS 트랜지스터(522, DHVN1) 뿐만 아니라 제1 싱킹부(524)가 더 포함될 수 있다. 구체적으로, 제1 싱킹부(524)는, 디플레이션형 제1 NMOS 트랜지스터(522, DHVN1)의 소스단, 즉, 제1 기준전압(VR1)단으로 흘러나오는 디플레이션형 제1 NMOS 트랜지스터(522, DHVN1)의 누설전류를 접지전압(VSS)단으로 싱킹시킨다. 이를 위해, 디플레이션형 제1 NMOS 트랜지스터(522, DHVN1)의 소스단, 즉, 제1 기준전압(VR1)단과 접지전압(VSS)단 사이에 제1 싱킹부(524)가 접속된다. 즉, 제1 싱킹부(524)는, 제1 기준전압(VR1)단과 접지전압(VSS)단 사이에서 게이트단과 드레인단이 서로 접속된 형태로 제1 기준전압(VR1)단 방향으로 연결되어 각각 역방향 다이오드로 동작하며, 직렬로 연결된 다수의 다이오드형 제1 NMOS 트랜지스터(SN1, SN2, SN3)를 구비한다. 따라서, 제1 싱킹부(524)는, 디플레이션형 제1 NMOS 트랜지스터(522, DHVN1)에서 흘러나오는 누설전류로 인해 제1 기준전압(VR1)단의 레벨이 양(+)의 제1 문턱전압레벨보다 높이 올라가는 것을 방지할 수 있다.

제1 내부전압 생성부(540)는, 외부전압(VCCE)을 공급받아 제1 기준전압(VR1)의 레벨에 대응하는 제1 구동력으로 제1 내부전압(VCCI1)단을 구동한다.

이를 위해, 제1 내부전압 생성부(540)는, 게이트단으로 인가되는 제1 기준전압(VR1)의 레벨에 응답하여 드레인단에 접속된 외부전압(VCCE)단과 소스단에 접속된 제1 내부전압(VCCI1)단 사이에 흐르는 전류량을 조절하는 제1 NMOS 트랜지스터(542, LVN1)을 구비한다.

그리고, 제1 내부전압 생성부(540)에는, 제1 NMOS 트랜지스터(542, LVN1) 뿐만 아니라 제2 싱킹부(544)가 더 포함될 수 있다. 구체적으로, 제2 싱킹부(544)는, 외부전압(VCCE)의 레벨보다 제1 내부전압(VCCI1)단의 레벨이 더 높은 상태가 되는 경우, 예컨대, 파워-오프 상태가 되어 외부전압(VCCE)의 레벨이 급격하게 하강하는 경우, 제1 내부전압(VCCI1)단의 전류를 외부전압(VCCE)단으로 싱킹시킨다. 이를 위해, 제1 NMOS 트랜지스터(542, LVN1)의 소스단, 즉, 제1 내부전압(VCCI1)단과 외부전압(VCCE)단 사이에 제2 싱킹부(544)가 접속된다. 즉, 제2 싱킹부(544)는, 제1 내부전압(VCCI1)단과 외부전압(VCCE)단 사이에서 게이트단과 드레인단이 서로 접속된 형태로 제1 내부전압(VCCI1)단 방향으로 연결되어 각각 역방향 다이오드로 동작하며, 직렬로 연결된 다수의 다이오드형 NMOS 트랜지스터(SN4, SN5)를 구비한다. 따라서, 제2 싱킹부(544)는, 외부전압(VCCE)의 레벨보다 제1 내부전압(VCCI1)단의 레벨이 더 높은 상태가 되는 경우 제1 내부전압(VCCI1)단의 레벨을 안정화된 상태로 빠르게 하강시킬 수 있다.

제2 기준전압 생성부(560)는, 외부전압(VCCE)을 제2 기준전압(VR2)로서 출력하되, 접지전압(VSS)레벨로부터 포지티브 방향으로 설정된 제2 레벨만큼 이동한 레벨을 기준으로 제2 기준전압(VR2)의 레벨을 클램핑한다. 이때, 설정된 제2 레벨은 설정된 제1 레벨보다 낮다.

즉, 제2 기준전압 생성부(560)는, 외부전압(VCCE)의 레벨이 접지전압(VSS)레벨로부터 포지티브 방향으로 설정된 제2 레벨만큼 이동한 레벨보다 낮은 구간에서는 외부전압(VCCE)의 레벨과 동일한 레벨을 갖는 제2 기준전압(VR2)을 출력한다. 반면, 외부전압(VCCE)의 레벨이 접지전압(VSS)레벨로부터 포지티브 방향으로 설정된 제2 레벨만큼 이동한 레벨보다 높은 구간에서는 제2 기준전압(VR2)의 레벨을 접지전압(VSS)레벨로부터 포지티브 방향으로 설정된 제2 레벨만큼 이동한 레벨로 클램핑(clamping)하여 출력한다.

이를 위해, 제2 기준전압 생성부(560)는, 접지전압(VSS)레벨로부터 네거티브 방향으로 설정된 제2 레벨만큼 이동한 문턱전압레벨을 갖는 상태에서 게이트단을 접지전압(VSS)레벨로 고정시킴으로써, 드레인단에 접속된 외부전압(VCCE)의 레벨 변동에 응답하여 소스단에 접속된 제2 기준전압(VR2)의 레벨을 조절하는 디플레이션형 제2 NMOS 트랜지스터(562, DHVN2)을 구비한다.

즉, 제2 기준전압 생성부(560)는, 음(-)의 제2 문턱전압레벨을 갖는 디플레이션형 제2 NMOS 트랜지스터(562, DHVN2)을 사용하여 외부전압(VCCE)의 레벨변동에 따른 제2 기준전압(VR2)의 레벨변동을 제어한다. 구체적으로, 제2 기준전압 생성부(560)에 포함된 디플레이션형 제2 NMOS 트랜지스터(562, DHVN2)는, 음(-)의 제2 문턱전압레벨을 갖는 상태에서 게이트단으로 접지전압(VSS)이 공급된다. 때문에, 소스단으로 입력되는 외부전압(VCCE)의 레벨이 접지전압(VSS)레벨부터 양(+)의 제2 문턱전압레벨 사이의 구간에 존재하는 경우 소스단으로 입력되는 외부전압(VCCE)의 레벨을 그대로 드레인단으로 출력되는 제2 기준전압(VR2)의 레벨로 설정한다. 하지만, 소스단으로 입력되는 외부전압(VCCE)의 레벨이 양(+)의 제2 문턱전압레벨을 넘어서는 구간에서는 외부전압(VCCE)의 레벨과 상관없이 드레인단으로 출력되는 제2 기준전압(VR2)의 레벨을 양(+)의 제2 문턱전압레벨로 고정시킨다. 참고로, '음(-)의 제2 문턱전압레벨'은 '접지전압(VSS)레벨로부터 네거티브 방향으로 설정된 제2 레벨만큼 이동한 레벨'을 의미한다. 마찬가지로, '양(+)의 제2 문턱전압레벨'은 '접지전압(VSS)레벨로부터 포지티브 방향으로 설정된 제2 레벨만큼 이동한 레벨'을 의미한다.

예컨대, 제2 기준전압 생성부(560)에 포함된 디플레이션형 제2 NMOS 트랜지스터(562, DHVN2)의 문턱전압레벨이 '-2.3V'라고 가정할 수 있다. 이와 같은 경우, 외부전압(VCCE)의 레벨이 접지전압(VSS)레벨부터 '2.3V'까지 가변하는 구간에서는 외부전압(VCCE)의 레벨을 그대로 제2 기준전압(VR2)의 레벨로서 설정된다. 하지만, 외부전압(VCCE)의 레벨이 '2.3V'를 넘어서는 구간에서는 외부전압(VCCE)의 레벨과 상관없이 제2 기준전압(VR2)의 레벨을 '2.3V'로 고정된다.

그리고, 제2 기준전압 생성부(560)에는, 디플레이션형 제2 NMOS 트랜지스터(562, DHVN2) 뿐만 아니라 제3 싱킹부(564)가 더 포함될 수 있다. 구체적으로, 제3 싱킹부(564)는, 디플레이션형 제2 NMOS 트랜지스터(562, DHVN2)의 소스단, 즉, 제2 기준전압(VR2)단으로 흘러나오는 디플레이션형 제2 NMOS 트랜지스터(562, DHVN2)의 누설전류를 접지전압(VSS)단으로 싱킹시킨다. 이를 위해, 디플레이션형 제2 NMOS 트랜지스터(562, DHVN2)의 소스단, 즉, 제2 기준전압(VR2)단과 접지전압(VSS)단 사이에 제3 싱킹부(564)가 접속된다. 즉, 제3 싱킹부(564)는, 제2 기준전압(VR2)단과 접지전압(VSS)단 사이에서 게이트단과 드레인단이 서로 접속된 형태로 제2 기준전압(VR2)단 방향으로 연결되어 각각 역방향 다이오드로 동작하며, 직렬로 연결된 다수의 다이오드형 제2 NMOS 트랜지스터(SN6, SN7, SN8)를 구비한다. 따라서, 제3 싱킹부(564)는, 디플레이션형 제2 NMOS 트랜지스터(562, DHVN2)에서 흘러나오는 누설전류로 인해 제2 기준전압(VR2)단의 레벨이 양(+)의 제2 문턱전압레벨보다 높이 올라가는 것을 방지할 수 있다.

제2 내부전압 생성부(580)는, 외부전압(VCCE)을 공급받아 제2 기준전압(VR2)의 레벨에 대응하는 제2 구동력으로 제2 내부전압(VCCI2)단을 구동한다. 이때, 제2 내부전압 생성부(580)의 제2 구동력은, 항상 제1 내부전압 생성부(540)의 제1 구동력보다 작다. 즉, 외부전압(VCCE)가 제1 및 제2 설정된 레벨보다 낮은 경우가 되어 제1 및 제2 기준전압(VR1, VR2)가 서로 같은 레벨을 갖는 상태라고 해도 제2 내부전압 생성부(580)에서 제2 내부전압(VCCI2)단을 구동하는 구동력보다 제1 내부전압 생성부(540)에서 제1 내부전압(VCCI1)단을 구동하는 구동력이 더 강하다. 이는, 제1 내부전압(VCCI1)과 제2 내부전압(VCCI2)가 사용되는 용도가 다르기 때문에 차별화된 구성을 갖도록 설정된 것이며, 자세한 사항은 하기에 설명하도록 하겠다.

이를 위해, 제2 내부전압 생성부(580)는, 게이트단으로 인가되는 제2 기준전압(VR2)의 레벨에 응답하여 드레인단에 접속된 외부전압(VCCE)단과 소스단에 접속된 제2 내부전압(VCCI2)단 사이에 흐르는 전류량을 조절하는 제2 NMOS 트랜지스터(582, LVN2)을 구비한다.

그리고, 제2 내부전압 생성부(580)에는, 제2 NMOS 트랜지스터(582, LVN2) 뿐만 아니라 제4 싱킹부(584)가 더 포함될 수 있다. 구체적으로, 제4 싱킹부(584)는, 외부전압(VCCE)의 레벨보다 제2 내부전압(VCCI2)단의 레벨이 더 높은 상태가 되는 경우, 예컨대, 파워-오프 상태가 되어 외부전압(VCCE)의 레벨이 급격하게 하강하는 경우, 제2 내부전압(VCCI2)단의 전류를 외부전압(VCCE)단으로 싱킹시킨다. 이를 위해, 제2 NMOS 트랜지스터(582, LVN2)의 소스단, 즉, 제2 내부전압(VCCI2)단과 외부전압(VCCE)단 사이에 제4 싱킹부(584)가 접속된다. 즉, 제4 싱킹부(584)는, 제2 내부전압(VCCI2)단과 외부전압(VCCE)단 사이에서 게이트단과 드레인단이 서로 접속된 형태로 제2 내부전압(VCCI2)단 방향으로 연결되어 각각 역방향 다이오드로 동작하며, 직렬로 연결된 다수의 다이오드형 NMOS 트랜지스터(SN9, SN10)를 구비한다. 따라서, 제4 싱킹부(584)는, 외부전압(VCCE)의 레벨보다 제2 내부전압(VCCI2)단의 레벨이 더 높은 상태가 되는 경우 제2 내부전압(VCCI2)단의 레벨을 안정화된 상태로 빠르게 하강시킬 수 있다.

제3 내부전압 생성부(500)는, 접지전압(VSS)레벨로부터 포지티브 방향으로 설정된 제1 레벨보다 높은 레벨인 제3 기준전압(REF)의 레벨을 기준으로 외부전압(VCCE)을 공급받아 제1 내부전압(VCCI1)단을 구동한다.

비교부(502)는, 제1 내부전압(VCCI1)과 제3 기준전압(REF)의 레벨을 비교한 결과 및 파워-업 구간 이후에 활성화되는 인에이블 신호(ENABLE)에 응답하여 활성화여부가 결정되는 제어신호(DRVP)를 생성한다. 예컨대, 비교부(502)는, 인에이블 신호(ENABLE)가 활성화된 상태에서 제1 내부전압(VCCI1)이 제3 기준전압(REF)의 레벨보다 낮은 경우 제어신호(DRVP)를 활성화시키고, 제1 내부전압(VCCI1)이 제3 기준전압(REF)의 레벨보다 높은 경우 제어신호(DRVP)를 비활성화시키는 식으로 동작할 수 있다.

전압분배부(5024)는, 제1 내부전압(VCCI1)의 레벨을 설정된 비율로 분배하여 분배전압(VCCI_DIV)을 생성한다.

전압비교기(5022)는, 분배전압(VCCI_DIV)과 제3 기준전압(REF)의 레벨을 비교하여 제어신호(DRVP)의 활성화여부를 결정한다.

여기서, 전압분배부(5024)는, 비교부(502)의 동작에서 전류소모를 줄여주기 위한 방식을 위해 필요한 구성요소로서, 전압비교기(5022)에서 직접적인 비교대상이 되는 전압의 레벨을 낮춰주기 위해 필요하다. 물론, 설정된 비율은 설계자에 의해 얼마든지 선택 가능하다.

참고로, 비교부(502)에 전압분배부(5024)가 포함되는 것으로 인해 비교부(502)로 인가되는 제3 기준전압(REF)의 절대적인 레벨이 '양(+)의 제1 문턱전압레벨'보다 작은 상태가 될 수 있다. 하지만, 비교부(502)의 동작에서 제1 내부전압(VCCI1)의 레벨을 검출하는데 사용되는 제3 기준전압(REF)의 논리적인 레벨은 '양(+)의 제1 문턱전압레벨'보다 높은 상태가 된다. 따라서, 전술한 제3 내부전압 생성부(500)의 동작설명에서 제3 기준전압(REF)의 레벨이 '양(+)의 제1 문턱전압레벨'보다 높은 상태라는 것은, 제3 기준전압(REF)의 논리적인 레벨이 '양(+)의 제1 문턱전압레벨'보다 높다는 것을 의미한다고 볼 수 있다. 물론, 비교부(502)에 전압분배부(5024)가 포함되지 않는 경우에는 제3 기준전압(REF)의 절대적인 레벨이 '양(+)의 제1 문턱전압레벨'보다 높은 상태가 될 것이다.

연결제어부(504)는, 제어신호(DRVP)의 활성화구간에서 외부전압(VCCE)단과 제1 내부전압(VCCI1)단을 서로 단락(close)시키고, 제어신호(DRVP)의 비활성화구간에서 외부전압(VCCE)단과 제1 내부전압(VCCI1)단을 서로 개방(open)시킨다.

구체적으로, 연결제어부(504)는, 게이트단으로 입력되는 제어신호(DRVP)에 응답하여 소스단에 접속된 외부전압(VCCE)단과 드레인단에 연결된 제1 내부전압(VCCI1)단의 단락(close)/개방(open) 여부를 선택하기 위한 PMOS 트랜지스터(P1)를 포함한다.

그리고, 비교부(502)에서 생성되는 제어신호(DRVP)의 활성화여부에는, 파워-업 동작구간에서 로직'로우'(Low)인 상태를 유지하다가 파워-업 동작구간 이후 노말 동작구간에서 로직'하이'(High)로 활성화되는 인에이블 신호(ENABLE)의 활성화여부도 영향을 끼친다. 즉, 인에이블 신호(ENABLE)가 로직'하이'(High)로 활성화된 상태에서만 비교부(502)에서 제어신호(DRVP)의 활성화여부를 결정할 수 있도록 동작한다. 이는, 제3 내부전압 생성부(500)의 동작구간을 확실하게 분리하기 위함이다.

구체적으로, 외부전압(VCCE)의 레벨이 충분히 높지 않은 구간이라고 볼 수 있는 파워-업 동작구간에서 제3 내부전압 생성부(500)의 정상적인 동작을 보장할 수 없기 때문에 인에이블 신호(ENABLE)를 사용하여 제3 내부전압 생성부(500)의 동작을 디스에이블시켜야 한다. 따라서, 제3 내부전압 생성부(500)은 파워-업 동작구간 이후의 동작구간에서만 동작하도록 설정될 수 있다.

그리고, 제1 기준전압 생성부(520) 및 제1 내부전압 생성부(540)는, 외부전압(VCCE)의 레벨이 충분히 높지 않은 구간이라고 볼 수 있는 파워-업 동작구간의 진입여부와 상관없이 항상 정상적으로 동작할 수 있도록 설계되어 있다. 즉, 제1 기준전압 생성부(520) 및 제1 내부전압 생성부(540)는, 파워-업 구간의 진입여부와 상관없이 접지전압(VSS)레벨로부터 포지티브 방향으로 외부전압(VCCE)의 레벨이 설정된 제1 레벨보다 낮은 경우, 외부전압(VCCE)의 레벨변동에 따라 제1 기준전압(VR1)의 레벨을 변동시키고, 제1 기준전압(VR1)의 레벨변동에 따라 변동하는 제1 구동력으로 제1 내부전압(VCCI1)단을 구동한다. 또한, 제1 기준전압 생성부(520) 및 제1 내부전압 생성부(540)는, 파워-업 구간의 진입여부와 상관없이 접지전압(VSS)레벨로부터 포지티브 방향으로 외부전압(VCCE)의 레벨이 설정된 제1 레벨보다 높은 경우, 외부전압(VCCE)의 레벨변동과 상관없이 제1 기준전압(VR1)의 레벨을 설정된 제1 레벨로 고정시키고, 제1 기준전압(VR1)의 고정레벨에 따라 고정된 제1 구동력으로 제1 내부전압(VCCI1)단을 구동한다.

마찬가지로, 제2 기준전압 생성부(560) 및 제2 내부전압 생성부(580)는, 외부전압(VCCE)의 레벨이 충분히 높지 않은 구간이라고 볼 수 있는 파워-업 동작구간의 진입여부와 상관없이 항상 정상적으로 동작할 수 있도록 설계되어 있다. 즉, 제2 기준전압 생성부(560) 및 제2 내부전압 생성부(580)는, 파워-업 구간의 진입여부와 상관없이 접지전압(VSS)레벨로부터 포지티브 방향으로 외부전압(VCCE)의 레벨이 설정된 제2 레벨보다 낮은 경우, 외부전압(VCCE)의 레벨변동에 따라 제2 기준전압(VR2)의 레벨을 변동시키고, 제2 기준전압(VR2)의 레벨변동에 따라 변동하는 제2 구동력으로 제2 내부전압(VCCI2)단을 구동한다. 또한, 제2 기준전압 생성부(560) 및 제2 내부전압 생성부(580)는, 파워-업 구간의 진입여부와 상관없이 접지전압(VSS)레벨로부터 포지티브 방향으로 외부전압(VCCE)의 레벨이 설정된 제2 레벨보다 높은 경우, 외부전압(VCCE)의 레벨변동과 상관없이 제2 기준전압(VR2)의 레벨을 설정된 제2 레벨로 고정시키고, 제2 기준전압(VR2)의 고정레벨에 따라 고정된 제2 구동력으로 제2 내부전압(VCCI2)단을 구동한다.

전술한 본 발명의 또 다른 실시예에 따른 반도체 장치의 구성에서 특징적인 점은 제1 내부전압(VCCI1)단과 제2 내부전압(VCCI2)이 분리되어 있다는 점이다. 또한, 제1 내부전압(VCCI1)은 제1 기준전압 생성부(520)와 제1 내부전압 생성부(540) 및 제3 내부전압 생성부(500)의 동작에 의해 그 레벨이 정의된다. 반면, 제2 내부전압(VCCI2)은 제2 기준전압 생성부(560)와 제2 내부전압 생성부(580)에 의해 그 레벨이 정의된다.

이때, 제1 기준전압 생성부(520)와 제2 기준전압 생성부(560)의 기능이나 동작은 차이가 나지만 그 구성은 서로 매우 유사하다. 마찬가지로, 제1 내부전압 생성부(540)와 제2 내부전압 생성부(580)의 기능이나 동작은 차이가 나지만 그 구성은 서로 매우 유사하다.

이와 같이 제1 내부전압(VCCI1)단과 제2 내부전압(VCCI2)단을 서로 분리하면서 각 전압단을 생성하기 위한 회로가 서로 유사한 이유는, 본 발명의 또 다른 실시예에 따른 반도체 장치에서 제1 내부전압(VCCI1)과 제2 내부전압(VCCI2)이 각각 사용되는 형태가 서로 다른 경우이기 때문이다.

먼저, 제1 내부전압(VCCI1)은 파워-업 동작구간에서 피크 전류의 크기를 최소화해야할 뿐만 아니라, 파워-업 동작구간 이후에 이어지는 노말 동작구간에서도 안정적인 타겟 레벨을 유지해야 하는 전압이다. 또한, 상대적으로 높은 타겟 전압레벨을 갖는 전압이기도 하다. 예컨대, 반도체 메모리 장치의 코어전압이 있을 수 있다.

반면, 제2 내부전압(VCCI2)은 파워-업 동작구간에서 피크 전류의 크기를 최소화해야하는 필요성이 있지만, 파워-업 동작구간 이후에 이어지는 노말 동작구간에서는 포지티브한 특성을 유지하면서 타겟 레벨에 가까운 레벨을 갖기만 하면 되는 전압이다. 또한, 상대적을 낮은 타겟 전압레벨을 갖는 전압이기도 하다. 예컨대, 반도체 메모리 장치의 백 바이어스 전압, 특히, 컬럼 디코딩 회로에서 래치-업 현상이 일어나는 것을 방지하기 위한 백 바이어스 전압이 있을 수 있다.

이와 같이 제1 내부전압(VCCI1)과 제2 내부전압(VCCI2)의 사용용도가 다르기 때문에 이를 생성하는 방식에도 차이를 두는 것이 파워-업 동작구간에서 피크 전류의 크기를 최소화하는데 유리하다. 즉, 제1 내부전압(VCCI1)은 파워-업 동작구간에서도 외부전압(VCCE)의 레벨이 상승함에 따라 급격한 상승 곡선을 갖지 않도록 해야 할 뿐만 아니라 크게 흔들림 없이 안정적으로 상승하는 형태의 레벨을 갖는 상태로 반도체 장치 내부에 제공되어야 한다. 때문에 제1 내부전압 생성부(540)에 의해 상대적으로 강한 제1 구동력으로 제1 내부전압(VCCI1)단을 구동한다. 또한, 제1 내부전압(VCCI1)단은 파워-업 동작구간 이후의 노말 동작구간에서도 안정적인 타겟 레벨을 유지해야 하기 때문에 제3 내부전압 생성부(500)를 통해 항상 타겟 레벨을 유지할 수 있도록 제어한다.

반면, 제2 내부전압(VCCI2)은 파워-업 동작구간에서 외부전압(VCCE)의 레벨이 상승함에 따라 급격한 상승 곡선을 갖지 않도록만 할 수 있으면 포지티브한 특성을 갖는 형태의 레벨을 갖는 상태로 반도체 장치 내부에 제공되면 된다. 따라서, 제2 내부전압 생성부(580)에 의해 상대적으로 약한 제2 구동력으로 제2 내부전압(VCCI2)단을 구동한다. 또한, 제2 내부전압(VCCI2)단은 파워-업 동작구간 이후의 노말 동작구간에서도 포지티브한 특성을 갖는 형태의 레벨만 유지되면 되므로 제2 내부전압 생성부(580)가 계속 동작할 수 있도록 제어하게 된다.

이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 파워-업 구간에서 외부전압의 레벨에 대응하는 내부전압의 레벨을 결정할 때 클램핑 회로를 사용함으로써, 외부전압의 레벨이 상승에 따라 소모되는 전류량도 완만하게 상승하도록 할 수 있다. 이를 통해, 파워-업 동작시 피크 전류의 크기를 최소화할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 예시한 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

100 : 비교부 120 : 제1 연결제어부
140 : 제2 연결제어부 300 : 제2 내부전압 생성부
320 : 제1 기준전압 생성부 340 : 제1 내부전압 생성부
500 : 제3 내부전압 생성부 520 : 제1 기준전압 생성부
540 : 제1 내부전압 생성부 560 : 제2 기준전압 생성부
580 : 제2 내부전압 생성부

Claims

외부전압을 제1 기준전압으로서 출력하되, 접지전압레벨로부터 포지티브 방향의 설정된 레벨을 기준으로 상기 제1 기준전압의 레벨을 클램핑하는 제1 기준전압 생성부;
상기 외부전압을 공급받아 상기 제1 기준전압의 레벨에 대응하는 구동력으로 내부전압단을 구동하는 제1 내부전압 생성부; 및
상기 접지전압레벨로부터 포지티브 방향의 상기 설정된 레벨보다 높은 제2 기준전압 레벨을 기준으로 상기 외부전압을 공급받아 상기 내부전압단을 구동하는 제2 내부전압 생성부
를 구비하는 반도체 장치.
제1항에 있어서,
상기 제1 기준전압 생성부는,
상기 외부전압의 레벨이 상기 접지전압레벨로부터 포지티브 방향의 상기 설정된 레벨만큼 이동한 레벨보다,
낮은 구간에서는 상기 외부전압의 레벨과 동일한 레벨을 갖는 상기 제1 기준전압을 출력하고,
높은 구간에서는 상기 제1 기준전압의 레벨을 상기 접지전압레벨로부터 포지티브 방향의 상기 설정된 레벨만큼 이동한 레벨로 클램핑(clamping)하여 출력하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서,
상기 제2 내부전압 생성부는,
파워-업 구간 이후에,
상기 내부전압의 레벨이 상기 제2 기준전압레벨보다 낮은 구간에서 상기 외부전압단과 상기 내부전압단을 서로 단락(close)시키고,
상기 내부전압의 레벨이 상기 제2 기준전압레벨보다 높은 구간에서 상기 외부전압단과 상기 내부전압단을 서로 개방(open)시키는 반도체 장치.
제3항에 있어서,
상기 제1 기준전압 생성부는,
상기 접지전압레벨로부터 네거티브 방향의 상기 설정된 레벨만큼 이동한 문턱전압레벨을 갖는 상태에서 게이트단을 상기 접지전압레벨로 고정시킴으로써, 드레인단에 접속된 상기 외부전압의 레벨 변동에 응답하여 소스단에 접속된 상기 제1 기준전압의 레벨을 조절하는 디플레이션형 NMOS 트랜지스터를 구비하는 반도체 장치.
제4항에 있어서,
상기 제1 내부전압 생성부는,
게이트단으로 인가되는 상기 제1 기준전압의 레벨에 응답하여 드레인단에 접속된 상기 외부전압단과 소스단에 접속된 상기 내부전압단 사이에 흐르는 전류량을 조절하는 NMOS 트랜지스터를 포함하는 반도체 장치.
제5항에 있어서,
상기 제2 내부전압 생성부는,
상기 내부전압의 레벨과 상기 제2 기준전압의 레벨을 비교한 결과 및 상기 파워-업 구간에서 탈출하는 것에 응답하여 활성화되는 인에이블 신호에 응답하여 활성화여부가 결정되는 제어신호를 생성하는 비교부; 및
상기 제어신호의 활성화구간에서 상기 외부전압단과 상기 내부전압단을 서로 단락(close)시키고, 상기 제어신호의 비활성화구간에서 상기 외부전압단과 상기 내부전압단을 서로 개방(open)시키는 연결제어부를 포함하는 반도체 장치.
제6항에 있어서,
상기 제1 기준전압 생성부에서 상기 제1 기준전압단으로 흘러나오는 누설전류를 싱킹시키기 위해 상기 제1 기준전압단과 상기 접지전압단 사이에 접속된 제1 싱킹부; 및
상기 외부전압의 레벨보다 상기 내부전압단의 레벨이 높은 상태가 되는 경우, 상기 내부전압단의 전류를 싱킹하기 위해 상기 내부전압단과 상기 외부전압단 사이에 접속된 제2 싱킹부를 더 구비하는 반도체 장치.
제3항에 있어서,
상기 파워-업 구간의 진입여부와 상관없이 상기 접지전압레벨로부터 포지티브 방향으로 상기 외부전압의 레벨이 상기 설정된 레벨보다 낮은 경우 상기 제1 기준전압 생성부 및 상기 제1 내부전압 생성부가 동작하여 상기 외부전압의 레벨변동에 따라 상기 제1 기준전압의 레벨을 변동시키고, 상기 제1 기준전압의 레벨변동에 따라 변동하는 구동력으로 상기 내부전압단을 구동하며,
상기 파워-업 구간의 진입여부와 상관없이 상기 접지전압레벨로부터 포지티브 방향으로 상기 외부전압의 레벨이 상기 설정된 레벨보다 높은 경우 상기 제1 기준전압 생성부 및 상기 제1 내부전압 생성부가 동작하여 상기 외부전압의 레벨변동과 상관없이 상기 제1 기준전압의 레벨을 상기 설정된 레벨로 고정시키고, 상기 제1 기준전압의 레벨고정에 따라 고정된 구동력으로 상기 내부전압단을 구동하며,
상기 파워-업 구간의 진입상태에서 상기 제2 내부전압 생성부는 상기 내부전압의 레벨변동과 상관없이 상기 내부전압단을 구동하지 않고,
상기 파워-업 구간의 탈출상태에서 상기 제2 내부전압 생성부는 상기 내부전압의 레벨변동에 따라 선택적으로 상기 내부전압단을 구동하는 것을 특징으로 하는 반도체 장치.
외부전압을 제1 기준전압으로서 출력하되, 접지전압레벨로부터 포지티브 방향의 설정된 제1 레벨을 기준으로 상기 제1 기준전압의 레벨을 클램핑하는 제1 기준전압 생성부;
상기 외부전압을 제2 기준전압으로서 출력하되, 상기 접지전압레벨로부터 포지티브 방향의 설정된 제2 레벨 - 상기 설정된 제1 레벨보다 낮음 - 을 기준으로 상기 제2 기준전압의 레벨을 클램핑하는 제2 기준전압 생성부;
상기 외부전압을 공급받아 상기 제1 기준전압의 레벨에 대응하는 제1 구동력으로 제1 내부전압단을 구동하는 제1 내부전압 생성부;
상기 외부전압을 공급받아 상기 제2 기준전압의 레벨에 대응하는 제2 구동력 - 상기 제1 구동력보다 작음 - 으로 제2 내부전압단을 구동하는 제2 내부전압 생성부; 및
상기 접지전압레벨로부터 포지티브 방향의 상기 설정된 제1 레벨보다 높은 제3 기준전압의 레벨을 기준으로 상기 외부전압을 공급받아 상기 제1 내부전압단을 구동하는 제3 내부전압 생성부
를 구비하는 반도체 장치.
제9항에 있어서,
상기 제1 기준전압 생성부는,
상기 외부전압의 레벨이 상기 접지전압레벨로부터 포지티브 방향의 상기 설정된 제1 레벨만큼 이동한 레벨보다,
낮은 구간에서는 상기 외부전압의 레벨과 동일한 레벨을 갖는 상기 제1 기준전압을 출력하고,
높은 구간에서는 상기 제1 기준전압의 레벨을 상기 접지전압레벨로부터 포지티브 방향의 상기 설정된 제1 레벨만큼 이동한 레벨로 클램핑(clamping)하여 출력하는 것을 특징으로 하는 반도체 장치.
제10항에 있어서,
상기 제2 기준전압 생성부는,
상기 외부전압의 레벨이 상기 접지전압레벨로부터 포지티브 방향의 상기 설정된 제2 레벨만큼 이동한 레벨보다,
낮은 구간에서는 상기 외부전압의 레벨과 동일한 레벨을 갖는 상기 제2 기준전압을 출력하고,
높은 구간에서는 상기 제2 기준전압의 레벨을 상기 접지전압레벨로부터 포지티브 방향의 상기 설정된 제2 레벨만큼 이동한 레벨로 클램핑(clamping)하여 출력하는 것을 특징으로 하는 반도체 장치.
제11항에 있어서,
상기 제3 내부전압 생성부는,
파워-업 구간 이후에,
상기 내부전압의 레벨이 상기 제3 기준전압레벨보다 낮은 구간에서 상기 외부전압단과 상기 제1 내부전압단을 서로 단락(close)시키고,
상기 내부전압의 레벨이 상기 제3 기준전압레벨보다 높은 구간에서 상기 외부전압단과 상기 제1 내부전압단을 서로 개방(open)시키는 반도체 장치.
제12항에 있어서,
상기 제1 기준전압 생성부는,
상기 접지전압레벨로부터 네거티브 방향의 상기 설정된 제1 레벨만큼 이동한 문턱전압레벨을 갖는 상태에서 게이트단을 상기 접지전압레벨로 고정시킴으로써, 드레인단에 접속된 상기 외부전압의 레벨 변동에 응답하여 소스단에 접속된 상기 제1 기준전압의 레벨을 조절하는 디플레이션형 제1 NMOS 트랜지스터를 구비하는 반도체 장치.
제13항에 있어서,
상기 제1 내부전압 생성부는,
게이트단으로 인가되는 상기 제1 기준전압의 레벨에 응답하여 드레인단에 접속된 상기 외부전압단과 소스단에 접속된 상기 제1 내부전압단 사이에 흐르는 전류량을 조절하는 제1 NMOS 트랜지스터를 포함하는 반도체 장치.
제14항에 있어서,
상기 제2 기준전압 생성부는,
상기 접지전압레벨로부터 네거티브 방향의 상기 설정된 제2 레벨만큼 이동한 문턱전압레벨을 갖는 상태에서 게이트단을 상기 접지전압레벨로 고정시킴으로써, 드레인단에 접속된 상기 외부전압의 레벨 변동에 응답하여 소스단에 접속된 상기 제2 기준전압의 레벨을 조절하는 디플레이션형 제2 NMOS 트랜지스터를 구비하는 반도체 장치.
제15항에 있어서,
상기 제2 내부전압 생성부는,
게이트단으로 인가되는 상기 제2 기준전압의 레벨에 응답하여 드레인단에 접속된 상기 외부전압단과 소스단에 접속된 상기 제2 내부전압단 사이에 흐르는 전류량을 조절하는 제2 NMOS 트랜지스터를 포함하는 반도체 장치.
제16항에 있어서,
상기 제3 내부전압 생성부는,
상기 내부전압의 레벨과 상기 제3 기준전압의 레벨을 비교한 결과 및 파워-업 구간 이후에 활성화되는 인에이블 신호에 응답하여 활성화여부가 결정되는 제어신호를 생성하는 비교부; 및
상기 제어신호의 활성화구간에서 상기 외부전압단과 상기 제1 내부전압단을 서로 단락(close)시키고, 상기 제어신호의 비활성화구간에서 상기 외부전압단과 상기 제1 내부전압단을 서로 개방(open)시키는 연결제어부를 포함하는 반도체 장치.
제17항에 있어서,
상기 제1 기준전압 생성부에서 상기 제1 기준전압단으로 흘러나오는 누설전류를 싱킹시키기 위해 상기 제1 기준전압단과 상기 접지전압단 사이에 접속된 제1 싱킹부;
상기 제2 기준전압 생성부에서 상기 제2 기준전압단으로 흘러나오는 누설전류를 싱킹시키기 위해 상기 제2 기준전압단과 상기 접지전압단 사이에 접속된 제2 싱킹부;
상기 외부전압의 레벨보다 상기 제1 내부전압단의 레벨이 높은 상태가 되는 경우, 상기 제1 내부전압단의 전류를 싱킹시키기 위해 상기 제1 내부전압단과 상기 외부전압단 사이에 접속된 제3 싱킹부; 및
상기 외부전압의 레벨보다 상기 제2 내부전압단의 레벨이 높은 상태가 되는 경우, 상기 제2 내부전압단의 전류를 싱킹시키기 위해 상기 제2 내부전압단과 상기 외부전압단 사이에 접속된 제4 싱킹부를 더 구비하는 반도체 장치.
제12항에 있어서,
상기 파워-업 구간의 진입여부와 상관없이 상기 접지전압레벨로부터 포지티브 방향으로 상기 외부전압의 레벨이 상기 설정된 제1 레벨보다 낮은 경우 상기 제1 기준전압 생성부 및 상기 제1 내부전압 생성부가 동작하여 상기 외부전압의 레벨변동에 따라 상기 제1 기준전압의 레벨을 변동시키고, 상기 제1 기준전압의 레벨변동에 따라 변동하는 상기 제1 구동력으로 상기 제1 내부전압단을 구동하며,
상기 파워-업 구간의 진입여부와 상관없이 상기 접지전압레벨로부터 포지티브 방향으로 상기 외부전압의 레벨이 상기 설정된 제1 레벨보다 높은 경우 상기 제1 기준전압 생성부 및 상기 제1 내부전압 생성부가 동작하여 상기 외부전압의 레벨변동과 상관없이 상기 제1 기준전압의 레벨을 상기 설정된 제1 레벨로 고정시키고, 상기 제1 기준전압의 레벨고정에 따라 고정된 상기 제1 구동력으로 상기 제1 내부전압단을 구동하며,
상기 파워-업 구간의 진입상태에서 상기 제3 내부전압 생성부는 상기 제1 내부전압의 레벨변동과 상관없이 상기 제1 내부전압단을 구동하지 않고,
상기 파워-업 구간의 탈출상태에서 상기 제3 내부전압 생성부는 상기 제1 내부전압의 레벨변동에 따라 선택적으로 상기 제1 내부전압단을 구동하는 것을 특징으로 하는 반도체 장치.
제19항에 있어서,
상기 파워-업 구간의 진입여부와 상관없이 상기 접지전압레벨로부터 포지티브 방향으로 상기 외부전압의 레벨이 상기 설정된 제2 레벨보다 낮은 경우 상기 제2 기준전압 생성부 및 상기 제2 내부전압 생성부가 동작하여 상기 외부전압의 레벨변동에 따라 상기 제2 기준전압의 레벨을 변동시키고, 상기 제2 기준전압의 레벨변동에 따라 변동하는 상기 제2 구동력으로 상기 제2 내부전압단을 구동하며,
상기 파워-업 구간의 진입여부와 상관없이 상기 접지전압레벨로부터 포지티브 방향으로 상기 외부전압의 레벨이 상기 설정된 제2 레벨보다 높은 경우 상기 제2 기준전압 생성부 및 상기 제2 내부전압 생성부가 동작하여 상기 외부전압의 레벨변동과 상관없이 상기 제2 기준전압의 레벨을 상기 설정된 제2 레벨로 고정시키고, 상기 제2 기준전압의 레벨고정에 따라 고정된 상기 제2 구동력으로 상기 제2 내부전압단을 구동하는 것을 특징으로 하는 반도체 장치.