KR100937948B1 - 파워 업 신호 생성회로와 생성 방법 - Google Patents

파워 업 신호 생성회로와 생성 방법 Download PDF

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Abstract

본 발명은 파워업신호에 대응하는 전원전압의 제1 및 제2 목표전압레벨에 히스테리시스(hysteresis) 특성을 부여하기 위한 파워 업 신호 생성회로에 있어서, 상기 전원전압의 상기 제1 목표전압레벨을 검출하기 위한 제1 전압검출수단과, 상기 파워업신호에 응답하여 상기 제1 목표전압레벨보다 낮은 제2 목표전압레벨을 검출하기 위한 제2 전압검출수단, 및 상기 파워업신호를 상기 제1 전압검출수단의 출력신호에 응답하여 활성화시킨 이후 상기 파워업신호를 상기 제2 전압검출수단의 출력신호에 대응하여 구동하기 위한 파워업신호 구동수단을 구비하는 파워 업 신호 생성회로를 제공한다.
파워 업 신호, 히스테리시스, 목표전압레벨

Description

파워 업 신호 생성회로와 생성 방법{POWER UP SIGNAL GENERATOR AND GENERATING METHOD}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 파워 업 신호 생성회로와 파워 업 신호 생성방법에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자는 내부회로의 안정적인 동작을 보장하기 위하여 파워 업 신호 생성회로를 구비하고 있다. 파워 업 신호 생성회로는 외부에서 인가되는 외부전원전압이 내부회로의 안정적인 동작을 위한 충분한 전압레벨이 되었음을 감지하고, 이를 파워업신호로써 출력한다.
한편, 반도체 소자는 여러 가지 동작을 수행하기 위한 다양한 내부회로를 구비하고 있으며, 이 내부회로는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된다. 이 중에는 내부전원전압을 바이어스(bias)로 인가받는 PMOS 트랜지스터와 NMOS 트랜지스터가 존재한다. 내부전원전압은 외부전원전압을 분배 또는 승압하여 생성되는 전 압이기에 외부전원전압에 대응하는 전압레벨을 가진다. 때문에, 내부전원전압을 바이어스로 인가받는 PMOS 트랜지스터와 NMOS 트랜지스터의 경우, 외부전원전압이 충분한 전압레벨을 갖지 못한 상태에서 동작하게 되면 래치 업(latch up)과 같은 문제가 발생하게 되고, 이는 반도체 소자에 치명적인 손상을 일으킨다. 파워업신호는 이러한 문제를 방지하기 위하여 사용한다.
일반적으로, 파워업신호는 외부전원전압이 목표로 하는 전압 레벨(이하, '목표전압레벨'이라 칭함)까지 상승하는 동안 접지전원전압을 유지하다가 외부전원전압이 목표전압레벨 이상이 되면 외부전압전압으로 천이하는 특징이 있다. 파워업신호가 접지전원전압을 유지하는 구간에서 반도체 소자는 초기화 동작 및 안정화 동작을 수행한다.
한편, 목표전압레벨은 설계에 따라 달라질 수 있으나, 요즈음에는 목표전압레벨에 히스테리시스(hysteresis) 특성을 부여하여 설계하고 있다. 즉, 반도체 소자를 파워 온(power on)하기 위하여 외부전원전압을 상승시키는 구간에서는 내부회로들이 안정적인 동작을 보장받을 수 있을 정도로 목표전압레벨을 설계하고, 반도체 소자를 파워 오프(power off)하기 위하여 외부전원전압을 하강시키는 구간에서는 파워 노이즈(power noise)나 파워 소모에 의한 외부전원전압의 전압 강하로 인하여 파워업신호가 리셋(reset)되지 않을 정도로 목표전압레벨을 설계한다. 다시 말하면, 외부전원전압의 상승구간에서의 목표전압레벨과 외부전원전압의 하강구간에서의 목표전압레벨을 서로 다르게 설계한다.
도 1은 일반적인 파워 업 신호 생성회로를 설명하기 위한 회로도이다.
도 1을 참조하면, 파워 업 신호 생성회로는 전압분배부(110)와, 전압검출부(130), 및 파워업신호 구동부(150)를 구비한다.
전압분배부(110)는 외부전원전압을 분배하여 분배전압(V_DIV)을 생성하기 위한 것으로, 외부전압단(VDD)과 접지전압단(VSS) 사이에 직렬 연결된 제1 및 제2 저항(R11, R12)을 구비한다. 여기서, 분배전압(V_DIV)은 외부전원전압에 대응하여 선형적으로 변화하는 특성이 있다.
전압검출부(130)는 분배전압(V_DIV)을 입력받아 목표전압레벨을 전압검출신호(V_DET)로써 출력하기 위한 것으로, 외부전압단(VDD)과 접지전압단(VSS) 사이에 직렬 연결된 제3 저항(R13)과 제1 NMOS 트랜지스터(NM11)를 구비한다. 여기서, 전압검출신호(V_DET)의 전압레벨은 파워업신호(PWRUP)가 외부전원전압으로 천이하는 시점을 결정하는 중요한 요소가 된다.
파워업신호 구동부(150)는 전압검출신호(V_DET)에 응답하여 파워업신호(PWRUP)를 생성하기 위한 것으로, 인버터(INV11)와 제2 NMOS 트랜지스터(NM12)를 구비한다. 인버터(INV11)는 전압검출신호(V_DET)를 버퍼링(buffering)하여, 파워업신호(PWRUP)를 출력하고, 제2 NMOS 트랜지스터(NM12)는 파워업신호(PWRUP)에 응답하여 인버터(INV1)의 입력단을 구동한다. 여기서, 제2 NMOS 트랜지스터(NM12)는 외부전원전압의 하강구간에서 파워업신호(PWRUP)가 상승구간과 다른 목표전압레벨을 가질 수 있도록 해준다. 이에 대한 설명은 이하에서 좀 더 자세히 설명하기로 한다.
도 2는 도 1의 외부전압단(VDD)의 전압레벨과 이에 따른 파워업신호(PWRUP) 의 전압레벨을 설명하기 위한 동작 파형도로써, 각 파형도의 가로축은 시간을 의미하고, 세로축은 해당하는 전압을 의미한다. 설명의 편의를 위해 외부전원전압이 상승하는 구간에서의 목표전압레벨을 '제1 목표전압레벨'이라 칭하고 'V1'이라 도면 부호를 부여한다. 또한, 외부전원전압이 하강하는 구간에서의 목표전압레벨을 '제2 목표전압레벨'이라 칭하고, 'V2'라 도면 부호를 부여한다.
다시 도 1과 도 2를 참조하면, t1 이전 구간에서는 반도체 소자의 파워 온을 위하여 외부전압단(VDD)에 인가되는 외부전원전압이 점점 높아진다. 하지만, 제1 NMOS 트랜지스터(NM11)가 아직은 턴 오프(turn off) 상태이기 때문에 전압검출신호(V_DET)의 전압레벨은 외부전원전압을 따라가게 된다. 그래서, 파워업신호(PWRUP)는 접지전압단(VSS)의 전압레벨을 유지하게 된다.
t1 에서 t2 구간에서는 외부전원전압이 계속 높아져서 제1 NMOS 트랜지스터(NM11)의 구동 전류는 점점 증가한다. 이어서, 외부전원전압이 제1 목표전압레벨(V1)까지 상승하면, 마침내 제1 NMOS 트랜지스터(NM11)가 턴 온(turn on)되어 전압검출신호(V_DET)는 접지전압단(VSS)의 전압레벨을 갖는다. 그래서, 파워업신호(PWRUP)는 전압검출신호(V_DET)에 응답하여 외부전원전압으로 천이한다. 이때, 제2 NMOS 트랜지스터(NM12)는 파워업신호(PWRUP)에 의하여 턴 온된다.
t2 에서 t3 구간에서는 외부전원전압이 충분한 전압레벨을 유지하며, 파워업신호(PWRUP)도 외부전원전압에 대응하는 전압레벨을 유지하게 된다. 이때, 외부전원전압은 파워 노이즈나 파워 소모에 의하여 전압 강하가 발생하여 제1 목표전압레벨(V1)보다 낮아질 수 있으며, 이로 인하여 제1 NMOS 트랜지스터(NM11)가 턴 오프 될 수 있다. 하지만, 제2 NMOS 트랜지스터(NM12)는 파워업신호(PWRUP)를 피드백(feedback) 받아 턴 온 상태를 유지하기 때문에, 파워업신호(PWRUP)는 접지전압단(VSS)의 전압레벨로 천이하지 않게 된다. 즉, 파워업신호(PWRUP)는 리셋되지 않는다.
t3 에서 t4 구간에서는 반도체 소자의 파워 다운을 위하여 외부전원전압이 낮아진다. 여기서, 외부전원전압이 제2 목표전압레벨(V2)보다 높은 경우에 위에서와 마찬가지로 제1 NMOS 트랜지스터(NM11)가 턴 오프 되더라도 제2 NMOS 트랜지스터(NM12)가 턴 온 상태를 유지하기 때문에, 파워업신호(PWRUP)는 리셋되지 않는다. 이후, 외부전원전압이 제2 목표전압레벨(V2)까지 낮아지면 제2 NMOS 트랜지스터(NM12)는 턴 오프되고, 결국, 파워업신호(PWRUP)는 접지전압단(VSS)의 전압레벨로 천이하게 된다.
다시 말하면, 외부전원전압이 상승하는 구간에서 제1 목표전압레벨(V1)은 제3 저항(R13)과 제1 NMOS 트랜지스터(NM11)의 턴 온 저항의 저항비에 의하여 결정된다. 반면에, 외부전원전압이 하강하는 구간에서 제2 목표전압레벨(V2)은 제1 NMOS 트랜지스터(NM11)가 턴 오프 되면서 제3 저항(R13)과 제2 NMOS 트랜지스터(NM12)의 턴 온 저항의 저항비에 의하여 결정된다.
즉, 제2 목표전압레벨(V2)은 제3 저항(R13)과 제2 NMOS 트랜지스터(NM12)를 어떻게 설계하느냐에 따라 결정된다. 하지만, 기존의 파워 업 신호 생성회로는 아래와 같은 이유로 제2 목표전압레벨(V2)이 변화하게 된다.
기존의 파워 업 신호 생성회로는 제2 목표전압레벨(V2)을 설정하는데 있어서 제2 NMOS 트랜지스터(NM12)에 의존하여야 한다. 즉, 기존의 파워 업 신호 생성회로는 전압검출신호(V_DET)에 의하여 파워업신호(PWRUP)를 생성하고, 그 파워업신호(PWRUP)가 제2 NMOS 트랜지스터(NM12)를 제어하며, 제2 NMOS 트랜지스터(NM12)와 제3 저항(R3)에 따라 전압검출신호(V_DET)의 전압레벨이 결정되는 피드백 구조를 가진다. 때문에 제2 NMOS 트랜지스터(NM12)를 어떻게 설계하느냐에 따라 제2 목표전압레벨(V2)이 결정된다.
하지만, 제2 NMOS 트랜지스터(NM12)는 공정, 전압, 온도(Process, Voltage, Temperature)에 따라 다양한 변동성을 가진다. 때문에, 제2 NMOS 트랜지스터(NM12)에 의하여 결정되는 제2 목표전압레벨(V2)도 변화 정도가 커지게 된다. 제2 목표전압레벨(V2)이 예정된 전압레벨과 다르게 변화한다는 것은 파워업신호(PWRUP)의 변화 정도(variation)가 크다는 것을 의미한다.
이하, 파워업신호(PWRUP)의 변화 정도가 커지게 되면 발생하는 문제점을 살펴보기로 한다.
다시 도 2를 참조하여, 제2 목표전압레벨(V2)이 예정된 전압레벨(t4 시점에 대응하는 전압레벨)보다 높게 설정되는 경우(㉠), 파워 노이즈나 파워 소모에 의하여 전압 강하되는 외부전원전압에 인해 파워업신호(PWRUP)가 원치 않게 리셋되는 문제점이 발생한다.
이어서, 제2 목표전압레벨(V2)이 예정된 전압레벨보다 낮게 설정되는 경우(㉡), 반도체 소자를 파워 오프시키고 이후 빠르게 파워 온시키는 동작에 있어서 파워업신호(PWRUP)는 리셋 구간, 즉 파워업신호(PWRUP)가 접지전압단(VSS)의 전압 레벨을 갖는 구간 없이 다시 외부전원전압을 유지하게 되는 문제점이 발생한다. 다시 말하면, 파워 오프 동작에 의하여 외부전원전압이 예정된 전압레벨보다 낮아지더라도 파워업신호(PWRUP)가 리셋되지 않게 되고, 이어서, 파워업신호(PWRUP)가 접지전압단(VSS)의 전압레벨로 천이하기 이전에 파워 온 동작에 의하여 파워업신호(PWRUP)가 다시 외부전원전압을 따라 상승하게 된다. 이렇게 되면 내부회로 입장에서 파워 오프 동작을 제대로 인지하지 못하기 때문에 초기화 동작을 수행할 수 없게 된다. 결국 반도체 소자는 오동작을 유발하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 파워업신호에 대응하는 전원전압의 목표전압레벨에 예정된 히스테리시스 특성을 부여하여, 예정된 목표전압레벨에서 천이하는 파워업신호를 생성할 수 있는 파워 업 신호 생성회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 파워 업 신호 생성회로는 파워업신호에 대응하는 전원전압의 제1 및 제2 목표전압레벨에 히스테리시스(hysteresis) 특성을 부여하기 위한 파워 업 신호 생성회로에 있어서, 상기 전원전압의 상기 제1 목표전압레벨을 검출하기 위한 제1 전압검출수단; 상기 파워업신호에 응답하여 상기 제1 목표전압레벨보다 낮은 제2 목표전압레벨을 검출하기 위한 제2 전압검출수단; 및 상기 파워업신호를 상기 제1 전압검출수단의 출력신호에 응답하여 활성화시킨 이후 상기 파워업신호를 상기 제2 전압검출수단의 출력신호에 대응하여 구동하기 위한 파워업신호 구동수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 파워 업 신호 생성회로는 파워업신호에 대응하는 전원전압의 제1 및 제2 목표전압레벨에 히스테리시스(hysteresis) 특성을 부여하기 위한 파워 업 신호 생성회로에 있어서, 상기 전원전압을 분배하기 위한 전압분배수단; 상기 전압분배수단의 출력전압을 입력받아 상기 제1 목표전압레벨을 검출하기 위한 제1 전압검출수단; 상기 전압분배수단의 출력전압을 입력받고, 상기 파워업신호에 응답하여 상기 제1 목표전압레벨보다 낮은 상기 제2 목표전압레벨을 검출하기 위한 제2 전압검출수단; 및 상기 파워업신호를 상기 제1 전압검출수단의 출력신호에 응답하여 활성화시킨 이후 상기 파워업신호를 상기 제2 전압검출수단의 출력신호에 대응하여 구동하기 위한 파워업신호 구동수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 파워 업 신호 생성 방법은 전원전압의 상승구간에 대응하는 제1 목표전압레벨과 상기 전원전압의 하강구간에 대응하는 제2 목표전압레벨을 검출하는 단계; 상기 제1 목표전압레벨에 대응하는 제1 검출신호에 응답하여 파워업신호를 활성화시키는 단계; 상기 파워업신호가 활성화된 이후, 상기 제1 목표전압레벨보다 낮은 제2 목표전압레벨까지 상기 제2 목표전압레벨에 대응하는 제2 검출신호에 응답하여 상기 파워업신호를 구동하는 단계; 및 상기 제2 검출신호에 응답하여 상기 파워업신호를 비활성화시키는 단계를 포함한다.
기존의 파워업신호는 공정, 전압, 온도에 따라 천이하는 시점에 변화 정도가 크게 발생하여, 파워업신호에 예상치 않은 리셋이 발생하거나 원하는 시점에 리셋되지 않는 문제점이 발생하였다. 본 발명은 예정된 제1 및 제2 목표전압레벨에 파워업신호를 천이시켜 줌으로써, 위와 같은 문제점을 해소시켜 줄 수 있다. 특히, 제2 목표전압레벨을 결정하는데 있어서, 외부전압레벨에 응답하여 생성되는 제어신 호를 이용함으로써, 파워업신호를 원하는 제2 목표전압레벨에서 천이시켜 주는 것이 가능하다.
본 발명은 전원전압의 예정된 목표전압레벨에 천이하는 안정적인 파워업신호를 생성함으로써, 내부회로의 안정적인 동작을 보장받을 수 있고, 나아가 반도체 소자의 신뢰성을 높여 줄 수 있는 효과를 얻을 수 있다.
또한, 예정된 목표전압레벨에서 천이하는 즉, 원하는 히스테리시스 특성을 부여한 개선된 파워업신호를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 파워 업 신호 생성회로의 제1 실시예를 설명하기 위한 회로도이다.
도 3을 참조하면, 파워 업 신호 생성회로는 전압분배부(310)와, 제1 전압검출부(330)와, 제2 전압검출부(350), 및 파워업신호 구동부(370)를 구비할 수 있다.
전압분배부(310)는 외부전원전압을 분배하여 제1 및 제2 분배전압(V_DIV1, V_DIV2)를 생성하기 위한 것으로, 외부전압단(VDD)과 접지전압단(VSS) 사이에 직렬 연결된 제1 내지 제3 저항(R31, R32, R33)을 구비할 수 있다. 여기서, 제1 및 제2 분배전압(V_DIV1, V_DIV2)은 외부전원전압에 대응하여 선형적으로 변화하는 특성을 가지고 있으며, 제1 분배전압(V_DIV1)의 전압레벨은 제2 분배전압(V_DIV2)의 전압레벨보다 낮을 수 있다.
제1 전압검출부(330)는 전압분배부(310)에서 출력되는 제1 분배전압(V_DIV1)을 입력받아 외부전원전압의 제1 목표전압레벨을 검출하기 위한 것으로, 제1 로딩부(332)와, 제1 구동부(334)를 구비할 수 있다.
제1 로딩부(332)는 외부전압단(VDD)과 제1 전압검출신호(V_DET1)의 출력단 사이에 연결된 제4 저항(R34)을 구비할 수 있고, 제1 구동부(334)는 제1 전압검출신호(V_DET1)의 출력단과 접지전압단(VSS) 사이에 직렬 연결된 제1 및 제2 NMOS 트랜지스터(NM31, NM32)를 구비할 수 있다. 여기서, 제1 NMOS 트랜지스터(NM31)는 제1 전압검출신호(V_DET1)의 출력단과 제2 NMOS 트랜지스터(NM32) 사이에 소오스-드레인 경로가 형성되고 제1 분배전압(V_DIV1)을 게이트로 입력받을 수 있고, 제2 NMOS 트랜지스터(NM32)는 제1 NMOS 트랜지스터(NM31)와 접지전압단(VSS) 사이에 소오스-드레인 경로가 형성되고 외부전압단(VDD)에 게이트가 연결될 수 있다.
여기서, 제1 구동부(334)는 제1 분배전압(V_DIV1)에 응답하여 제1 전압검출신호(V_DET1)의 출력단을 풀 다운(pull down) 구동할 수 있다. 때문에, 제1 전압검출신호(V_DET1)는 제1 목표전압레벨에서 제1 분배전압(V_DIV1)에 응답하여 접지전압단(VSS)의 전압레벨을 가질 수 있다.
한편, 제2 전압검출부(350)는 전압분배부(310)에서 출력되는 제2 분배전압(V_DIV2)을 입력받고, 파워업신호(PWRUP)에 응답하여 외부전원전압의 제2 목표전압레벨을 검출하기 위한 것으로, 검출부(352, 354)와 버퍼링부(356)를 구비할 수 있다. 여기서, 파워업신호(PWRUP)는 제2 전압검출부(350)의 동작 시점을 결정할 수 있다.
검출부(352, 354)는 제2 분배전압(V_DIV2)을 입력받아 제2 목표전압레벨을 검출하기 위한 것으로, 제2 로딩부(352)와 제2 구동부(354)를 구비할 수 있다. 제2 로딩부(352)는 외부전압단(VDD)과 제2 전압검출신호(V_DET2)의 출력단 사이에 연결된 제5 저항(R35)을 구비할 수 있고, 제2 구동부(354)는 제2 전압검출신호(V_DET2)의 출력단과 접지전압단(VSS) 사이에 직렬연결된 제3 및 제4 NMOS 트랜지스터(NM33, NM34)를 구비할 수 있다. 여기서, 제3 NMOS 트랜지스터(NM33)는 제2 분배전압(V_DIV2)을 입력받기 위한 입력부로써, 제2 전압검출신호(V_DET2)의 출력단과 제4 NMOS 트랜지스터(NM34) 사이에 소오스-드레인 경로가 형성되고 제2 분배전압(V_DIV2)을 게이트로 입력받을 수 있다. 이어서, 제4 NMOS 트랜지스터(NM34)는 파워업신호(PWRUP)에 응답하여 입력부인 제3 NMOS 트랜지스터(NM33)를 활성화시키기 위한 활성화부로써, 제3 NMOS 트랜지스터(NM33)와 접지전압단(VSS) 사이에 소오스-드레인 경로가 형성되고 파워업신호(PWRUP)를 게이트로 입력받을 수 있다.
여기서, 제2 구동부(354)는 파워업신호(PWRUP)에 응답하여 활성화되면 제2 분배전압(V_DIV2)에 응답하여 제2 전압검출신호(V_DET2)의 출력단을 풀 다운 구동할 수 있다. 때문에 제2 전압검출신호(V_DET2)는 제2 목표전압레벨에서 제2 분배전 압(V_DIV2)에 응답하여 접지전압단(VSS)의 전압레벨을 가질 수 있다.
한편, 버퍼링부(356)는 제2 전압검출신호(V_DET2)를 버퍼링(buffering)한 제어신호(CTR)를 생성하기 위한 것으로, 제2 전압검출신호(V_DET2)를 입력받아 반전하여 제어신호(CTR)를 출력하는 제1 인버터(INV31)를 구비할 수 있다. 여기서, 제어신호(CTR)는 이하에서 설명할 제5 NMOS 트랜지스터(NM35)의 턴 온 또는 턴 오프 동작을 제어할 수 있다.
본 발명에 따른 파워업신호(PWRUP)는 제1 목표전압레벨에서 외부전원전압으로 천이한 이후, 제어신호(CTR)에 대응하는 전압레벨을 가질 수 있다. 즉, 파워업신호(PWRUP)가 제1 목표전압레벨에서 외부전원전압으로 천이한 이후, 제어신호(CTR)는 파워업신호(PWRUP)를 외부전원전압으로 유지 및 제2 목표전압레벨에서 접지전압단(VSS)의 전압레벨로 천이시켜주는 역할을 수행할 수 있다.
한편, 파워업신호 구동부(370)는 파워업신호(PWRUP)를 제1 전압검출신호(V_DET1)에 응답하여 활성화시키고, 이후 파워업신호(PWRUP)를 제어신호(CTR)에 대응하여 구동하기 위한 것으로, 출력부(372)와 제어부(374)를 구비할 수 있다.
출력부(372)는 제1 전압검출신호(V_DET1)를 버퍼링하여 파워업신호(PWRUP)를 출력하기 위한 것으로, 제1 전압검출신호(V_DET1)를 입력받아 반전하는 제2 인버터(INV32)를 구비할 수 있다.
제어부(374)는 제어신호(CTR)에 응답하여 파워업신호(PWRUP)의 비활성화 시점을 제어하기 위한 것으로, 출력부(372)의 입력단과 접지전압단(VSS) 사이에 소오스-드레인 경로가 형성되고, 제어신호(CTR)를 게이트로 입력받는 제5 NMOS 트랜지 스터(NM35)를 구비할 수 있다.
본 발명에 따르면, 파워업신호(PWRUP)가 제1 목표전압레벨에서 천이한 이후 제어부(374)는 제2 목표전압레벨까지 출력부(372)의 입력단을 예정된 전압레벨로 유지시켜줌으로써, 파워업신호(PWRUP)를 외부전원전압으로 유지시켜 줄 수 있다. 즉, 제어신호(CTR)가 논리'하이(high)'가 되면 제5 NMOS 트랜지스터(NM35)가 턴 온되어 출력부(372)의 입력단을 접지전압단(VSS)의 전압레벨로 유지시켜 줄 수 있다. 다시 말하면, 제1 전압검출신호(V_DET1)는 외부전원전압이 제2 목표전압레벨로 낮아질 때까지 제어신호(CTR)에 의하여 비활성화되는 것을 제한받기 때문에, 파워업신호(PWRUP)는 리셋되지 않는다. 또한, 제어부(374)는 파워업신호(PWRUP)를 제2 목표전압레벨에서 접지전압단(VSS)의 전압레벨로 천이시켜 줄 수 있다. 즉, 제어신호(CTR)가 논리'로우(low)'가 되면 제5 NMOS 트랜지스터(NM35)가 턴 오프되어 파워업신호(PWRUP)는 접지전압단(VSS)의 전압레벨로 천이될 수 있다.
결국, 파워업신호(PWRUP)는 제1 목표전압레벨에서 외부전원전압으로 천이한 이후, 외부전원전압이 제2 목표전압레벨로 낮아질 때까지 제어신호(CTR)에 의하여 외부전원전압을 유지하게 되고, 이어서, 외부전원전압이 제2 목표전압레벨 이하로 낮아지면 역시 제어신호(CTR)에 의하여 접지전압단(VSS)의 전압레벨로 천이하게 된다.
도 4는 도 3의 외부전압단(VDD)의 전압레벨과 이에 따른 파워업신호(PWRUP)의 전압레벨을 설명하기 위한 동작 파형도로써, 각 파형도의 가로축은 시간을 의미하고, 세로축은 해당하는 전압을 의미한다. 설명의 편의를 위해 제1 목표전압레벨 에 'V1'이라 도면 부호를 부여하고, 제2 목표전압레벨에 'V2'라 도면 부호를 부여하기로 한다.
다시 도 3과 도 4를 참조하면, t1 이전 구간에서는 반도체 소자의 파워 온을 위하여 외부전압단(VDD)에 인가되는 외부전원전압이 점점 높아진다. 이때, 전압분배부(310)는 외부전원전압을 분배한 제1 및 제2 분배전압(V_DIV1, V_DIV2)을 생성하는데 제2 분배전압(V_DIV2)이 제1 분배전압(V_DIV1)보다 높은 전압레벨을 가지기 때문에 제1 NMOS 트랜지스터(NM31)보다 제3 NMOS 트랜지스터(NM33)가 먼저 턴 온된다. 이때, 파워업신호(PWRUP)는 외부전원전압에 대응하는 제1 전압검출신호(V_DET1)에 의하여 접지전원전압(VSS)의 전압레벨을 유지하게 된다. 때문에, 제1 NMOS 트랜지스터(NM31)보다 제3 NMOS 트랜지스터(NM33)가 먼저 턴 온되더라도 제4 NMOS 트랜지스터(NM34)가 턴 오프되어 있어 제2 전압검출신호(V_DET2)는 활성화되지 않는다.
t1 에서 t2 구간에서는 외부전원전압이 계속 높아져서 제1 NMOS 트랜지스터(NM31)의 구동 전류는 점점 증가한다. 이어서, 외부전원전압이 제1 목표전압레벨(V1)까지 상승하면, 마침내 제1 NMOS 트랜지스터(NM11)가 턴 온되어 제1 전압검출신호(V_DET1)는 접지전압단(VSS)의 전압레벨을 갖는다. 그래서, 파워업신호(PWRUP)는 제1 전압검출신호(V_DET1)에 응답하여 외부전원전압으로 천이한다. 이때, 제4 NMOS 트랜지스터(NM34)는 파워업신호(PWRUP)에 응답하여 턴 온되고 비로소 제2 전압검출신호(V_DET2)가 접지전압단(VSS)의 전압레벨을 가지며 활성화된다. 이어서, 제5 NMOS 트랜지스터(NM35)는 제어신호(CTR)에 응답하여 턴 온되고, 제1 전 압검출신호(V_DET1)는 접지전압단(VSS)의 전압레벨을 갖는다.
t2 에서 t3 구간에서는 외부전원전압이 충분한 전압레벨을 유지하며, 파워업신호(PWRUP)도 외부전원전압에 대응하는 전압레벨을 유지하게 된다. 이때, 외부전원전압에 파워 노이즈나 파워 소모에 의하여 전압 강하가 발생하더라도 제어신호(CTR)에 의하여 제5 NMOS 트랜지스터(NM35)가 턴 온되어 있기 때문에, 파워업신호(PWRUP)는 리셋되지 않는다.
기존의 파워 업 신호 생성회로는 피드백 구성을 가지며, 이에 따라 파워업신호(PWRUP)에 응답하여 동작하는 NMOS 트랜지스터에 의하여 제2 목표전압레벨(V2)이 결정되었다. 일반적으로 MOS 트랜지스터는 공전, 전압, 온도에 따라 동작 특성이 변화하기 때문에 기존에는 제2 목표전압레벨의 변화 정도가 컸다. 하지만, 본 발명에 따른 파워 업 신호 생성회로는 제5 NMOS 트랜지스터(NM35)의 턴 온 및 턴 오프를 제어하는 제어신호(CTR)에 의하여 제2 목표전압레벨(V2)을 결정할 수 있기 때문에, 제2 목표전압레벨(V2)을 예정된 전압레벨에 고정시켜 주는 것이 가능하다. 제2 목표전압레벨(V2)이 고정된다는 것은 외부전원전압의 하강구간에 파워업신호(PWRUP)가 항상 제2 목표전압레벨(V2)에 대응하여 천이한다는 것을 의미한다.
한편, t3 에서 t4 구간에서는 반도체 소자의 파워 다운을 위하여 외부전원전압이 낮아진다. 여기서, 외부전원전압이 제2 목표전압레벨(V2)보다 높은 경우에 제1 NMOS 트랜지스터(NM31)가 턴 오프 되더라도 제어신호(CTR)에 의하여 제5 NMOS 트랜지스터(NM35)가 턴 온 되어 있기 때문에, 제1 전압검출신호(V_DET1)가 비활성화되는 것을 제한할 수 있다. 결국, 파워업신호(PWRUP)는 리셋되지 않고, 외부전원전 압을 유지할 수 있다. 이후, 외부전원전압이 제2 목표전압레벨(V2)까지 낮아지면 제3 NMOS 트랜지스터(NM33)는 턴 오프되고 제어신호(CTR)에 응답하여 제5 NMOS 트랜지스터(NM35)는 턴 오프된다. 결국, 파워업신호(PWRUP)는 접지전압단(VSS)의 전압레벨로 천이하게 된다. 즉, 파워업신호(PWRUP)는 리셋된다.
다시 말하면, 외부전원전압이 상승하는 구간에서 제1 목표전압레벨(V1)은 제1 로딩부(332)의 로딩 값과 제1 구동부(334)의 동작시 로딩 값의 비에 의하여 결정될 수 있으며, 외부전원전압이 하강하는 구간에서 제2 목표전압레벨(V2)은 제2 로딩부(352)의 로딩 값과 제2 구동부(354)의 동작시 로딩 값의 비에 의하여 결정될 수 있다.
이때, 제1 목표전압레벨(V1)에 대응하여 파워업신호(PWRUP)가 천이하는 것은 제1 NMOS 트랜지스터(NM31)의 턴 온 시점에 의하여 결정될 수 있다. 이후 파워업신호(PWRUP)는 제어신호(CTR)에 대응하여 외부전원전압을 유지할 수 있으며, 이어서 제2 목표전압레벨(V2)에 대응하여 파워업신호(PWRUP)가 리셋되는 것은 제어신호(CTR)에 의하여 동작하는 제5 NMOS 트랜지스터(NM35)의 턴 오프 시점에 의하여 결정될 수 있다. 여기서, 제어신호(CTR)는 제1 목표전압레벨(V1) 이후 제3 NMOS 트랜지스터(NM33)의 턴 오프 시점에 의하여 논리'로우'가 되기 때문에, 결국 제2 목표전압레벨(V2)에 대응하여 파워업신호(PWRUP)가 리셋되는 것은 외부전원전압에 대응하여 동작하는 제3 NMOS 트랜지스터(NM33)의 턴 오프 시점에 의하여 결정된다고 볼 수 있다.
본 발명에 따른 파워업신호(PWRUP)는 제1 목표전압레벨에서 제1 전압검출신 호(V_DET1)에 의하여 활성화될 수 있고, 이후 외부전원전압에 대응하는 제어신호(CTR)에 의하여 외부전원전압을 유지하다가 제2 목표전압레벨에서 접지전압단(VSS)의 전압레벨로 천이될 수 있다.
한편, 본 발명에 따른 제1 실시예는 제1 및 제2 분배전압(V_DIV1, V_DIV2)을 생성하고, 이에 대응하는 제1 및 제2 목표전압레벨(V1, V2)에 응답하여 파워업신호(PWRUP)를 천이시킬 수 있다. 때문에, 제1 목표전압레벨(V1)과 제2 목표전압레벨(V2) 차이는 제2 저항(R32)에 의하여 결정될 수 있다. 이를 위하여, 제1 로딩부(332)와 제2 로딩부(352)는 물리적으로 동일한 구성을 가지도록 설계하는 것이 바람직하며, 또한 제1 구동부(334)와 제2 구동부(354)도 물리적으로 동일한 구성을 가지도록 설계하는 것이 바람직하다. 여기서, 물리적으로 동일한 구성이란, 수동 소자인 경우 동일한 로딩 값을 가지는 것을 의미하며, 능동 소자의 경우 동일한 채널의 폭(width)과 길이(length)를 가져 동일한 유효 로딩 값을 가지는 것을 의미한다.
도 5는 본 발명에 따른 파워 업 신호 생성회로의 제2 실시예를 설명하기 위한 회로도이다.
도 5를 참조하면, 파워 업 신호 생성회로는 전압분배부(510)와, 제1 전압검출부(530)와, 제2 전압검출부(550), 및 파워업신호 구동부(570)를 구비할 수 있다. 각 구성요소에 대한 동작은 실질적으로 제1 실시예와 동일함으로 자세한 설명은 생략하기로 하며, 도 3의 제1 실시예와 비교하여 크게 달라진 전압분배부(510)를 설명하기로 한다.
전압분배부(510)는 외부전원전압을 분배하여 그에 대응하는 분배전압(V_DIV)을 생성하기 위한 것으로, 외부전압단(VDD)과 접지전압단(VSS) 사이에 직렬 연결된 제1 및 제2 저항(R51, R52)을 구비할 수 있다. 여기서, 분배전압(V_DIV)은 외부전원전압에 대응하여 선형적으로 변화하는 특성을 가지고 있다.
본 발명에 따르면, 제1 전압검출부(530)와 제2 전압검출부(550)는 동일한 분배전압(V_DIV)을 제공받아 예정된 전압레벨 차이를 갖는 제1 및 제2 목표전압레벨을 검출할 수 있다. 이를 위하여, 제1 전압검출부(530)의 제1 로딩부(532)와 제2 전압검출부(550)의 제2 로딩부(552)는 서로 다른 구성을 가지도록 설계되는 것이 바람직하며, 또한, 제1 전압검출부(530)의 제1 구동부(534)와 제2 전압검출부(550)의 제2 구동부(554)도 서로 다른 구성을 가지도록 설계되는 것이 바람직하다.
즉, 제1 구동부(534)와 제2 구동부(554)를 물리적으로 동일한 구성으로 설계하는 경우, 제2 로딩부(552)의 로딩 값을 제1 로딩부(532)의 로딩 값보다 작게 설계함으로써, 제2 전압검출부(550)가 제2 목표전압레벨에 대응하는 동작을 수행할 수 있다. 또한, 제1 로딩부(532)와 제2 로딩부(552)를 물리적으로 동일한 구성으로 설계하는 경우, 제1 구동부(534)를 구성하는 능동 소자와 제2 구동부(554)를 구성하는 능동 소자를 서로 다른 채널 폭과 길이로 설계함으로써, 위와 동일한 동작을 수행할 수 있다. 예컨대, 제2 구동부(552)에 포함된 능동 소자의 채널 길이가 제1 구동부(532)에 포함된 능동 소자의 채널 길이보다 작은 경우(채널 폭은 동일), 제2 구동부(552)는 제2 목표전압레벨에 대응하는 동작을 수행할 수 있다. 여기서, 채널 길이가 작다는 것은 능동 소자의 유효 로딩 값이 작다는 것을 의미한다.
전술한 바와 같이, 본 발명에 따른 파워 업 신호 생성회로는 파워업신호(PWRUP)를 히스테리스 특성에 따라 제1 및 제2 목표전압레벨에서 천이시키는 것이 가능하다. 때문에, 반도체 소자의 동작 중 외부전원전압에 전압 강하가 발생하더라도 파워업신호(PWRUP)의 원치 않는 리셋을 막아줄 수 있으며, 파워 오프시 원활한 리셋 동작을 통해 내부회로의 안정적인 동작을 보장해 줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 일반적인 파워 업 신호 생성회로를 설명하기 위한 회로도.
도 2는 도 1의 외부전압단(VDD)의 전압레벨과 이에 따른 파워업신호(PWRUP)의 전압레벨을 설명하기 위한 동작 파형도.
도 3은 본 발명에 따른 파워 업 신호 생성회로의 제1 실시예를 설명하기 위한 회로도.
도 4는 도 3의 외부전압단(VDD)의 전압레벨과 이에 따른 파워업신호(PWRUP)의 전압레벨을 설명하기 위한 동작 파형도.
도 5는 본 발명에 따른 파워 업 신호 생성회로의 제2 실시예를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
310 : 전압분배부 330 : 제1 전압검출부
350 : 제2 전압검출부 370 : 파워업신호 구동부

Claims (32)

  1. 파워업신호에 대응하는 전원전압의 제1 및 제2 목표전압레벨에 히스테리시스(hysteresis) 특성을 부여하기 위한 파워 업 신호 생성회로에 있어서,
    상기 전원전압의 상기 제1 목표전압레벨을 검출하기 위한 제1 전압검출수단;
    상기 파워업신호에 응답하여 상기 제1 목표전압레벨보다 낮은 제2 목표전압레벨을 검출하기 위한 제2 전압검출수단; 및
    상기 파워업신호를 상기 제1 전압검출수단의 출력신호에 응답하여 활성화시킨 이후 상기 파워업신호를 상기 제2 전압검출수단의 출력신호에 대응하는 전압레벨로 구동하기 위한 파워업신호 구동수단
    을 구비하는 파워 업 신호 생성회로.
  2. 제1항에 있어서,
    상기 파워업신호 구동수단은,
    상기 제1 전압검출수단의 출력신호를 버퍼링하여 상기 파워업신호를 출력하기 위한 출력부와,
    상기 제2 전압검출수단의 출력신호에 응답하여 상기 파워업신호의 비활성화를 제어하기 위한 제어부를 구비하는 것을 특징으로 하는 파워 업 신호 생성회로.
  3. 제2항에 있어서,
    상기 제어부는 상기 제1 전압검출수단의 출력신호의 비활성화를 제한하고, 상기 파워업신호를 상기 제2 목표전압레벨까지 유지 및 상기 제2 목표전압레벨에서 천이시켜주는 것을 특징으로 하는 파워 업 신호 생성회로.
  4. 제2항에 있어서,
    상기 제어부는 상기 제2 전압검출수단의 출력신호에 응답하여 상기 출력부의 입력단을 예정된 전압레벨로 유지시켜 주는 것을 특징으로 하는 파워 업 신호 생성회로.
  5. 제2항에 있어서,
    상기 제어부는,
    상기 출력부의 입력단과 접지전압단 사이에 소오스-드레인 경로가 형성되고, 상기 제2 전압검출수단의 출력신호를 게이트로 입력받는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 파워 업 신호 생성회로.
  6. 제1항에 있어서,
    상기 제2 전압검출수단은,
    상기 전원전압의 상기 제2 목표전압레벨을 검출하기 위한 검출부와,
    상기 검출부의 출력신호를 버퍼링하기 위한 버퍼링부를 구비하는 것을 특징으로 하는 파워 업 신호 생성회로.
  7. 제6항에 있어서,
    상기 검출부는,
    전원전압단과 출력단 사이에 연결된 로딩부와,
    상기 출력단과 접지전압단 사이에 연결되고, 상기 전원전압과 상기 파워업신호에 응답하여 상기 출력단을 구동하기 위한 구동부를 구비하는 것을 특징으로 하는 파워 업 신호 생성회로.
  8. 파워업신호에 대응하는 전원전압의 제1 및 제2 목표전압레벨에 히스테리시스(hysteresis) 특성을 부여하기 위한 파워 업 신호 생성회로에 있어서,
    상기 전원전압을 분배하기 위한 전압분배수단;
    상기 전압분배수단의 출력전압을 입력받아 상기 제1 목표전압레벨을 검출하기 위한 제1 전압검출수단;
    상기 전압분배수단의 출력전압을 입력받고, 상기 파워업신호에 응답하여 상기 제1 목표전압레벨보다 낮은 상기 제2 목표전압레벨을 검출하기 위한 제2 전압검출수단; 및
    상기 파워업신호를 상기 제1 전압검출수단의 출력신호에 응답하여 활성화시킨 이후 상기 파워업신호를 상기 제2 전압검출수단의 출력신호에 대응하는 전압레벨로 구동하기 위한 파워업신호 구동수단
    을 구비하는 파워 업 신호 생성회로.
  9. 제8항에 있어서,
    상기 전압분배수단은 제1 및 제2 분배전압을 생성하며, 상기 제1 분배전압은 상기 제2 분배전압보다 낮은 것을 특징으로 하는 파워 업 신호 생성회로.
  10. 제9항에 있어서,
    상기 제1 전압검출수단은,
    전원전압단과 제1 출력단 사이에 연결된 제1 로딩부와,
    상기 제1 출력단과 접지전압단 사이에 연결되고, 상기 제1 분배전압에 응답하여 상기 제1 출력단을 구동하기 위한 제1 구동부를 구비하는 것을 특징으로 하는 파워 업 신호 생성회로.
  11. 제10항에 있어서,
    상기 제2 전압검출수단은,
    상기 제2 분배전압을 입력받아 상기 제2 목표전압레벨을 검출하기 위한 검출부와,
    상기 검출부의 출력신호를 버퍼링하기 위한 버퍼링부를 구비하는 것을 특징으로 하는 파워 업 신호 생성회로.
  12. 제11항에 있어서,
    상기 검출부는,
    상기 전원전압단과 제2 출력단 사이에 연결된 제2 로딩부와
    상기 제2 출력단과 상기 접지전압단 사이에 연결되고, 상기 제2 분배전압과 상기 파워업신호에 응답하여 상기 제2 출력단을 구동하기 위한 제2 구동부를 구비하는 것을 특징으로 하는 파워 업 신호 생성회로.
  13. 제12항에 있어서,
    상기 제1 로딩부와 상기 제2 로딩부는 동일한 로딩 값을 가지는 것을 특징으로 하는 파워 업 신호 생성회로.
  14. 제12항에 있어서,
    상기 제1 구동부와 상기 제2 구동부는 동일한 유효 로딩 값을 가지는 것을 특징으로 하는 파워 업 신호 생성회로.
  15. 제8항에 있어서,
    상기 제1 전압검출수단은,
    전원전압단과 제1 출력단 사이에 연결된 제1 로딩부와,
    상기 제1 출력단과 접지전압단 사이에 연결되고, 상기 전압분배수단에서 생성된 분배전압에 응답하여 상기 제1 출력단을 구동하기 위한 제1 구동부를 구비하는 것을 특징으로 하는 파워 업 신호 생성회로.
  16. 제15항에 있어서,
    상기 제2 전압검출수단은,
    상기 분배전압을 입력받아 상기 제2 목표전압레벨을 검출하기 위한 검출부와,
    상기 검출부의 출력신호를 버퍼링하기 위한 버퍼링부를 구비하는 것을 특징으로 하는 파워 업 신호 생성회로.
  17. 제16항에 있어서,
    상기 검출부는,
    상기 전원전압단과 제2 출력단 사이에 연결된 제2 로딩부와
    상기 제2 출력단과 상기 접지전압단 사이에 연결되고, 상기 분배전압과 상기 파워업신호에 응답하여 상기 제2 출력단을 구동하기 위한 제2 구동부를 구비하는 것을 특징으로 하는 파워 업 신호 생성회로.
  18. 제17항에 있어서,
    상기 제2 로딩부의 로딩 값은 상기 제1 로딩부의 로딩 값보다 작은 것을 특징으로 하는 파워 업 신호 생성회로.
  19. 제17항에 있어서,
    상기 제2 구동부의 유효 로딩 값은 상기 제1 구동부의 유효 로딩 값보다 작은 것을 특징으로 하는 파워 업 신호 생성회로.
  20. 제8항에 있어서,
    상기 파워업신호는 상기 제2 전압검출수단의 동작 시점을 결정하는 것을 특징으로 하는 파워 업 신호 생성회로.
  21. 제10항 또는 제15항에 있어서,
    상기 제1 구동부는 해당하는 분배전압에 응답하여 상기 제1 출력단을 풀 다운 구동하는 것을 특징으로 하는 파워 업 신호 생성회로.
  22. 제12항 또는 제17항에 있어서,
    상기 제2 구동부는 해당하는 분배전압에 응답하여 상기 제2 출력단을 풀 다운 구동하는 것을 특징으로 하는 파워 업 신호 생성회로.
  23. 제12항 또는 제17항에 있어서,
    상기 제2 구동부는,
    해당하는 분배전압을 입력받는 입력부와,
    상기 파워업신호에 응답하여 상기 입력부를 활성화시키기 위한 활성화부를 구비하는 것을 특징으로 하는 파워 업 신호 생성회로.
  24. 제8항에 있어서,
    상기 파워업신호 구동수단은,
    상기 제1 전압검출수단의 출력신호에 응답하여 상기 파워업신호를 출력하기 위한 출력부와,
    상기 제2 전압검출수단의 출력신호에 응답하여 상기 파워업신호의 비활성화 시점을 제어하기 위한 제어부를 구비하는 것을 특징으로 하는 파워 업 신호 생성회로.
  25. 제24항에 있어서,
    상기 제어부는 상기 제1 전압검출수단의 출력신호의 비활성화를 제한하고, 상기 파워업신호를 상기 제2 목표전압레벨까지 유지 및 상기 제2 목표전압레벨에서 천이시켜주는 것을 특징으로 하는 파워 업 신호 생성회로.
  26. 제24항에 있어서,
    상기 제어부는 상기 제2 전압검출수단의 출력신호에 응답하여 상기 출력부의 입력단를 예정된 전압레벨로 유지시켜 주는 것을 특징으로 하는 파워 업 신호 생성회로.
  27. 제24항에 있어서,
    상기 제어부는,
    상기 출력부의 입력단과 접지전압단 사이에 소오스-드레인 경로가 형성되고, 상기 제2 전압검출수단의 출력신호를 게이트로 입력받는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 파워 업 신호 생성회로.
  28. 전원전압의 상승구간에 대응하는 제1 목표전압레벨과 상기 전원전압의 하강구간에 대응하는 제2 목표전압레벨을 검출하는 단계;
    상기 제1 목표전압레벨에 대응하는 제1 검출신호에 응답하여 파워업신호를 활성화시키는 단계;
    상기 파워업신호가 활성화된 이후, 상기 제1 목표전압레벨보다 낮은 제2 목표전압레벨까지 상기 제2 목표전압레벨에 대응하는 제2 검출신호에 응답하여 상기 제2 검출신호에 대응하는 전압레벨로 상기 파워업신호를 구동하는 단계; 및
    상기 제2 검출신호에 응답하여 상기 파워업신호를 비활성화시키는 단계
    를 포함하는 파워 업 신호 생성 방법.
  29. 제28항에 있어서,
    상기 전원전압을 분배하여 상기 제1 및 제2 목표전압레벨에 대응하는 분배전압을 생성하는 단계를 더 포함하는 것을 특징으로 하는 파워 업 신호 생성 방법.
  30. 제29항에 있어서,
    상기 제2 목표전압레벨을 검출하는 단계는,
    상기 분배전압을 입력받고, 상기 파워업신호에 응답하여 상기 제2 검출신호를 출력하는 단계를 포함하는 것을 특징으로 하는 파워 업 신호 생성 방법.
  31. 제28항에 있어서,
    상기 파워업신호를 구동하는 단계는,
    상기 제1 검출신호에 응답하여 상기 파워업신호를 구동하는 단계와,
    상기 제2 검출신호에 응답하여 상기 파워업신호의 비활성화를 제어하는 단계를 포함하는 것을 특징으로 하는 파워 업 신호 생성 방법.
  32. 제31항에 있어서,
    상기 파워업신호의 비활성화를 제어하는 단계는,
    상기 제2 검출신호에 응답하여 상기 제1 검출신호의 비활성화를 제한하는 단 계를 포함하는 것을 특징으로 하는 파워 업 신호 생성 방법.
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