KR101535267B1 - 파워-온 검출기, 파워-온 검출기의 동작 방법, 그리고 파워-온 검출기를 포함하는 메모리 장치 - Google Patents

파워-온 검출기, 파워-온 검출기의 동작 방법, 그리고 파워-온 검출기를 포함하는 메모리 장치 Download PDF

Info

Publication number
KR101535267B1
KR101535267B1 KR1020080120598A KR20080120598A KR101535267B1 KR 101535267 B1 KR101535267 B1 KR 101535267B1 KR 1020080120598 A KR1020080120598 A KR 1020080120598A KR 20080120598 A KR20080120598 A KR 20080120598A KR 101535267 B1 KR101535267 B1 KR 101535267B1
Authority
KR
South Korea
Prior art keywords
power
voltage
voltage level
detector
time
Prior art date
Application number
KR1020080120598A
Other languages
English (en)
Other versions
KR20100062149A (ko
Inventor
박민건
김찬호
황상원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080120598A priority Critical patent/KR101535267B1/ko
Priority to US12/604,116 priority patent/US8054708B2/en
Publication of KR20100062149A publication Critical patent/KR20100062149A/ko
Application granted granted Critical
Publication of KR101535267B1 publication Critical patent/KR101535267B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G11C5/144—Detection of predetermined disconnection or reduction of power supply, e.g. power down or power standby

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Power Sources (AREA)
  • Dram (AREA)

Abstract

외부로부터 전원을 제공받으며, 파워-온 시에 상기 외부로부터 제공되는 전원의 변화에 응답하여 동작하는 본 발명의 실시 예에 따른 파워-온 검출기의 동작 방법은 외부로부터 제공되는 전원의 전압 레벨 증가율을 계산하고, 계산된 전압 레벨 증가율에 기반하여 외부로부터 제공되는 전원의 전압 레벨이 목표 전압 레벨에 도달하기 위해 요구되는 시간을 계산하는 것을 포함한다.

Description

파워-온 검출기, 파워-온 검출기의 동작 방법, 그리고 파워-온 검출기를 포함하는 메모리 장치{POWER-ON DETECTOR, OPERATING METHOD OF POWER-ON DETECTOR AND MEMORY DEVICE INCLUDING THE SAME}
본 발명은 파워-온 검출기 및 파워-온 검출기를 포함하는 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM, DRAM, SDRAM 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 소멸하지 않는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
메모리 장치는 외부로부터 전원을 제공받는다. 파워-온 시에 외부로부터 제공되는 전원의 레벨은 점차 증가한다. 메모리 장치는 파워-온 시에 외부로부터 제공되는 전원의 변화에 응답하여 초기화 동작을 수행한다.
본 발명의 목적은 파워-온 시에 외부로부터 제공되는 전원의 전압 레벨이 목표 전압에 도달하는 것을 검출하는 파워-온 검출기 및 파워-온 검출기를 포함하는 반도체 장치를 제공하는 데에 있다.
외부로부터 전원을 제공받으며, 파워-온 시에 상기 외부로부터 제공되는 전원의 변화에 응답하여 동작하는 본 발명의 실시 예에 따른 파워-온 검출기의 동작 방법은 상기 외부로부터 제공되는 전원의 전압 레벨 증가율을 계산하고, 상기 계산된 전압 레벨 증가율에 기반하여 상기 외부로부터 제공되는 전원의 전압 레벨이 목표 전압 레벨에 도달하기 위해 요구되는 시간을 계산하는 것을 포함한다.
실시 예로서, 상기 전압 레벨 증가율을 계산하는 것은 제 1 전압, 제 2 전압, 그리고 상기 외부로부터 제공되는 전원의 전압 레벨이 상기 제 1 전압으로부터 상기 제 2 전압으로 변화될 때까지의 시간에 기반하여 계산하는 것을 포함한다. 상기 외부로부터 제공되는 전원의 전압 레벨이 상기 제 1 전압으로부터 상기 제 2 전압으로 변화될 때까지의 시간이 미리 설정된 시간보다 큰 경우, 파워-온 동작 시에 오류가 발생되었음을 나타내는 신호를 발생한다.
실시 예로서, 상기 전압 레벨 증가율을 계산하는 것은 제 1 전압, 제 1 시간, 그리고 상기 외부로부터 제공되는 전원이 상기 제 1 전압의 레벨로부터 상기 제 1 시간이 경과된 후의 레벨에 기반하여 계산하는 것을 포함한다.
실시 예로서, 상기 외부로부터 제공되는 전원의 전압 레벨이 상기 목표 전압에 도달하면, 제어 신호를 발생한다.
본 발명의 실시 예에 따른 파워-온 검출기는 파워-온 동작 시에 외부로부터 제공되는 전원의 전압 레벨이 제 1 전압에 도달하였는지를 검출하는 제 1 전압 검출기; 파워-온 동작 시에 상기 외부로부터 제공되는 전원의 전압 레벨이 제 2 전압에 도달하였는지를 검출하는 제 2 전압 검출기; 카운트값을 출력하는 카운터; 그리고 상기 외부로부터 제공되는 전원의 전압 레벨이 상기 제 1 전압으로부터 상기 제 2 전압에 도달할때까지 상기 카운터로부터 제공되는 카운트값, 상기 제 1 전압, 그리고 상기 제 2 전압에 기반하여 상기 외부로부터 제공되는 전원의 전압 레벨 증가율을 계산하는 계산기를 포함한다.
실시 예로서, 상기 계산기는 상기 전압 레벨 증가율에 기반하여 상기 외부로부터 제공되는 전원의 전압 레벨이 목표 전압 레벨에 도달할때까지의 시간을 계산하고, 상기 카운터로부터 제공되는 카운트값을 이용하여 상기 계산된 시간의 경과를 판별한다.
본 발명의 실시 예에 따른 메모리 장치는 메모리 셀 어레이; 상기 메모리 셀 어레이를 액세스하기 위한 읽기/쓰기 회로; 그리고 상기 메모리 셀 어레이 및 상기 읽기/쓰기 회로에 전원을 제공하기 위한 전원 공급 회로를 포함하고, 상기 전원 공 급 회로는 외부로부터 제공되는 전원의 전압 레벨 증가율을 계산하고, 상기 계산된 전압 레벨 증가율에 기반하여 상기 외부로부터 제공되는 전원의 전압 레벨이 목표 전압 레벨에 도달하기 위해 요구되는 시간을 계산하고, 그리고 상기 계산된 시간이 경과되면 제어 신호를 발생한다.
실시 예로서, 상기 메모리 장치는 상기 제어 신호에 응답하여 부팅 동작을 수행한다.
실시 예로서, 상기 메모리 장치는 상기 메모리 장치를 제어하기 위한 외부의 컨트롤러와 하나의 반도체 장치로 집적되는 메모리 장치.
본 발명에 따른 파워-온 검출기는 외부로부터 제공되는 전원의 전압 레벨 증가율을 계산하고, 계산된 전압 레벨 증가율에 기반하여 외부로부터 제공되는 전원의 전압 레벨이 목표 전압 레벨에 도달하기 위해 요구되는 시간을 계산한다. 따라서, 외부로부터 제공되는 전원의 전압 레벨이 요구되는 최소 전압 레벨보다 높은 전압으로 안정화하는 것이 가능하다. 또한, 외부로부터 제공되는 전원의 전압 레벨이 요구되는 최소 전압 레벨과 같거나 높아질 때까지 대기하는 시간을 최소화하는 것이 가능하다.
본 발명의 실시 예에 따른 파워-온 검출기는 파워-온 동작 시에 외부로부터 제공되는 전원의 전압 레벨이 제 1 전압에 도달하였는지를 검출하는 제 1 전압 검출기, 파워-온 동작 시에 외부로부터 제공되는 전원의 전압 레벨이 제 2 전압에 도 달하였는지를 검출하는 제 2 전압 검출기, 카운트값을 출력하는 카운터, 그리고 외부로부터 제공되는 전원의 전압 레벨이 제 1 전압으로부터 제 2 전압에 도달할 때까지 카운터로부터 제공되는 카운트값, 제 1 전압, 그리고 제 2 전압에 기반하여 외부로부터 제공되는 전원의 전압 레벨 증가율을 계산하는 계산기를 포함한다.
본 발명의 실시 예에 따른 파워-온 검출기의 동작 방법은 외부로부터 제공되는 전원의 전압 레벨 증가율을 계산하고, 계산된 전압 레벨 증가율에 기반하여 외부로부터 제공되는 전원의 전압 레벨이 목표 전압 레벨에 도달하기 위해 요구되는 시간을 계산하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 파워-온 검출기를 포함하는 메모리 장치는 메모리 셀 어레이, 메모리 셀 어레이를 액세스하기 위한 읽기/쓰기 회로, 그리고 메모리 셀 어레이 및 읽기/쓰기 회로에 전원을 제공하기 위한 전원 공급 회로를 포함하고, 전원 공급 회로는 외부로부터 제공되는 전원의 전압 레벨 증가율을 계산하고, 계산된 전압 레벨 증가율에 기반하여 외부로부터 제공되는 전원의 전압 레벨이 목표 전압 레벨에 도달하기 위해 요구되는 시간을 계산하고, 그리고 계산된 시간이 경과되면 제어 신호를 발생한다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
전자 장치들은 외부로부터 전원을 제공받는다. 전자 장치들은 파워-온 시에 외부로부터 제공되는 전원의 전압 레벨의 변화에 따라 초기화 동작을 수행한다. 예 시적으로, 메모리 장치의 경우, 외부로부터 제공되는 전원의 전압 레벨이 증가함에 따라 파워-온 리셋(POR, Power-On Reset) 및 파워-온 읽기(POR, Power-On Read) 동작을 수행한다. 파워-온 리셋 동작은 메모리 장치 내부의 래치 또는 레지스터 등과 같은 구성 요소들을 초기화하는 동작이다. 파워-온 읽기 동작은 메모리 장치를 동작시키기 위해 요구되는 데이터를 메모리 셀 어레이 또는 불휘발성 저장 장치로부터 읽어 초기화된 래치 또는 레지스터 등과 같은 구성 요소에 저장하는 동작이다.
예시적으로, 파워-온 읽기 동작 시에, 외부로부터 제공되는 전원을 미리 설정된 전압 레벨로 조절하기 위한 데이터가 래치 또는 레지스터 등과 같은 구성 요소에 저장될 것이다.
파워-온 읽기 동작 시에, 메모리 장치의 구성 요소들은 읽기 동작 및 쓰기 동작을 수행한다. 즉, 파워-온 읽기 동작 시에, 외부로부터 메모리 장치에 제공되는 전원의 전압 레벨은 메모리 장치가 전원의 전압 레벨에 의한 오류 없이 읽기 동작 및 쓰기 동작을 수행할 수 있을 정도의 레벨에 도달해야 한다. 또한, 파워-온 읽기 동작이 수행되어야 동작 대기(standby) 상태가 된다. 즉, 파워-온 된 때로부터 파워-온 읽기 동작이 완료되는 때까지, 메모리 장치의 동작이 지연된다.
메모리 장치는 파워-온 시에 외부로부터 제공되는 전원의 전압 레벨을 검출하기 위한 파워-온 검출기를 포함한다. 파워-온 검출기는 외부로부터 제공되는 전원의 전압 레벨이 제 1 전압에 도달하였는지 검출한다. 예시적으로, 제 1 전압은 메모리 장치의 구성 요소들이 정상적으로 동작되기 위해 요구되는 최소 레벨의 전압일 것이다.
파워-온 시에, 외부로부터 제공되는 전원의 전압 레벨은 불안정할 수 있다. 예시적으로, 외부로부터 제공되는 전원은 리플(Ripple) 등을 포함할 수 있다. 즉, 외부로부터 제공되는 전원의 전압 레벨이 제 1 전압보다 낮은 경우에도, 파워-온 검출기는 외부로부터 제공되는 전원의 전압 레벨이 제 1 전압에 도달한 것으로 판별할 수 있다. 또한, 외부로부터 제공되는 전원의 전압 레벨이 제 1 전압보다 낮은 경우에도, 파워-온 검출기는 오동작으로 인해 외부로부터 제공되는 전원의 전압 레벨이 제 1 전압에 도달한 것으로 판별할 수 있다.
이와 같은 문제를 방지하기 위하여, 파워-온 검출기는 외부로부터 제공되는 전원의 전압 레벨이 제 1 전압에 도달한 후, 미리 설정된 시간이 경과된 후에 제어 신호를 발생한다. 메모리 장치는 파워-온 검출기로부터 제공되는 제어 신호에 응답하여 파워-온 읽기 동작을 수행한다. 즉, 파워-온 검출기는 외부로부터 제공되는 전원의 전압 레벨이 제 1 전압에 도달한 후, 외부로부터 제공되는 전원의 전압 레벨이 메모리 장치에서 요구되는 최소 전압 레벨보다 높은 전압 레벨로 안정화되도록 미리 설정된 시간 동안 대기한다. 즉, 파워-온 읽기 동작 시에, 외부로부터 제공되는 전원의 전압 레벨은 제 1 전압과 미리 설정된 시간에 대응하는 레벨 만큼의 마진(Margin)을 갖는다.
외부로부터 제공되는 전원의 전압 레벨이 상승하는 증가율은 메모리 장치마다 다를 것이다. 예시적으로, 외부로부터 제공되는 전원의 전압 레벨의 증가율이 미리 설정된 값보다 작은 경우, 파워-온 검출기가 제 1 전압 레벨을 검출한 후 미리 설정된 시간 동안 대기하여도 외부로부터 제공되는 전원의 전압 레벨이 메모리 장치에서 요구되는 최소 전압 레벨보다 낮을 수 있음이 이해될 것이다.
본 발명의 실시 예에 따른 전압 검출기 및 전압 검출기를 포함하는 메모리 장치는 외부로부터 제공되는 전원의 전압 레벨의 증가율을 이용하여 외부로부터 제공되는 전원의 전압 레벨이 요구되는 최소 전압 레벨과 같거나 높은 레벨로 안정화될 때까지 대기한다.
이하에서, 파워-온 시에 외부로부터 제공되는 전원의 전압 레벨의 변화에 응답하여 동작하는 파워-온 검출기가 설명된다. 또한, 파워-온 검출기를 포함하며, 파워-온 검출기로부터 제공되는 제어 신호에 응답하여 부팅 동작을 수행하는 전자 장치가 설명된다. 부팅 동작은 파워-온 후에 전자 장치가 동작 대기(Standby) 상태가 되기 위해 요구되는 다양한 종류 및 다양한 형태의 동작들을 포함할 것이다.
예시적으로, 메모리 장치의 부팅 동작은 상술한 바와 같은 파워-온 읽기 동작을 포함할 것이다. 컴퓨팅 시스템의 부팅 동작은 파워-온 셀프 테스트(POST, Power-On Self Test)를 포함할 것이다. 본 발명의 실시 예에 따른 파워-온 검출기를 포함하는 전자 장치의 종류 및 형태는 한정되지 않는다. 또한, 파워-온 검출기로부터 제공되는 신호에 응답하여 수행하는 전자 장치의 부팅 동작의 종류 및 형태 또한 한정되지 않는다.
도 1은 본 발명의 실시 예에 따른 파워-온 검출기(100)를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 파워-온 검출기(100)는 제 1 전압 검출기(110), 카운터(120), 제 2 전압 검출기(130), 그리고 계산기(140)를 포함한다.
파워-온 검출기(100)는 외부로부터 전원(PWR)을 제공받는다. 외부로부터 제공되는 전원(PWR)은 제 1 및 제 2 전압 검출기(110, 130)에 제공된다. 제 1 전압 검출기(110)는 전원(PWR)의 전압 레벨을 검출하고, 검출 결과로서 신호(D1)를 계산기(140)로 출력한다. 제 2 전압 검출기(130)는 전원(PWR)의 전압 레벨을 검출하고, 검출 결과로서 신호(D2)를 계산기(140)로 출력한다. 카운터(120)는 카운트 값(CNT)을 계산기(140)에 전달한다.
계산기(140)는 제 1 전압 검출기(110)로부터 제공되는 신호(D1), 제 2 전압 검출기(130)로부터 제공되는 신호, 그리고 카운터(120)로부터 제공되는 카운트 값(CNT)에 기반하여 전원(PWR)의 전압 레벨의 증가율을 계산한다. 또한, 계산기(140)는 계산된 전압 레벨의 증가율에 기반하여, 전원(PWR)의 전압 레벨이 목표값에 도달할 때까지 요구되는 시간을 계산한다. 계산기(140)는 카운터(120)로부터 제공되는 카운트값(CNT)에 기반하여 계산된 시간의 경과를 판별한다. 계산된 시간이 경과하면, 계산기(140)는 신호(RS)를 활성화한다.
도 2는 외부로부터 제공되는 전원(PWR)의 전압 레벨의 변화를 보여주는 다이어그램이다. 도 2에서, 가로 축은 시간(T)을 나타내고, 세로 축은 전압(V)을 나타낸다. 도 3은 도 1의 전압 검출기(100)의 도 2에 도시된 전원(PWR)의 전압 레벨의 변화에 따른 동작의 제 1 실시 예를 설명하기 위한 순서도이다.
도 1 내지 3을 참조하면, S110 단계에서, 전압 검출기(100)에 제공되는 전원(PWR)이 파워-온 된다. 도 2에 도시된 바와 같이, 전원(PWR)의 전압 레벨은 시간(t1)으로부터 상승하기 시작한다. 즉, 전원(PWR)은 시간(t1)에 파워-온 된다.
S120 단계에서, 전원(PWR)의 전압 레벨이 제 1 전압(V1)에 도달하였는지 판별된다. 전원(PWR)의 전압 레벨이 제 1 전압(V1)에 도달할 때까지 파워-온 검출기(100)는 대기한다. 시간(t2)에 전원(PWR)의 전압 레벨이 제 1 전압(V1)에 도달하면, S130 단계에서 제 1 전압 검출기(110)가 신호(D1)를 활성화한다. 예시적으로, 제 1 전압 검출기(110)가 신호(D1)를 활성화하면, 카운터(120)는 카운팅을 시작할 것이다.
S140 단계에서, 전원(PWR)의 전압 레벨이 제 2 전압(V2)에 도달하였는지 판별된다. 전압 검출기(100)는 전원(PWR)의 전압 레벨이 제 2 전압(V2)에 도달할 때까지 대기한다. 시간(t3)에 전원(PWR)의 전압 레벨이 제 2 전압(V2)에 도달하면, S150 단계에서 제 2 전압 검출기(130)가 신호(D2)를 활성화한다. 신호(D1)가 활성화된 때에 카운터(120)가 카운트를 시작한 경우, 제 2 전압 검출기(130)의 출력 신호(D2)가 활성화된 때의 카운터(120)의 카운트값(CNT)은 시간(t2) 및 시간(t3)의 차이(△t1)에 대응할 것이다.
S160 단계에서, 계산기(140)는 전원(PWR)의 전압 레벨의 증가율을 계산한다. 예를 들면, 계산기(140)는 제 1 전압(V1), 제 2 전압(V2), 그리고 제 1 전압 검출기(110)의 출력 신호(D1)가 활성화된 때부터 제 2 전압 검출기(130)의 출력 신호(D2)가 활성화된 때까지 카운터(120)로부터 제공된 카운트값(CNT, 즉 △t1)에 기반하여 전원(PWR)의 전압 레벨의 증가율을 계산할 것이다.
예시적으로, 계산기(140)는 전원(PWR)의 전압 레벨 증가율을 선형적(linear)으로 계산할 것이다. 계산기(140)는 전압(V2)으로부터 전압(V1)을 감산한 값(△V1) 을 시간(△t1)으로 나눔으로써 전원(PWR)의 전압 레벨 증가율을 계산할 것이다.
다른 예로서, 계산기(140)는 전압들(V1, V2) 및 시간(△t1)을 이용하여 전원(PWR)의 전압 레벨의 함수를 계산할 것이다. 전원(PWR)의 전압 레벨의 함수는 전원(PWR)의 전압 레벨의 증가율을 포함한다. 즉, 계산기(140)는 전원(PWR)의 전압 레벨의 함수를 계산함으로써, 전원(PWR)의 전압 레벨 증가율을 계산할 것이다.
예시적으로, 계산기(140)는 전원(PWR)의 전압 레벨의 n차 함수(n-th order function)를 계산할 것이다. 다른 예로서, 계산기(140)는 전원(PWR)의 전압 레벨의 지수 함수(exponential function)를 계산할 것이다. 다른 예로서, 계산기(140)는 전원(PWR)의 로그 함수(logarithmic function)를 계산할 것이다.
S170 단계에서, 계산된 전원(PWR)의 전압 레벨 증가율에 기반하여, 계산기(140)는 전원(PWR)의 전압 레벨이 목표 전압(V3)에 도달하기 위해 요구되는 시간(△t3)을 계산한다.
S180 단계에서, 카운터(120)로부터의 카운트값(CNT) 및 계산된 시간(△t2)에 기반하여, 계산기(140)는 계산된 시간(△t2)이 경과될 때까지 대기한다. 제 2 전압 검출기(130)가 신호(D2)를 활성화한 시간(t3)으로부터 계산된 시간(△t2)이 경과하여 시간(t4)에 도달하면, 계산기(140)는 신호(RS)를 활성화한다(S190).
예시적으로, 파워-온 검출기(100)는 외부의 전자 장치와 연결될 것이다. 파워-온 검출기(100)는 외부의 전자 장치와 동일한 전원(PWR)을 제공받을 것이다. 제 2 전압(V2)은 외부의 전자 장치의 구성 요소들이 낮은 전압 레벨로 인한 오류 없이 동작할 수 있는 최소 전압 레벨일 것이다. 외부의 전자 장치는 신호(RS)에 응답하 여 부팅 동작을 수행할 것이다. 즉, 파워-온 검출기(100) 및 외부의 전자 장치에 제공되는 전원(PWR)은 외부의 전자 장치의 구성 요소들이 동작하기 위해 요구되는 최소 전압 레벨(V2)로부터 전압(△V2)만큼의 마진(Margin)을 가질 것이다.
본 발명의 실시 예에 따른 파워-온 검출기(100)는 제 1 및 제 2 전압(V1, V2)을 검출하여 전원(PWR)의 전압 레벨 증가율을 계산하고, 계산된 증가율에 기반하여 전원(PWR)의 전압 레벨이 목표 전압(V3)에 도달하기 위해 요구되는 시간을 계산한다. 따라서, 전원(PWR)의 전압 레벨 증가율이 낮은 경우에도, 전자 장치가 동작하기 위해 요구되는 최소 전압 레벨(V2)로부터 미리 설정된 값(△V2) 만큼의 마진을 제공하는 것이 가능하다. 또한, 전원(PWR)의 전압 레벨이 목표값(V3)에 도달하기 위해 요구되는 시간을 계산하므로, 전원(PWR)의 전압 레벨이 목표값(V3)에 도달하는 시간을 최소화하는 것이 가능하다.
도 4는 도 1의 제 1 및 2 전압 검출기들(110/130)을 보여주는 회로도이다. 도 4를 참조하면, 제 1 및 2 전압 검출기들(110/130)은 저항들(R1, R2) 및 차동증폭기(DA1)를 포함한다. 저항(R1)에 전원(PWR)이 제공된다. 저항(R2)에 접지 단자가 연결된다. 직렬 연결된 저항들(R1, R2)의 사이에 차동 증폭기(DA1)의 반전 입력이 연결된다. 차동 증폭기(DA2)의 비반전 입력에 기준 전압(Vref1/Vref2)이 제공된다. 차동 증폭기(DA1)는 전원(PWR)이 저항들(R1, R2)에 의해 분배된 전압 레벨이 기준 전압(Vref1/Vref2) 보다 높아지면 양의 전압을 발생한다. 차동 증폭기(DA1)의 출력은 신호(D1/D2)로 계산기(140, 도 1 참조)에 전달될 것이다.
제 1 및 2 전압 검출기(110/130)는 상이한 기준 전압들(Vref1, Vref2)이 제 공되는 것을 제외하면 동일한 구조를 갖는다. 제 1 전압 검출기(110)에 제공되는 기준 전압(Vref1)은 제 1 전압(V1)을 검출하기 위한 기준 전압일 것이다. 제 2 전압 검출기(130)에 제공되는 기준 전압(Vref2)은 제 2 전압(V2)을 검출하기 위한 기준 전압을 것이다.
도 5는 도 2의 다이어그램의 시간 구간(t2~t3)을 확대하여 보여주는 다이어그램이다. 도 5에서, 가로 축은 시간(T)을 나타내고, 세로 축은 전압(V)을 나타낸다. 도 1 및 5를 참조하여, 본 발명의 제 1 실시 예에 따른 파워-온 검출기(100)의 변형 예가 설명된다.
제 1 전압 검출기(110)는 제 1 전압(V1)을 검출할 것이다. 제 2 전압 검출기(130)는 전압들(V2, V4, V5, V6)을 검출할 것이다. 제 2 전압 검출기(130)는 전원(PWR)의 전압 레벨이 제 2 전압(V2)에 도달하면 신호(D2)를 활성화할 것이다. 미리 설정된 시간 동안 전원(PWR)의 전압 레벨이 제 1 전압(V1)으로부터 제 2 전압(V2)에 도달하지 못한 경우, 파워-온 검출기(100)는 파워-온 동작 시에 오류가 발생되었음을 나타내는 신호를 발생할 것이다. 또한, 파워-온 검출기(100)는 제 2 전압 검출기(130)가 마지막으로 검출한 전압 레벨을 출력할 것이다. 예시적으로, 전원(PWR)의 전압 레벨이 전압(V5)보다 높고 전압(V2)보다 낮은 경우, 제 2 전압 검출기(130)는 전압(V5)을 검출한 상태이고, 전압(V2)은 검출되지 않은 상태일 것이다. 이때, 파워-온 검출기(100)는 전압(V5) 레벨을 전원(PWR)의 전압 레벨의 최종 값으로서 출력할 것이다.
상술한 바와 같이, 본 발명의 실시 예에 따른 파워-온 검출기는 파워-온 동 작 시에 전원(PWR)의 전압 레벨의 증가율이 미리 설정된 값보다 낮은 경우, 파워-온 동작시에 오류가 발생된 것으로 판별한다. 따라서, 전원(PWR)의 전압 레벨의 낮은 증가율로 인해 파워-온 동작이 지연되는 것이 방지된다. 또한, 파워-온 동작 시에 오류가 발생되면, 본 발명의 실시 예에 따른 파워-온 검출기(100)는 전원(PWR)의 전압 레벨의 최종값을 출력함으로써, 파워-온 동작 시에 발생된 오류의 분석을 가능하게 한다.
상술한 실시 예에서, 파워-온 검출기(100)는 제 1 전압(V1), 제 2 전압(V2), 그리고 제 1 시간(△t)을 이용하여 전원(PWR)의 전압 레벨 증가율을 계산하는 것으로 설명되었다. 그러나, 본 발명의 실시 예에 따른 파워-온 검출기(100)는 도 5에 도시되어 있는 바와 같이 전압들(V1, V2, V4, V5, V6), 그리고 전원(PWR)의 전압 레벨이 제 1 전압(V1)으로부터 전압들(V4, V5, V2, V6)에 도달할 때까지의 시간에 기반하여 전원(PWR)의 전압 레벨 증가율을 계산할 수 있음이 이해될 것이다. 이때, 전원(PWR)의 전압 레벨 증가율은 제 1 전압(V1), 제 2 전압(V2), 그리고 제 1 시간(△t)을 이용하여 계산된 전원(PWR)의 전압 레벨 증가율보다 정확도가 높을 것이다.
상술한 실시 예에서, 파워-온 검출기(100)의 제 1 전압 검출기(110)는 전원(PWR)의 전압 레벨이 제 1 전압(V1)에 도달하면 신호(D1)를 활성화하고, 제 2 전압 검출기(120)는 전원(PWR)의 전압 레벨이 제 2 전압(V2)에 도달하면 신호(D2)를 활성화하는 것으로 설명되었다. 즉, 파워-온 검출기(100)는 전원(PWR)의 전압 레벨이 제 1 전압(V1) 및 제 2 전압(V2)에 도달하는 시간에 기반하여 전원(PWR)의 전압 레벨의 증가율을 계산하는 것으로 설명되었다. 그러나, 본 발명의 실시 예에 따른 파워-온 검출기(100)는 제 1 전압(V1), 제 1 시간(△t1), 그리고 외부로부터 제공되는 전원(PWR)이 제 1 전압(V1)으로부터 제 1 시간(△t1)이 경과된 후의 레벨에 기반하여 계산하는 것으로 응용될 수 있음이 이해될 것이다.
예시적으로, 도 1, 2, 그리고 5에 도시된 바와 같이, 시간(t1)에 전원(PWR)의 전압 레벨이 제 1 전압(V1)에 도달하면, 제 1 전압 검출기(110)는 신호(D1)를 활성화할 것이다. 신호(D1)가 활성화되면, 카운터(120)가 활성화될 것이다. 파워-온 검출기(100)는 카운터(120)로부터 제공되는 카운트값(CNT)을 이용하여 미리 설정된 시간(△t1)이 경과될 때까지 대기할 것이다. 미리 설정된 시간(△t1)이 경과되면, 제 2 전압 검출기(130)는 전원(PWR)의 전압 레벨을 검출할 것이다. 예시적으로, 전원(PWR)의 전압 레벨이 전압(V5) 보다 낮고 전압(V4)보다 높은 경우, 전원(PWR)의 전압 레벨은 전압(V4)인 것으로 검출될 것이다. 설명의 편의를 위하여, 전원(PWR)의 전압 레벨은 제 2 전압(V2)으로 검출된 것으로 가정하자.
계산기(140)는 제 1 전압(V1), 제 2 전압 검출기(130)에 의해 검출된 전압(V2), 그리고, 미리 설정된 시간(△t1)을 이용하여 전원(PWR)의 전압 레벨 증가율을 계산할 것이다. 예시적으로, 계산기(140)는 전원(PWR)의 전압 레벨의 n차 함수(n-th order function), 지수 함수(exponential function), 또는 로그 함수(logarithmic function)를 계산함으로써 전원(PWR)의 전압 레벨 증가율을 계산할 것이다.
계산기(140)는 계산된 증가율을 이용하여, 전원(PWR)의 전압 레벨이 목표 값(V3)에 도달하는데 요구되는 시간(△t2)을 계산할 것이다. 파워-온 검출기(100)는 카운터(120)로부터 제공되는 카운트값(CNT)을 이용하여 시간(△t2)이 경과될 때가지 대기할 것이다. 시간(△t2)이 경과되면, 계산기(140)는 신호(RS)를 활성화할 것이다. 즉, 외부로부터 제공되는 전원(PWR)의 전압 레벨이, 파워-온 검출기(100)에 연결되며 파워-온 검출기(100)와 동일한 전원(PWR)을 제공받는 전자 장치가 동작하기 위한 최소 전압 레벨보다 높은 전압 레벨로 안정화된 후에, 파워-온 검출기(100)는 신호(RS)를 활성화할 것이다. 파워-온 검출기(100)에 연결된 전자 장치는 신호(RS)에 응답하여 부팅 동작을 수행할 것이다.
도 6은 외부로부터 제공되는 전원(PWR)의 전압 레벨의 변화를 보여주는 다이어그램이다. 도 6에서, 가로 축은 시간(T)을 나타내고, 세로 축은 전압(V)을 나타낸다. 도 7은 도 1의 전압 검출기(100)의 도 6에 도시된 전원(PWR)의 전압 레벨의 변화에 따른 동작의 제 2 실시 예를 설명하기 위한 순서도이다.
도 1, 6, 그리고 7을 참조하면, S210 단계에서, 전압 검출기(100)에 제공되는 전원(PWR)이 파워-온 된다. 도 6에 도시된 바와 같이, 전원(PWR)의 전압 레벨은 시간(t1)으로부터 상승하기 시작한다. 즉, 전원(PWR)은 시간(t1)에 파워-온 된다.
S215 단계에서, 파워-온 검출기(100)는 전원(PWR)의 전압 레벨이 제 1 전압(V1)에 도달하였는지 판별한다. 전원(PWR)의 전압 레벨이 제 1 전압(V1)에 도달하면, S220 단계에서 제 1 전압 검출기(D1)는 신호(D1)를 활성화한다.
S225 단계에서, 파워-온 검출기(100)는 카운터(120)로부터 제공되는 카운트값(CNT)을 이용하여 제 1 시간(△t1) 동안 대기한다. S230 단계에서, 파워-온 검출 기(100)는 전원(PWR)의 전압 레벨이 제 2 전압(V2)에 도달하였는지 판별한다. 제 2 전압 검출기(130)는 전원(PWR)의 전압 레벨이 제 2 전압(V2)에 도달하면 신호(D2)를 활성화할 것이다(S235). 신호(D2)가 활성화되지 않으면, 파워-온 검출기(100)는 다시 제 1 시간(△t1) 동안 대기한다(S225).
S240 단계에서, 계산기(140)는 전원(PWR)의 전압 레벨 증가율을 계산한다. 계산기(140)는 제 1 전압(V1), 제 2 전압(V2), 그리고 전원(PWR)의 전압 레벨이 제 1 전압(V1)으로부터 제 2 전압(V2)으로 변화할 때까지 경과된 시간(예를 들면, 3△t1)에 기반하여 전원(PWR)의 전압 레벨 증가율을 계산할 것이다. 예시적으로, 계산기(140)는 전원(PWR)의 전압 레벨의 n차 함수(n-th order function), 지수 함수(exponential function), 또는 로그 함수(logarithmic function)를 계산함으로써 전원(PWR)의 전압 레벨 증가율을 계산할 것이다.
S245 단계에서, 계산기(140)는 계산된 증가율에 기반하여 전원(PWR)의 전압 레벨이 목표 전압(V3)에 도달하기 위해 요구되는 시간(△t2)을 계산한다. S250 단계에서, 파워-온 검출기(100)는 카운터(120)로부터 제공되는 카운트값(CNT)을 이용하여 계산된 시간(△t2)이 경과될 때까지 대기한다. 계산된 시간(△t2)이 경과하면, 계산기(140)는 신호(RS)를 발생할 것이다(S255).
즉, 외부로부터 제공되는 전원(PWR)의 전압 레벨이, 파워-온 검출기(100)에 연결되며 파워-온 검출기(100)와 동일한 전원(PWR)을 제공받는 전자 장치가 동작하기 위한 최소 전압 레벨보다 높은 전압 레벨로 안정화된 후에, 파워-온 검출기(100)는 신호(RS)를 활성화할 것이다. 파워-온 검출기(100)에 연결된 전자 장치 는 신호(RS)에 응답하여 부팅 동작을 수행할 것이다.
상술한 바와 같이, 본 발명의 실시 예에 따른 파워-온 검출기(100)는 전원(PWR)의 전압 레벨 증가율을 계산하고, 계산된 증가율에 기반하여 전원(PWR)의 전압 레벨이 목표 전압(V3)에 도달하기 위해 요구되는 시간(△t2)을 계산한다. 그리고, 계산된 시간(△t2)이 경과한 후에, 파워-온 검출기(100)는 신호(RS)를 활성화한다.
본 발명의 실시 예에 따른 파워-온 검출기(100)는 외부로부터 전원(PWR)을 제공받으며, 동작 대기(Standby) 상태에 도달하기 위해 미리 설정된 동작(예를 들면 파워-온 읽기 등과 같은 부팅 동작)이 요구되는 모든 종류의 전자 장치들에 적용될 수 있음이 이해될 것이다.
도 8은 본 발명의 실시 예에 따른 파워-온 검출기(100)를 포함하는 메모리 시스템(10)을 보여주는 블록도이다. 도 8을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(10)은 메모리 장치(300) 및 컨트롤러(200)를 포함한다.
컨트롤러(200)는 호스트(Host) 및 메모리 장치(300)에 연결된다. 컨트롤러(200)는 메모리 장치(300)로부터 읽은 데이터를 호스트(Host)에 전달하고, 호스트(Host)로부터 전달되는 데이터를 메모리 장치(300)에 저장한다.
컨트롤러(200)는 램, 프로세싱 유닛, 호스트 인터페이스, 그리고 메모리 인터페이스와 같은 잘 알려진 구성 요소들을 포함할 것이다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 것이다. 프로세싱 유닛은 컨트롤러(200)의 제반 동작을 제어할 것이다. 호스트 인터페이스는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다. 메모리 인터페이스는 메모리 장치(300)와 인터페이싱할 것이다. 컨트롤러(200)는 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블록은 메모리 장치(300)로부터 읽어진 데이터의 오류를 검출하고, 정정할 것이다.
메모리 장치(300)는 데이터를 저장하기 위한 메모리 셀 어레이, 메모리 셀 어레이에 데이터를 기입 및 독출하기 위한 읽기/쓰기 회로, 외부로부터 전달되는 어드레스를 디코딩하여 읽기/쓰기 회로에 전달하는 어드레스 디코더, 메모리 장치(300)의 제반 동작을 제어하기 위한 제어 로직 등을 포함할 것이다.
예시적으로, 메모리 장치(300)는 DRAM, SDRAM, SRAM 등과 같은 휘발성 메모리 장치를 포함할 것이다. 다른 예로서, 메모리 장치(300)는 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같은 불휘발성 메모리 장치를 포함할 것이다.
메모리 장치(300)는 본 발명의 실시 예에 따른 파워-온 검출기(100)를 포함한다. 파워-온 검출기(100)는 도 1 내지 7을 참조하여 설명된 바와 같은 동작을 수행할 것이다. 메모리 장치(300)는 파워-온 검출기(100)로부터 제공되는 신호(RS)에 응답하여 부팅 동작을 수행할 것이다. 예시적으로, 메모리 장치(300)는 신호(RS)에 응답하여 파워-온 읽기 동작을 수행할 것이다.
도 8에서, 메모리 장치(300)는 본 발명의 실시 예에 따른 파워-온 검출기(100)를 포함하는 것으로 설명되었다. 그러나, 컨트롤러(200) 또한 본 발명의 실시 예에 따른 파워-온 검출기(100)를 포함할 수 있음이 이해될 것이다. 이때, 컨트롤러(200)는 파워-온 검출기(100)로부터 제공되는 신호(RS)에 응답하여 부팅 동작을 수행할 것이다.
또한, 컨트롤러(200) 및 메모리 장치(300)가 파워-온 검출기(100)를 포함하지 않고, 메모리 시스템(10)의 구성 요소로서 본 발명의 실시 예에 따른 파워-온 검출기(100)가 포함될 수 있음이 이해될 것이다. 이때, 컨트롤러(200) 및 메모리 장치(300)는 파워-온 검출기(100)로부터 제공되는 신호(RS)에 응답하여 부팅 동작을 수행할 것이다. 예시적으로 메모리 시스템(300)은 파워-온 읽기 동작을 수행할 것이다. 메모리 장치(300)가 낸드 플래시 메모리 장치인 경우, 메모리 장치(300)의 물리적 어드레스 및 논리적 어드레스를 매핑하기 위한 정보를 레지스터에 로딩하는 동작이 부팅 동작에 포함될 것이다.
컨트롤러(200) 및 메모리 장치(300)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(200) 및 메모리 장치(300)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 것이다. 예를 들면, 컨트롤러(200) 및 메모리 장치(300)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 것이다.
다른 예로서, 컨트롤러(200) 및 메모리 장치(300)는 하나의 반도체 장치로 집적되어 반도체 디스크/드라이브(SSD, Solid State Disk/Drive)를 구성할 것이다. 메모리 시스템(10)이 반도체 디스크(SSD)로 이용되는 경우, 메모리 시스템(10)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 것이다.
다른 예로서, 메모리 시스템(10)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 또는 정보를 무선 환경에서 송수신할 수 있는 장치들에 적용될 것이다.
다른 예로서, 메모리 장치(300) 또는 메모리 시스템(10)은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 메모리 장치(300) 또는 메모리 시스템(10)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 것이다.
도 9는 본 발명의 실시 예에 따른 파워-온 검출기(100)를 포함하는 메모리 장치(300)를 보여주는 블록도이다. 도 9를 참조하면, 메모리 장치(300)는 메모리 셀 어레이(310), 어드레스 디코더(320), 읽기/쓰기 회로(330), 데이터 입출력 회로(340), 제어 로직(350), 그리고 전원 공급 회로(360)를 포함한다.
메모리 셀 어레이(310)는 워드 라인들(WL)을 통해 어드레스 디코더(320)에 연결되고, 비트 라인들(BL)을 통해 읽기/쓰기 회로(330)에 연결된다. 메모리 셀 어레이(310)는 데이터를 저장하기 위한 메모리 셀들을 포함한다.
예시적으로, 메모리 셀 어레이(310)의 메모리 셀들은 전하 저장층을 포함하는 트랜지스터일 것이다. 메모리 셀 트랜지스터는 전하 저장층에 전하를 축적/포획함으로써 데이터를 저장할 것이다.
예시적으로, 메모리 셀 어레이(310)의 메모리 셀들은 강유전체 소자(ferroelectric element), 상 변화 소자(phase change element), 자성체 소자(magnetic element) 등의 저항 변화를 이용하여 데이터를 저장하는 FRAM, PRAM, MRAM 등과 같은 가변 저항 메모리 셀들일 것이다.
예시적으로, 메모리 셀 어레이(310)의 메모리 셀들은 매트릭스 형태로 배열될 것이다. 매트릭스 형태로 배열된 메모리 셀들의 행들은 워드 라인들(WL)에 연결되고, 매트릭스 형태로 배열된 메모리 셀들의 열들은 비트 라인들(BL)에 연결될 것이다.
어드레스 디코더(320)는 워드 라인들(WL)을 통해 메모리 셀 어레이(310)에 연결된다. 어드레스 디코더(320)는 제어 로직(350)의 제어에 응답하여 동작한다. 어드레스 디코더(320)는 외부로부터 어드레스(ADDR)를 전달받아 디코딩한다. 어드 레스 디코더(320)는 어드레스(ADDR) 중 행 어드레스를 디코딩하여 워드 라인들(WL)을 선택할 것이다. 어드레스 디코더(320)는 어드레스(ADDR) 중 열 어드레스를 디코딩하여 읽기/쓰기 회로(330)에 제공할 것이다. 예시적으로, 어드레스(ADDR)는 도 8의 컨트롤러(200)로부터 제공될 것이다. 어드레스 디코더(320)는 어드레스 버퍼, 행 디코더, 열 디코더 등과 같은 잘 알려진 구성 요소들을 포함할 것이다.
읽기/쓰기 회로(330)는 비트 라인들(BL)을 통해 메모리 셀 어레이(310)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(340)에 연결된다. 읽기/쓰기 회로(330)는 제어 로직(350)의 제어에 응답하여 동작한다. 읽기/쓰기 회로(330)는 어드레스 디코더(320)로부터 제공되는 열 어드레스에 응답하여 비트 라인들(BL)을 선택한다. 읽기/쓰기 회로(330)는 데이터 입출력 회로(340)로부터 전달되는 데이터를 메모리 셀 어레이(310)에 기입한다. 읽기/쓰기 회로(330)는 메모리 셀 어레이(310)로부터 읽어진 데이터를 데이터 입출력 회로(340)에 전달한다. 읽기/쓰기 회로(330)는 메모리 셀 어레이(310)의 제 1 저장 영역으로부터 읽은 데이터를 메모리 셀 어레이(310)의 제 1 저장 영역과 상이한 제 2 저장 영역에 기입할 것이다. 예시적으로, 읽기/쓰기 회로(330)는 쓰기 드라이버, 감지 증폭기, 열 선택 회로 등과 같은 잘 알려진 구성 요소들을 포함할 것이다. 다른 예로서, 읽기/쓰기 회로(330)는 페이지 버퍼, 열 선택 회로 등과 같은 잘 알여진 구성 요소들을 포함할 것이다.
데이터 입출력 회로(340)는 데이터 라인(DL)을 통해 읽기/쓰기 회로(330)에 연결된다. 데이터 입출력 회로(340)는 제어 로직(350)의 제어에 응답하여 동작한 다. 데이터 입출력 회로(340)는 외부와 데이터(DATA)를 교환한다. 데이터 입출력 회로(340)는 외부로부터 전달되는 데이터를 읽기/쓰기 회로(330)에 전달한다. 데이터 입출력 회로(340)는 읽기/쓰기 회로(330)로부터 전달되는 데이터를 외부에 전달한다. 예시적으로, 데이터 입출력 회로(340)는 도 8의 컨트롤러(200)와 데이터(DATA)를 교환할 것이다. 데이터 입출력 회로(340)는 데이터 버퍼 등과 같은 잘 알려진 구성 요소들을 포함할 것이다.
제어 로직(350)은 메모리 장치(300)의 제반 동작을 제어한다. 제어 로직(350)은 외부로부터 제공되는 제어 신호(CTRL)에 응답하여 동작한다. 예시적으로, 제어 신호(CTRL)는 도 8의 컨트롤러(200)로부터 제공될 것이다.
전원 공급 회로(360)는 메모리 장치(300)에 전원을 공급한다. 예시적으로, 전원 공급 회로(360)는 외부로부터 전원(PWR)을 제공받아 메모리 장치(300)의 구성 요소들에 전달할 것이다. 예시적으로, 전원 공급 회로(360)는 외부로부터 전원(PWR)을 제공받고, 정류하여 메모리 장치(300)의 구성 요소들에 전달할 것이다. 예시적으로, 전원 공급 회로(360)는 외부로부터 전원(PWR)을 제공받아 내부 전원으로 레벨을 변환하여 메모리 장치(300)의 구성 요소들에 전달할 것이다.
전원 공급 회로(360)는 본 발명의 실시 예에 따른 파워-온 검출기(360)를 포함한다. 파워-온 검출기(100)는 도 1 내지 7을 참조하여 설명된 바와 같이 동작한다. 전원(PWR)의 전압 레벨이 목표 전압(V3)에 도달하면, 파워-온 검출기(100)는 신호(RS)를 활성화활 것이다. 제어 로직(350)는 활성화된 신호(RS)에 응답하여 부팅 동작을 수행할 것이다. 예시적으로, 제어 로직(350)은 파워-온 읽기 동작을 수 행할 것이다.
도 10은 도 8의 메모리 시스템(10)을 포함하는 컴퓨팅 시스템(400)을 보여주는 블록도이다. 도 10을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(400)은 중앙 처리 장치(410), 램(420, RAM, Random Access Memory), 사용자 인터페이스(430), 전원(440), 그리고 메모리 시스템(10)을 포함한다.
메모리 시스템(10)은 시스템 버스(450)를 통해, 중앙처리장치(410), 램(420), 사용자 인터페이스(430), 그리고 전원(440)에 전기적으로 연결된다. 사용자 인터페이스(430)를 통해 제공되거나, 중앙 처리 장치(410)에 의해서 처리된 데이터는 메모리 시스템(10)에 저장된다. 메모리 시스템(10)은 컨트롤러(200) 및 메모리 장치(300)를 포함한다.
도 8을 참조하여 설명된 바와 마찬가지로, 메모리 시스템(10)은 본 발명의 실시 예에 따른 파워-온 검출기(100)를 포함할 것이다. 예시적으로, 프로세서(410), 램(420), 사용자 인터페이스(430) 등과 같은 구성 요소들도 각각 본 발명의 실시 예에 따른 파워-온 검출기(100)를 포함할 수 있음이 이해될 것이다. 또한, 컴퓨팅 시스템(400)의 구성 요소들, 즉 프로세서(410), 램(420), 사용자 인터페이스(430), 메모리 시스템(10) 등에 별도의 파워-온 검출기(100)가 제공되지 않고, 전원(440)이 본 발명의 실시 예에 따른 파워-온 검출기(100)를 포함할 수도 있음이 이해될 것이다. 컴퓨팅 시스템(400)에 제공되는 파워-온 검출기(100)는 도 1 내지 7을 참조하여 설명된 바와 같이 동작할 것이다. 컴퓨팅 시스템(400)은 파워-온 검출기(100)로부터 제공되는 신호(RS)에 응답하여 동작할 것이다. 예시적으로, 컴퓨 팅 시스템(400)은 신호(RS)에 응답하여 파워-온 셀프 테스트(POST, Power-On Self Test)를 수행할 것이다.
메모리 시스템(10)이 반도체 디스크 장치(SSD)로 장착되는 경우, 컴퓨팅 시스템(300)의 부팅 속도가 획기적으로 빨라질 수 있다. 도면에 도시되지 않았지만, 본 발명에 따른 시스템은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등을 더 포함할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 이해될 것이다.
상술한 실시 예에서, 본 발명의 실시 예에 따른 파워-온 검출기(100)를 포함하는 메모리 장치(300), 메모리 시스템(10), 그리고 컴퓨팅 시스템(400)이 설명되었다. 그러나, 본 발명의 실시 예에 따른 파워-온 검출기(100)는 메모리 장치(300), 메모리 시스템(10), 그리고 컴퓨팅 시스템(400)에 적용되는 것으로 한정되지 않는다. 본 발명의 실시 예에 따른 파워-온 검출기(100)는, 외부로부터 전원을 제공받으며 대기 상태(Standby)에 도달하기 위해 미리 설정된 동작(예를 들면, 부팅 동작)이 요구되는 모든 종류의 전자 장치들에 적용될 수 있음이 이해될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 자명하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 제 1 실시 예에 따른 파워-온 검출기를 보여주는 블록도이다.
도 2는 외부로부터 제공되는 전원의 전압 레벨의 변화를 보여주는 다이어그램이다.
도 3은 도 1의 전압 검출기의 도 2에 도시된 전원의 전압 레벨의 변화에 따른 동작의 제 1 실시 예를 설명하기 위한 순서도이다.
도 4는 도 1의 제 1 및 2 전압 검출기들을 보여주는 회로도이다.
도 5는 도 2의 다이어그램의 시간 구간을 확대하여 보여주는 다이어그램이다.
도 6은 외부로부터 제공되는 전원의 전압 레벨의 변화를 보여주는 다이어그램이다.
도 7은 도 1의 전압 검출기의 도 6에 도시된 전원의 전압 레벨의 변화에 따른 동작의 제 2 실시 예를 설명하기 위한 순서도이다.
도 8은 본 발명의 실시 예에 따른 파워-온 검출기를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 9는 본 발명의 실시 예에 따른 파워-온 검출기를 포함하는 메모리 장치를 보여주는 블록도이다.
도 10은 도 8의 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

Claims (10)

  1. 외부로부터 전원을 제공받으며, 파워-온 시에 상기 외부로부터 제공되는 전원의 변화에 응답하여 동작하는 파워-온 검출기의 동작 방법에 있어서:
    상기 외부로부터 제공되는 전원의 전압 레벨 증가율을 계산하고; 그리고
    상기 계산된 전압 레벨 증가율에 기반하여 상기 외부로부터 제공되는 전원의 전압 레벨이 목표 전압 레벨에 도달하기 위해 요구되는 시간을 계산하는 것을 포함하고,
    상기 전압 레벨 증가율은 제 1 전압, 제 1 시간, 그리고 상기 외부로부터 제공되는 전원이 상기 제 1 전압의 레벨로부터 상기 제 1 시간이 경과된 후의 레벨에 기반하여 계산되는 동작 방법.
  2. 삭제
  3. 제 1 항이 있어서,
    상기 외부로부터 제공되는 전원의 전압 레벨이 상기 제 1 전압으로부터 상기 제 2 전압으로 변화될 때까지의 시간이 미리 설정된 시간보다 큰 경우, 파워-온 동작 시에 오류가 발생되었음을 나타내는 신호를 발생하는 것을 더 포함하는 동작 방법.
  4. 삭제
  5. 외부로부터 전원을 제공받으며, 파워-온 시에 상기 외부로부터 제공되는 전원의 변화에 응답하여 동작하는 파워-온 검출기의 동작 방법에 있어서:
    상기 외부로부터 제공되는 전원의 전압 레벨 증가율을 계산하고;
    상기 계산된 전압 레벨 증가율에 기반하여 상기 외부로부터 제공되는 전원의 전압 레벨이 목표 전압 레벨에 도달하기 위해 요구되는 시간을 계산하는 것; 그리고
    상기 외부로부터 제공되는 전원의 전압 레벨이 상기 목표 전압에 도달하면, 제어 신호를 발생하는 것을 포함하고,
    상기 전압 레벨 증가율은 제 1 전압, 제 1 시간, 그리고 상기 외부로부터 제공되는 전원이 상기 제 1 전압의 레벨로부터 상기 제 1 시간이 경과된 후의 레벨에 기반하여 계산되는 동작 방법.
  6. 파워-온 동작 시에 외부로부터 제공되는 전원의 전압 레벨이 제 1 전압에 도달하였는지를 검출하는 전압 검출기;
    제1 시간을 카운트하는 카운터; 그리고
    상기 외부로부터 제공되는 전원의 전압 레벨이 상기 제 1 전압으로부터 상기 제1 시간이 경과한 때의 레벨에 기반하여 상기 외부로부터 제공되는 전원의 전압 레벨 증가율을 계산하는 계산기를 포함하는 파워-온 검출기.
  7. 제 6 항에 있어서,
    상기 계산기는 상기 전압 레벨 증가율에 기반하여 상기 외부로부터 제공되는 전원의 전압 레벨이 목표 전압 레벨에 도달할때까지의 시간을 계산하고, 상기 카운터로부터 제공되는 카운트값을 이용하여 상기 계산된 시간의 경과를 판별하는 파워-온 검출기.
  8. 메모리 셀 어레이;
    상기 메모리 셀 어레이를 액세스하기 위한 읽기/쓰기 회로; 그리고
    상기 메모리 셀 어레이 및 상기 읽기/쓰기 회로에 전원을 제공하기 위한 전원 공급 회로를 포함하고,
    상기 전원 공급 회로는 외부로부터 제공되는 전원의 전압 레벨 증가율을 계산하고, 상기 계산된 전압 레벨 증가율에 기반하여 상기 외부로부터 제공되는 전원의 전압 레벨이 목표 전압 레벨에 도달하기 위해 요구되는 시간을 계산하고, 그리고 상기 계산된 시간이 경과되면 제어 신호를 발생하도록 구성되고,
    상기 전압 레벨 증가율은 제 1 전압, 제 1 시간, 그리고 상기 외부로부터 제공되는 전원이 상기 제 1 전압의 레벨로부터 상기 제 1 시간이 경과된 후의 레벨에 기반하여 계산되는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 메모리 장치는 상기 제어 신호에 응답하여 부팅 동작을 수행하는 메모리 장치.
  10. 제 8 항에 있어서,
    상기 메모리 장치는 상기 메모리 장치를 제어하기 위한 외부의 컨트롤러와 하나의 반도체 장치로 집적되는 메모리 장치.
KR1020080120598A 2008-12-01 2008-12-01 파워-온 검출기, 파워-온 검출기의 동작 방법, 그리고 파워-온 검출기를 포함하는 메모리 장치 KR101535267B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080120598A KR101535267B1 (ko) 2008-12-01 2008-12-01 파워-온 검출기, 파워-온 검출기의 동작 방법, 그리고 파워-온 검출기를 포함하는 메모리 장치
US12/604,116 US8054708B2 (en) 2008-12-01 2009-10-22 Power-on detector, operating method of power-on detector and memory device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080120598A KR101535267B1 (ko) 2008-12-01 2008-12-01 파워-온 검출기, 파워-온 검출기의 동작 방법, 그리고 파워-온 검출기를 포함하는 메모리 장치

Publications (2)

Publication Number Publication Date
KR20100062149A KR20100062149A (ko) 2010-06-10
KR101535267B1 true KR101535267B1 (ko) 2015-07-09

Family

ID=42222693

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080120598A KR101535267B1 (ko) 2008-12-01 2008-12-01 파워-온 검출기, 파워-온 검출기의 동작 방법, 그리고 파워-온 검출기를 포함하는 메모리 장치

Country Status (2)

Country Link
US (1) US8054708B2 (ko)
KR (1) KR101535267B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102611751B (zh) * 2012-03-19 2014-09-24 株洲科瑞变流电气有限公司 一种基于web的大功率整流设备在线监控装置
KR20210147523A (ko) * 2020-05-29 2021-12-07 에스케이하이닉스 주식회사 리던던시 분석 회로 및 이를 포함하는 메모리 시스템
KR20220085881A (ko) * 2020-12-15 2022-06-23 삼성전자주식회사 메모리 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000067552A (ko) * 1999-04-29 2000-11-25 김영환 파워 온 검출회로
KR20030091449A (ko) * 2002-05-28 2003-12-03 삼성전자주식회사 파워 검출 회로, 이를 이용한 플래시 메모리 장치, 그플래시 메모리 장치의 파워-온 독출 신호 발생 방법 및플래시 메모리 장치의 안정적인 파워-온 독출 방법
US20040213038A1 (en) * 2003-01-07 2004-10-28 Seiko Epson Corporation Ferroelectric memory device
US20050275986A1 (en) * 2004-06-15 2005-12-15 Cho Jin-Hyung Method and device for controlling internal power voltage, and semiconductor memory device having the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3687482B2 (ja) 1999-12-13 2005-08-24 セイコーエプソン株式会社 パワーオンリセット回路
US6795366B2 (en) 2002-10-15 2004-09-21 Samsung Electronics Co., Ltd. Internal voltage converter scheme for controlling the power-up slope of internal supply voltage
KR100937948B1 (ko) * 2008-06-04 2010-01-21 주식회사 하이닉스반도체 파워 업 신호 생성회로와 생성 방법
KR101423612B1 (ko) * 2008-09-16 2014-07-25 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법, 그리고 그것을포함하는 메모리 시스템

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000067552A (ko) * 1999-04-29 2000-11-25 김영환 파워 온 검출회로
KR20030091449A (ko) * 2002-05-28 2003-12-03 삼성전자주식회사 파워 검출 회로, 이를 이용한 플래시 메모리 장치, 그플래시 메모리 장치의 파워-온 독출 신호 발생 방법 및플래시 메모리 장치의 안정적인 파워-온 독출 방법
US20040213038A1 (en) * 2003-01-07 2004-10-28 Seiko Epson Corporation Ferroelectric memory device
US20050275986A1 (en) * 2004-06-15 2005-12-15 Cho Jin-Hyung Method and device for controlling internal power voltage, and semiconductor memory device having the same

Also Published As

Publication number Publication date
US8054708B2 (en) 2011-11-08
US20100135099A1 (en) 2010-06-03
KR20100062149A (ko) 2010-06-10

Similar Documents

Publication Publication Date Title
CN107403639B (zh) 存储器控制器的操作方法
US10223011B2 (en) Storage device including nonvolatile memory device and controller and operating method of the storage device
KR102294127B1 (ko) 누설 전류 감지 장치 및 이를 포함하는 비휘발성 메모리 장치
US9367417B2 (en) Nonvolatile memory device including dummy wordline, memory system, and method of operating memory system
US10108370B2 (en) Methods of reading nonvolatile memory devices
KR102252692B1 (ko) 누설 전류 감지 장치 및 이를 포함하는 비휘발성 메모리 장치
US10817222B2 (en) Nonvolatile memory apparatus, semiconductor system including the nonvolatile memory apparatus, and operating method of the nonvolatile memory apparatus
KR20160017167A (ko) 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 시스템
KR102321745B1 (ko) 동적 랜덤 액세스 메모리 장치, 그것의 동작 방법, 및 그것을 포함하는 메모리 모듈
US9299428B2 (en) Resistive memory apparatus and operation method thereof
KR101618313B1 (ko) 불휘발성 메모리 장치의 프로그램 방법
KR20090120209A (ko) 가변 저항 메모리 장치 및 그것의 관리 방법
KR20160071120A (ko) 반도체 메모리 장치 그것의 동작 방법
KR102178141B1 (ko) 비휘발성 메모리 장치의 동작 방법
KR102438988B1 (ko) 랜덤화 연산을 수행하는 불휘발성 메모리 장치
KR20220020710A (ko) 테스트 회로, 메모리 장치, 저장 장치 및 그 동작 방법
KR101785006B1 (ko) 불휘발성 메모리를 포함하는 메모리 시스템 및 그것의 제어 방법
KR20130123516A (ko) 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
KR101535267B1 (ko) 파워-온 검출기, 파워-온 검출기의 동작 방법, 그리고 파워-온 검출기를 포함하는 메모리 장치
KR20180056090A (ko) 저항성 메모리 장치, 이를 위한 리드 회로 및 방법
KR20180020498A (ko) 메모리 시스템 및 그의 동작 방법
KR20100045739A (ko) 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
US20160125960A1 (en) System and method for write abort detection
US9105346B2 (en) Semiconductor device and method for operating the same
KR20100067599A (ko) 결함있는 메모리 셀의 어드레스를 저장하는 치환정보 저장회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180629

Year of fee payment: 4