CN109584937B - 非易失性存储器装置、其操作方法及其数据存储装置 - Google Patents

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Abstract

本发明涉及一种非易失性存储器装置，包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列可包括包含数据单元和过度编程标记单元的页面，其中过度编程标记单元表示数据单元是否可对应于过度编程单元。外围电路可将数据存储在存储器单元阵列中或者从存储器单元阵列读取数据。控制逻辑在从外部装置接收到编程命令时确定数据单元是否可编程。控制逻辑可以在数据单元不可编程时对与数据单元相对应的过度编程标记单元进行编程。

Description

非易失性存储器装置、其操作方法及其数据存储装置
相关申请的交叉引用
本申请要求于2017年9月29日提交的申请号为10-2017-0127218的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
各个实施例总体涉及一种半导体装置，更特别地，涉及一种非易失性存储器装置、用于操作非易失性存储器装置的方法以及包括该非易失性存储器装置的数据存储装置。
背景技术
近来，计算机环境范例可能转化为随时随地使用的普适计算系统。因此，可以广泛使用诸如移动电话、数码相机、笔记本电脑等便携式电子装置。便携式电子装置可包括使用存储器装置的数据存储装置。数据存储装置可用于存储便携式电子装置的数据。
使用存储器装置的数据存储装置可不包括机械驱动机构。因此，数据存储装置可具有良好的稳定性和可靠性。进一步地，数据存储装置可具有快速的访问速度和低功耗。数据存储装置可包括通用串行总线(USB)存储卡、包含各种接口的存储卡、通用闪速存储(UFS)卡以及固态驱动器(SSD)等。
发明内容
示例性实施例可提供能够容易地检测无效页面的非易失性存储器装置。
示例性实施例还可提供用于操作上述非易失性存储器装置的方法。
示例性实施例还可提供包括该非易失性存储器装置的数据存储装置。
在实施例中，非易失性存储器装置可包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列可包括包含数据单元和过度编程标记单元的页面，其中过度编程标记单元表示数据单元是否可对应于过度编程单元。外围电路可将数据存储在存储器单元阵列中或者从存储器单元阵列读取数据。控制逻辑可在从外部装置接收到编程命令时确定数据单元是否可编程。控制逻辑可以在数据单元不可编程时对与数据单元相对应的过度编程标记单元进行编程。
在实施例中，在用于操作非易失性存储器装置的方法中，可确定是否可从外部装置接收到编程命令。当接收到编程命令时，可确定数据单元是否可编程。当数据单元不可编程时，可对与数据单元相对应的过度编程标记单元进行编程。
在实施例中，数据存储装置可包括非易失性存储器装置和控制器。非易失性存储器装置可包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列可包括包含数据单元和过度编程标记单元的页面，其中过度编程标记单元表示数据单元是否可对应于过度编程单元。外围电路可将数据存储在存储器单元阵列中或者从存储器单元阵列读取数据。控制逻辑可在从控制器接收到编程命令时确定数据单元是否可编程。控制逻辑可以在数据单元不可编程时对与数据单元相对应的过度编程标记单元进行编程。
在实施例中，非易失性存储器装置可包括多个存储器单元；以及控制单元，响应于针对被编程存储器单元的编程命令对被编程存储器单元进行编程的同时，将被编程存储器单元的数据标记为无效，并且提供被编程存储器单元的数据有效性信息。
附图说明
图1是示出根据示例性实施例的数据存储装置的框图；
图2是示出图1中的非易失性存储器装置的框图；
图3是示出图1中的存储器单元阵列的存储块的电路图；
图4是示出具有数据单元区域和标记单元区域的字线的框图；
图5是示出根据示例性实施例的在用于操作非易失性存储器装置的方法中用于编程字线的操作的流程图；
图6是示出图5中的步骤S510的流程图；
图7是示出在用于操作非易失性存储器装置的方法中用于识别和传输字线信息的操作的流程图；
图8是示出根据本公开的实施例的包括固态驱动器(SSD)的数据处理系统的示例的示图；
图9是示出图8所示的控制器的示例的示图；
图10是示出根据本公开的实施例的包括数据存储设备的数据处理系统的示例的示图；
图11是示出根据本公开的实施例的包括数据存储设备的数据处理系统的示例的示图；并且
图12是示出根据本公开的实施例的包括数据存储设备的网络系统的示例的示图。
具体实施方式
下面参照附图更详细地描述本发明的各个实施例。然而，注意到的是，本发明可以不同的其它实施例、形式以及变型实施，且不应被解释为限于本文所阐述的实施例。相反，提供所描述的实施例使得本公开将完整和全面，并将本发明充分地传达给本发明所属领域的技术人员。在整个公开中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
当短语“……和……中的至少一个”在本文中与项目列表一起使用时，表示列表中的单个项目或列表中项目的任何组合。例如，“A、B和C中的至少一个”是指仅是A或仅是B或仅是C，或A、B和C的任何组合。
附图不一定按比例绘制，在一些情况下，为了清楚地示出实施例的特征，可以夸大比例。当元件被称为连接至或联接到另一元件时，应当理解的是前者可直接连接或联接到后者，或者经由其间的中间元件电连接或联接到后者。
将进一步理解的是，当一个元件被称为“连接至”或“联接至”另一元件时，它可以直接在其它元件上、连接至或联接至其它元件，或可存在一个或多个中间元件。另外，还将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。
本文使用的术语仅是用于描述特定实施例，并不旨在限制本发明。
如本文使用的，单数形式也旨在包括复数形式，除非上下文另有清楚地说明。
还注意到的是，在一些情况下，如对于相关领域的技术人员显而易见的是，除非另有特别说明，否则结合一个实施例所描述的元件(也被称为特征)可以单独使用或与另一实施例的其它元件组合使用。
将进一步理解的是，当在该说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，它们指定阐述的元件的存在而不排除一个或多个其它元件的存在或增加。如本文使用的，术语“和/或”包括一个或多个相关的所列项目的任何一个和所有组合。
在以下描述中，为了提供本发明的全面理解，阐述了许多特定细节。可以在没有一些或全部这些特定细节的情况下实施本发明。在其它情况下，为了避免不必要地模糊本发明，未详细地描述公知的进程结构和/或进程。
在下文中，将通过实施例的各个示例参照附图在下面描述示例性实施例。
图1是示出根据示例性实施例的数据存储装置的框图。
参照图1，该示例性实施例的数据存储装置10可存储由诸如以下的主机装置访问的数据：移动电话、MP3播放器、便携式计算机、台式计算机、游戏机、TV、车载信息娱乐系统等。数据存储装置10可被称为存储器系统。
数据存储装置10可包括根据与主机装置连接的接口协议的各种存储装置。例如，数据存储装置10可包括以下中的任何一种：固态驱动器(SSD)，诸如MMC、eMMC、RS-MMC、微型MMC等多媒体卡，诸如SD、迷你-SD或微型-SD等安全数字卡，诸如通用存储总线(USB)、通用闪速存储(UFS)、个人计算机存储卡国际协会(PCMCIA)等存储装置，外围组件互连卡，高速PCI(PCI-E)卡，标准闪存(CF)卡，智能媒体卡，记忆棒等。
数据存储装置10可具有各种封装结构中的任何一种。例如，数据存储装置10可具有堆叠封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)以及晶圆级堆叠封装(WSP)等。
数据存储装置10可包括非易失性存储器装置100和控制器200。
非易失性存储器装置100可操作为数据存储装置10的存储介质。非易失性存储器装置100可包括：NAND闪速存储器装置、NOR闪速存储器装置、使用铁电电容器的铁电随机存取存储器(FRAM)、使用隧穿磁阻(TMR)层的磁性随机存取存储器(MRAM)、使用硫族化物化合物的相变随机存取存储器(PRAM)以及使用过渡金属氧化物化合物的电阻式随机存取存储器(RERAM)等。
在图1中，数据存储装置10可包括单个非易失性存储器装置100。可选地，数据存储装置10可包括多个非易失性存储器装置100。示例性实施例可应用于包括多个非易失性存储器装置100的数据存储装置10。
图2是示出图1中的非易失性存储器装置的框图。
参照图2，非易失性存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110可包括布置在字线WLn和位线BLm之间的交叉区域处的存储器单元。例如，存储器单元中的每一个可包括存储一个位的单层单元(SLC)、存储两个位的多层单元(MLC)、存储三个位的三层单元(TLC)以及存储四个位的四层单元(QLC)等。存储器单元阵列110可包括SLC、MLC、TLC和QLC中的至少一个。例如，存储器单元阵列110可包括具有二维结构或三维结构的存储器单元。
外围电路120可包括功能块，该功能块将从外部装置接收到的数据存储在存储器单元阵列110中或者从存储器单元阵列110读取和输出数据。例如，外围电路120可包括行解码器121、页面缓冲器123、列解码器125、输入/输出电路127和电压供给电路129。
行解码器121可选择与存储器单元阵列110连接的字线WL中的任何一个。例如，行解码器121可基于从控制逻辑130接收到的行地址来选择字线WL中的任何一个。行解码器121可向所选择的字线提供从电压供给电路129提供的字线电压。
页面缓冲器123可通过位线BL与存储器单元阵列110连接。页面缓冲器123可临时存储写入存储器单元阵列110中的编程数据或读取从存储器单元阵列110读取的数据。
列解码器125可选择与存储器单元阵列110连接的位线BL中的任何一个。例如，列解码器125可基于从控制逻辑130接收到的列地址来选择位线BL中的任何一个。
输入/输出电路127可通过输入/输出线路I/O与控制器200连接。输入/输出电路127可向控制器200传输命令、地址和数据或从控制器200接收命令、地址和数据。
电压供给电路129可生成用于操作非易失性存储器装置100的电压。通过电压供给电路129生成的电压可被施加到存储器单元阵列110的存储器单元。例如，在编程操作中生成的编程电压可被施加到可执行编程操作的存储器单元的字线。可选地，在擦除操作中生成的擦除电压可被施加到可执行擦除操作的存储器单元的阱区。可选地，在读取操作中生成的读取电压可被施加到可执行读取操作的存储器单元的字线。
控制逻辑130可控制与非易失性存储器装置100的编程操作、读取操作和擦除操作相关的操作。例如，控制逻辑130可响应于从控制器200接收到的编程命令和读取命令来控制外围电路120的功能块的操作，以在存储器单元阵列110中执行编程操作和读取操作。控制逻辑130可响应于从控制器200接收到的擦除命令来控制外围电路120中的功能块的操作，以在存储器单元阵列110中执行擦除操作。编程操作和读取操作可以通过页面单元来执行。擦除操作可以通过块单元来执行。然而，编程操作、读取操作和擦除操作可以除上述方式以外的其它方式来执行。
图3是示出图2中的存储器单元阵列的存储块的电路图。在图2中，存储器单元阵列110可包括存储块BLK1至BLKi。存储块BLK1至BLKi中的每一个可具有图3中的结构。然而，存储块BLK1至BLKi中的每一个的结构可不限于图3所示的结构。
参照图3，存储块BLK可包括数据单元区域DCA和标记单元区域FCA。数据单元区域DCA和标记单元区域FCA可在逻辑上彼此分离。
数据单元区域DCA可存储从控制器200提供的数据。虽然未在图3中示出，但数据单元区域DCA可包括主区域和备用区域。主区域可存储可从主机装置执行编程操作的数据。备用区域可存储与主区域中的数据相关的信息，诸如包括错误校正码的元数据。
数据单元区域DCA可包括与位线BL1至BLn连接的多个单元串ST1至STn。单元串ST1至STn可具有基本相同的配置。在下文中，可示出单元串ST1至STn之中的一个单元串ST1。
单元串ST1可包括多个数据单元DC1至DCm和选择晶体管DST和SST。数据单元DC1至DCm可连接在位线BL1和共源线CSL之间。特别地，单元串ST1可包括与漏极选择线DSL连接的漏极选择晶体管DST、与字线WL1至WLm连接的数据单元DC1至DCm以及与源极选择线SSL连接的源极选择晶体管SST。
标记单元区域FCA可包括与多个标记位线BL1F至BLpF连接的多个标记单元串ST1F至STpF。标记单元串ST1F至STpF可具有基本相同的配置。在下文中，可示出标记单元串ST1F至STpF中的一个标记单元串ST1F。
标记单元串ST1F可包括多个标记单元FC1至FCm和选择晶体管DSTF和SSTF。标记单元FC1至FCm可连接在位线BL1和共源线CSL之间。特别地，标记单元串ST1F可包括与漏极选择线DSL连接的漏极选择晶体管DSTF、与字线WL1至WLm连接的标记单元FC1至FCm以及与源极选择线SSL连接的源极选择晶体管SSTF。
图4是示出具有数据单元区域和标记单元区域的字线的框图。
参照图4，数据单元组DCG可包括多个数据单元DC。数据单元DC可被分组为多个区段。在图4中，可分组四个区段S1至S4。然而，区段的数量可不限于特定的数量。区段S1至S4中的每一个可包括至少一个数据单元DC。关于数据单元组DCG的编程操作可在区段S1至S4上同时执行或者在区段S1至S4中的每一个上单独执行。
标记单元组FCG可包括正常编程标记单元NPFC和过度编程标记单元OPFC。在图4中，标记单元组FCG可包括正常编程标记单元NPFC和过度编程标记单元OPFC。可选地，标记单元组FCG可进一步包括各种标记单元，其中各种标记单元将与数据相关的各种信息存储在数据单元组DCG中。
正常编程标记单元NPFC可存储表示数据单元组DCG的数据单元DC是否为被正常编程的数据单元的信息。过度编程标记单元OPFC可存储表示数据单元组DCG的数据单元DC是否为被过度编程的数据单元的信息。
正常编程的数据单元是在其处于擦除状态时被编程的单元。也就是说，正常编程的单元是在其处于可编程状态时被正常编程的单元。过度编程的数据单元是在其处于编程状态时被重复编程的数据单元。也就是说，过度编程的数据单元是在其处于不可编程状态时被异常编程的单元。
在示例性实施例中，可响应于从控制器200接收到的另外的编程命令来执行与正常编程标记单元NPFC相关的编程操作。可通过非易失性存储器装置100中的控制逻辑130的控制来执行与过度编程标记单元OPFC相关的编程操作。
当从主机装置接收到编程请求时，控制器200可生成与编程请求相对应的编程命令。控制器200可将编程命令传输到非易失性存储器装置100。非易失性存储器装置100可响应于编程命令而对存储器单元阵列110执行编程操作。
从控制器200接收到的编程命令可包括单个编程命令和复合编程命令，单个编程命令用于对数据单元组DCG的数据单元DC进行编程，复合编程命令用于对数据单元组DCG的数据单元DC和与数据单元组DCG相对应的标记单元组FCG的正常编程标记单元NPFC同时进行编程。
当从控制器200接收到单个编程命令时，非易失性存储器装置100的控制逻辑130可控制外围电路120的操作以对目标数据单元组DCG的目标数据单元DC进行编程。而且，从控制器200接收到复合编程命令，控制逻辑130可控制外围电路120的操作以对目标数据单元组DCG的目标数据单元DC和与目标数据单元组DCG相对应的标记单元组FCG的正常编程标记单元NPFC同时进行编程。
当从控制器200接收到单个编程命令或复合编程命令时，控制逻辑130可确定编程命令的目标字线的正常编程标记单元NPFC是否已经被编程。当目标字线的正常编程标记单元NPFC已经被编程时，控制逻辑130可控制外围电路120的操作以对目标字线的数据单元DC和目标字线的过度编程标记单元OPFC同时进行编程。
当控制逻辑130从控制器200接收到用于请求字线的状态标识的命令时，控制逻辑130可识别命令的目标字线的标记单元组FCG中的正常编程标记单元NPFC和过度编程标记单元OPFC。控制逻辑130可向控制器200传输目标字线被正常编程还是被过度编程的信息。
例如，当目标字线的正常编程标记单元NPFC被编程并且过度编程标记单元OPFC被擦除时，控制逻辑130可向控制器200传输状态信息，在该状态信息中，目标字线的数据单元DC是被正常编程的数据单元DC。这可以表示目标字线中的数据有效。
相反地，当目标字线的正常编程标记单元NPFC和过度编程标记单元OPFC被编程时，控制逻辑130可向控制器200传输状态信息，在该状态信息中，目标字线的数据单元DC是被过度编程的数据单元DC。这可以表示目标字线中的数据无效。
控制器200可基于从控制逻辑130接收到的目标字线的状态信息来确定目标字线中的编程数据是否有效。也就是说，控制器200可基于从非易失性存储器装置100提供的状态信息而不用对目标字线中的数据执行ECC解码来容易地确定目标字线是否为被过度编程的字线。
进一步地，当确定目标字线中的编程数据无效时，控制器200可控制ECC单元240，使得ECC单元240不对目标字线中的编程数据执行ECC解码。因为不会对无效数据进行不必要的ECC解码操作，所以数据存储装置10可具有提高的性能。
控制器200可通过驱动加载在随机存取存储器中的固件或软件来控制数据存储装置10的操作。控制器200可解码和驱动诸如固件或软件的代码类型指令或算法。控制器200可包括硬件或硬件与软件的组合。
控制器200可包括主机接口单元210、处理器220、随机存取存储器230、错误校正码(ECC)单元240和存储器接口单元250。
主机接口单元210可根据主机装置的协议将主机装置与数据存储装置10进行接口连接。例如，主机接口单元210可通过以下中的任何一种与主机装置进行通信：USB、UFS、MMC、并行高级技术附件(PATA)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、串列SISI(SAS)、外围组件互连(PCI)和PCI-E。
处理器220可包括微控制单元(MCU)和中央处理单元(CPU)。处理器220可处理从主机装置传输的请求。为了处理从主机装置传输的请求，处理器220可驱动指令或算法，即驱动随机存取存储器240中的固件。处理器220可控制诸如接口单元210、ECC单元230、随机存取存储器240和存储器接口单元250的功能块以及非易失性存储器装置100。
处理器220可基于从主机装置传输的请求来生成用于控制非易失性存储器装置100的操作的控制信号。处理器220可向存储器接口单元250提供所生成的控制信号。例如，处理器220可基于从主机装置传输的编程请求来生成单个编程命令或复合编程命令。处理器220可向存储器接口单元250提供单个编程命令或复合编程命令。
处理器220可生成用于识别目标字线的状态的命令。处理器220可向存储器接口单元250提供所生成的命令。
ECC单元240可校正从非易失性存储器装置100读取的数据中的错误。ECC单元240可通过错误校正码对读取的数据进行解码以校正数据中的错误。例如，错误校正码可包括博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem，BCH)码、里德-所罗门(Reed-Solomon，RS)码、里德-马勒(Reed-Muller，RM)码、汉明码、卷积码、低密度奇偶校验(LDPC)码等。
随机存取存储器230可包括DRAM或SRAM。随机存取存储器230可存储由处理器220驱动的固件。随机存取存储器230可存储例如用于驱动固件的元数据的数据。也就是说，随机存取存储器230可被操作为处理器220的工作存储器。
随机存取存储器230可临时存储从主机装置传输到非易失性存储器装置100的数据或从非易失性存储器装置100传输到主机装置的数据。也就是说，随机存取存储器230可被操作为缓冲存储器。
存储器接口单元250可根据处理器220的控制来控制非易失性存储器装置100。存储器接口单元250可被称为存储器控制单元。存储器接口单元250可向非易失性存储器装置100提供控制信号。控制信号可包括用于控制非易失性存储器装置100的命令、地址、控制信号等。存储器控制单元250可向非易失性存储器装置100提供数据。存储器控制单元250可从非易失性存储器装置100接收数据。
图5是示出根据示例性实施例的在用于操作非易失性存储器装置的方法中用于编程字线的操作的流程图。
参照图5，在步骤S510中，当从外部装置接收到编程命令时，非易失性存储器装置100的控制逻辑130可确定待编程目标字线WL的数据单元DC是否为可编程的。外部装置可包括控制器200。可参照图6来说明用于确定目标字线WL的数据单元DC是否由控制逻辑130可编程的方法。
在步骤S520中，当数据单元DC不可编程时，控制逻辑130可控制外围电路120，使得数据单元DC和与数据单元DC相对应的过度编程标记单元OPFC被同时编程。
图6是示出图5中的步骤S510的流程图。
参照图6，在步骤S610中，控制逻辑130可识别目标字线的正常编程标记单元NPFC是处于编程状态还是处于擦除状态。
在步骤S620中，当目标字线的正常编程标记单元NPFC处于编程状态时，控制逻辑130可确定目标字线将处于不可编程状态。相反地，当目标字线的正常编程标记单元NPFC处于擦除状态时，控制逻辑可确定目标字线将处于可编程状态。
图7是示出在用于操作非易失性存储器装置的方法中用于识别和传输字线信息的操作的流程图。
参照图7，在步骤S710中，当可从外部装置接收到用于识别目标字线的状态的命令时，控制逻辑130可识别目标字线的正常编程标记单元NPFC和过度编程标记单元OPFC。例如，控制逻辑130可控制外围电路120读取正常编程标记单元NPFC和过度编程标记单元OPFC，并且识别正常编程标记单元NPFC和过度编程标记单元OPFC是处于编程状态还是处于擦除状态。
在步骤S720中，控制逻辑130可基于正常编程标记单元NPFC和过度编程标记单元OPFC的状态来确定目标字线的状态。控制逻辑130可将状态信息传输到控制器200。例如，当正常编程标记单元NPFC处于编程状态并且过度编程标记单元OPFC处于擦除状态时，控制逻辑103可将其中目标字线中的数据有效的状态信息传输到控制器200。相反地，当正常编程标记单元NPFC和过度编程标记单元OPFC处于编程状态时，控制逻辑103可将其中目标字线中的数据无效的状态信息传输到控制器200。
图8是示出根据实施例的包括固态驱动器(SSD)的数据处理系统的示例的示图。参照图8，数据处理系统2000可包括主机设备2100和SSD 2200。
SSD 2200可包括控制器2210、缓冲存储器装置2220、非易失性存储器装置2231至223n、电源2240、信号连接器2250和电源连接器2260。
控制器2210可控制SSD 2220的全部操作。
缓冲存储器装置2220可临时存储待存储在非易失性存储器装置2231至223n中的数据。缓冲存储器装置2220可临时存储从非易失性存储器装置2231至223n读取的数据。被临时存储在缓冲存储器装置2220中的数据可根据控制器2210的控制被传输到主机设备2100或非易失性存储器装置2231至223n。
非易失性存储器装置2231至223n可用作SSD 2200的存储介质。非易失性存储器装置2231至223n可通过多个通道CH1至CHn联接到控制器2210。一个或多个非易失性存储器装置可联接到一个通道。联接到一个通道的非易失性存储器装置可联接到同一信号总线和同一数据总线。
电源2240可将通过电源连接器2260输入的电力PWR提供至SSD2200的内部。电源2240可包括辅助电源2241。辅助电源2241可提供电力，使得即使发生突然断电，SSD 2200也正常地结束。辅助电源2241可包括能够对电源PWR充电的大容量电容器。
控制器2210可通过信号连接器2250与主机设备2100交换信号SGL。信号SGL可包括命令、地址、数据等。信号连接器2250可根据主机设备2100和SSD 2200之间的接口连接方法为各种类型的连接器。
图9是示出图8的控制器2210的示例的示图。参照图9，控制器2210可包括主机接口单元2211、控制单元2212、随机存取存储器(RAM)2213、错误校正码(ECC)单元2214和存储器接口单元2215。
主机接口单元2211可根据主机设备2100的协议来执行主机设备2100和SSD 2200之间的接口连接。例如，主机接口单元2211可通过以下中的任何一种与主机设备2100进行通信：安全数字协议、通用串行总线(USB)协议、多媒体卡(MMC)协议、嵌入式MMC(eMMC)协议、个人计算机存储卡国际协会(PCMCIA)协议、并行高级技术附件(PATA)协议、串行高级技术附件(SATA)协议、小型计算机系统接口(SCSI)协议、串列SCSI(SAS)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议和通用闪速存储(UFS)协议。主机接口单元2211可执行主机设备2100将SSD 2200识别为通用数据存储设备，例如识别为硬盘驱动器HDD的磁盘模拟功能。
控制单元2212可分析和处理从主机设备2100输入的信号SGL。控制单元2212可根据用于驱动SDD 2200的固件和/或软件来控制内部功能块的操作。RAM 2213可操作为用于驱动固件或软件的工作存储器。
ECC单元2214可生成用于待被传输到非易失性存储器装置2231至223n的数据的奇偶校验数据。生成的奇偶校验数据可与该数据一起被存储在非易失性存储器装置2231至223n中。ECC单元2214可基于奇偶校验数据来检测从非易失性存储器装置2231至223n读取的数据的错误。当检测到的错误在可校正范围内时，ECC单元2214可校正检测到的错误。
存储器接口单元2215可根据控制单元2212的控制将诸如命令和地址的控制信号提供给非易失性存储器装置2231至223n。存储器接口单元2215可根据控制单元2212的控制与非易失性存储器装置2231至223n交换数据。例如，存储器接口单元2215可将存储在缓冲存储器装置2220中的数据提供给非易失性存储器装置2231至223n，或者将从非易失性存储器装置2231至223n读取的数据提供给缓冲存储器装置2220。
图10是示出根据实施例的包括数据存储设备的数据处理系统的示例的示图。参照图10，数据处理系统3000可包括主机设备3100和数据存储设备3200。
主机设备3100可以诸如印制电路板(PCB)的板形式配置。虽然未在图10中示出，但主机设备3100可包括执行主机设备3100的功能的内部功能块。
主机设备3100可包括诸如插座、插槽或连接器的连接端子3110。数据存储设备3200可安装在连接端子3110上。
数据存储设备3200可以诸如PCB的板形式配置。数据存储设备3200可指代存储器模块或存储卡。数据存储设备3200可包括控制器3210、缓冲存储器装置3220、非易失性存储器装置3231至3232、电源管理集成电路(PMIC)3240和连接端子3250。
控制器3210可控制数据存储设备3200的全部操作。控制器3210可具有与图9所示的控制器2210相同的配置。
缓冲存储器装置3220可临时存储待被存储在非易失性存储器装置3231和3232中的数据。缓冲存储器装置3220可临时存储从非易失性存储器装置3231和3232读取的数据。被临时存储在缓冲存储器装置3220中的数据可根据控制器3210的控制被传输到主机设备3100或非易失性存储器装置3231和3232。
非易失性存储器装置3231和3232可用作数据存储设备3200的存储介质。
PMIC 3240可将通过连接端子3250输入的电力提供到数据存储设备3200的内部。PMIC 3240可根据控制器3210的控制来管理数据存储设备3200的电力。
连接端子3250可联接到主机设备3100的连接端子3110。可通过连接端子3250在主机设备3100和数据存储设备3200之间传输诸如命令、地址、数据和电力的信号。根据主机设备3100与数据存储设备3200之间的接口连接方法，连接端子3250可以各种形式进行配置。连接端子3250可被布置在数据存储设备3200的任何一侧。
图11是示出根据实施例的包括数据存储设备的数据处理系统的示例的示图。参照图11，数据处理系统4000可包括主机设备4100和数据存储设备4200。
主机设备4100可以诸如PCB的板形式配置。虽然未在图11中示出，但主机设备4100可包括执行主机设备4100的功能的内部功能块。
数据存储设备4200可以表面安装封装形式进行配置。数据存储设备4200可通过焊球4250安装在主机设备4100上。数据存储设备4200可包括控制器4210、缓冲存储器装置4220和非易失性存储器装置4230。
控制器4210可控制数据存储设备4200的全部操作。控制器4210可具有与图9所示的控制器2210相同的配置。
缓冲存储器装置4220可临时存储待被存储在非易失性存储器装置4230中的数据。缓冲存储器装置4220可临时存储从非易失性存储器装置4230读取的数据。被临时存储在缓冲存储器装置4220中的数据可通过控制器4210的控制被传输到主机设备4100或非易失性存储器装置4230。
非易失性存储器装置4230可用作数据存储设备4200的存储介质。
图12是示出根据实施例的包括数据存储设备的网络系统5000的示例的示图。参照图12，网络系统5000可包括通过网络5500联接的服务器系统5300和多个客户端系统5410至5430。
服务器系统5300可响应于多个客户端系统5410至5430的请求来服务数据。例如，服务器系统5300可存储从多个客户端系统5410至5430提供的数据。在另一示例中，服务器系统5300可将数据提供给多个客户端系统5410至5430。
服务器系统5300可包括主机设备5100和数据存储设备5200。数据存储设备5200可包括图1的数据存储设备10、图8的数据存储设备2200、图10的数据存储设备3200或图11的数据存储设备4200。
本公开的上述实施例是说明性的而非限制性的。各种替代方案和等同物是可能的。实施例的示例不受本文描述的实施例的限制。本公开也不限于任何特定类型的半导体器装置。鉴于本公开，其它添加、删减或修改是显而易见的，并且旨在落入所附权利要求的范围内。

Claims (19)

1.一种非易失性存储器装置，其包括：
存储器单元阵列，其包括字线，所述字线包括数据单元和过度编程标记单元，所述过度编程标记单元表示当所述数据单元处于编程状态时所述数据单元是否被重复编程；
外围电路，其将数据存储在所述存储器单元阵列中或从所述存储器单元阵列中读取数据；以及
控制逻辑，其用于控制所述外围电路以在所述控制逻辑从外部装置接收编程命令时确定所述数据单元是否可编程，并且在所述数据单元不可编程的情况下对与所述数据单元相对应的过度编程标记单元进行编程。
2.根据权利要求1所述的非易失性存储器装置，其中所述存储器单元阵列中的所述字线中的每一个进一步包括表示所述数据单元是否为正常编程单元的正常编程标记单元，并且所述控制逻辑基于与所述数据单元相对应的所述正常编程标记单元的状态来确定所述数据单元是否可编程。
3.根据权利要求2所述的非易失性存储器装置，其中当所述正常编程标记单元处于编程状态时，所述控制逻辑确定所述数据单元不可编程，并且当所述正常编程标记单元处于擦除状态时，所述控制逻辑确定所述数据单元可编程。
4.根据权利要求2所述的非易失性存储器装置，其中从所述外部装置接收的所述编程命令包括：
用于对所述数据单元进行编程的单个编程命令；以及
用于对所述数据单元和与所述数据单元相对应的所述正常编程标记单元同时进行编程的复合编程命令。
5.根据权利要求4所述的非易失性存储器装置，其中当所述控制逻辑接收所述单个编程命令时，所述控制逻辑控制所述外围电路以对所述数据单元进行编程，并且当所述控制逻辑接收所述复合编程命令时，所述控制逻辑控制所述外围电路以对所述数据单元和与所述数据单元相对应的所述正常编程标记单元同时进行编程。
6.根据权利要求2所述的非易失性存储器装置，其中当所述控制逻辑从所述外部装置接收用于识别目标字线的状态的命令时，所述控制逻辑基于所述目标字线的所述正常编程标记单元和所述过度编程标记单元的状态向所述外部装置提供所述目标字线的数据单元的状态信息。
7.根据权利要求6所述的非易失性存储器装置，其中当所述正常编程标记单元处于编程状态并且所述过度编程标记单元处于擦除状态时，所述控制逻辑向所述外部装置提供其中所述目标字线的所述数据单元是被正常编程的数据单元的状态信息，并且当所述正常编程标记单元和所述过度编程标记单元处于编程状态时，所述控制逻辑向所述外部装置提供其中所述字线的数据单元是被过度编程的数据单元的状态信息。
8.一种用于操作非易失性存储器装置的方法，所述方法包括：
当从外部装置接收编程命令时，确定数据单元是否可编程；以及
当所述数据单元不可编程时，对与所述数据单元相对应的过度编程标记单元进行编程，
其中所述过度编程标记单元表示当所述数据单元处于编程状态时所述数据单元是否被重复编程。
9.根据权利要求8所述的方法，其中确定所述数据单元是否可编程包括：
识别与所述数据单元相对应的正常编程标记单元是处于编程状态还是处于擦除状态；
当所述正常编程标记单元处于所述编程状态时，确定所述数据单元不可编程；以及
当所述正常编程标记单元处于所述擦除状态时，确定所述数据单元可编程。
10.根据权利要求9所述的方法，其中所述编程命令包括用于对所述数据单元进行编程的单个编程命令以及用于对所述数据单元和与所述数据单元相对应的所述正常编程标记单元同时进行编程的复合编程命令。
11.根据权利要求9所述的方法，其中所述正常编程标记单元表示当所述数据单元处于所述擦除状态时被正常编程的数据单元，并且所述过度编程标记单元表示当所述数据单元处于所述编程状态时被异常编程的单元。
12.根据权利要求11所述的方法，
其中一个字线包括所述数据单元、与所述数据单元相对应的所述正常编程标记单元以及与所述数据单元相对应的所述过度编程标记单元，
所述方法进一步包括：
当接收到用于识别所述字线的状态的命令时，识别页面中的所述正常编程标记单元和所述过度编程标记单元的状态；以及
基于所述正常编程标记单元的状态和所述过度编程标记单元的状态，向所述外部装置提供所述字线中的数据单元的状态信息。
13.根据权利要求12所述的方法，其中向所述外部装置提供数据单元的状态信息包括：
当所述正常编程标记单元处于所述编程状态并且所述过度编程标记单元处于所述擦除状态时，向所述外部装置提供表示所述字线的数据单元是被正常编程的数据单元的信息；以及
当所述正常编程标记单元和所述过度编程标记单元处于所述编程状态时，向所述外部装置提供表示所述字线的数据单元是被过度编程的数据单元的信息。
14.一种数据存储装置，其包括：
非易失性存储器装置；以及
控制器，其控制所述非易失性存储器装置，
其中所述非易失性存储器装置包括：
存储器单元阵列，其包括字线，所述字线包括数据单元和过度编程标记单元，所述过度编程标记单元表示当所述数据单元处于编程状态时所述数据单元是否被重复编程；
外围电路，其将数据存储在所述存储器单元阵列中或从所述存储器单元阵列中读取数据；以及
控制逻辑，其用于控制所述外围电路以在所述控制逻辑从所述控制器接收编程命令时确定所述数据单元是否可编程，并且在所述数据单元不可编程的情况下对与所述数据单元相对应的过度编程标记单元进行编程。
15.根据权利要求14所述的数据存储装置，其中所述存储器单元阵列进一步包括表示所述数据单元是否为正常编程单元的正常编程标记单元，并且所述控制逻辑基于与所述数据单元相对应的所述正常编程标记单元的状态来确定所述数据单元是否可编程。
16.根据权利要求15所述的数据存储装置，其中所述编程命令包括：
用于对所述数据单元进行编程的单个编程命令；以及
用于对所述数据单元和与所述数据单元相对应的所述正常编程标记单元同时进行编程的复合编程命令。
17.根据权利要求16所述的数据存储装置，其中当所述控制逻辑接收所述单个编程命令时，所述控制逻辑控制所述外围电路对所述数据单元进行编程，并且当所述控制逻辑接收所述复合编程命令时，所述控制逻辑控制所述外围电路对所述数据单元和与所述数据单元相对应的所述正常编程标记单元同时进行编程。
18.根据权利要求15所述的数据存储装置，其中所述控制器将用于识别所述字线的状态的命令传输到所述非易失性存储器装置，并且所述控制逻辑响应于与所述字线相关的命令识别所述正常编程标记单元和所述过度编程标记单元的状态，并且所述控制逻辑基于所述正常编程标记单元和所述过度编程标记单元的所述状态向所述控制器提供所述字线的数据单元的状态信息。
19.根据权利要求18所述的数据存储装置，其中当所述正常编程标记单元处于编程状态并且所述过度编程标记单元处于擦除状态时，所述控制逻辑向所述控制器提供表示所述字线的数据单元是被正常编程的数据单元的状态信息，并且当所述正常编程标记单元和所述过度编程标记单元处于编程状态时，所述控制逻辑向所述控制器提供表示所述字线的数据单元是被过度编程的数据单元的状态信息。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11487908B2 (en) * 2019-08-16 2022-11-01 Macronix International Co., Ltd. Secure memory
CN112530494B (zh) * 2019-09-17 2024-06-25 硅存储技术股份有限公司 具有存储的索引信息的非易失性存储器设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5771346A (en) * 1996-10-24 1998-06-23 Micron Quantum Devices, Inc. Apparatus and method for detecting over-programming condition in multistate memory device
CN1853239A (zh) * 2003-07-29 2006-10-25 桑迪士克股份有限公司 检测过度编程的存储器
CN106373614A (zh) * 2015-07-23 2017-02-01 爱思开海力士有限公司 半导体存储器件及其操作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7203874B2 (en) * 2003-05-08 2007-04-10 Micron Technology, Inc. Error detection, documentation, and correction in a flash memory device
KR101264112B1 (ko) * 2007-12-07 2013-05-13 삼성전자주식회사 최상위 비트 프로그램 판정방법을 개선한 플래시 메모리장치
US7852683B2 (en) * 2008-07-02 2010-12-14 Sandisk Corporation Correcting for over programming non-volatile storage
US8451662B2 (en) * 2011-03-03 2013-05-28 Micron Technology, Inc. Reading memory cell history during program operation for adaptive programming
KR20130008300A (ko) * 2011-07-12 2013-01-22 삼성전자주식회사 오버 프로그램을 이용하여 소거 동작을 수행하는 플래시 메모리 장치 및 그 동작방법
KR20130134186A (ko) 2012-05-30 2013-12-10 삼성전자주식회사 메모리 장치의 리라이트 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5771346A (en) * 1996-10-24 1998-06-23 Micron Quantum Devices, Inc. Apparatus and method for detecting over-programming condition in multistate memory device
US6601191B1 (en) * 1996-10-24 2003-07-29 Micron Technology, Inc. Apparatus and method for detecting over-programming condition in multistate memory device
CN1853239A (zh) * 2003-07-29 2006-10-25 桑迪士克股份有限公司 检测过度编程的存储器
CN106373614A (zh) * 2015-07-23 2017-02-01 爱思开海力士有限公司 半导体存储器件及其操作方法

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