KR101264112B1 - 최상위 비트 프로그램 판정방법을 개선한 플래시 메모리장치 - Google Patents

최상위 비트 프로그램 판정방법을 개선한 플래시 메모리장치 Download PDF

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Abstract

최상위 비트(Most Significant Bit, MSB) 프로그램이 수행되었는지의 여부를 효율적으로 판정할 수 있는 플래시 메모리 장치가 개시된다. 상기 플래시 메모리 장치의 일실시예에 따르면, 멀티 레벨 셀(multi-level cell)에 대해 최상위 비트(Most Significant Bit, MSB) 프로그램이 수행되었는지에 관한 정보를 저장하는 하나 이상의 플래그 셀(flag cell)들을 구비하는 셀 어레이(cell array)와, 상기 셀 어레이(cell array)에 대한 프로그램, 리드 및 소거 동작 등을 제어하기 위한 제어부 및 상기 플래그 셀들에 저장된 플래그 데이터들을 입력받으며, 상기 플래그 데이터들에 대하여 논리합 연산 및/또는 논리곱 연산을 수행하고, 상기 연산수행 결과에 기반하여 상기 최상위 비트 프로그램의 수행여부를 나타내는 판정 신호를 발생하는 판정부(determination unit)을 구비하는 것을 특징으로 한다.

Description

최상위 비트 프로그램 판정방법을 개선한 플래시 메모리 장치{Flash Memory Device improving a process for determining Most Significant Bit Program}
본 발명은 플래시 메모리 장치에 관한 것으로서, 자세하게는 최상위 비트(Most Significant Bit, MSB) 프로그램이 수행되었는지의 여부를 효율적으로 판정할 수 있는 플래시 메모리 장치에 관한 것이다.
모바일(Mobile) 시스템 및 여러 가지 응용 시스템의 개발에 따라 비휘발성 메모리인 플래시(flash) 메모리의 요구가 증가되고 있다. 전기적으로 소거 및 프로그램이 가능한 불휘발성 메모리 장치인 플래시 메모리는, 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있다.
플래시 메모리 장치와 관련 기술의 발전에 따라, 하나의 메모리 셀에 2 이상의 멀티비트를 저장함으로써 저장용량을 증가시킬 수 있는 멀티레벨 셀(Multi Level Cell, MLC) 기술이 널리 사용된다. 멀티레벨 셀(MLC) 기술은 하나의 셀을 여러 단위의 문턱전압으로 프로그램하여, 하나의 메모리 셀에 2 이상의 멀티비트를 저장하는 것으로서, 하나의 메모리 셀에 하나의 비트만을 저장하는 싱글레벨 셀(Single Level Cell, SLC) 기술과 구분된다.
도 1의 (a)는 싱글레벨 셀의 문턱전압(threshold voltage) 분포도를 나타내며, (b)는 멀티레벨 셀의 문턱전압(threshold voltage) 분포도를 나타낸다.
(a)에 도시된 바와 같이 플래시 메모리 장치에서 SLC 방식에 따르면, 각각의 메모리 셀에 하나의 비트의 데이터만을 저장하므로, 메모리 셀은 [0]과 [1]의 두 가지 상태의 문턱전압 중 어느 하나의 문턱전압으로 프로그램된다. 반면, (b)에 도시된 바와 같이 MLC 방식에 따르면, 각각의 메모리 셀에 복수의 비트의 데이터를 저장하므로(일예로서 2 비트의 데이터), 메모리 셀은 [11], [10], [01], [00]의 네 가지 상태의 문턱전압 중 어느 하나의 문턱전압으로 프로그램된다. 메모리 셀 하나당 복수의 비트의 데이터를 저장하는 경우. 각각의 문턱전압의 상태에 대응하는 데이터 값은 메모리 장치의 설계 방식에 따라 서로 달라질 수 있다. 일예로서, 도 1 (b)의 경우에서 4 개의 문턱전압들은 낮은 레벨의 문턱전압으로부터 각각 [11], [10], [01], [00]의 데이터에 해당하나, 각각의 문턱전압 레벨에 대응하는 데이터 값은 설계 방식에 따라 서로 달라질 수 있다.
상기한 바와 같은 MLC 방식에 따라 메모리 셀을 프로그램 하는 경우, 일반적으로 최하위 비트(Least Significant Bit, LSB)에 대한 프로그램을 수행한 후, 최상위 비트(Most Significant Bit, MSB)에 대한 프로그램을 순차적으로 수행한다. 따라서, 플래시 메모리 장치가 MLC 방식에 기반하는 경우에, 메모리 셀에 대한 프로그램 동작 및 리드 동작 등을 정상적으로 수행하기 위해서는, 해당 메모리 셀이 최하위 비트(Least Significant Bit, LSB)만이 프로그램 되었는지 또는 최상위 비트(Most Significant Bit, MSB)에 대한 프로그램까지 수행이 되었는지 판단하여야 한다.
종래의 경우 MLC 모드에서 MSB 프로그램이 수행되었는지 여부를 판단하기 위하여, 복수 개의 플래그(Flag) 데이터를 이용하여 이에 대한 다수결 원칙에 기반하여 이를 판단하였다. 그러나 상기와 같은 판단 방식의 경우, 그 구현을 위한 회로 설계가 복잡해질 뿐 아니라, PE 사이클(PE cycle) 및 고온 스트레스(Hot Temperature Stress) 등의 원인으로 인하여 플래그(Flag) 데이터를 저장한 셀의 산포가 변동하는 경우에 MSB 프로그램이 수행되었는지 여부를 정확히 판단할 수 없는 문제가 있다. 이에 따라 MSB 프로그램의 수행여부를 판단함에 있어서 보다 효율적이면서도 그 설계의 간단성 또한 만족시키는 기술이 필요하다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, MSB 프로그램의 수행여부의 판정 방식을 개선함으로써, 보다 효율적이면서도 상기 수행여부에 대한 정확한 판정을 수행할 수 있는 플래시 메모리 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 플래시 메모리 장치는, 멀티 레벨 셀(multi-level cell)에 대해 최상위 비트(Most Significant Bit, MSB) 프로그램이 수행되었는지에 관한 정보를 저장하는 하나 이상의 플래그 셀(flag cell)들을 구비하는 셀 어레이(cell array)와, 상기 셀 어레 이(cell array)에 대한 프로그램, 리드 및 소거 동작 등을 제어하기 위한 제어부 및 상기 플래그 셀들에 저장된 플래그 데이터들을 입력받으며, 상기 플래그 데이터들에 대하여 논리합 연산 및/또는 논리곱 연산을 수행하고, 상기 연산수행 결과에 기반하여 상기 최상위 비트 프로그램의 수행여부를 나타내는 판정 신호를 발생하는 판정부(determination unit)을 구비하는 것을 특징으로 한다.
바람직하게는, 상기 판정 신호는 상기 제어부로 제공되며, 상기 제어부는 상기 판정 신호의 상태에 따라 상기 셀 어레이(cell array)에 대한 동작을 달리 제어하는 것을 특징으로 한다.
또한 바람직하게는, 상기 판정부(determination unit)는, 상기 플래그 셀들을 리드(read)하기 위한 전압의 레벨에 따라, 상기 논리합 연산 및 상기 논리곱 연산 중 어느 하나의 연산 결과를 상기 판정 신호로서 제공하는 것을 특징으로 한다.
또한 바람직하게는, 상기 판정부(determination unit)는, 상기 플래그 셀들을 리드(read)하는 방식이 노멀 리드(normal read)인지 또는 인버스 리드(inverse read)인지에 따라, 상기 논리합 연산 및 상기 논리곱 연산 중 어느 하나의 연산 결과를 상기 판정 신호로서 제공하는 것을 특징으로 한다.
한편, 상기 판정부(determination unit)는, 상기 플래그 데이터들을 입력받아 이에 대해 논리합 연산을 수행하여 제1 연산결과를 출력하는 제1 연산부 및 상기 플래그 데이터들을 입력받아 이에 대해 논리곱 연산을 수행하여 제2 연산결과를 출력하는 제2 연산부를 구비할 수 있다.
바람직하게는, 상기 판정부(determination unit)는, 상기 제1 연산결과 및 제2 연산결과를 입력받아, 어느 하나의 연산결과를 선택적으로 출력하는 멀티플렉서를 더 구비할 수 있다.
바람직하게는, 상기 판정부(determination unit)는, 상기 멀티플렉서의 선택적인 출력동작을 제어하기 위하여, 상기 멀티플렉서로 제어신호를 제공하는 제어신호 발생부를 더 구비할 수 있다.
바람직하게는, 상기 제어신호 발생부는, 상기 플래그 셀들을 리드(read)하기 위한 전압 레벨에 관한 정보와, 상기 플래그 셀들을 리드(read)하는 방식이 노멀 리드(normal read)인지 또는 인버스 리드(inverse read)인지에 관한 정보에 기반하여 상기 제어신호를 발생하는 것을 특징으로 한다.
한편, 상기 멀티 레벨 셀(multi-level cell)에 저장된 데이터에 따라 n 가지의 문턱전압 분포들이 형성되며, 상기 데이터를 독출하기 위하여 n-1 개의 전압 레벨이 설정되고, 상기 플래그 셀은 상기 문턱전압 분포들 중 가장 낮은 레벨의 문턱전압 또는 가장 높은 레벨의 문턱전압으로 프로그램될 수 있다.
또한, 상기 플래그 셀들을 독출하기 위한 전압의 레벨이 상기 n-1 개의 전압 레벨 중 가장 낮은 레벨의 전압이고, 상기 플래그 셀들을 노멀(normal)한 방식으로 리드(read)하는 경우, 상기 판정부(determination unit)는 상기 플래그 데이터들에 대하여 논리합 연산을 수행한 결과를 상기 판정 신호로서 발생할 수 있다.
한편, 상기 플래그 셀들을 독출하기 위한 전압의 레벨이 상기 n-1 개의 전압 레벨 중 가장 낮은 레벨의 전압이고, 상기 플래그 셀들을 인버스(inverse) 방식으로 리드(read)하는 경우, 상기 판정부(determination unit)는 상기 플래그 데이터 들에 대하여 논리곱 연산을 수행한 결과를 상기 판정 신호로서 발생할 수 있다.
한편, 상기 플래그 셀들을 독출하기 위한 전압의 레벨이 상기 n-1 개의 전압 레벨 중 가장 높은 레벨의 전압이고, 상기 플래그 셀들을 노멀(normal)한 방식으로 리드(read)하는 경우, 상기 판정부(determination unit)는 상기 플래그 데이터들에 대하여 논리곱 연산을 수행한 결과를 상기 판정 신호로서 발생할 수 있다.
한편, 상기 플래그 셀들을 독출하기 위한 전압의 레벨이 상기 n-1 개의 전압 레벨 중 가장 높은 레벨의 전압이고, 상기 플래그 셀들을 인버스(inverse) 방식으로 리드(read)하는 경우, 상기 판정부(determination unit)는 상기 플래그 데이터들에 대하여 논리합 연산을 수행한 결과를 상기 판정 신호로서 발생할 수 있다.
한편, 상기 n-1 개의 전압 레벨 중 가장 높은 레벨의 전압 및 가장 낮은 레벨의 전압 외의 전압에 의해 상기 플래그 셀들이 독출되는 경우, 상기 판정부(determination unit)는 상기 논리합 연산 및 논리곱 연산 중 어느 하나의 연산 결과를 임의적으로 상기 판정 신호로서 발생할 수 있다.
한편, 상기 플래시 메모리 장치는, 상기 멀티 레벨 셀(multi-level cell)의 프로그램 단위에 대응하여 복수 개의 플래그 셀들이 배치될 수 있다.
한편, 본 발명의 다른 실시예에 따른 플래시 메모리 장치는, 멀티 레벨 셀(multi-level cell)을 포함하며, 상기 멀티 레벨 셀(multi-level cell)에 대해 수행된 프로그램 동작 단계에 관한 정보를 저장하는 하나 이상의 플래그 셀(flag cell)들과, 상기 메모리 장치의 동작을 제어하기 위한 제어부 및 상기 멀티 레벨 셀(multi-level cell)에 대해 수행된 프로그램 동작 단계를 판정하기 위하여, 상기 플래그 셀들에 저장된 플래그 데이터들에 대하여 논리합 연산 및/또는 논리곱 연산을 수행하고, 상기 연산수행 결과에 기반하여 판정 신호를 발생하는 판정부(determination unit)를 구비하는 것을 특징으로 한다.
한편, 본 발명의 또 다른 실시예에 따른 플래시 메모리 장치는, 멀티 레벨 셀(multi-level cell)을 포함하며, 상기 멀티 레벨 셀(multi-level cell)에 대해 수행된 프로그램 동작 단계에 관한 정보를 저장하는 하나 이상의 플래그 셀(flag cell)들과, 상기 메모리 장치의 동작을 제어하기 위한 제어부 및 상기 멀티 레벨 셀(multi-level cell)에 대해 수행된 프로그램 동작 단계를 판정하기 위하여, 상기 플래그 셀들에 저장된 플래그 데이터들에 대하여 두 가지 이상의 논리 연산을 서로 독립적으로 수행하고, 상기 플래그 셀들을 리드(read)하기 위한 전압의 레벨에 따라 어느 하나의 논리 연산 결과를 판정 신호로서 발생하는 판정부(determination unit)를 구비하는 것을 특징으로 한다.
한편, 본 발명의 또 다른 실시예에 따른 플래시 메모리 장치는, 멀티 레벨 셀(multi-level cell)을 포함하며, 상기 멀티 레벨 셀(multi-level cell)에 대해 수행된 프로그램 동작 단계에 관한 정보를 저장하는 하나 이상의 플래그 셀(flag cell)들과, 상기 메모리 장치의 동작을 제어하기 위한 제어부 및 상기 멀티 레벨 셀(multi-level cell)에 대해 수행된 프로그램 동작 단계를 판정하기 위하여, 상기 플래그 셀들에 저장된 플래그 데이터들에 대하여 두 가지 이상의 논리 연산을 서로 독립적으로 수행하고, 상기 플래그 셀들을 리드(read)하는 방식에 따라 어느 하나의 논리 연산 결과를 판정 신호로서 발생하는 판정부(determination unit)를 구비 하는 것을 특징으로 한다.
상기한 바와 같은 본 발명에 따르면, 플래시 메모리 장치의 멀티 레벨 셀(multi-level cell)에 대하여 최상위 비트(Most Significant Bit, MSB) 프로그램이 수행되었는지의 여부를 보다 효율적이며 또한 정확하게 판정할 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 플래시 메모리 장치를 나타내는 블록도이다. 도시된 바와 같이 플래시 메모리 장치(100)는, 데이터를 저장하기 위한 플래시 메모리 셀을 구비하는 셀 어레이(110)와, 셀 어레이(110)에 대해 데이터를 프로그램하거나 리드하기 위한 프로그램/리드 회로(120) 및 데이터의 프로그램/리드 동작을 비롯하여 플래시 메모리 장치(100)의 전반적인 동작을 제어하는 제어부(130)를 구비할 수 있다.
셀 어레이(110)는 하나의 메모리 셀 당 복수 비트의 데이터를 저장하는 멀티 레벨 셀(multi-level cell)을 구비한다. 멀티 레벨 셀(multi-level cell)에 복수 비트의 데이터를 저장하는 경우, 하나의 비트씩 순차적으로 저장될 수 있다. 일예로서 하나의 메모리 셀 당 2 비트의 데이터를 저장하는 경우, 최하위 비트(Least Significant Bit, LSB)의 데이터를 저장하기 위한 프로그램 단계가 수행되고 난 후, 최상위 비트(Most Significant Bit, MSB)의 데이터를 저장하기 위한 프로그램 단계가 수행된다.
멀티 레벨 셀(multi-level cell)을 프로그램함에 있어서, 상기 셀에 최하위 비트(LSB)의 데이터를 저장하는 단계만이 수행된 경우, 해당 셀을 리드하기 위해서는 싱글 레벨 셀(single-level cell)을 리드하기 위한 방식에 따른다. 반면에 상기 셀에 최상위 비트(MSB)의 데이터를 저장하는 단계까지 수행된 경우에는, 해당 셀을 리드하기 위해서 멀티 레벨 셀(multi-level cell)을 리드하기 위한 방식에 따른다. 이는 최하위 비트(LSB) 프로그램 수행에 따른 문턱전압의 분포는 최상위 비트(MSB) 프로그램 수행에 따른 문턱전압의 분포가 서로 다르기 때문이다.
따라서, 멀티 레벨 셀(multi-level cell)을 포함하는 플래시 메모리 장치(100)의 정상적인 동작을 위해서는, 메모리 셀에 수행된 프로그램 단계(최하위 비트(LSB) 프로그램 만이 수행되었는지, 또는 최상위 비트(MSB) 프로그램까지 수행되었는지)에 관한 정보를 저장하는 것이 필요하다. 바람직하게는, 상기 정보는 셀 어레이(110)에 구비되는 플래그 셀(111)에 저장될 수 있다. 또한 바람직하게는 멀티 레벨 셀(multi-level cell)의 프로그램 단위(일예로서, 페이지(page) 단위)에 대응하여 복수 개의 플래그 셀(111)이 배치될 수 있다. 해당 프로그램 단위의 메모 리 셀에 대하여 최하위 비트(LSB) 프로그램 만이 수행된 경우 이에 대응하는 상기 복수 개의 플래그 셀(111)에 데이터 "1"을 저장할 수 있으며, 해당 프로그램 단위의 메모리 셀에 대하여 최상위 비트(MSB) 프로그램까지 수행된 경우 이에 대응하는 상기 복수 개의 플래그 셀(111)에 데이터 "0"을 저장할 수 있다.
또한, 본 발명의 일실시예에 따른 플래시 메모리 장치(100)는, 플래그 셀(111)에 저장된 플래그 데이터(Flag data)에 기반하여 메모리 셀에 수행된 프로그램 단계를 판정하는 판정부(140)를 구비한다. 바람직하게는, 판정부(140)는 플래그 데이터(Flag data)들을 입력받아 이에 대해 논리합 연산 및 논리곱 연산 중 적어도 하나의 연산을 수행한다. 판정부(140)는 상기 연산결과를 메모리 셀에 수행된 프로그램 단계를 나타내는 판정신호(MSB_PGM Flag)로서 발생한다. 상기 판정신호(MSB_PGM Flag)는 제어부(130)로 제공되며, 제어부(130)는 판정신호(MSB_PGM Flag)에 기반하여 프로그램/리드 회로(120)를 제어한다. 이에 따라 프로그램/리드 회로(120)는, 최하위 비트(LSB) 프로그램 만이 수행된 메모리 셀에 데이터를 프로그램/리드하는 동작과, 최상위 비트(MSB) 프로그램까지 수행된 메모리 셀에 데이터를 프로그램/리드하는 동작을 서로 달리한다.
판정부(140)는 데이터(Flag data)들에 대한 논리합 연산 또는 논리곱 연산을 판정신호(MSB_PGM Flag)로서 발생한다. 판정신호(MSB_PGM Flag)는 대응하는 메모리 셀에 수행된 프로그램 단계를 나타내는 정보이며, 바람직하게는 상기 메모리 셀에 최상위 비트(MSB) 프로그램이 수행되었는지를 나타내는 정보이다. 일예로서 상기 판정신호(MSB_PGM Flag)가 하이 레벨일 경우, 대응하는 메모리 셀에는 최하위 비 트(LSB) 프로그램 만이 수행되었음을 나타내며, 상기 판정신호(MSB_PGM Flag)가 로우레벨일 경우, 대응하는 메모리 셀에는 최상위 비트(MSB) 프로그램까지 수행되었음을 나타낸다.
판정부(140)는 논리합 연산 및 논리곱 연산을 포함하여 플래그 데이터(Flag data)들에 대해 복수의 연산을 서로 독립적으로 수행할 수 있다. 상기와 같이 판정부(140)가 복수의 연산을 수행하는 경우, 상기 수행된 연산들 중 어느 하나의 연산결과를 판정신호(MSB_PGM Flag)로서 발생한다. 이러한 경우, 플래시 메모리 장치(100)는 복수의 연산 결과 중 어느 하나의 연산결과를 선택하기 위한 제어신호(CON)를 발생하여 판정부(140)로 제공하는 제어신호 발생부(150)를 더 구비할 수 있다.
제어신호 발생부(150)는 적어도 하나의 정보에 기반하여 상기 제어신호(CON)를 발생할 수 있다. 바람직하게는, 제어신호 발생부(150)는 플래그 셀(Flag cell)들을 리드하기 위한 전압의 레벨에 관한 정보(level inf)에 기반하여 제어신호(CON)를 발생할 수 있다. 또한 바람직하게는, 제어신호 발생부(150)는 플래그 셀(Flag cell)들을 리드하는 방식(type)에 관한 정보(type inf)에 더 기반하여 제어신호(CON)를 발생할 수 있다. 상기 플래그 셀(Flag cell)들을 리드하는 방식(type)이란, 플래그 셀(Flag cell)들을 리드함에 있어서 노멀 리드(normal read) 방식을 따를 것인지, 또는 인버스 리드(inverse read) 방식을 따를 것인지를 나타낸다. 노멀 리드(normal read) 방식에 따르면, 플래그 셀(Flag cell)의 문턱전압이 리드 전압레벨보다 낮은 경우에는 해당 셀의 플래그 데이터(Flag data)를 "1"의 값 으로 판단한다. 반면에 인버스 리드(inverse read) 방식에 따르면, 플래그 셀(Flag cell)의 문턱전압이 리드 전압레벨보다 낮은 경우에는 해당 셀의 플래그 데이터(Flag data)를 "0"의 값으로 판단한다. 판정부(140)가 논리합 연산 및 논리곱 연산을 수행하는 경우에는, 상기 제어신호(CON)에 응답하여 상기 연산들 중 어느 하나의 연산결과를 판정신호(MSB_PGM Flag)로서 발생한다.
상기 판정부(140)의 자세한 구현예를 도 3을 참조하여 설명한다.
도 3은 도 2의 판정부(140)를 구현한 일예를 나타내는 회로도이다. 도시된 바와 같이 판정부(140)는 복수의 논리 연산부를 구비하며, 각각의 논리 연산부는 플래그 데이터(Flag data)에 대한 연산을 서로 독립적으로 수행한다. 바람직하게는 판정부(140)는, 논리합 연산(OR 연산)을 수행하기 위한 제1 연산부(141)와 논리곱연산(AND 연산)을 수행하기 위한 제2 연산부(142)를 구비할 수 있다. 또한 판정부(140)는 멀티플렉서(MUX, 143)를 더 구비할 수 있다.
도 3의 경우에는, 메모리 셀의 프로그램 단위로(일예로서 페이지(page) 단위로) 4 개의 플래그 셀(Flag cell)이 배치되는 일예를 나타낸다. 이러한 경우 제1 연산부(141)는 플래그 데이터 Flag[0] 내지 Flag[3]를 입력받으며, 또한 제2 연산부(142)도 플래그 데이터 Flag[0] 내지 Flag[3]를 입력받는다. 제1 연산부(141)는 플래그 데이터 Flag[0] 내지 Flag[3]에 대한 논리합 연산 결과를 멀티플렉서(143)로 제공한다. 또한, 제2 연산부(142)는 플래그 데이터 Flag[0] 내지 Flag[3]에 대한 논리곱 연산 결과를 멀티플렉서(143)로 제공한다. 멀티플렉서(143)는 제어신호(CON)에 응답하여 제1 연산부(141) 또는 제2 연산부(142)의 연산 결과를 선택적 으로 출력한다. 선택된 연산결과는, 판정부(140)에 구비될 수 있는 플립플롭(144)을 거쳐 판정신호(MSB_PGM Flag)로서 제어부(130)로 제공된다.
도 2 및 도 3에 도시된 바와 같이 구성될 수 있는 본 발명의 일실시예에 따른 플래시 메모리 장치(100)의 자세한 동작을 도 4 내지 도 6을 참조하여 설명하면 다음과 같다.
도 4는 플래시 메모리 장치(100) 내에 플래그 셀(Flag cell)을 배치하는 일예를 나타내는 도면이다. 하나의 메모리 셀 당 복수 비트의 데이터를 저장하는 멀티 레벨 셀(multi-level cell)은, 수행된 프로그램 단계에 따라 최하위 비트(LSB)의 데이터만이 저장될 수 있으며, 또한 최상위 비트(MSB) 까지의 데이터가 저장될 수 있다. 프로그램 단위(PGM UNIT)의 데이터를 저장하는 셀(DATA CELL)에 대응하여 복수 개의 플래그 셀(FLAG CELL)이 배치될 수 있으며, 도 4의 예에서는 프로그램 단위(PGM UNIT) 셀(DATA CELL)에 대응하여 4 개의 플래그 셀(FLAG CELL)이 배치된다. 상기 플래그 셀(FLAG CELL)의 수는 적절하게 조절될 수 있다.
도 5는 플래그 셀(FLAG CELL)의 문턱전압 분포 및 리드 전압을 나타내는 도면이다. 데이터를 저장하는 멀티 레벨 셀(multi-level cell)이 각각의 셀 당 2 비트의 데이터를 저장하는 경우, 메모리 셀들의 문턱전압 분포는 도시된 바와 같이 4 가지의 문턱전압 분포들이 형성된다. 메모리 셀에 저장된 데이터는, 낮은 레벨의 문턱전압부터 순차적으로 각각 "11", "01", "00" 및 "10"에 대응할 수 있다.
플래그 셀(FLAG CELL)은 메모리 셀에 수행된 프로그램 단계에 따라 두 가지 문턱전압 중 어느 하나의 문턱전압으로 프로그램될 수 있다. 바람직하게는 도 5의 실선으로 도시된 바와 같이, 메모리 셀에 최하위 비트(LSB)의 데이터만이 저장된 경우 이에 대응하는 플래그 셀(FLAG CELL)의 문턱전압은 가장 낮은 문턱전압에 해당하는 레벨("11"에 대응하는 레벨)을 가질 수 있다. 반면에 메모리 셀에 최상위 비트(MSB) 까지의 데이터가 저장된 경우에는, 이에 대응하는 플래그 셀(FLAG CELL)의 문턱전압은 가장 높은 문턱전압("10"에 대응하는 레벨)에 해당하는 레벨을 가질 수 있다. 상기 리드 전압은 4 가지의 문턱전압 분포들을 서로 구분하기 위하여 3 개의 전압 레벨(VR1, VR2, VR3)이 설정될 수 있다.
도 5에 도시된 바와 같은 문턱전압으로 프로그램된 플래그 셀(FLAG CELL)은 PE cycle, HTS 이후 그 문턱전압이 변동될 수 있으며, 낮은("11" 에 대응하는) 문턱전압으로 프로그램된 플래그 셀(FLAG CELL) 중 일부의 셀의 문턱전압이 리드 전압 VR1보다 커질 수 있으며, 또는 높은("10" 에 대응하는) 문턱전압으로 프로그램된 플래그 셀(FLAG CELL) 중 일부의 셀의 문턱전압이 리드 전압 VR3보다 작아질 수 있다.
메모리 셀에 최하위 비트(LSB)의 데이터만이 저장된 경우, 이에 대응하는 플래그 셀(FLAG CELL[0] 내지 FLAG CELL[3])은 낮은 문턱전압으로 프로그램되므로, 노멀(normal) 리드 방식에 따라 플래그 셀(FLAG CELL[0] 내지 FLAG CELL[3])을 리드하면 플래그 데이터 "1"이 리드된다. 한편, 인버스(inverse) 방식에 따라 플래그 셀(FLAG CELL[0] 내지 FLAG CELL[3])을 리드하면 플래그 데이터 "0"이 리드된다. 이에 따라 노멀(normal) 방식에서는, 메모리 셀에 최하위 비트(LSB)의 데이터만이 저장되었음을 나타내기 위하여 플래그 데이터 "1"이 판정신호(MSB_PGM Flag)로서 제공될 수 있다. 또한 인버스(inverse) 방식에서는, 메모리 셀에 최하위 비트(LSB)의 데이터만이 저장되었음을 나타내기 위하여 플래그 데이터 "0"이 판정신호(MSB_PGM Flag)로서 제공될 수 있다.
플래그 셀(FLAG CELL[0] 내지 FLAG CELL[3])의 리드전압 레벨이 VR1 이며, 노멀(normal) 리드 방식에 따라 리드 동작을 수행하는 것으로 가정하자. 메모리 셀에 최하위 비트(LSB)의 데이터만이 저장되어 플래그 셀(FLAG CELL[0] 내지 FLAG CELL[3])이 낮은 문턱전압으로 프로그램되면, 정상적인 플래그 셀로부터는 플래그 데이터 "1"이 리드된다. 한편, 도 5와 같이 문턱전압이 변동하는 일부의 플래그 셀로부터는 플래그 데이터 "0"이 리드된다. 그러나, 제1 연산부(141)에 의하여 상기 플래그 데이터(FLAG [0] 내지 FLAG [3])에 대해 논리합 연산이 수행되므로, 제1 연산부(141)의 연산 결과는 "1"이 출력된다. 상기 제1 연산부(141)의 연산 결과는 멀티플렉서(143) 및 플립플롭(144)을 통해 판정신호(MSB_PGM Flag)로서 제어부(130)로 제공된다.
한편, 인버스(inverse) 방식에 따라 플래그 셀(FLAG CELL[0] 내지 FLAG CELL[3])에 대한 리드 동작을 수행하는 경우, 플래그 셀(FLAG CELL[0] 내지 FLAG CELL[3])이 낮은 문턱전압으로 프로그램되면, 정상적인 플래그 셀로부터는 플래그 데이터 "0"이 리드된다. 한편, 도 5와 같이 문턱전압이 변동하는 일부의 플래그 셀로부터는 플래그 데이터 "1"이 리드된다. 그러나, 제2 연산부(142)에 의하여 상기 플래그 데이터(FLAG [0] 내지 FLAG [3])에 대해 논리곱 연산이 수행되므로, 제2 연산부(141)의 연산 결과는 "0"이 출력된다. 상기 제2 연산부(142)의 연산 결과는 멀 티플렉서(143) 및 플립플롭(144)을 통해 판정신호(MSB_PGM Flag)로서 제어부(130)로 제공된다.
상기와 같은 본 발명의 일실시예에 따르면, 제1 연산부(141) 및 제2 연산부(142)는 각각 논리합 연산 및 논리곱 연산만을 수행하면 되므로, 다수결 원칙에 따라서 최상위 비트(MSB) 프로그램을 판정하기 위한 회로에 비해 그 구현을 간단하게 할 수가 있다. 또한 다수결 원칙에 따르면 4 개의 플래그 셀(FLAG CELL[0] 내지 FLAG CELL[3]) 중 두 개의 플래그 셀의 문턱전압이 변동한다면, 상기 최상위 비트(MSB) 프로그램 판정을 정확하게 할 수가 없다. 그러나 본 발명의 일실시예에 따르면 플래그 데이터(FLAG [0] 내지 FLAG [3])에 대해 논리합 연산 결과 또는 논리곱 연산 결과가 판정신호(MSB_PGM Flag)로서 제공되므로, 4 개의 플래그 셀(FLAG CELL[0] 내지 FLAG CELL[3]) 중 세 개의 플래그 셀의 문턱전압이 변동하더라도, 정확한 판정신호(MSB_PGM Flag)를 발생할 수 있다.
도 6은 플래그 셀(FLAG CELL)의 리드전압 레벨 및 리드 방식에 따른 판정 방법을 나타내는 표이다. 상술하였던 바와 같이, 플래그 셀(FLAG CELL)을 리드하기 위한 전압 및 플래그 셀(FLAG CELL)을 리드하는 방식에 따라서, 제1 연산부(141)의 연산 결과 및 제2 연산부(142)의 연산 결과 중 어느 하나의 연산결과를 판정신호(MSB_PGM Flag)로서 제공할 수 있다. 이에 따라 도 2에 도시된 제어신호 발생부(150)는 리드전압의 레벨에 관한 정보(level inf) 및 리드 방식(type)에 관한 정보(type inf)를 입력받아, 이에 응답하여 제어신호(CON)를 발생하고 이를 도 3의 멀티플렉서(143)로 제공한다.
도 6에 도시된 바와 같이, 플래그 셀(FLAG CELL)의 리드전압 레벨이 VR1이고 리드 방식(type)이 노멀(normal)한 방식을 따를 경우, 멀티플렉서(143)는 제1 연산부(141)의 연산 결과(논리합 연산 결과)를 선택적으로 출력한다. 플래그 셀(FLAG CELL)이 낮은 문턱전압으로 프로그램되고, 일부의 플래그 셀(FLAG CELL)의 문턱전압 레벨이 변동되어 리드전압 VR1 보다 커지더라도, 멀티플렉서(143)는 "1"에 해당하는 제1 연산부(141)의 논리 연산 결과를 선택적으로 출력한다.
한편, 플래그 셀(FLAG CELL)의 리드전압 레벨이 VR1이고 리드 방식(type)이 인버스(inverse) 방식을 따를 경우, 멀티플렉서(143)는 제2 연산부(142)의 연산 결과(논리곱 연산 결과)를 선택적으로 출력한다. 플래그 셀(FLAG CELL)이 낮은 문턱전압으로 프로그램되는 경우, 일부의 플래그 셀(FLAG CELL)의 플래그 데이터(FLAG DATA)가 "0"으로 리드되고, 다른 일부의 플래그 셀(FLAG CELL)의 문턱전압 레벨이 변동되어 플래그 데이터(FLAG DATA)가 "1"로 리드되더라도, 멀티플렉서(143)는 "0"에 해당하는 제2 연산부(142)의 논리 연산 결과를 선택적으로 출력한다.
한편, 플래그 셀(FLAG CELL)의 리드전압 레벨이 VR2인 경우에는, 멀티플렉서(143)는 제1 연산부(141) 및 제2 연산부(142)의 연산 결과 중 어떠한 연산 결과를 임의적으로 출력하여도 무방하다. 플래그 셀(FLAG CELL)의 리드전압 레벨이 VR2인 경우에는, 플래그 셀(FLAG CELL)의 문턱전압 레벨이 변동되더라도 실제 플래그 셀(FLAG CELL)에 저장된 플래그 데이터(FLAG DATA)가 잘못 리드될 경우는 거의 존재하지 않기 때문이다. 일예로서 플래그 셀(FLAG CELL)이 낮은 문턱전압으로 프로 그램되는 경우, 문턱전압이 변동되더라도 변동된 문턱전압이 리드전압 VR2보다 커지는 경우는 거의 존재하지 않는다. 또한 플래그 셀(FLAG CELL)이 높은 문턱전압으로 프로그램되는 경우, 문턱전압이 변동되더라도 변동된 문턱전압이 리드전압 VR2보다 작아지는 경우는 거의 존재하지 않는다.
한편, 플래그 셀(FLAG CELL)의 리드전압 레벨이 VR3이고 리드 방식(type)이 노멀(normal)한 방식을 따를 경우, 멀티플렉서(143)는 제2 연산부(142)의 연산 결과(논리곱 연산 결과)를 선택적으로 출력한다. 플래그 셀(FLAG CELL)이 높은 문턱전압으로 프로그램되는 경우, 일부의 플래그 셀(FLAG CELL)의 플래그 데이터(FLAG DATA)가 "0"으로 리드되고, 다른 일부의 플래그 셀(FLAG CELL)의 문턱전압 레벨이 변동되어(리드전압 VR3 보다 작아지게 되어) 플래그 데이터(FLAG DATA)가 "1"로 리드되더라도, 멀티플렉서(143)는 "0"에 해당하는 제2 연산부(142)의 논리 연산 결과를 선택적으로 출력한다.
한편, 플래그 셀(FLAG CELL)의 리드전압 레벨이 VR3이고 리드 방식(type)이 인버스(inverse) 방식을 따를 경우, 멀티플렉서(143)는 제1 연산부(141)의 연산 결과(논리합 연산 결과)를 선택적으로 출력한다. 플래그 셀(FLAG CELL)이 높은 문턱전압으로 프로그램되는 경우, 일부의 플래그 셀(FLAG CELL)의 플래그 데이터(FLAG DATA)가 "1"로 리드되고, 다른 일부의 플래그 셀(FLAG CELL)의 문턱전압 레벨이 변동되어(리드전압 VR3 보다 작아지게 되어) 플래그 데이터(FLAG DATA)가 "0"로 리드되더라도, 멀티플렉서(143)는 "1"에 해당하는 제1 연산부(141)의 논리 연산 결과를 선택적으로 출력한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1 a,b는 싱글레벨 셀의 문턱전압 및 멀티레벨 셀의 문턱전압 분포도를 나타낸다.
도 2는 본 발명의 일실시예에 따른 플래시 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 판정부를 구현한 일예를 나타내는 회로도이다.
도 4는 플래그 셀(Flag cell)을 배치하는 일예를 나타내는 도면이다.
도 5는 플래그 셀(FLAG CELL)의 문턱전압 분포 및 리드 전압을 나타내는 도면이다.
도 6은 플래그 셀(FLAG CELL)의 리드전압 레벨 및 리드 방식에 따른 판정 방법을 나타내는 표이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 플래시 메모리 장치
110: 셀 어레이 111: 플래그 셀
120: 프로그램/리드 회로
130: 제어부
140: 판정부 141: 제1 연산부
142: 제2 연산부 143: 멀티플렉서
144: 플립플롭
150: 제어신호 발생부

Claims (24)

  1. 멀티 레벨 셀(multi-level cell)에 대해 최상위 비트(Most Significant Bit, MSB) 프로그램이 수행되었는지에 관한 정보를 저장하는 하나 이상의 플래그 셀(flag cell)들을 구비하는 셀 어레이(cell array);
    상기 셀 어레이(cell array)에 대한 프로그램, 리드 및 소거 동작 등을 제어하기 위한 제어부; 및
    상기 플래그 셀들에 저장된 플래그 데이터들을 입력받으며, 상기 플래그 데이터들에 대하여 논리합 연산 및 논리곱 연산을 수행하고, 어느 하나의 연산수행 결과에 기반하여 상기 최상위 비트 프로그램의 수행여부를 나타내는 판정 신호를 발생하는 판정부(determination unit)을 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제1항에 있어서,
    상기 판정 신호는 상기 제어부로 제공되며,
    상기 제어부는 상기 판정 신호의 상태에 따라 상기 셀 어레이(cell array)에 대한 동작을 달리 제어하는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제1항에 있어서,
    상기 판정부(determination unit)는, 상기 플래그 셀들을 리드(read)하기 위 한 전압의 레벨에 따라, 상기 논리합 연산 및 상기 논리곱 연산 중 어느 하나의 연산 결과를 상기 판정 신호로서 제공하는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제1항에 있어서,
    상기 판정부(determination unit)는, 상기 플래그 셀들을 리드(read)하는 방식이 노멀 리드(normal read)인지 또는 인버스 리드(inverse read)인지에 따라, 상기 논리합 연산 및 상기 논리곱 연산 중 어느 하나의 연산 결과를 상기 판정 신호로서 제공하는 것을 특징으로 하는 플래시 메모리 장치.
  5. 제1항에 있어서, 상기 판정부(determination unit)는,
    상기 플래그 데이터들을 입력받아 이에 대해 논리합 연산을 수행하여 제1 연산결과를 출력하는 제1 연산부; 및
    상기 플래그 데이터들을 입력받아 이에 대해 논리곱 연산을 수행하여 제2 연산결과를 출력하는 제2 연산부를 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  6. 제5항에 있어서, 상기 판정부(determination unit)는,
    상기 제1 연산결과 및 제2 연산결과를 입력받아, 어느 하나의 연산결과를 선택적으로 출력하는 멀티플렉서를 더 구비하는 것을 특징으로 하는 플래시 메모리 장치.
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  16. 멀티 레벨 셀(multi-level cell)을 포함하는 플래시 메모리 장치에 있어서,
    상기 멀티 레벨 셀(multi-level cell)에 대해 수행된 프로그램 동작 단계에 관한 정보를 저장하는 하나 이상의 플래그 셀(flag cell)들;
    상기 메모리 장치의 동작을 제어하기 위한 제어부; 및
    상기 멀티 레벨 셀(multi-level cell)에 대해 수행된 프로그램 동작 단계를 판정하기 위하여, 상기 플래그 셀들에 저장된 플래그 데이터들에 대하여 논리합 연산 및 논리곱 연산을 수행하고, 어느 하나의 연산수행 결과에 기반하여 판정 신호를 발생하는 판정부(determination unit)를 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  17. 제16항에 있어서,
    상기 프로그램 동작 단계에 관한 정보는, 상기 멀티 레벨 셀(multi-level cell)에 대해 최하위 비트(Least Significant Bit, LSB) 프로그램 단계가 수행되었는지, 또는 최상위 비트(Most Significant Bit, MSB) 프로그램 단계가 수행되었는지에 관한 정보인 것을 특징으로 하는 플래시 메모리 장치.
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  20. 멀티 레벨 셀(multi-level cell)을 포함하는 플래시 메모리 장치에 있어서,
    상기 멀티 레벨 셀(multi-level cell)에 대해 수행된 프로그램 동작 단계에 관한 정보를 저장하는 하나 이상의 플래그 셀(flag cell)들;
    상기 메모리 장치의 동작을 제어하기 위한 제어부; 및
    상기 멀티 레벨 셀(multi-level cell)에 대해 수행된 프로그램 동작 단계를 판정하기 위하여, 상기 플래그 셀들에 저장된 플래그 데이터들에 대하여 두 가지 이상의 논리 연산을 서로 독립적으로 수행하고, 상기 플래그 셀들을 리드(read)하기 위한 전압의 레벨에 따라 어느 하나의 논리 연산 결과를 판정 신호로서 발생하는 판정부(determination unit)를 구비하는 것을 특징으로 하는 플래시 메모리 장치.
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  23. 멀티 레벨 셀(multi-level cell)을 포함하는 플래시 메모리 장치에 있어서,
    상기 멀티 레벨 셀(multi-level cell)에 대해 수행된 프로그램 동작 단계에 관한 정보를 저장하는 하나 이상의 플래그 셀(flag cell)들;
    상기 메모리 장치의 동작을 제어하기 위한 제어부; 및
    상기 멀티 레벨 셀(multi-level cell)에 대해 수행된 프로그램 동작 단계를 판정하기 위하여, 상기 플래그 셀들에 저장된 플래그 데이터들에 대하여 두 가지 이상의 논리 연산을 서로 독립적으로 수행하고, 상기 플래그 셀들을 리드(read)하는 방식에 따라 어느 하나의 논리 연산 결과를 판정 신호로서 발생하는 판정부(determination unit)를 구비하는 것을 특징으로 하는 플래시 메모리 장치.
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