KR101432108B1 - 비휘발성 메모리 장치 및 그것의 구동 방법 - Google Patents

비휘발성 메모리 장치 및 그것의 구동 방법 Download PDF

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Abstract

본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법은, LSB 프로그램 회수를 저장하면서 LSB 프로그램 동작을 수행하는 단계, 및 상기 LSB 프로그램 회수에 따라 결정되는 문턱 전압 상태 순서로 MSB 프로그램 동작을 수행하는 단계를 포함한다.
부분, LSB, 프로그램, MSB

Description

비휘발성 메모리 장치 및 그것의 구동 방법{NONVOLATILE MEMORY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 비휘발성 메모리 장치 및 그것의 구동 방법에 관한 것이다.
최근, 휘발성 메모리들과 비휘발성 메모리들과 같은 저장 장치들의 응용들이 MP3 플레이어, PMP, 휴대전화, 노트북 컴퓨터, PDA 등과 같은 모바일 기기들에 급속히 확산되고 있다. 이러한 모바일 기기들은 다양한 기능들(예를 들면, 동영상 재생기능)을 제공하기 위하여 점차적으로 대용량의 저장장치들을 필요로 하고 있다. 이러한 요구를 충족하기 위하여 하나의 메모리 셀에 2-비트 혹은 그 보다 많은 데이터들을 저장하는 멀티-비트 메모리 장치가 제안되어 오고 있다.
하나의 메모리 셀에 1-비트 데이터를 저장하는 경우, 메모리 셀은 2개의 문턱 전압 분포들 중 어느 하나에 속하는 문턱 전압을 갖는다. 즉, 메모리 셀은 데이터 '1'과 데이터 '0'을 각각 나타내는 2개의 상태들 중 하나를 갖는다. 이에 반해서, 하나의 메모리 셀에 2-비트 데이터를 저장하는 경우, 메모리 셀은 4개의 문턱 전압 분포들 중 어느 하나에 속하는 문턱 전압을 갖는다. 즉, 하나의 메모리 셀은 데이터 '11', 데이터 '10', 데이터 '01' 및 데이터 '00'을 각각 나타내는 4개의 상 태들 중 하나를 갖는다.
메모리 셀의 문턱 전압이 '온'(On) 상태(소거된 상태)로부터 더 높은 상태의 문턱 전압으로 증가될 때, 메모리 셀이 "프로그램된다"고 일컫는다. 2-비트 메모리 셀의 프로그램은 LSB(Least Significant Bit) 프로그램 및 MSB(Most Significant Bit) 프로그램으로 구분된다. 즉, 2-비트 메모리 셀을 갖는 낸드 플래시 메모리는 LSB 프로그램을 수행한 뒤, MSB 프로그램을 수행한다.
낸드 플래시 메모리의 경우에 있어서, 하나의 워드라인에 연결된 메모리 셀들이 동시에 프로그램될 수 있다(이하, 정상 프로그램). 혹은 하나의 워드라인에 연결된 메모리 셀들이 워드라인의 소거 동작없이 몇 차례의 걸쳐 프로그램될 수 있으며, 이를 부분 프로그램(partial program)이라고 부른다. 이러한 부분 프로그램은 페이지의 크기가 큰 상태에서 사용자가 페이지 크기보다 작은 단위의 데이터를 관리하는 경우 흔히 사용된다.
본 발명의 목적은 프로그램 방식에 따라 복수의 문턱 전압 상태 순서들을 채용한 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 부분 프로그램 여부에 따라 문턱 전압의 상태 순서를 가변시켜 MSB 쓰기 및 읽기 동작을 수행함으로, 전체적인 읽기 동작 속도를 향상시킬 수 있는 비휘발성 메모리 장치를 제공하는 데 있다.
본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법은: LSB 프로그램 회수를 저장하면서 LSB 프로그램 동작을 수행하는 단계; 및 상기 LSB 프로그램 회수에 따라 결정되는 문턱 전압 상태 순서로 MSB 프로그램 동작을 수행하는 단계를 포함한다.
실시 예에 있어서, 상기 LSB 프로그램 동작시, 선택된 워드라인에 연결된 플래그 셀들에 상기 LSB 프로그램 회수가 저장되는 것을 특징으로 한다.
실시 예에 있어서, 상기 플래그 셀들은, 상기 선택된 워드라인으로 첫번째 LSB 프로그램이 수행될 때 데이터 '0'을 저장하는 제 1 플래그 셀; 및 상기 선택된 워드라인으로 두번째 LSB 프로그램이 수행될 때 데이터 '0'을 저장하는 제 2 플래그 셀을 포함한다.
실시 예에 있어서, 상기 선택된 워드라인으로 소거 없이 두번 이상 LSB 프로그램이 수행될 때 상기 제 1 및 제 2 플래그 셀들에 데이터 '0'이 저장되는 것을 특징으로 한다.
실시 예에 있어서, 소거 없이 두번 이상 프로그램이 수행되는 것을 부분 프로그램이라고 칭하며, 상기 비휘발성 메모리 장치는 LSB 프로그램 동작시 부분 프로그램 동작을 수행하였을 때 MSB 프로그램 동작 시 부분 프로그램을 수행하는 것을 특징으로 한다.
실시 예에 있어서, 제 2 플래그 셀에 데이터 '1'이 저장되어 있는 경우 제 1 문턱 전압 상태 순서에 따라 MSB 쓰기 동작을 하고, 데이터 '0'이 저장되어 있는 경우 제 2 문턱 전압 상태 순서에 따른 MSB 쓰기 동작을 하되, 상기 제 1 문턱 전 압 상태 순서와 상기 제 2 문턱 전압 상태 순서는 서로 다른 것을 특징으로 한다.
본 발명에 따른 비휘발성 메모리 장치의 MSB 읽기 방법은: LSB 프로그램 회수를 판별하는 단계; 및 상기 LSB 프로그램 회수에 따라 결정되는 문턱 전압 상태 순서에 의거하여 MSB 읽기 동작을 수행하는 단계를 포함한다.
실시 예에 있어서, 상기 LSB 프로그램 회수는 LSB 프로그램 동작시 저장되는 것을 특징으로 한다.
실시 예에 있어서, 상기 LSB 프로그램 회수는 LSB 프로그램 동작시 선택된 워드라인의 플래그 셀들에 저장되는 것을 특징으로 한다.
실시 예에 있어서, 상기 LSB 프로그램 회수가 1이면 제 1 문턱 전압 상태 순서에 따른 MSB 읽기 동작을 수행하고, 상기 LSB 프로그램 회수가 2 이상이면 제 2 문턱 전압 상태 순서에 따른 MSB 읽기 동작을 수행하되, 상기 제 1 문턱 전압 상태 순서와 상기 제 2 문턱 전압 상태 순서는 서로 다른 것을 특징으로 한다.
본 발명에 따른 비휘발성 메모리 장치는: 복수의 워드라인들 및 복수의 비트라인들이 교차되어 배열된 복수의 메모리 셀들을 포함하고, 상기 복수의 워드라인들과 복수의 부분 프로그램 비트라인들이 교차되어 배열되고 LSB 프로그램 회수를 저장하는 복수의 플래그 셀들이 존재하는 메모리 셀 어레이; 입력된 어드레스에 따라 구동될 워드라인을 선택하는 로우 디코더; 상기 복수의 비트라인들 및 상기 복수의 부분 프로그램 비트라인들을 통하여 상기 메모리 셀들 및 상기 플래그 셀들로/로부터 읽어오거나 저장하기 위한 데이터를 임시로 저장하는 페이지 버퍼; 및 외부로부터 입력된 제어 신호에 응답하여 상기 로우 디코더 및 상기 페이지 버퍼를 제어하고, LSB 프로그램 동작시 선택된 워드라인에 연결된 복수의 플래그 셀들에 LSB 프로그램 회수가 저장되도록 제어하는 제어 로직을 포함한다.
실시 예에 있어서, 상기 제어 로직은 MSB 프로그램 동작시 상기 선택된 워드라인에 연결된 복수의 플래그 셀들에 저장된 상기 LSB 프로그램 회수를 읽고, 상기 LSB 프로그램 회수에 따라 결정되는 문턱 전압 상태 순서로 프로그램 동작을 수행하는 것을 특징으로 한다.
실시 예에 있어서, 상기 플래그 셀들은, 상기 LSB 프로그램 회수가 1일 때, 데이터 '0'을 저장하는 제 1 플래그 셀; 및 상기 LSB 프로그램 회수가 2 이상일 때, 데이터 '0'을 저장하는 제 2 플래그 셀을 포함한다.
실시 예에 있어서, 상기 제어 로직은, 상기 LSB 프로그램 회수가 1일 때, 상기 제 1 문턱 전압 상태 순서에 따른 MSB 프로그램 동작 및 MSB 읽기 동작이 수행되도록 제어하는 제 1 제어 로직; 및 상기 LSB 프로그램 회수가 2 이상 일 때, 상기 제 2 문턱 전압 상태 순서에 다른 MSB 프로그램 동작 및 MSB 읽기 동작이 수행되도록 제어하는 제 2 제어 로직을 포함한다.
실시 예에 있어서, 제 1 문턱 전압 상태 순서는 "11","01","00","10"으로, 상기 제 2 문턱 전압 상태 순서는 "11","01","10","00"으로 하는 것을 특징으로 한다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치는 각 워드라인의 LSB 프로그램 회수를 저장하여 이에 대응하는 문턱 전압 상태 순서로 MSB 프로그램 동작을 수행한다. 따라서, 본 발명에 따른 비휘발성 메모리 장치는 정상 프로그램 및 부분 프로그램 모두에 대응 가능하면서도, 전체적인 읽기 동작 속도도 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 비휘발성 메모리 장치는 LSB 프로그램 동작시 LSB 프로그램 회수를 저장하고, 저장된 LSB 프로그램 회수에 따라 결정되는 문턱 전압 상태 순서로 MSB 프로그램을 수행한다. 여기서 LSB 프로그램 회수는 부분 프로그램 여부를 결정하는 데 사용된다. 이로써, 본 발명의 비휘발성 메모리 장치는 LSB 프로그램 회수에 따라 다양한 문턱 전압 상태 순서로 프로그램 동작을 수행할 수 있게 된다. 그 결과로, 본 발명의 비휘발성 메모리 장치는 부분 프로그램 동작에 대응 가능하며, 동시에 속도가 상대적으로 빠른 MSB 읽기 동작에도 대응 가능하다.
도 1은 본 발명에 따른 비휘발성 메모리 장치(100)의 실시 예를 보여주는 도면이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼(130), 및 제어 로직(140)을 포함하고 있다. 본 발명의 제 1 및 제 2 부분 프로그램 셀들(PPFC1,PPFC2)에는 LSB 프로그램 회수가 저장된다. 제어 로직(140)은 제 1 및 제 2 부분 프로그램 셀들(PPFC1,PPFC2)에 저장된 정보에 따라 부분 프로그램 동작 여부를 판단하게 된다. 여기서 부분 프로그램 은 하나의 워드라인에 소거 동작없이 복수의 번 프로그램이 부분적으로 수행되는 것을 의미한다. 부분 프로그램에 대한 자세한 설명은 미국 등록 특허 제 5,712,818에 "Data loading circuit for partial program of nonvolatile semiconductor"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
도 1에 도시된 비휘발성 메모리 장치(100)는 낸드 플래시 메모리이다. 그러나 본 발명의 비휘발성 메모리 장치는 낸드 플래시 메모리에 국한될 필요가 없다는 것은 당업자에게 자명하다. 본 발명의 비휘발성 메모리 장치는 노아 플래시 메모리 장치, MRAM, PRAM, FRAM 등 다양한 종류의 비휘발성 메모리에 적용가능하다.
메모리 셀 어레이(110)는 복수의 비트라인들(BL0~BLn-1) 및 복수의 워드라인들(WL0~WLm-1)과, 비트라인들 및 워드라인들이 교차하는 영역에 배치된 복수 개의 메모리 셀들을 포함한다. 메모리 셀 어레이(110)는 복수의 메모리 블록들로 구성될 것이다. 도 1에는 단지 하나의 메모리 블록만이 도시되어 있다. 메모리 셀 어레이(110)의 각각의 메모리 블록들은 복수의 셀 스트링들을 포함하고 있다. 각 스트링은, 도 1에 도시된 바와 같이, 스트링 선택 트랜지스터(SST), 그라운드 선택 트랜지스터(GST), 및 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST) 사이에 직렬 연결된 m개의 메모리 셀들(MC0~MCm-1)로 구성된다.
각 스트링의 스트링 선택 트랜지스터(SST)의 드레인은 대응하는 비트라인에 연결되고, 그라운드 선택 트랜지스터(GST)의 소스는 공통 소스 라인(CSL)에 연결된다. 스트링에 교차되도록 복수의 워드라인들(WL0~WLm-1)이 배열된다. 워드라인들(WL0~WLm-1)은 각 스트링의 대응하는 메모리 셀들(MC0~MCm-1)의 제어 게이트들에 각각 연결된다. 프로그램/독출 전압을 선택된 워드라인에 인가함으로써 선택된 메모리 셀들로/로부터 데이터를 프로그램/독출하는 것이 가능하다. 비트라인들(BL0~BLn-1)은 페이지 버퍼(130)에 전기적으로 연결된다.
특히, 본 발명의 메모리 셀 어레이(110)는 두 개의 부분 프로그램 비트라인들(PPBL1,PPBL) 및 복수의 워드라인들(WL0~WLm-1)이 교차된 곳에 배열된 복수의 부분 프로그램 플래그 셀들의 영역(112)을 포함한다. 워드라인들(WL0~WLm-1)에는 각각 제 1 및 제 2 부분 프로그램 플래그 셀들(PPFC1,PPFC2)이 포함된다. 제 1 및 제 2 부분 프로그램 플래그 셀들(PPFC1,PPFC2)에는 LSB 프로그램 회수에 대한 정보가 저장된다. 예를 들어, 만약 LSB 프로그램 회수가 '1'이면, 제 1 부분 프로그램 플래그 셀(PPFC1)에는 데이터 '0'이 저장되고 제 2 부분 프로그램 플래그 셀(PPFC2)에는 데이터 '1'이 저장될 것이다. 만약, LSB 프로그램 회수가 '2' 이상이면, 제 1 부분 프로그램 플래그 셀(PPFC1)에는 데이터 '0'이 저장되고 제 2 부분 프로그램 플래그 셀(PPFC2)에는 데이터 '0'이 저장될 것이다. 본 발명에서는 제 1 및 제 2 부분 프로그램 플래그 셀들(PPFC1,PPFC2)에 저장된 LSB 프로그램 회수에 따라 MSB 프로그램의 문턱 전압 상태 순서가 가변된다.
로우 디코더(120)는 입력된 어드레스(ADDR)에 따라 메모리 블록을 선택하고, 선택된 메모리 블록의 구동될 워드라인을 선택한다. 예를 들어, 로우 디코더(120)는 프로그램 동작시 입력된 어드레스(ADDR)를 디코딩하여 선택된 메모리 블록에서 구동될 워드라인을 선택한다. 여기서 선택된 워드라인으로 고전압 발생기(도시되지 않음)로부터 프로그램 전압이 인가된다.
페이지 버퍼(130)는 프로그램 동작시 메모리 셀 어레이(110)에 로딩된 데이터를 임시로 저장하거나 읽기 동작시 메모리 어레이(110)로부터 읽혀진 데이터를 임시로 저장한다. 페이지 버퍼(130)는 복수의 비트라인들(BL0~BLn-1)을 통해 메모리 셀 어레이(110)와 연결된다. 페이지 버퍼(130) 내에는 각각의 비트라인과 대응되는 복수의 래치들(도시되지 않음)이 구비된다. 각각의 래치들에는 프로그램될 데이터 혹은 읽혀진 데이터가 저장된다.
페이지 버퍼(130)는 프로그램 동작시 각각의 래치들에 저장되어 있는 데이터 값에 따라 비트라인으로 접지전압(예를 들어, GND) 혹은 전원전압(VDD)을 인가한다. 예를 들어, '0'의 데이터가 저장되어 있는 래치와 연결된 비트라인(즉, 프로그램될 메모리 셀과 연결된 비트라인)에는 접지전압(GND)이 인가된다. 그리고, '1'의 데이터가 저장되어 있는 페이지 버퍼와 연결된 비트라인(즉, 프로그램 금지된 메모리 셀과 연결된 비트라인)에는 전원전압(VDD)이 인가된다.
특히, 본 발명의 페이지 버퍼(130)는 LSB 프로그램 회수를 저장하는 제 1 및 제 2 부분 프로그램 플래그 셀들(PPFC1,PPFC2)에 각각 부분 프로그램 비트라인들(PPBL1,PPBL2)을 통하여 전기적으로 연결된 제 1 및 제 2 플래그 셀 래치들(FCLAT1,FCLAT2)을 포함한다.
제어 로직(140)은 입력된 제어신호들(CTRL,예를 들어,/CE,/RE,/WE,CLE, ALE,/WP)에 응답하여 각 동작에 필요한 고전압들을 발생하여 로우 디코더(120)로 제공하고, 비휘발성 메모리 장치(100)의 내부 블록들의 모든 동작을 제어한다.
본 발명의 제어 로직(140)은 제 1 제어 로직(142) 및 제 2 제어 로직(144)을 포함하고 있다. 제 1 제어 로직(142)은 제 1 문턱 전압 상태 순서에 따라 프로그램/읽기 동작을 수행하는 데 이용되고, 제 2 제어 로직(144)은 제 2 문턱 전압 상태 순서에 따라 프로그램/읽기 동작을 수행하는데 이용된다. 여기서 제 2 문턱 전압 상태 순서는 부분 프로그램(Partial Program)을 지원하는 문턱 전압 상태이다. 제 1 제어 로직(142) 및 제 2 제어 로직(144)은 LSB 프로그램/읽기 동작을 수행하는 기능을 공유한다. 반면에 제 1 제어 로직(142) 및 제 2 제어 로직(144)은 각각 서로 다른 방식으로 MSB 프로그램/읽기 동작을 수행하도록 제어한다. 제 1 제어 로직(142)은 정상 제어 로직으로, 제 2 제어 로직(144)은 부분 제어 로직이라 불리울 수 있다.
제어 로직(140)은 MSB 프로그램/읽기 동작시 선택된 워드라인으로부터 읽어온 LSB 프로그램 회수, 즉, 제 1 및 제 2 부분 프로그램 플래그 셀들(PPFC1,PPFC2)에 저장된 데이터에 따라 제 1 제어 로직(142)을 사용할지 혹은 제 2 제어 로직(144)을 사용할지를 결정하게 된다. 예를 들어, LSB 프로그램 회수가 '2' 이상이면, 즉, 제 1 및 제 2 부분 프로그램 플래그 셀들(PPFC1,PPFC2) 모두가 데이터 '0'을 저장하고 있으면, 제 2 제어 로직(144)에 따라 MSB 프로그램/읽기 동작이 수행된다. 반면에, LSB 프로그램 회수가 '1' 이면, 즉, 제 1 부분 프로그램 플래그 셀(PPFC1)에 데이터 '0'이 저장되고 제 2 부분 프로그램 플래그 셀(PPFC2)에 데이터 '1'을 저장하고 있으면, 제 1 제어 로직(142)에 따라 MSB 프로그램/읽기 동작이 수행된다.
본 발명에 따른 비휘발성 메모리 장치는 LSB 프로그램 회수에 따라 MSB 프로 그램 동작시 문턱 전압 상태 순서를 가변시킬 수 있다. 이에 따라, 본 발명의 비휘발성 메모리 장치는 부분 프로그램 동작에 대응 가능하며, 동시에 속도가 상대적으로 빠른 MSB 읽기 동작에도 대응하도록 구현된다. 여기에 대한 자세한 설명은 도 2에서 하도록 하겠다.
도 2는 MSB 프로그램 동작시 가변되는 문턱 전압 상태 순서(Vth state ordering)에 대한 개념을 보여주는 도면이다. 도2a는 LSB 프로그램 동작 후의 문턱 전압 상태를 보여주는 도면이고, 도 2b는 정상 MSB 프로그램 동작 후의 문턱 전압 상태를 보여주는 도면이고, 도 2c는 부분 MSB 프로그램 동작 후의 문턱 전압 상태를 보여주는 도면이다. 본 발명의 비휘발성 메모리 장치(100)는 제 1 및 제 2 부분 프로그램 플래그 셀들(PPFC1,PPFC2)에 저장된 데이터에 따라 MSB 프로그램 동작시 문턱 전압 상태 순서를 가변시킨다.
본 발명의 비휘발성 메모리 장치(100)에서는 LSB 데이터에 대해서 부분 프로그램이 수행되고, MSB 데이터에 대해서 정상 프로그램이 수행되는 경우는 없다. 또한, 부분 프로그램 동작시 하나의 워드라인에 LSB 프로그램 회수는 적어도 2 이상이다. 도 3은 본 발명에 따른 하나의 워드라인(WLi)에 대한 부분 프로그램의 실시 예를 보여주는 도면이다. 도 3을 참조하면, 하나의 워드라인(WLi)에 연결된 메모리 셀들은 4개의 섹터들(SEC1~SEC4)로 구분된다. 부분 프로그램 동작에서는 각 섹터들(SEC1~SEC4)에 대한 부분 LSB 프로그램 동작이 수행된 후에, 각 섹터들(SEC1~SEC4)에 대한 부분 MSB 프로그램 동작이 수행된다.
본 발명의 비휘발성 메모리 장치(100)는 LSB 프로그램 동작시 LSB 프로그램 회수를 함께 프로그램한다. 선택된 워드라인에 대하여 LSB 프로그램 동작이 처음 수행될 때, 제 1 부분 프로그램 플래그 셀(FFPC1)에 데이터 '0'이 저장되고, 제 2 부분 프로그램 플래그 셀(FFPC2)은 프로그램되지 않도록 동작이 수행된다. 여기서 LSB 프로그램 동작은 선택된 워드라인으로 프로그램될 LSB 데이터 및 LSB 프로그램 회수에 대한 데이터가 저장되는 것을 의미한다.
만약 부분 프로그램이라면, 선택된 워드라인으로 두 번 이상의 LSB 프로그램 동작이 수행된다. 이때, 선택된 워드라인에 대하여 두 번째 LSB 프로그램 동작이 수행될 때, 제 1 부분 프로그램 플래그 셀(FFPC1)은 이전 상태를 유지하고, 제 2 부분 프로그램 플래그 셀(FFPC2)에 데이터 '0'이 저장되도록 LSB 프로그램 동작이 수행된다. 그 후에 다시 선택된 워드라인에 대하여 LSB 프로그램 동작이 수행될 때, 즉, LSB 프로그램 회수가 3 이상 일 때, 제 1 부분 프로그램 플래그 셀(FFPC1) 과 제 2 부분 프로그램 플래그 셀(FFPC2) 모두 이전 상태가 유지되도록 제어된다. 이와 같이, 본 발명의 비휘발성 메모리 장치(100)는 LSB 프로그램 동작시 LSB 프로그램 회수를 저장하게 된다. 즉, 아래의 표와 같이 LSB 프로그램 회수에 따라 부분 프로그램 플래그 셀들(PPFC1,PPFC2)의 데이터 상태가 결정된다.
PPFC1 PPFC2
LSB 프로그램 회수 = 1 0 1
LSB 프로그램 회수 >= 2 0 0
본 발명의 비휘발성 메모리 장치(100)에서는 선택된 워드라인으로 적어도 2번 이상 LSB 프로그램이 수행될 때 부분 프로그램 동작이 수행된 것으로 판별되도록 구현된다.
표 1를 참조하면, LSB 프로그램 동작시 정상 프로그램(LSB 프로그램 회수=1)을 수행한 경우, 즉, 제 1 부분 프로그램 플래그 셀(PPFC1)에 데이터 '0'이 저장되고 제 2 부분 프로그램 플래그 셀(PPFC2)에 데이터 '1'이 저장될 때, 도 2b의 제 1 문턱 전압 상태 순서로 MSB 데이터가 프로그램된다. 즉, 도 1의 제 1 제어 로직(142)은 정상 MSB 프로그램 동작시 제 1 문턱 전압 상태 순서로 프로그램이 수행되도록 제어한다.
도 2b을 참조하면, 정상 MSB 프로그램 동작시 제 1 문턱 전압 상태 순서는 "11","01","00","10" 상태이다. 제 1 문턱 전압 상태 순서의 경우에 있어서, MSB 읽기 동작시 읽기 전압들(VNR1,VNR2)을 이용하여 두 번만 읽기 동작을 수행하면 된다. 반면에, 제 1 문턱 전압 상태 순서의 경우에 있어서 부분 프로그램 동작이 수행될 수 없다. 그 이유는 "00" 상태보다 "10" 상태가 더 높은 레벨의 산포를 갖기 때문이다. 자세한 설명은 도 3을 참조하여 하도록 하겠다.
제 1 섹터(SEC1)에는 부분 MSB 프로그램 동작이 수행될 때, 제 2 내지 제 4 섹터들(SEC2~SEC4) 역시 해당 페이지가 MSB 프로그램 되었으므로 MSB 셀 산포를 가져야 한다. 따라서, 제 2 내지 제 4 섹터(SEC2~SEC4)의 메모리 셀 중 LSB 프로그램 동작시 데이터 '0'을 저장하는 경우에는 제 1 문턱 전압 상태 순서에 따르면 가장 최상위 상태인 "10"으로 프로그램된다. 낸드 플래시 메모리의 경우에 있어서, 페이지 단위의 프로그램은 문턱 전압을 양의 방향으로 증가시킬 수는 있어도 음의 방향으로 되돌릴 수 없기 때문에, 제 2 내지 제 4 섹터(SEC2~SEC4)에 추가로 부분 프로그램을 수행하는 것이 불가능하다.
표 1을 다시 참조하면, LSB 프로그램 동작시 부부 프로그램(LSB 프로그램 회수 >=2)을 수행할 경우, 즉, 제 1 부분 프로그램 플래그 셀(PPFC1)에 데이터 '0'이 저장되고 제 2 부분 프로그램 플래그 셀(PPFC2)에 데이터 '0'이 저장될 때, 도 2c의 제 2 문턱 전압 상태 순서로 MSB 데이터가 프로그램된다. 즉, 제 2 제어 로직(144)은 부분 MSB 프로그램 동작시 제 2 문턱 전압 상태 순서로 프로그램이 수행되도록 제어한다.
도 2c을 참조하면, 부분 MSB 프로그램 동작시 제 2 문턱 전압 상태 순서는 "11","01","10","00" 상태이다. 제 2 문턱 전압 상태 순서의 경우에 있어서, MSB 읽기 동작시 읽기 전압들(VPR1,VPR2,VPR3)을 이용하여 세 번 읽기 동작을 수행해야 한다. 반면에, 제 2 문턱 전압 상태 순서의 경우에 있어서 부분 프로그램 동작이 수행될 수 있다.
본 발명에 따른 비휘발성 메모리 장치(100)는 LSB 프로그램 회수에 따라 서로 다른 문턱전압 상태 순서로 프로그램이 진행되도록 구현된다. 특히, 도 2에 도시된 바와 같이 비휘발성 메모리 장치(100)에서는 부분 프로그램 스킴을 사용하지 않는 경우 제 1 문턱전압 상태 순서로 MSB 프로그램 동작이 수행되고, 부분 프로그램 스킴을 사용한 경우 제 2 전압 상태 순서로 MSB 프로그램 동작이 수행된다. 이로써, 본 발명의 비휘발성 메모리 장치(100)는 부분 프로그램 동작에 대응 가능하면서 동시에 전체적인 읽기 동작의 속도도 향상시킬 수 있게 된다.
도 4은 본 발명에 따른 비휘발성 메모리 장치(100)의 프로그램 방법을 보여주는 흐름도이다. 도 1 내지 도 4을 참조하면, 본 발명에 따른 비휘발성 메모리 장치(100)의 프로그램 방법은 다음과 같다.
외부로부터 프로그램 명령 및 어드레스(ADDR)가 입력되면, 입력된 어드레스(ADDR)에 대응하는 워드라인에 연결된 제 1 부분 프로그램 플래그 셀(PPFC1)의 데이터를 읽는다. 구체적으로 제어 로직(140)은 제 1 부분 프로그램 플래그 셀(PPFC1)이 제 1 부분 프로그램 비트라인(PPBL1)을 통해 전기적으로 연결된 제 1 부분 프로그램 래치(PPLAT1)의 데이터가 '0'인지 판별한다(S110).
우선, 제 1 부분 프로그램 플래그 셀(PPFC1)의 데이터가 '1'이면, 즉, 한번도 LSB 프로그램 동작이 수행되지 않았다면, LSB 프로그램 시 제 1 부분 프로그램 플래그 셀(PPFC1)에 데이터 '0'이 저장되도록 동작이 수행된다(S125). 이때, 제 2 부분 프로그램 플래그 셀(PPFC2)은 기존 데이터가 유지되도록 프로그램 금지될 것이다.
이후, 어드레스(ADDR)에 의해 선택된 워드라인에 연결된 제 2 부분 프로그램 플래그 셀(PPFC2)의 데이터가 '1'이기 때문에, MSB 프로그램 동작시 제 1 문턱전압 상태 순서로 프로그램될 것이다(S135).
다음으로, 제 1 부분 프로그램 플래그 셀(PPFC1)의 데이터가 '1'이고 제 2 부분 프로그램 플래그 셀(PPFC2)의 데이터가 '1'이면, 즉, LSB 프로그램 동작이 1회 수행되었으면, LSB 프로그램 시 제 2 부분 프로그램 프래그 셀(PPFC2)에 데이터 '0'이 저장되도록 동작이 수행된다(S120). 이때, 제 1 부분 프로그램 플래그 셀(PPFC1)은 기존 데이터가 유지되도록 프로그램 금지될 것이다.
이후, 어드레스(ADDR)에 의해 선택된 워드라인에 연결된 제 2 부분 프로그램 플래그 셀(PPFC2)의 데이터가 '0'이기 때문에, MSB 프로그램 동작시 제 2 문턱 전압 상태 순서로 프로그램될 것이다(S130).
또한, 제 1 부분 프로그램 플래그 셀(PPFC1)과 제 2 부분 프로그램 플래그 셀(PPFC2)의 데이터가 '0'이면, 즉, LSB 프로그램 동작이 2회 수행되었으면, LSB 프로그램 시 제 1 부분 프로그램 플래그 셀(PPFC1)과 제 2 부분 프로그램 플래그 셀(PPFC2)는 기존 데이터가 유지되도록 프로그램 금지될 것이다.
본 발명에 따른 비휘발성 메모리 장치(100)는 MSB 프로그램 동작시 제 2 부분 프로그램 플래그 셀(PPFC2)의 데이터에 따라 부분 프로그램이 가능한 문턱 전압 상태 순서로 프로그램할 지 읽기 동직 속도가 빠른 문턱 전압 상태 순서로 프로그램 할지를 결정하게 된다.
도 5는 본 발명에 따른 비휘발성 메모리 장치(100)의 읽기 방법을 보여주는 흐름도이다. 도 1 내지 도 5을 참조하면, 비휘발성 메모리 장치(100)의 읽기 방법은 다음과 같다. 본 발명의 비휘발성 메모리 장치(100)는, 도 3에 도시된 바와 같이, 부분 프로그램 동작이 수행된 곳에는 제 2 부분 프로그램 플래그 셀(PPFC2)의 데이터 '0'이 저장되고, 정상 프로그램 동작이 수행된 곳에는 제 2 부분 프로그램 플래그 셀(PPFC2)에 데이터 '1'이 저장된다. 이러한 가정하에 읽기 동작은 수행된다.
읽기 명령에 따라 입력된 어드레스(ADDR)에 대응하는 워드라인에 연결된 제 1 및 제 2 부분 프로그램 플래그 셀들(PPFC1,PPFC2)의 데이터가 읽혀진다(S210).
제어 로직(140)은 제 2 부분 프로그램 플래그 셀(PPFC2)의 데이터가 '0'인 지 판별한다(S220). 이러한 판별 결과에 따라, 제 1 문턱 전압 상태 순서로 MSB 읽기 동작을 수행할지 혹은 제 2 문턱 전압 상태 순서로 MSB 읽기 동작을 수행할지가 결정된다.
만약, 제 1 및 제 2 부분 프로그램 플래그 셀들(PPFC1,PPFC2)의 데이터가 모두 '0'이면, 즉, 부분 프로그램 동작이 수행되었다면, 어드레스(ADDR)에 의해 선택된 워드라인에 대하여 제 2 문턱 전압 상태 순서로 부분 MSB 읽기 동작이 수행된다(S230). 이 경우에, 세 개의 읽기 전압들(VPR1,VPR2,VPR3)로 읽기 동작이 수행된다.
반면에, 제 2 부분 프로그램 플래그 셀(PPFC2)의 데이터가 '1'이면, 즉, 정상 프로그램 동작이 수행되었다면, 어드레스(ADDR)에 의해 선택된 워드라인에 대하여 제 1 문턱 전압 상태 순서로 정상 MSB 읽기 동작이 수행된다(S235). 이 경우, 두 개의 읽기 전압들(VNR1,VNR2)로 읽기 동작이 수행된다.
본 발명에 따른 비휘발성 메모리 장치(100)의 읽기 방법은 제 2 부분 프로그램 셀(PPFC2)의 데이터에 따라 서로 다른 문턱 전압 상태 순서로 읽기 동작이 수행된다.
도 6는 본 발명에 따른 비휘발성 메모리 장치를 갖는 메모리 시스템을 보여주는 블록도이다. 도 6을 참조하면, 메모리 시스템(10)은 버스(11)에 전기적으로 연결된 중앙처리장치(12), 에스램(14), 메모리 제어기(16) 및 플래시 메모리 장치(18)를 포함한다. 여기서 플래시 메모리 장치(18)는 도 1 혹은 도 5에 도시된 것들과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(18)에는 중앙처리장치(12)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그보다 큰 정수)가 메모리 제어기(16)를 통해 저장될 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(10)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 인가될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기와 플래시 메모리 장치는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리 장치를 사용하는 SSD(Solid State Drive/Disk)로 구성될 수도 있다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명에 따른 비휘발성 메모리 장치의 실시 예를 보여주는 도면이다.
도 2는 도 1에 도시된 비휘발성 메모리 장치의 가변되는 문턱 전압 상태 순서에 대한 개념을 보여주는 도면이다.
도 3은 본 발명에 따라 하나의 워드라인에 수행되는 부분 프로그램에 대한 실시 예를 보여주는 도면이다.
도 4는 본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법을 보여주는 흐름도이다.
도 5는 본 발명에 따른 비휘발성 메모리 장치의 읽기 방법을 보여주는 흐름도이다.
도 6은 본 발명에 따른 비휘발성 메모리 장치를 갖는 메모리 시스템을 보여주는 블록도이다.
*도면의 주요부분에 대한 부호의 설명*
100: 비휘발성 메모리 장치 110: 메모리 셀 어레이
120: 로우 디코더 130: 페이지 버퍼
140: 제어 로직 142: 제 1 제어 로직
144: 제 2 제어 로직 PPFC1,PPFC2: 부분 프로그램 플래그 셀
PPBL1,PPBL2: 부분 프로그램 비트라인
PPLAT1,PPLAT2: 부분 프로그램 래치

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  18. 제 1 워드라인에 연결된 적어도 하나의 제 1 메모리 셀 및 제 2 워드라인에 연결된 적어도 하나의 제 2 메모리 셀을 포함하는 복수의 메모리 셀들;
    비트라인들을 통하여 상기 복수의 메모리 셀들에 연결되는 페이지 버퍼; 및
    프로그램 동작에서 제 1 문턱전압 상태 순서 및 제 2 문턱전압 상태 순서에 근거로 하여 상기 적어도 하나의 제 1 메모리 셀을 프로그램 하도록, 그리고 읽기 동작에서 서로 다른 읽기 스킴들에 따라 상기 적어도 하나의 제 1 메모리 셀 및 상기 적어도 하나의 제 2 메모리 셀 각각을 읽도록 상기 페이지 버퍼를 제어하는 제어 로직을 포함하는 비휘발성 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 1 및 제 2 워드라인들 각각에 연결된 제 3 및 제 4 메모리 셀들을 더 포함하고,
    상기 제 3 및 제 4 메모리 셀들 각각은 상기 제 1 문턱전압 상태 순서에 관련된 데이터 및 상기 제 2 문턱전압 상태 순서에 관련된 데이터 중 어느 하나를 저장하는 비휘발성 메모리 장치.
  20. 제 18 항에 있어서,
    상기 읽기 동작에서 감지 동작들의 개수는 제 1 페이지 프로그램 동작에 의해 결정된 데이터에 따라 서로 다르고,
    상기 제 1 페이지 프로그램 동작에 의해 결정된 데이터는 상기 제 1 문턱전압 상태 순서에 관련된 데이터 및 상기 제 2 문턱전압 상태 순서에 관련된 데이터 중 어느 하나인 비휘발성 메모리 장치.
  21. 제 18 항에 있어서,
    상기 읽기 동작에서 읽기 전압들은 제 1 페이지 프로그램 동작에 의해 결정된 데이터에 따라 서로 다르고,
    상기 제 1 페이지 프로그램 동작에 의해 결정된 데이터는 상기 제 1 문턱전압 상태 순서에 관련된 데이터 및 상기 제 2 문턱전압 상태 순서에 관련된 데이터 중 어느 하나인 비휘발성 메모리 장치.
  22. 비휘발성 메모리 장치의 프로그램 방법에 있어서:
    LSB(least significant bit) 프로그램 동작 회수를 저장하면서 LSB 프로그램 동작을 수행하는 단계; 및
    상기 LSB 프로그램 동작의 개수에 따라 결정된 문턱전압 상태 순서로 MSB(most significant bit) 프로그램 동작을 수행하는 단계를 포함하는 프로그램 방법.
  23. 제 22 항에 있어서,
    상기 LSB 프로그램 동작의 개수에 대응하는 데이터는 상기 LSB 프로그램 동작 동안에 선택된 워드라인에 연결된 플래그 셀들에 저장되는 프로그램 방법.
  24. 제 23 항에 있어서,
    상기 플래그 셀들은,
    상기 선택된 워드라인에 관하여 첫번째 LSB 프로그램 동작이 수행될 때 데이터 "0"을 저장하는 제 1 플래그 셀; 및
    상기 선택된 워드라인에 관하여 두번째 LSB 프로그램 동작이 수행될 때 데이터 "0"을 저장하는 제 2 플래그 셀을 포함하는 프로그램 방법.
  25. 비휘발성 메모리 장치의 읽기 방법에 있어서:
    LSB(least significant bit) 프로그램 동작의 개수를 식별하는 단계;
    상기 LSB 프로그램 동작의 개수에 따라 문턱전압 상태 순서를 결정하는 단계; 및
    상기 문턱전압 상태 순서에 따라 MSB(most significant bit) 읽기 동작을 수행하는 단계를 포함하는 읽기 방법.
  26. 제 25 항에 있어서,
    상기 LSB 프로그램 동작의 개수에 대응하는 데이터는 상기 LSB 프로그램 동작 동안에 선택된 워드라인에 연결된 플래그 셀들에 저장되는 읽기 방법.
  27. 제 25 항에 있어서,
    상기 MSB 읽기 동작은 상기 LSB 프로그램 동작의 개수가 1일 때 제 1 문턱전압 상태 순서에 따라 수행되고, 상기 LSB 프로그램 동작의 개수가 적어도 2일 때 제 2 문턱전압 상태 순서에 따라 수행되고,
    상기 제 1 및 제 2 문턱전압 상태 순서들은 서로 다른 읽기 방법.
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