JP5289845B2 - フラッシュメモリ装置及びそれのプログラム復旧方法 - Google Patents

Description

本発明は、半導体メモリ装置に係り、さらに詳細には、フラッシュメモリ装置のプログラム復旧（ｒｅｃｏｖｅｒｙ）方法に関する。

半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）は、データを保存し、必要な時に読み出すことができる記憶装置である。半導体メモリ装置は、大きくＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）とに区分できる。ＲＡＭは、電源が切られると保存されていたデータが消滅する揮発性メモリ（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）装置である。ＲＯＭは、電源が切られても保存されていたデータが消滅しない不揮発性メモリ（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）である。ＲＡＭは、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）などを含む。ＲＯＭは、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）、フラッシュメモリ装置（ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）などを含む。フラッシュメモリ装置は、大きくＮＯＲ型とＮＡＮＤ型とに区分される。

図１は、一般的に広く使用されているフラッシュメモリを簡略に示す回路図である。図１は、よく知られているＮＡＮＤ型のフラッシュメモリを示している。図１に示すように、フラッシュメモリはメモリセルアレイ１０とページバッファ２０とを含む。

メモリセルアレイ１０は、複数のセルストリング（ｃｅｌｌ ｓｔｒｉｎｇ）で構成される。図１には、二つのセルストリングが示されている。一つのセルストリングには、接地選択トランジスタ（Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）ＧＳＴ、複数のメモリセルＭＣ０〜ＭＣ３１、及びストリング選択トランジスタ（Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）ＳＳＴが直列連結されている。接地選択トランジスタＧＳＴは共通ソースライン（Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ Ｌｉｎｅ）ＣＳＬに連結され、ストリング選択トランジスタＳＳＴはビットラインＢＬｅに連結される。

複数のメモリセルＭＣ０〜ＭＣ３１のゲートにはワードラインＷＬ０〜ＷＬ３１が連結される。ストリング選択トランジスタＳＳＴのゲートにはストリング選択ライン（Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ）ＳＳＬが連結され、接地選択トランジスタＧＳＴのゲートには接地選択ライン（Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ）ＧＳＬが連結される。

ページバッファ２０は、ビットラインＢＬｅ、ＢＬｏを介してメモリセルアレイ１０と連結される。ページバッファ２０は複数のページバッファユニットで構成される。図１には、一つのページバッファユニットだけが示されている。一つのページバッファユニットには、図１に図示されたように、偶数ビットラインＢＬｅと奇数ビットラインＢＬｏとが連結される。一般に、偶数ビットラインＢＬｅに連結されたセルストリングがプログラムされた後、奇数ビットラインＢＬｏに連結されたセルストリングがプログラムされる。
選択ワードラインがＷＬ０だと仮定すれば、メモリセルＭＣ０が先にプログラムされ、その後メモリセルＭＣ０′がプログラムされる。メモリセルＭＣ０′がプログラムされる間に、メモリセルＭＣ０はプログラム禁止される。プログラム禁止セルＭＣ０のワードラインＷＬ０にはプログラム電圧Ｖｐｇｍが印加され、チャンネルはブースト電圧Ｖｂｏｏｓｔになる。これは、図２を参照して詳しく説明される。

図２は、図１に図示されたフラッシュメモリのプログラム動作を示すタイミング図である。図２は、プログラム動作の間、プログラム禁止セルＭＣ０とプログラムセルＭＣ０′のチャンネル電圧の変化を示す。プログラム動作が始まると、プログラムセルＭＣ０′のビットラインＢＬｏは０Ｖに、プログラム禁止セルＭＣ０のビットラインＢＬｅは電源電圧Ｖｃｃにそれぞれセットアップ（ｓｅｔｕｐ）される。

ｔ１で、ストリング選択ラインＳＳＬに電源電圧Ｖｃｃが印加される。このとき、プログラム禁止セルＭＣ０のチャンネル電圧はＶｃｃ−Ｖｔｈになる。ここで、Ｖｔｈはストリング選択トランジスタＳＳＴのしきい値電圧である。そして、ストリング選択トランジスタＳＳＴはカット‐オフ（ｃｕｔ−ｏｆｆ）状態になる。

ｔ２で、選択ワードラインＷＬ０及び非選択ワードラインＷＬ１〜ＷＬ３１にパス電圧Ｖｐａｓｓ（例えば、約８Ｖ）を印加する。このとき、プログラム禁止セルＭＣ０のゲートとチャンネルの間では、キャパシタンスカップリング（ｃａｐａｃｉｔａｎｃｅ ｃｏｕｐｌｉｎｇ）現象が発生する。キャパシタンスカップリング現象により、チャンネル電圧はブースト電圧Ｖｂｏｏｓｔに上昇する。これをセルフ‐ブースティング（Ｓｅｌｆ−Ｂｏｏｓｔｉｎｇ）という。プログラム禁止セルＭＣ０では、チャンネルのブースト電圧Ｖｂｏｏｓｔによって、Ｆ−Ｎトンネリング現象が発生しない。

ｔ３で、選択ワードラインＷＬ０にプログラム電圧Ｖｐｇｍが印加される。プログラムセルＭＣ０′ではＦ−Ｎトンネリング現象によってチャンネルの電子がフローティングゲートに注入される。プログラム禁止セルＭＣ０ではＦ−Ｎトンネリング現象が発生しないので、チャンネルの電子がフローティングゲートに注入されない。

ｔ４で、選択ワードラインＷＬ０のプログラム電圧Ｖｐｇｍを接地電圧（０Ｖ）にディスチャージ（ｄｉｓｃｈａｒｇｅ）する。そして、ｔ５で、非選択ワードラインＷＬ１〜ＷＬ３１のパス電圧Ｖｐａｓｓを接地電圧（０Ｖ）にディスチャージする。このように、プログラム動作の後に、ワードラインの電圧を接地電圧にディスチャージすることをプログラム復旧（ｒｅｃｏｖｅｒｙ）動作という。

従来のプログラム復旧動作によれば、選択ワードラインＷＬ０は非選択ワードラインＷＬ１〜ＷＬ３１より先にディスチャージされる。この時、プログラム禁止セルＭＣ０のゲートは接地電圧０Ｖであり、チャンネルはブースト電圧Ｖｂｏｏｓｔである。このような条件で、プログラム禁止セルＭＣ０のゲートオキサイドに捕獲（ｔｒａｐ）された電子がチャンネルに離脱する可能性がある。これを電子漏れ現象という。

図３は、図１に図示されたメモリセルＭＣ０の電子漏れ現象を説明するための概念図である。図４は、電子漏れ現象によってプログラム禁止セルＭＣ０のしきい値電圧が低くなる現象を示す。これをアンダーテール（ｕｎｄｅｒ ｔａｉｌ）現象という。アンダーテール現象は、メモリセルのプログラム分布特性を低下させる要因となっている。

本発明は、上述の問題点に鑑みてなされたもので、その目的は、プログラム復旧動作の際アンダーテール（ｕｎｄｅｒ ｔａｉｌ）現象を防止するためのフラッシュメモリ装置及びそれのプログラム方法を提供することにある。

上記目的を達成すべく、本発明によるフラッシュメモリのプログラム方法は、選択ワードラインに第１電圧を印加し、非選択ワードラインに前記第１電圧より低い第２電圧を印加して、前記選択ワードラインに連結されたメモリセルをプログラムするステップと、前記選択ワードラインに連結されたメモリセルをプログラムした後、前記選択ワードラインを前記第１電圧より低い第３電圧に低下させ、前記選択ワードライン及び前記非選択ワードラインを前記第２及び第３電圧より低い第４電圧に復旧（ｒｅｃｏｖｅｒｙ）するステップと、を含む。

実施の形態において、前記第２電圧と前記第３電圧とは等しい電圧レベルを有することを特徴とする。前記第４電圧は接地電圧であることを特徴とする。前記フラッシュメモリはＮＡＮＤ型フラッシュメモリであることを特徴とする。

本発明によるＮＡＮＤフラッシュメモリのプログラム方法の他の側面は、選択ワードラインにプログラム電圧を印加し、非選択ワードラインにパス電圧を印加するステップと、前記選択ワードラインを前記パス電圧に低下させた後、前記選択ワードライン及び前記非選択ワードラインを接地電圧に復旧するステップと、を含む。

本発明によるフラッシュメモリ装置は、複数のセルストリングで構成され、各々のセルストリングは直列連結された複数のメモリセルで構成されたメモリセルアレイと、ワードラインを介して前記複数のメモリセルと連結され、プログラム動作時に選択ワードラインに第１電圧を印加し、非選択ワードラインに前記第１電圧より低い第２電圧を印加するためのデコーダと、前記第１及び第２電圧を提供するための高電圧発生及び制御回路と、を含み、前記高電圧発生及び制御回路は、プログラム復旧動作時に、前記選択ワードラインを前記第１電圧より低い第３電圧に低下させた後、前記選択ワードライン及び前記非選択ワードラインを前記第２及び第３電圧より低い第４電圧に復旧する。

実施の形態において、前記第２電圧と前記第３電圧とは等しい電圧レベルを有することを特徴とする。前記第４電圧は接地電圧であることを特徴とする。フラッシュメモリ装置は、ビットラインを介して前記セルストリングと連結され、プログラム動作時にプログラムデータによって前記ビットラインに電源電圧または接地電圧を提供するためのページバッファをさらに含む。前記ページバッファは複数のページバッファユニットで構成され、各々のページバッファユニットには二つのセルストリングが連結される。前記フラッシュメモリはＮＡＮＤ型フラッシュメモリであることを特徴とする。

本発明によるフラッシュメモリ装置は、プログラム復旧動作時に、選択ワードラインの電圧をパス電圧に低下させた後、選択ワードラインと非選択ワードラインを接地電圧にディスチャージする。本発明によれば、プログラム復旧動作時にアンダーテール（ｕｎｄｅｒ ｔａｉｌ）現象を防止することができる。

以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施するように、本発明の実施の形態を添付の図面を参照して説明する。
図５は、本発明によるフラッシュメモリを示すブロック図である。図５に示すように、本発明によるフラッシュメモリ１００は、メモリセルアレイ１１０、デコーダ１２０、ページバッファ１３０、データ入出力回路１４０、及び高電圧発生及び制御回路１５０を含む。図５は、ＮＡＮＤ型のフラッシュメモリを示している。

メモリセルアレイ１１０は、複数のメモリブロックで構成される。図５は、一つのメモリブロックだけを示している。それぞれのメモリブロックは複数のページで構成される。それぞれのページは複数のメモリセルで構成される。ここで、メモリブロックは、消去の単位を成し、ページは読み出しまたは書込みの単位を成す。

一つのワードラインに連結されたメモリセルは、一つまたはそれ以上のページからなる。図５を参照すれば、一つのワードラインに連結されたメモリセルは二つのページ（ｅｖｅｎ、ｏｄｄ）を構成する。偶数ページ（ｅｖｅｎ ｐａｇｅ）を構成するメモリセルは、偶数ビットラインＢＬｅ０、ＢＬｅ１、・・・、ＢＬｅＮに連結される。奇数ページ（ｏｄｄ ｐａｇｅ）を構成するメモリセルは、奇数ビットラインＢＬｏ０、ＢＬｏ１、・・・、ＢＬｏＮに連結される。

もし、マルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ；ＭＬＣ）の場合は、一つのワードラインに連結されるメモリセルが四つのページを構成することもできる。この場合、偶数ページと奇数ページは、それぞれＬＳＢページとＭＳＢページで構成される。
また、それぞれのメモリブロックは複数のセルストリング（ｃｅｌｌ ｓｔｒｉｎｇ）で構成される。それぞれのセルストリングには、接地選択トランジスタＧＳＴ、メモリセルＭＣ０〜ＭＣ３１及びストリング選択トランジスタＳＳＴが直列連結されている。接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに連結され、ストリング選択トランジスタＳＳＴはビットラインＢＬに連結される。

メモリセルＭＣ０〜ＭＣ３１のゲートには、ワードライン電圧を印加するためのワードラインＷＬ０〜ＷＬ３１が連結される。ここで、ワードライン電圧はプログラム動作の時に印加されるプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓなどを含む。接地選択トランジスタＧＳＴのゲートには接地選択ラインＧＳＬが連結され、ストリング選択トランジスタＳＳＴのゲートにはストリング選択ラインＳＳＬが連結される。

デコーダ１２０は接地選択ラインＧＳＬ、ワードラインＷＬ０〜ＷＬ３１及びストリング選択ラインＳＳＬを介してメモリセルアレイ１１０と連結される。デコーダ１２０はプログラム動作時に、アドレスＡＤＤＲを受信し一つのワードライン（例えば、ＷＬ０）を選択する。デコーダ１２０はプログラム動作時に、選択ワードラインＷＬ０にプログラム電圧Ｖｐｇｍを印加し、非選択ワードラインＷＬ１〜ＷＬ３１にパス電圧Ｖｐａｓｓを印加する。プログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓは高電圧発生及び制御回路１５０から提供される。

ページバッファ１３０は、ビットラインＢＬを介してメモリセルアレイ１１０と連結される。ページバッファ１３０は高電圧発生及び制御回路１５０により制御され、複数のページバッファユニット１３１〜１３Ｎで構成される。それぞれのページバッファユニット（例えば、１３１）は二つのビットラインＢＬｅ０、ＢＬｏ０を介して二つのセルストリングに連結される。ページバッファ１３０は、プログラム動作時に偶数ビットラインＢＬｅ０〜ＢＬｅＮと奇数ビットラインＢＬｏ０〜ＢＬ０Ｎのうち何れか一つを利用して、偶数ページ（ｅｖｅｎ ｐａｇｅ）または奇数ページ（ｏｄｄ ｐａｇｅ）をプログラムする。以下では、偶数ページはもうプログラムされており、奇数ページに対するプログラム動作が行われると仮定する。

それぞれのページバッファユニット（例えば、１３１）は読み出されたデータによって、奇数ビットラインＢＬｏ０〜ＢＬｏＮに接地電圧０Ｖまたは電源電圧Ｖｃｃを印加する。読み出されたデータが０であれば接地電圧０Ｖが印加され、１であれば電源電圧Ｖｃｃが印加される。一方、偶数ビットラインＢＬｅ０〜ＢＬｅＮにはプログラム禁止電圧、即ち電源電圧Ｖｃｃが印加される。

プログラム動作の時、プログラムセル（例えば、ＭＣ０′）が連結されているビットラインＢＬｏ０には０Ｖが印加され、プログラム禁止セル（例えば、ＭＣ０）が連結されているビットラインＢＬｅ０には電源電圧Ｖｃｃが印加される。そしてプログラム動作の時、選択ワードライン（Ｓｅｌｅｃｔｅｄ ＷＬ）ＷＬ０にはプログラム電圧Ｖｐｇｍが印加され、非選択ワードライン（Ｎｏｎ−Ｓｅｌｅｃｔｅｄ ＷＬ）ＷＬ１〜ＷＬ３１にはパス電圧Ｖｐａｓｓが印加される。

データ入出力回路１４０は高電圧発生及び制御回路１５０によって制御される。データ入出力回路１４０は、一般的にバイト単位またはワード単位でデータを入力されるかまたは出力する。データ入出力回路１４０は、データラインＤＬを介してページバッファ１３０と連結される。

高電圧発生及び制御回路１５０は、プログラム動作時にプログラム電圧Ｖｐｇｍまたはパス電圧Ｖｐａｓｓを発生し、ページバッファ１３０及びデータ入出力回路１４０を制御する。高電圧発生及び制御回路１５０は、外部制御信号ＣＴＲＬに応じて動作する。ここで、外部制御信号ＣＴＲＬは、チップイネーブル信号ｎＣＥ、コマンドラッチイネーブル信号ｎＣＬＥ、アドレスラッチイネーブル信号ｎＡＬＥ、書込みイネーブル信号ｎＷＥ、及び読み出しイネーブル信号ｎＲＥなどを含む。

高電圧発生及び制御回路１５０は、プログラム復旧動作時に、選択ワードラインＷＬ０をプログラム電圧Ｖｐｇｍからパス電圧Ｖｐａｓｓに低下させた後、選択ワードラインＷＬ０と非選択ワードラインＷＬ１〜ＷＬ３１を接地電圧０Ｖにディスチャージする。図５に図示されたフラッシュメモリ装置１００によれば、アンダーテール（ｕｎｄｅｒ ｔａｉｌ）現象によりメモリセルのしきい値電圧分布特性が悪くなる問題点を改善することができる。これは、以下で更に詳細に説明される。

図６は、図５に図示されたフラッシュメモリのプログラム方法を示すタイミング図である。特に、図６は、図２に図示された従来のプログラム復旧方法（ｔ４〜ｔ５参照）とは異なるプログラム復旧方法を示す。プログラム動作が始まれると、プログラムセルＭＣ０′のビットラインＢＬｏ０は０Ｖに、プログラム禁止セルＭＣ０のビットラインＢＬｅ０は電源電圧Ｖｃｃにそれぞれセットアップ（ｓｅｔｕｐ）される。

ｔ１で、ストリング選択ラインＳＳＬに電源電圧Ｖｃｃが印加される。この時、プログラム禁止セルＭＣ０のチャンネル電圧はＶｃｃ-Ｖｔｈになる。ここで、Ｖｔｈはストリング選択トランジスタＳＳＴのしきい値電圧である。そして、ストリング選択トランジスタＳＳＴはカット‐オフ（Ｃｕｔ−ｏｆｆ）状態になる。

ｔ２で、選択ワードラインＷＬ０及び非選択ワードラインＷＬ１〜ＷＬ３１にパス電圧Ｖｐａｓｓ（例えば、約８Ｖ）が印加される。この時、プログラム禁止セルＭＣ０のゲートとチャンネルの間では、キャパシタンスカップリング（ｃａｐａｃｉｔａｎｃｅ ｃｏｕｐｌｉｎｇ）現象が発生する。キャパシタンスカップリング現象により、プログラム禁止セルＭＣ０のチャンネル電圧はブースト電圧Ｖｂｏｏｓｔに上昇する。ブースト電圧Ｖｂｏｏｓｔはプログラム禁止セルＭＣ０でＦ−Ｎトンネリングが発生しないようにする。

ｔ３で、選択ワードラインＷＬ０にプログラム電圧Ｖｐｇｍが印加されると、プログラムセルＭＣ０′ではＦ−Ｎトンネリング現象によりチャンネルの電子がフローティングゲートに注入される。プログラム禁止セルＭＣ０ではＦ−Ｎトンネリング現象が発生しないので、チャンネルの電子はフローティングゲートに注入されない。

ｔ４で、プログラム復旧動作が行われる。選択ワードラインＷＬ０はプログラム電圧Ｖｐｇｍからパス電圧Ｖｐａｓｓに低下する。その後ｔ５で、選択ワードラインＷＬ０及び非選択ワードラインＷＬ１〜ＷＬ３１はパス電圧Ｖｐａｓｓから接地電圧（０Ｖ）にディスチャージ（ｄｉｓｃｈａｒｇｅ）される。

本発明によるプログラム復旧方法によれば、プログラム禁止セルＭＣ０のしきい値電圧が低下するアンダーテール（ｕｎｄｅｒ ｔａｉｌ）現象が発生しない。これは、図７及び図８を参照してもっと詳しく説明する。
図７は、プログラム復旧動作時のメモリセルＭＣ０のバイアス条件を示す概念図である。図７を参照すれば、プログラム復旧動作の間（図６のｔ４〜ｔ５）に、プログラム禁止セルＭＣ０のゲートはパス電圧Ｖｐａｓｓになり、チャンネルはブースト電圧Ｖｂｏｏｓｔになる。従って、プログラム禁止セルＭＣ０のゲートオキサイドに存在する電子がチャンネルに移動する現象が発生しない。図８は、プログラム禁止セルＭＣ０で、アンダーテール現象が発生しないことを示すダイヤグラムである。

本発明によるフラッシュメモリ装置は、プログラム復旧動作時に、選択ワードラインをパス電圧に低下させた後、選択ワードライン及び非選択ワードラインを接地電圧にディスチャージする。本発明によれば、プログラム復旧動作時、プログラム禁止セルのゲートとチャンネルの間に弱い電界が形成されるため、ゲートオキサイドに捕獲された電子がチャンネルに移動しない。従って、本発明は従来のプログラム復旧方法に存在したアンダーテール（ｕｎｄｅｒ ｔａｉｌ）現象を防止することができる。

上記の例ではプログラム電圧Ｖｐｇｍをパス電圧Ｖｐａｓｓに低下させた後、接地電圧０Ｖにディスチャージすると説明したが、本発明は必ずしもここに限定されるのではない。即ち、本発明はプログラム電圧Ｖｐｇｍをパス電圧Ｖｐａｓｓに近い第２電圧に低下させた後、接地電圧に近い第３電圧にディスチャージできることは自明である。

図９は、本発明のフラッシュメモリ装置を具備するメモリカードを例示的に示すブロック図である。図９に示すように、高用量のデータ格納能力を支援するためのメモリカード３００は、本発明によるフラッシュメモリ装置３１０を含む。本発明によるメモリカード３００は、ホスト（Ｈｏｓｔ）とフラッシュメモリ装置３１０との間の諸般のデータ交換を制御するメモリコントローラ３２０を含む。

ＳＲＡＭ３２１は、プロセッシングユニット（ＣＰＵ）３２２の動作メモリとして使用される。ホストインターフェース３２３は、メモリカード３００と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック３２４は、マルチビットフラッシュメモリ装置３１０から読み出されたデータに含まれるエラーを検出及び訂正する。メモリインタフェース３２５は、本発明のフラッシュメモリ装置３１０とインタフェースする。

プロセッシングユニット３２２は、メモリコントローラ３２０のデータ交換のための諸般の制御動作を行う。図面には図示されていないが、本発明によるメモリカード３００には、ホストとのインタフェースのためのコードデータを格納するＲＯＭ（図示せず）などがさらに提供できることは、当分野の通常の知識を習得した者等に自明である。

図１０は、本発明によるフラッシュメモリ装置を含むメモリシステムを示すブロック図である。図１０に示すように、メモリシステム４００はフラッシュメモリシステム４１０、電源４２０、中央処理装置（ＣＰＵ）４３０、ＲＡＭ４４０、ユーザインタフェース４５０及びシステムバス４６０を含む。

フラッシュメモリシステム４１０は、メモリコントローラ４１２及びフラッシュメモリ装置４１１を含む。フラッシュメモリシステム４１０は、システムバス４６０を介して、電源４２０、中央処理装置４３０、ＲＡＭ４４０及びユーザインタフェース４５０に電気的に連結される。フラッシュメモリ装置４１１には、ユーザインタフェース４５０を介して提供されたデータまたは中央処理装置４３０によって処理されたデータがメモリコントローラ４１２を介して格納される。

もしフラッシュメモリシステム４１０が半導体ディスク装置（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ；ＳＳＤ）に装着される場合、システム４００のブーティング速度が画期的に早くなる。図面には図示されていないが、本発明によるシステムには、アプリケーションチップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）などがさらに提供できることは、当分野の通常の知識を習得した者等に自明である。

本発明によるフラッシュメモリ装置及び／またはメモリコントローラは様々な形態のパッケージを利用して実装されることができる。例えば、本発明によるフラッシュメモリ装置及び／またはメモリコントローラは、パッケージオンパッケージ（ＰｏＰ：Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、ボールグリッドアレイ（ＢＧＡｓ：Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ）、チップスケールパッケージ（ＣＳＰｓ：Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ）、プラスチック鉛添加チップキャリア（ＰＬＣＣ：Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、プラスチックデュアルイン−ラインパッケージ（ＰＤＩＰ：Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、ダイインワッフルパック（Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ）、ダイインウェハフォーム（Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ）、チップオンボード（ＣＯＢ：Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、セラミックデュアルイン‐ラインパッケージ（ＣＥＲＤＩＰ：Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、プラスチックメトリッククワッドフラットパック（ＰＭＱＦＰ：Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、薄型クワッドフラットパック（ＴＱＦＰ：Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ ｐａｃｋ）、スモールアウトライン集積回路（ＳＯＩＣ：Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、シュリンクスモールアウトラインパッケージ（ＳＳＯＰ：Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、薄型スモールアウトラインパッケージ（ＴＳＯＰ：Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、システムインパッケージ（ＳＩＰ：Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）、マルチチップパッケージ（ＭＣＰ：Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ウエハレベル製造されたパッケージ（ＷＦＰ：Ｗａｆｅｒ‐ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ）、ウエハレベル処理されたスタックパッケージ（ＷＳＰ：Ｗａｆｅｒ‐ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ）などのようなパッケージを利用して実装されることができる。

以上、本発明の詳細な説明では具体的な実施の形態について説明したが、本発明の範囲から逸脱しない限度内で様々に変更することができる。従って、本発明の範囲は、上述の実施の形態に限られて決まるべきではなく、添付の特許請求の範囲だけでなく本発明の特許請求の範囲と均等なものによって決まるべきである。

一般のフラッシュメモリ装置を示す回路図である。 図１に図示されたフラッシュメモリ装置のプログラム動作を示すタイミング図である。 図１に図示されたメモリセルの電子漏れ現象を示す概念図である。 図１に図示されたメモリセルのアンダーテール（ｕｎｄｅｒ ｔａｉｌ）現象を示すダイヤグラムである。 本発明によるフラッシュメモリ装置を示す回路図である。 図５に図示されたフラッシュメモリ装置のプログラム動作を示すタイミング図である。 図５に図示されたメモリセルで電子漏れ現象が遮断されたことを示す概念図である。 図５に図示されたメモリセルでアンダーテール（ｕｎｄｅｒ ｔａｉｌ）現象が防止されたことを示すダイヤグラムである。 本発明のフラッシュメモリ装置を具備するメモリカードを例示的に示すブロック図である。 本発明によるフラッシュメモリ装置を含むメモリシステムを示すブロック図である。

符号の説明

１００ フラッシュメモリ装置
１１０ メモリセルアレイ
１２０ デコーダ
１３０ ページバッファ
１４０ データ入出力回路
１５０ 高電圧発生及び制御回路

Claims (12)

1. フラッシュメモリのプログラム方法であって、
   選択ワードラインに第１電圧を印加し、非選択ワードラインに前記第１電圧より低い第２電圧を印加して、前記選択ワードラインに連結されたメモリセルをプログラムするステップと、
   前記選択ワードラインに連結されたメモリセルをプログラムした後、前記選択ワードラインを前記第１電圧より低い第３電圧に低下させた状態で、前記選択ワードライン及び前記非選択ワードラインを前記第２及び第３電圧より低い第４電圧に同時に復旧（ｒｅｃｏｖｅｒｙ）するステップと、を含むことを特徴とするプログラム方法。
2. 前記第２電圧と前記第３電圧とは等しい電圧レベルを有することを特徴とする請求項１に記載のプログラム方法。
3. 前記第４電圧は接地電圧であることを特徴とする請求項１に記載のプログラム方法。
4. 前記フラッシュメモリはＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１に記載のプログラム方法。
5. ＮＡＮＤフラッシュメモリのプログラム方法であって、
   選択ワードラインにプログラム電圧を印加し、非選択ワードラインにパス電圧を印加するステップと、
   前記選択ワードラインを前記パス電圧に低下させた後、前記選択ワードライン及び前記非選択ワードラインを接地電圧に同時に復旧するステップと、を含むことを特徴とするプログラム方法。
6. 複数のセルストリングで構成され、各々のセルストリングは直列連結された複数のメモリセルで構成されたメモリセルアレイと、
   ワードラインを介して前記複数のメモリセルと連結され、プログラム動作時に選択ワードラインに第１電圧を印加し、非選択ワードラインに前記第１電圧より低い第２電圧を印加するためのデコーダと、
   前記第１及び第２電圧を提供するための高電圧発生及び制御回路と、を含み、
   前記高電圧発生及び制御回路は、プログラム復旧動作時に、前記選択ワードラインを前記第１電圧より低い第３電圧に低下させた後、前記選択ワードライン及び前記非選択ワードラインを前記第２及び第３電圧より低い第４電圧に同時に復旧することを特徴とするフラッシュメモリ装置。
7. 前記第２電圧と前記第３電圧とは等しい電圧レベルを有することを特徴とする請求項６に記載のフラッシュメモリ装置。
8. 前記第４電圧は接地電圧であることを特徴とする請求項６に記載のフラッシュメモリ装置。
9. ビットラインを介して前記セルストリングと連結され、プログラム動作時にプログラムデータによって前記ビットラインに電源電圧または接地電圧を提供するためのページバッファをさらに含むことを特徴とする請求項６に記載のフラッシュメモリ装置。
10. 前記ページバッファは複数のページバッファユニットで構成され、各々のページバッファユニットには二つのセルストリングが連結されることを特徴とする請求項９に記載のフラッシュメモリ装置。
11. 前記フラッシュメモリはＮＡＮＤ型フラッシュメモリであることを特徴とする請求項６に記載のフラッシュメモリ装置。
12. フラッシュメモリシステムであって、
    フラッシュメモリ装置と、
    前記フラッシュメモリ装置を制御するためのメモリコントローラと、を含み、
    前記フラッシュメモリ装置は、
    複数のセルストリングで構成され、各々のセルストリングは直列連結された複数のメモリセルで構成されたメモリセルアレイと、
    ワードラインを介して前記複数のメモリセルと連結され、プログラム動作時に選択ワードラインに第１電圧を印加し、非選択ワードラインに前記第１電圧より低い第２電圧を印加するためのデコーダと、
    前記第１及び第２電圧を提供するための高電圧発生及び制御回路と、を含み、
    前記高電圧発生及び制御回路は、プログラム復旧動作時に、前記選択ワードラインを前記第１電圧より低い第３電圧に低下させた後、前記選択ワードライン及び前記非選択ワードラインを前記第２及び第３電圧より低い第４電圧に同時に復旧することを特徴とするフラッシュメモリシステム。

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