KR101642935B1 - 더미 셀을 갖는 불휘발성 메모리 장치 및 그것의 바이어스 방법 - Google Patents

더미 셀을 갖는 불휘발성 메모리 장치 및 그것의 바이어스 방법 Download PDF

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Abstract

본 발명은 더미 셀들을 포함하는 불휘발성 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 더미 비트 라인에 연결되는 더미 셀들; 및 프로그램 동작시, 상기 더미 비트 라인으로 더미 비트 라인 전압을 제공하는 더미 비트 라인 바이어스 회로를 포함하되, 상기 더미 비트 라인 전압에 의하여 상기 더미 셀들 중 적어도 하나는 복수의 프로그램 상태들 중 최상위 프로그램 상태보다 낮고 소거 상태보다 높은 문턱 전압으로 프로그램된다.

Description

더미 셀을 갖는 불휘발성 메모리 장치 및 그것의 바이어스 방법{NONVOLATILE MEMORY DEVICE HAVING A DUMMY CELL AND BIAS METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등 이 있다.
일반적으로, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 못해 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(System programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(Flash) EEPROM(이하, 플래시 메모리)은 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 EEPROM 중에서도 낸드형(NAND-type) 플래시 EEPROM(이하, 낸드형 플래시 메모리)은 다른 플래시 EEPROM에 비해 집적도가 매우 높은 장점을 가진다.
상술한 EEPROM 기술을 기반으로 하는 플래시 메모리 장치는 고용량의 정보를 저장할 수 있다. 그리고 플래시 메모리 장치는 언제든지 저장된 정보를 독출할 수 있다. 플래시 메모리 장치에 대한 고용량화의 요구에 따라, 메모리 셀들의 집적도는 높아지고 있다. 또는, 고용량화를 위하여 하나의 메모리 셀에 멀티-비트의 데이터를 저장하기 위한 노력들이 이루어지고 있다.
또한, 고용량화에 따라 메모리 셀들 간에 발생하는 간섭이 성능에 미치는 영향이 점점 커지고 있다. 메모리 셀들과 더미 셀들 간, 또는 비트 라인과 더미 비트 라인들 간의 간섭이 데이터의 신뢰성에 영향을 미치게 된다.
본 발명은 더미 스트링에 의해서 발생하는 간섭의 영향을 차단하는 불휘발성 메모리 장치 및 그것의 동작 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 더미 비트 라인에 연결되는 더미 셀들, 및 프로그램 동작시, 상기 더미 비트 라인으로 더미 비트 라인 전압을 제공하는 더미 비트 라인 바이어스 회로를 포함하되, 상기 더미 비트 라인 전압에 의하여 상기 더미 셀들 중 적어도 하나는 복수의 프로그램 상태들 중 최상위 프로그램 상태보다 낮고 소거 상태보다 높은 문턱 전압으로 프로그램된다.
상기 목적을 달성하기 위한 본 발명의 불휘발성 메모리 장치의 바이어스 방법은, 더미 셀의 드레인에 제 1 전압을 제공하는 단계, 및 상기 더미 셀의 게이트에 프로그램 전압을 인가하는 단계를 포함하되, 상기 제 1 전압은, 프로그램 금지되는 셀 스트링의 비트 라인에 제공되는 제 2 전압보다 낮다.
상기 목적을 달성하기 위한 다른 실시 예에 따른 불휘발성 메모리 장치의 바이어스 방법은, 제 1 메모리 셀의 드레인으로는 제 1 전압을 제공하고, 제 2 메모리 셀의 드레인으로는 상기 제 2 메모리 셀을 프로그램시키기 위한 제 2 전압 또는 상기 제 2 메모리 셀의 프로그램을 차단하기 위한 제 3 전압을 제공하는 단계, 및 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀의 게이트에 프로그램 전압을 인가하는 단계를 포함하되, 상기 제 1 전압은, 상기 제 2 전압보다는 높고 상기 제 3 전압보다 낮다.
본 발명의 실시 예에 따르면, 더미 비트 라인과 더미 셀들에 의한 간섭을 차단할 수 있어 고신뢰성을 갖는 불휘발성 메모리 장치를 제공할 수 있다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 낸드형(NAND type) 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 불휘발성 메모리 장치의 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템에도 적용될 수 있다. 또한, 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 사용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명에 따른 실시 예에 따라 형성되는 더미 셀들의 문턱 전압 산포를 보여주는 도면이다. 예시적으로, 2-비트의 데이터를 하나의 메모리 셀에 저장할 수 있는 불휘발성 메모리 장치의 문턱 전압 분포가 도시되었다.
2-비트 MLC의 경우, 데이터를 저장하는 메모리 셀들은 4개의 프로그램 상태들(E0, P1, P2, P3) 중 어느 하나로 프로그램된다. 즉, 프로그램에 의하여 메모리 셀들의 문턱 전압은 4개의 프로그램 상태들(E0, P1, P2, P3) 중 어느 하나에 포함된다. 또한, 소거 동작시, 프로그램된 메모리 셀들의 문턱 전압은 소거 상태(E0)로 이동한다. 본 발명의 실시 예에 따르면, 더미 셀들의 문턱 전압은 빗금 친 소거 상태(E0) 또는 더미 상태(PD) 중 어느 하나에 포함된다.
플래시 메모리 장치에서, 인접한 메모리 셀과 다른 문턱 전압을 갖는 경우 메모리 셀들은 서로 영향을 미친다. 즉, 서로 다른 문턱 전압을 갖는 인접한 메모리 셀들의 플로팅 게이트(Floating gate)는 서로 간섭을 주거나 받는다. 간섭의 예로 프로그램 디스터브(Program disturbance)나 측면 전하 확산(Lateral Charge Spreading)을 들 수 있다. 이러한 인접 셀간의 간섭에 따라 메모리 셀의 문턱 전압은 의도하지 않은 방향으로 증가하거나 낮아질 수 있다. 특히, 메모리 셀들 중 소거 상태(E0)로 프로그램된 메모리 셀과 가장 높은 문턱 전압을 갖는 프로그램 상태(P3)로 프로그램된 메모리 셀 사이에서 이러한 간섭 현상이 현저하다.
특히, 더미 셀들을 포함하는 플래시 메모리 장치에서는 더미 셀에 의한 간섭 문제가 대두된다. 직렬로 연결되는 더미 셀들은 선택 트랜지스터들(SST, GST) 사이에 연결된다. 더미 셀들과 선택 트랜지스터들(SST, GST)은 하나의 더미 스트링을 구성한다. 그리고, 더미 스트링은 더미 비트 라인에 연결된다. 더미 스트링에는 정상 스트링(유효한 데이터가 저장되는 셀 스트링)이 인접하여 형성될 수 있다. 정상 스트링에 포함되는 메모리 셀과 더미 스트링에 포함되는 더미 셀은 상호 간섭을 줄 수 있다.
더미 비트 라인은 포켓 P-웰(Pocket P-Well, 이하 PPW)에 연결되거나 플로팅 상태로 유지되도록 설정될 수 있다. 포켓 P-웰(PPW)에 더미 비트 라인이 연결되는 경우, 프로그램 동작시 더미 셀들은 프로그램될 것이다. 하지만, 더미 셀들에 대한 프로그램 검증 동작은 제공되지 않는다. 따라서, 적정 전압으로 프로그램된 이후에도 프로그램 금지(Program inhibit)로 설정되지 않는다. 이 경우, 더미 셀들은 최상위 상태(예를 들면, P3)나 또는 최상위 상태보다 높은 문턱 전압을 갖도록 프로그램될 수 있다. 또한, 더미 셀들이 전기적으로 플로팅되는 경우, 더미 셀들이 프로그램되지는 않지만 반복적인 소거에 노출된다. 반복적인 소거에 노출되면 더미 셀들의 문턱 전압은 과소거 상태(E0′)로 이동할 수 있다.
그러나, 본 발명의 실시 예에 따르면, 더미 셀들의 문턱 전압은 소거 상태(E0)와 더미 상태(PD)에 분포한다. 따라서, 프로그램 디스터브나 측면 전하 누설을 위시한 제반 셀간 간섭에 의한 문제를 차단할 수 있다. 여기서, 설명의 편의를 위해서 2-비트 MLC를 예시적으로 도시하였으나, 3-비트 이상의 MLC에서도 본 발명과 동일한 기술적 특징이 적용될 수 있다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 2를 참조하면, 불휘발성 메모리 장치(100)는 셀 어레이(110), 디코더(120), 페이지 버퍼(130), 제어 로직(140), 그리고 더미 비트 라인 바이어스 회로(150)를 포함한다.
셀 어레이(110)는 복수의 메모리 블록(Memory Block)으로 구성될 수 있다. 도 2에서는 예로서 하나의 메모리 블록이 도시되었다. 각각의 메모리 블록은 복수의 페이지(Page)로 구성될 수 있다. 그리고 각각의 페이지(예를 들면, 115)는 복수의 메모리 셀들로 구성될 수 있다. 불휘발성 메모리 장치(100)에서, 메모리 블록 단위로 소거 동작이 수행되고, 페이지 단위로 쓰기 또는 읽기 동작이 수행될 수 있다. 셀 어레이(110)에는 더미 셀들이 포함될 수 있다. 더미 셀들은 더미 비트 라인들(DBL0, DBL1, DBL2)에 연결된다. 더미 셀들에는 유효한 데이터가 저장되지 않는다.
셀 어레이(110)는 셀 스트링 구조(Cell String Structure)로 되어 있다. 하나의 셀 스트링은 스트링 선택 라인(SSL: String Selection Line)에 연결되는 스트링 선택 트랜지스터(SST), 복수의 워드 라인(WL0~WL31)에 연결되는 복수의 메모리 셀들, 그리고 접지 선택 라인(GSL: Ground Selection Line)에 연결되는 접지 선택 트랜지스터(GST)를 포함한다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL: Common Source Line)에 연결된다.
하나의 워드 라인(예를 들면, WL1)에는 복수의 메모리 셀들이 연결될 수 있다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합은 일반적으로 페이지(Page)라 부른다. 예를 들어 하나의 페이지(115)를 프로그램할 때, 워드 라인(WL1)으로는 프로그램 전압(Vpgm)과 검증 전압(Verify voltage)이 교대로 제공될 수 있다. 그리고, 프로그램 동작시에는 선택된 페이지(115)에 연결되는 비트 라인들로는 프로그램 데이터가 공급된다. 검증 동작을 위해서, 선택된 페이 지(115)의 메모리 셀들 각각에 연결되는 비트 라인들이 프리차지된다. 그리고, 프리차지된 비트 라인의 전압 변화가 감지된다. 감지된 비트 라인의 전압 변화에 의거하여 메모리 셀들의 프로그램 성공 여부가 판단된다.
디코더(120)는 선택 라인(SSL, GSL) 또는 워드 라인(WL0~WL31)을 통해 셀 어레이(110)와 연결된다. 프로그램 또는 읽기 동작 시에, 디코더(120)는 어드레스(Address)를 입력받고, 어느 하나의 워드 라인(예를 들면, WL1)을 선택한다. 한편, 디코더(120)는 선택 워드 라인(WL1) 또는 비선택 워드 라인(WL1을 제외한 나머지)으로 프로그램 또는 읽기 동작에 필요한 전압을 전달한다.
페이지 버퍼(130)는 비트 라인(BL0~BLn-1)을 통해 셀 어레이(110)와 연결된다. 페이지 버퍼(130)는 프로그램 동작 시에는 데이터(Data)를 입력받아 선택 페이지(115)에 전달한다. 페이지 버퍼(130)는 읽기 동작 시에 선택 페이지(115)로부터 데이터를 읽고, 외부로 데이터(Data)를 출력한다.
페이지 버퍼(130)는 선택 페이지(115)에 프로그램될 데이터나 선택 페이지(115)로부터 읽은 데이터를 임시로 저장할 수 있다. 페이지 버퍼(130)는 프로그램 실행(Program execution) 동작시, 비트 라인들(BL0~BLn-1)로 프로그램 데이터를 전달한다. 그리고 페이지 버퍼(130)는 프로그램 검증(Program verify) 동작시에는 비트 라인을 통해서 선택 페이지(115)에 포함되는 메모리 셀들을 센싱한다. 특히, 페이지 버퍼(130)는 고속으로 메모리 셀들의 프로그램 여부를 검출하기 위하여 비트 라인들을 프리차지한다. 페이지 버퍼(130)는 프리차지된 비트 라인들(BL0~BLn-1)의 전압 변화를 감지하여 선택 페이지(115)에 포함되는 메모리 셀들의 프로그램 여부를 센싱한다.
제어 로직(140)은 불휘발성 메모리 장치(100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다. 예를 들면, 프로그램 동작시 제어 로직(140)은 디코더(120)를 선택 워드 라인으로 프로그램 전압이 제공되도록 제어할 수 있다. 제어 로직(140)은 페이지 버퍼(130)를 제어함으로 선택 페이지(115)에 프로그램 데이터가 제공되도록 할 수 있다.
더미 비트 라인 바이어스 회로(150)는 제어 로직(140)의 제어(DBL_CNTL) 또는 동작 모드에 따라 더미 비트 라인을 바이어스할 수 있다. 더미 비트 라인 바이어스 회로(150)는 블록 소거 동작시에는 더미 셀들이 소거 상태(E0)로 소거되도록 더미 비트 라인들(DBL0~DBLm-1)을 바이어스한다. 즉, 플로팅(Floating) 상태로 더미 비트 라인을 설정하면, 포켓 P-웰에 인가되는 소거 전압(Vrease)이 더미 비트 라인들(DBL0~DBLm-1)에 인가될 것이다. 읽기 동작시, 더미 비트 라인 바이어스 회로(150)는 더미 비트 라인들(DBL0~DBLm-1)에 예를 들면, 0 V를 인가할 수 있다.
특히, 더미 비트 라인 바이어스 회로(150)는 프로그램 동작시에 더미 비트 라인들(DBL0~DBLm-1)에 더미 비트 라인 전압(VDBL)을 제공한다. 더미 비트 라인 전압(VDBL)에 의하여 더미 셀들이 더미 상태(PD, 도 1 참조)로 프로그램될 것이다. 더미 비트 라인 전압(VDBL)은 접지 전압(0V)보다 높다. 그리고 더미 비트 라인 전압(VDBL)은 프로그램 금지를 위해 제공되는 비트 라인 전압(프로그램 금지 전압, 예를 들면, Vcc)보다 낮다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 더미 비트 라인을 각 동작 모드에 따라 제어한다. 결과적으로, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 소거 동작시 더미 셀들의 문턱 전압이 과소거 상태(E0′)로 이동하는 문제를 차단할 수 있다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 프로그램 동작시 과프로그램 상태(Over-programmed state) 또는 최상위 상태(P3)로 프로그램되는 문제를 차단할 수 있다. 상술한 더미 셀들에 대한 관리를 통해서, 더미 셀들이 인접한 정상 셀들에 미치는 간섭을 차단할 수 있다.
도 3 및 도 4는 불휘발성 메모리 장치(100, 도 2 참조)의 바이어스 상태를 보여주는 도면들이다. 도 3의 회로도는 프로그램 동작시에 워드 라인과 비트 라인들의 바이어스 전압을 보여준다.
프로그램 동작시, 스트링 선택 라인(SSL)으로는 전원 전압(Vcc), 접지 선택 라인(GSL)으로는 접지 전압(또는, 0V), 공통 소스 라인(CSL)으로는 소스 라인 전압(예를 들면, 약 2V)이 제공될 수 있다. 그리고, 프로그램 비트 라인(Program bit line, BL0)으로는 접지 전압(또는, 0V)이 인가된다. 프로그램 금지 비트 라인(Program inhibited bit line, BL1)으로는 전원 전압(Vcc)이 인가될 수 있다. 또한, 더미 비트 라인(Dummy bit line, DBL0)으로는 더미 비트 라인 전압(VDBL)이 인가된다. 이러한 상태에서, 워드 라인들로는 패스 전압(Vpass)이나 프로그램 전압(Vpgm)이 인가된다.
여기서, 더미 비트 라인 전압(VDBL)은 더미 셀을 더미 상태(PD, 도 1 참조)로 프로그램할 수 있는 크기의 전압이다. 예를 들면, 스트링 선택 라인(SSL)에 공급되는 전압(예를 들면, Vcc)보다 낮은 레벨로 더미 비트 라인 전압(VDBL)을 제공할 수 있다. 프로그램 동작시 더미 비트 라인 전압(VDBL)이 제공되면, 더미 셀 스트링의 채널은 플로팅(Floating)되지 않고, 더미 비트 라인 전압(VDBL) 레벨로 고정될 것이다. 이러한 상태에서, 선택된 비트 라인으로 프로그램 전압(Vpgm)이 제공되면 더미 셀들은 더미 상태(PD)로 프로그램될 수 있다. 여기서, 더미 비트 라인 전압(VDBL)은 프로그램 비트 라인(예를 들면, BL0)에 제공되는 프로그램 비트 라인 전압(예를 들면, 0V)보다 높다.
소거 동작시, 워드 라인들은 0V로, 선택 라인들(SSL, GSL)은 전기적으로 플로팅되도록 바이어스된다. 그리고, 비트 라인들(BL, DBL)과 공통 소스 라인(CSL)이 플로팅 상태로 바이어스된다. 이상의 바이어스 상태에서 소거 포켓 P-웰(PPW)에 소거 전압(Verase)이 제공된다.
읽기 동작시, 선택 워드 라인으로는 선택 읽기 전압(Vrd)이, 비선택 워드 라인들과 선택 라인들(SSL, GSL)로는 비선택 읽기 전압(Vread)이 제공된다. 그리고, 공통 소스 라인과 더미 비트 라인은 0V로 바이어스될 수 있다. 이러한 바이어스 상태에서 비트 라인들이 센싱될 것이다.
도 5a 및 도 5b는 본 발명의 실시 예에 따라 프로그램된 더미 셀들의 상태를 보여주는 도면들이다. 도 5a를 참조하면, 더미 셀들(162, 163, 164)은 더미 상태(PD)로 프로그램된다. 그리고, 더미 셀들과 인접한 메모리 셀들(161, 165)이 각 각 소거 상태(E0)와 최상위 프로그램 상태(P3)로 프로그램되는 것으로 가정한다.
도 5b를 참조하면, 더미 상태(PD)는 소거 상태(E0)와 최상위 프로그램 상태(P3)와의 중간에 위치하고 있음을 알 수 있다. 소거 상태(E0)로 프로그램되는 메모리 셀(161)은 인접한 더미 셀(162)이 과프로그램에 의해서 발생하는 문제로부터 자유로울 수 있다. 또한, 최상위 프로그램 상태(P3)로 프로그램되는 메모리 셀(165)은 인접한 더미 셀(164)의 문턱 전압이 과도하게 낮아서 발생하는 문제로부터 자유로울 수 있다.
집적도의 증가에 따라, 불휘발성 메모리 장치(100)에서 인접한 메모리 셀들간의 간섭은 증가하고 있다. 예를 들면, 프로그램 디스터브(Program disturbance)나 측면 전하 확산(Lateral Charge Spreading)과 같이 인접한 메모리 셀의 문턱 전압에 따라 메모리 셀의 문턱 전압은 증가하거나 낮아질 수 있다. 특히, 메모리 셀들 중 소거 상태(E0)로 프로그램된 메모리 셀과 가장 높은 문턱 전압을 갖는 프로그램 상태(P3)로 프로그램된 메모리 셀 사이에서 이러한 측면 전하 확산(Lateral Charge Spreading)이나 프로그램 디스터브(Program disturbance) 현상이 현저하다.
특히, 더미 셀들은 프로그램되지 않고 반복적인 소거에만 노출될 수 있다. 따라서, 더미 셀들은 과소거 상태(Over-erased)에 놓이기 쉽다. 그리고 프로그램 검증 동작의 적용없이 프로그램되는 더미 셀들은 과프로그램(Over-programmed)되기 쉽다. 따라서, 더미 셀들과 인접한 메모리 셀들은 간섭에 심각하게 노출될 수 있다. 본 발명의 실시 예에 따르면, 더미 셀들의 과소거 또는 과프로그램 현상이 차단될 수 있다. 따라서, 더미 셀들로부터 정상 메모리 셀들이 받는 간섭이 차단될 수 있을 것이다.
도 6은 본 발명의 실시 예에 따른 더미 셀들의 상태의 천이(Transition)의 특징을 보여주는 상태도이다. 도 6을 참조하면, 불휘발성 메모리 장치(100)의 더미 셀들은 반복적인 소거(Repetitive erase)로부터 차단된다. 여기서, 반복적인 소거는 더미 셀들이 블록 소거 동작에만 지속적으로 노출되는 경우를 의미한다. 따라서, 더미 셀들이 과소거 상태(180)로 소거되는 현상이 원천적으로 차단될 수 있다. 즉, 전하 포획형 플래시 메모리의 예를 들면, 더미 셀들의 전하 트랩층에 과도한 홀이 주입되어 인접한 정상 메모리 셀들의 전하 트랩층에 영향을 미치는 현상을 차단할 수 있다. 게다가, 도시되지는 않았지만, 최상위 상태(예를 들면, P3) 또는 과프로그램 상태(Over-programmed state)로 더미 셀들이 프로그램되는 현상도 차단될 수 있을 것이다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 더미 셀들이 소거 상태(E0)와 더미 상태(PD) 사이에서만 상태 천이가 발생한다. 이러한 더미 셀의 폐쇠적인 프로그램-소거 간의 상태 천이는 식별 부호(170)에 나타내었다.
도 7은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치(200)를 보여주는 블록도이다. 도 7을 참조하면, 불휘발성 메모리 장치(200)는 셀 어레이(210), 디코더(220), 페이지 버퍼(230), 제어 로직(240), 및 공통 소스 라인 구동 회로(250)를 포함한다. 디코더(220)와 페이지 버퍼(230), 그리고 제어 로직(240)은 실질적으로 도 2의 구성과 동일하므로 상세한 설명은 생략하기로 한다.
셀 어레이(210)는 복수의 메모리 블록(Memory Block)으로 구성될 수 있다. 도 7에서는 예로서 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 복수의 페이지(Page)로 구성될 수 있다. 그리고 각각의 페이지는 복수의 메모리 셀들로 구성될 수 있다. 불휘발성 메모리 장치(200)에서, 메모리 블록 단위로 소거 동작이 수행되고, 페이지 단위로 쓰기 또는 읽기 동작이 수행될 수 있다. 셀 어레이(210)에는 더미 셀들이 포함될 수 있다. 더미 셀들은 더미 비트 라인들(DBL0, DBL1, DBL2)에 연결된다. 더미 셀들에는 유효한 데이터가 저장되지 않는다.
셀 어레이(210)는 셀 스트링 구조(Cell String Structure)로 되어 있다. 하나의 셀 스트링은 스트링 선택 라인(SSL: String Selection Line)에 연결되는 스트링 선택 트랜지스터(SST), 복수의 워드 라인(WL0~WL31)에 연결되는 복수의 메모리 셀들, 그리고 접지 선택 라인(GSL: Ground Selection Line)에 연결되는 접지 선택 트랜지스터(GST)를 포함한다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL: Common Source Line)에 연결된다.
하나의 워드 라인(예를 들면, WL1)에는 복수의 메모리 셀들이 연결될 수 있다. 하나의 페이지를 프로그램할 때, 워드 라인(WL1)으로는 프로그램 전압(Vpgm)과 검증 전압(Verify voltage)이 교대로 제공된다. 그리고, 프로그램 동작시에는 선택된 페이지에 연결되는 비트 라인들로는 프로그램 데이터가 공급된다. 검증 동작을 위해서 선택된 페이지의 메모리 셀들 각각에 연결되는 비트 라인들이 프리차지된다. 그리고, 프리차지된 비트 라인의 전압 변화가 감지된다. 감지된 비트 라인의 전압 변화에 의거하여 메모리 셀들의 프로그램 성공 여부가 판단된다.
본 발명의 실시 예에 따른 셀 어레이(210)는 더미 셀들을 포함한다. 더미 셀들은 더미 스트링을 구성하고, 각각의 더미 스트링들은 더미 비트 라인들(DBL0, DBL1, DBL2)에 연결된다. 그리고, 각각의 더미 비트 라인들(DBL0, DBL1, DBL2)은 공통 소스 라인(CSL)에 전기적으로 연결된다. 더미 비트 라인들(DBL0, DBL1, DBL2)은 공통 소스 라인과 접속점들(211, 212, 213)에 의해서 전기적으로 연결된다.
결국, 더미 비트 라인들(DBL0, DBL1, DBL2)의 제반 바이어스 조건은 공통 소스 라인(CSL)과 동일하게 될 것이다. 즉, 프로그램 동작시, 더미 비트 라인들(DBL0, DBL1, DBL2)은 공통 소스 라인(CSL)에 공급되는 소스 라인 전압(VCSL, 약 2V)을 제공받을 것이다. 더미 비트 라인들(DBL0, DBL1, DBL2)에 연결되는 더미 셀들은 프로그램 동작시 소스 라인 전압(VCSL)을 제공받아 더미 상태(PD, 도 1 참조)로 프로그램될 것이다. 소스 라인 전압(VCSL)은 접지 전압(0V)보다 높다. 그리고 소스 라인 전압(VCSL)은 프로그램 금지를 위해 제공되는 비트 라인 전압(프로그램 금지 전압, 예를 들면, Vcc)보다 낮다.
공통 소스 라인 구동 회로(250)는 각 동작 모드에 따라 공통 소스 라인(CSL)을 바이어스한다. 예를 들면, 프로그램 동작시에는 공통 소스 라인(CSL)으로 소스 라인 전압(VCSL)을 제공한다. 소거 동작시, 공통 소스 라인 구동 회로(250)는 공통 소스 라인(CSL)을 플로팅 상태로 유지시킬 수 있다. 독출 동작시, 공통 소스 라인 구동 회로(250)는 공통 소스 라인(CSL)에 0V 또는 접지 전압을 제공할 수 있다.
본 발명의 실시 예에 따른 더미 비트 라인들(DBL0, DBL1, DBL2)은 프로그램 뿐만 아니라 소거와 읽기 동작 모드들에서도 공통 소스 라인(CSL)과 동일하게 바이어스될 것이다. 공통 소스 라인(CSL)과 동일한 바이어스 조건의 제공을 통하여, 더미 셀들이 과소거 상태(E0′, 도 1 참조)로 소거되는 현상을 차단할 수 있다. 그리고, 공통 소스 라인(CSL)과 동일한 바이어스 조건의 제공을 통하여 더미 셀들이 과프로그램 상태(도 1 참조)나 최상위 상태(P3)로 프로그램되는 것을 차단할 수 있다.
도 8은 도 7의 더미 비트 라인들(DBL0, DBL1, DBL2)과 공통 소스 라인의 컨택들(211, 212, 213)을 예시적으로 보여주는 단면도이다. 예시적으로, 더미 비트 라인(DBL1)과 공통 소스 라인(CSL) 사이에 발생하는 컨택(211)을 포함하는 더미 스트링의 단면이 도시되었다. 공통 소스 라인(CSL) 전압을 제공하기 위한 메탈 라인(Metal 2)에 공통 소스 라인(CSL)과 더미 비트 라인(DBL0)이 전기적으로 연결된다. 메탈 라인(Metal 2), 공통 소스 라인(CSL), 그리고 더미 비트 라인(DBL0)간의 컨택을 형성하기 위하여 컨택 플러그(CP)들이 수직으로 형성될 수 있다. 더미 비트 라인(DBL1)에는 메탈 라인(Metal 2)을 통해서 인가되는 공통 소스 라인 전압(VCSL)이 전달된다. 프로그램 동작시, 더미 비트 라인(DBL0)으로는 공통 소스 라인(CSL)과 동일한 전압이 제공될 것이다.
도 9는 불휘발성 메모리 장치(200, 도 7 참조)의 바이어스 전압을 보여주는 테이블이다. 도 9를 참조하면, 불휘발성 메모리 장치(200, 도 7 참조)의 제반 동작 모드에서 더미 비트 라인(DBL)에는 공통 소스 라인(CSL)과 동일한 전압(VCSL)이 제공된다.
프로그램 동작시, 스트링 선택 라인(SSL)으로는 전원 전압(Vcc)이, 접지 선택 라인(GSL)으로는 접지 전압(또는, 0V)이 각각 제공될 수 있다. 그리고, 프로그램 비트 라인(Program bit line, BL1)으로는 접지 전압(또는, 0V)이 인가될 수 있다. 프로그램 금지 비트 라인(Program inhibited bit line, BL1)으로는 전원 전압(Vcc)이 인가될 수 있다. 그리고, 공통 소스 라인(CSL) 및 더미 비트 라인(DBL)으로는 공통 소스 라인 전압(VCSL)이 동시에 인가될 수 있다. 이러한 상태에서, 워드 라인들로는 패스 전압(Vpass)이나 프로그램 전압(Vpgm)이 인가된다.
여기서, 더미 비트 라인에 인가되는 공통 소스 라인 전압(VCSL, 약 2V)에 의하여 더미 셀들이 더미 상태(PD, 도 1 참조)로 프로그램될 수 있다. 예를 들면, 스트링 선택 라인(SSL)에 공급되는 전압(예를 들면, Vcc)보다 낮은 레벨로 공통 소스 라인 전압(VCSL, 약 2V)이 제공될 수 있다. 그러면, 더미 스트링의 채널은 플로팅되지 않고, 공통 소스 라인 전압(VCSL) 레벨로 고정될 것이다. 이러한 상태에서, 선택된 비트 라인으로 프로그램 전압(Vpgm)이 제공되면 더미 셀들은 더미 상태(PD)로 프로그램될 수 있다. 여기서, 공통 소스 라인 전압(VCSL)은 프로그램 비트 라인에 제공되는 프로그램 비트 라인 전압(예를 들면, 0V)보다는 높다.
소거 동작시, 워드 라인들은 0V로, 선택 라인들(SSL, GSL)은 전기적으로 플 로팅 상태로 바이어스된다. 그리고, 비트 라인들(BL, DBL)과 공통 소스 라인(CSL)이 플로팅 상태로 바이어스된다. 이상의 바이어스 상태에서 소거 포켓 P-웰(PPW)에 소거 전압(Verase)이 제공된다.
읽기 동작시, 선택 워드 라인으로는 선택 읽기 전압(Vrd)이, 비선택 워드 라인들과 선택 라인들(SSL, GSL)로는 비선택 읽기 전압(Vread)이 제공된다. 그리고, 공통 소스 라인(CSL)과 더미 비트 라인(DBL)은 0V로 바이어스될 수 있다. 이러한 바이어스 상태에서 비트 라인들을 통해서 선택된 메모리 셀들이 센싱될 것이다.
도 10은 본 발명의 실시 예에 따른 효과를 간략히 보여주는 도면이다. 도 10을 참조하면, 간섭에 의하여 페일 비트(Fail bits)들을 포함하는 왜곡된 소거 상태(E0″)로 메모리 셀들의 문턱 전압이 이동하는 현상을 차단할 수 있다. 즉, 본 발명의 실시 예들을 통해서 더미 셀들의 과소거나 과프로그램에 의해서 인접한 정상 셀들의 소거 상태(E0)가 왜곡되는 영향을 차단할 수 있다.
앞서 설명된 실시 예들에 따라, 더미 셀들은 더미 상태(PD)로 프로그램되고, 소거될 수 있다. 따라서, 이러한 더미 셀들에 대한 프로그램-소거 사이클의 적용에 따라 과소거나 과프로그램 상태로 더미 셀들의 문턱 전압이 이동하지 않는다. 결과적으로, 더미 셀들에 인접한 메모리 셀들이 받는 셀간 간섭도 차단될 수 있다.
앞서 설명된 실시 예들은 다양한 불휘발성 메모리 장치들에 적용되거나 변형될 수 있다. 예를 들면, 3차원으로 형성되는 반도체 메모리 장치에도 적용될 수 있다. 즉, 수직 구조로 셀 스트링이 형성되는 반도체 메모리 구조에서도 상술한 실시 예에 의거하여 더미 셀들이 제어될 수 있을 것이다.
도 11은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 SSD를 보여주는 블록도이다. 도 11을 참조하면, SSD 시스템(1000)은 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 불휘발성 메모리 장치(1230)를 포함한다.
SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공한다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 특히, SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 불휘발성 메모리 장치(1230)를 액세스한다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(1230)로부터 읽혀진 데이터가 일시 저장된다. 호스트(1100)의 읽기 요청시에 불휘발성 메모리 장치(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트(1100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(1220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.
버퍼 메모리(1220)는 대용량의 보조 기억 장치로 사용되는 SSD(1200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다. 하지만, 버퍼 메모리(1220)가 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
불휘발성 메모리 장치(1230)는 SSD(1200)의 저장 매체로서 제공된다. 예를 들면, 불휘발성 메모리 장치(1230)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. 불휘발성 메모리 장치(1230)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 SSD 컨트롤러(1210)와 연결된다. 저장 매체로서 불휘발성 메모리 장치(1230)가 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 그리고 저장 매체로서 휘발성 메모리 장치(예를 들면, DRAM)이 포함될 수도 있다.
도 11에서, 적어도 하나의 불휘발성 메모리 장치(1230)는 도 2, 또는 도 7에 도시된 불휘발성 메모리 장치(100, 200)를 포함할 수 있다.
도 12는 본 발명에 따른 메모리 시스템(2000)을 간략히 보여주는 블록도이다. 도 12를 참조하면, 본 발명에 따른 메모리 시스템(1200)은 불휘발성 메모리 장치(2200)와 메모리 컨트롤러(2100)를 포함한다.
불휘발성 메모리 장치(2200)는 앞서 설명된 도 2, 또는 도 7에 도시된 불휘발성 메모리 장치(100, 200)들 어느 하나일 수 있다. 메모리 컨트롤러(2100)는 불휘발성 메모리 장치(2200)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(2200)와 메모리 컨트롤러(2100)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(2110)은 프로세싱 유닛(2120)의 동작 메모리로 사용된다. 호스트 인터페이스(2130)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(2140)은 불휘발성 메모리 장치(2200)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(2150)는 본 발명의 불휘발성 메모리 장치(2200)와 인터페이싱 한다. 프로세싱 유닛(2120)은 메모리 컨트롤러(2100)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(2000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(2200)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(2000)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부 (예를 들면, 호스트)와 통신하도록 구성될 것이다. 또한, 메모리 컨트롤러(2100)에는 랜덤 연산을 수행하기 위한 구성이 더 포함될 수 있다.
도 13에는 본 발명에 따른 불휘발성 메모리 장치(3120)를 포함한 컴퓨팅 시스템(3000)이 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(3000)은 시스템 버스(3600)에 전기적으로 연결된 마이크로프로세서(3200), 램(3300), 사용자 인터페이스(3400), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(3500) 및 메모리 시스템(3100)을 포함한다. 메모리 시스템(3100)은 도 12에 도시된 것과 실질적으로 동일하게 구성될 것이다. 본 발명에 따른 컴퓨팅 시스템(3000)이 모바일 장치인 경우, 컴퓨팅 시스템(3000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(3000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(3100)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(3100)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 더미 셀들의 문턱 전압 산포를 보여주는 도면;
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도;
도 3은 불휘발성 메모리 장치의 바이어스 상태를 보여주는 회로도;
도 4는 불휘발성 메모리 장치의 바이어스 상태를 보여주는 테이블;
도 5a 및 도 5b는 본 발명의 실시 예에 따라 프로그램된 더미 셀들의 상태를 보여주는 도면들;
도 6은 본 발명의 더미 셀들의 상태 천이를 보여주는 상태도;
도 7은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도;
도 8은 도 7의 더미 스트링의 단면을 보여주는 단면도;
도 9는 도 7의 불휘발성 메모리 장치의 바이어스 상태를 보여주는 테이블;
도 10은 본 발명의 효과를 예시적으로 보여주는 도면;
도 11은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 보여주는 블록도;
도 12는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도; 및
도 13은 본 발명의 불휘발성 메모리 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도.

Claims (10)

  1. 더미 비트 라인에 연결되는 더미 셀들; 및
    프로그램 동작시, 상기 더미 비트 라인으로 더미 비트 라인 전압을 제공하는 더미 비트 라인 바이어스 회로를 포함하되,
    상기 더미 비트 라인 전압에 의하여 상기 더미 셀들 중 적어도 하나는 상기 프로그램 동작시 최상위 프로그램 상태보다 낮고 소거 상태보다 높은 문턱 전압으로 프로그램되며,
    상기 프로그램 동작시, 상기 더미 비트 라인 전압은 상기 더미 셀들을 선택하기 위한 선택 트랜지스터의 게이트 전압보다 낮은 불휘발성 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 프로그램 동작시, 상기 더미 비트 라인 전압은 접지 전압보다 높은 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 프로그램 동작시, 상기 더미 비트 라인 전압은 상기 더미 셀들의 소스 전압을 제공하기 위한 공통 소스 라인 전압과 동일한 불휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 더미 비트 라인 바이어스 회로는 상기 공통 소스 라인 전압을 제공하기 위한 공통 소스 라인 구동 회로인 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 불휘발성 메모리 장치의 바이어스 방법에 있어서:
    더미 셀에 연결되는 더미 비트 라인에 제 1 전압을 제공하는 단계; 및
    상기 더미 셀의 게이트에 프로그램 전압을 인가하는 단계를 포함하되,
    상기 제 1 전압은, 프로그램 금지되는 셀 스트링의 비트 라인에 제공되는 제 2 전압보다 낮고, 프로그램되는 셀 스트링의 비트 라인에 제공되는 제 3 전압보다 높은 것을 특징으로 하는 바이어스 방법.
  7. 삭제
  8. 제 6 항에 있어서,
    선택 트랜지스터를 통해서 상기 제 1 전압을 상기 더미 셀의 드레인으로 전달하는 단계를 더 포함하되, 상기 선택 트랜지스터의 게이트로는 상기 제 2 전압이 인가되하는 바이어스 방법.
  9. 불휘발성 메모리 장치의 바이어스 방법에 있어서:
    제 1 메모리 셀과 연결되는 더미 비트 라인으로는 제 1 전압을 제공하고, 제 2 메모리 셀과 연결되는 비트 라인으로는 상기 제 2 메모리 셀을 프로그램시키기 위한 제 2 전압 또는 상기 제 2 메모리 셀의 프로그램을 차단하기 위한 제 3 전압을 제공하는 단계; 및
    상기 제 1 메모리 셀 및 상기 제 2 메모리 셀의 게이트에 프로그램 전압을 인가하는 단계를 포함하되,
    상기 제 1 전압은, 상기 제 2 전압보다는 높고 상기 제 3 전압보다 낮은 바이어스 방법.
  10. 제 9 항에 있어서,
    상기 제 1 메모리 셀에 저장되는 데이터는 무효한 데이터인 것을 특징으로 하는 바이어스 방법.
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