KR102435026B1 - 저장 장치의 동작 방법 - Google Patents

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Abstract

적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 저장 장치의 동작 방법에서는, 상기 적어도 하나의 비휘발성 메모리 장치의 복수의 메모리 블록들 중 제1 메모리 블록의 바운더리 페이지를 검색하고, 상기 제1 메모리 블록의 적어도 하나의 클린 페이지를 체크하고, 상기 바운더리 페이지의 일부와 상기 적어도 하나의 클린 페이지에 대하여 더미 프로그램 동작을 수행하고, 상기 제1 메모리 블록에 대하여 소거 동작을 수행한다.

Description

저장 장치의 동작 방법{METHOD OF OPERATING STORAGE DEVICE}
본 발명은 저장 장치에 관한 것으로, 보다 상세하게는 저장 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 비휘발성 반도체 메모리 장치(Nonvolatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 비휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 비휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
비휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.
본 발명의 일 목적은 성능을 향상시킬 수 있는 저장 장치의 동작 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 동작 방법을 구현하는 저장 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 저장 장치의 동작 방법에서는, 상기 적어도 하나의 비휘발성 메모리 장치의 복수의 메모리 블록들 중 제1 메모리 블록의 바운더리 페이지를 검색하고, 상기 제1 메모리 블록의 적어도 하나의 클린 페이지를 체크하고, 상기 바운더리 페이지의 일부와 상기 적어도 하나의 클린 페이지에 대하여 더미 프로그램 동작을 수행하고, 상기 제1 메모리 블록에 대하여 소거 동작을 수행한다.
예시적인 실시예에 있어서, 상기 더미 프로그램 동작은 상기 적어도 하나의 비휘발성 메모리 장치에 공급되던 전원이 차단되는 서든 파워 오프 정보에 따라 수행될 수 있다.
상기 바운더리 페이지는 상기 적어도 하나의 비휘발성 메모리 장치에 공급되던 전원이 차단되는 서든 파워 오프시 노멀 프로그램 동작 중이었던 페이지이고, 상기 클린 페이지는 상기 노멀 프로그램이 수행되지 않은 페이지
상기 더미 프로그램 동작의 속도는 상기 노멀 프로그램 동작의 속도보다 빠를 수 있다.
상기 적어도 하나의 클린 페이지는 상기 더미 페이지로부터의 상부 페이지에 해당할 수 있다.
예시적인 실시예에 있어서, 상기 바운더리 페이지를 검색하기 위하여, 상기 제1 메모리 블록의 워드라인들에 바운더리 페이지 독출 전압을 순차적으로 인가하고, 상기 바운더리 페이지 독출 전압에 의하여 오프되는 메모리 셀들의 수가 기준 값 보다 큰 페이지를 상기 바운더리 페이지로 판단할 수 있다.
상기 메모리 셀들 각각은 싱글 비트를 데이터를 저장하거나 멀티 비트 데이터를 저장할 수 있고, 상기 기준값은 상기 메모리 셀들 각각에 저장된 데이터의 비트 수에 따라 달라질 수 있다.
예시적인 실시예에 있어서, 상기 적어도 하나의 클린 페이지를 체크하기 위하여, 상기 제1 메모리 블록의 워드라인들에 클린 페이지 독출 전압을 순차적으로 인가하고, 상기 클린 페이지 독출 전압에 의하여 오프되는 셀들의 수가 기준값 보다 작은 페이지를 상기 클린 페이지로 판단할 수 있다.
예시적인 실시예에 있어서, 상기 더미 프로그램 동작은 상기 바운더리 페이지의 일부와 상기 적어도 하나의 클린 페이지가 연결되는 워드라인들에 원-샷 펄스를 인가하여 수행될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 저장 장치의 동작 방법에서는 상기 적어도 하나의 비휘발성 메모리 장치에 공급되던 전원이 차단되는 서든 파워 오프 이후에 상기 비휘발성 메모리 장치의 복수의 메모리 블록들 중 제1 메모리 블록에서 최초 클린 워드라인을 검색하고, 적어도 상기 최초 클린 워드라인에 연결되는 페이지에 대하여 더미 프로그램 동작을 선택적으로 수행한다.
예시적인 실시예에 있어서, 상기 제1 메모리 블록은 복수의 스트링 선택 라인들에 각각 연결되는 복수의 셀 스트링들을 포함할 수 있다. 상기 동작 방법에서는 상기 클린 페이지가 상기 제1 메모리 블록의 최하위 워드라인에 연결되는 페이지인지 여부를 더 판단할 수 있다.
상기 클린 페이지가 상기 제1 메모리 블록의 최하위 워드라인에 연결되는 페이지인 경우, 상기 더미 프로그램 동작은 상기 스트링 선택 라인들에 연결되는 메모리 셀들에 대하여 최하위 워드라인부터 워드라인 단위로 순차적으로 수행될 수 있다.
상기 클린 페이지가 상기 제1 메모리 블록의 최하위 워드라인에 연결되는 페이지가 아닌 경우, 상기 더미 프로그램 동작은 상기 스트링 선택 라인들 각각에 연결되는 메모리 셀들에 대하여 워드라인 단위로 순차적으로 수행된 후 스트링 선택 라인 단위로 순차적으로 수행될 수 있다.
예시적인 실시예에 있어서, 상기 최초 클린 워드라인을 검색하기 위하여, 상기 제1 메모리 블록의 워드라인들에 클린 페이지 독출 전압을 순차적으로 인가하고, 상기 클린 페이지 독출 전압에 의하여 온되는 셀들의 수가 최초로 기준값 보다 작은 페이지에 연결되는 워드라인을 상기 최초 클린 워드라인으로 판단할 수 있다.
예시적인 실시예에 있어서, 상기 동작 방법에서는 상기 더미 프로그램 동작의 완료 후에, 상기 제1 메모리 블록에 소거 동작을 수행할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 저장 장치는 적어도 하나의 비휘발성 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 적어도 하나의 비휘발성 메모리 장치는 복수의 페이지들을 각각 구비하는 복수의 메모리 블록들을 포함한다. 상기 메모리 컨트롤러는 상기 적어도 하나의 비휘발성 메모리 장치를 제어한다. 상기 메모리 컨트롤러는 더미 프로그램 판별기를 포함한다. 상기 더미 프로그램 판별기는 상기 적어도 하나의 비휘발성 메모리 장치에 공급되던 전원이 차단되는 서든 파워 오프 정보에 따라 상기 복수의 메모리 블록들 중 제1 메모리 블록의 바운더리 페이지를 검색하고, 상기 바운더리 페이지와 상기 바운더리 페이지로부터의 상부 페이지인 적어도 하나의 클린 페이지에 대한 더미 프로그램 동작 여부를 결정한다. 상기 메모리 컨트롤러는 상기 바운더리 페이지와 상기 적어도 하나의 클린 페이지에 대하여 상기 더미 프로그램 동작이 완료된 후, 상기 제1 메모리 블록에 대하여 소거 동작을 수행한다.
본 발명의 실시예들에 따르면, 노멀 프로그램 동작 중 제1 메모리 블록에 SPO가 발생한 경우, 제1 메모리 블록에 대하여 소거 동작을 수행하기 전에, 더미 페이지의 적어도 일부와 클린 페이지들에 대하여 더미 프로그램 동작을 수행하여 딥-이레이즈를 방지하여 성능을 높일 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 나타내는 블록도이다.
도 4는 도 3의 메모리 블록들 중 하나를 나타내는 사시도이다.
도 5는 도 4의 메모리 블록의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 6은 도 4 및 도 5를 참조하여 설명된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 7은 본 발명의 실시예에 따른 도 2의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 8은 본 발명의 실시예에 따른 도 1의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 메모리 블록에 대한 동작을 나타낸다.
도 10은 본 발명의 실시예들에 따른 바운더리 페이지 탐색 및 클린 페이지 탐색을 예시적으로 설명하기 위한 도면이다.
도 11a 내지 도 11c는 본 발명의 실시예들에 따른 저장 장치의 동작 방법을 개념적으로 나타낸다.
도 12는 더미 프로그램 동작 후에 바운더리 페이지와 클린 페이지들의 메모리 셀들의 문턱 전압 산포를 나타낸다.
도 13은 본 발명의 실시예들에 따른 저장 장치의 동작 방법을 나타내는 흐름도이다.
도 14는 도 13의 동작 방법에서 바운더리 페이지 검색 동작을 세부적으로 나타낸다.
도 15는 본 발명의 실시예들에 따른 저장 장치의 동작 방법을 나타내는 흐름도이다.
도 16은 도 15의 동작 방법에서 최초 클린 워드라인 검색 동작을 세부적으로 나타낸다.
도 17은 본 발명의 실시예들에 따른 도 1의 저장 장치의 동작 방법을 나타내는 흐름도이다.
도 18은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 임베디드 멀티 미디어 카드(eMMC: embedded multimedia card)를 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 유니버셜 플래시 스토리지(UFS: universal flash storage)를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 발명의 실시예에 따른 비휘발성 메모리 장치를 구비한 저장 장치는 메모리 블록의 일부에 대하여 더미 프로그램 동작을 수행한 후에 상기 메모리 블록에 대하여 소거 동작을 수행하여 메모리 블록에 대하여 연속적으로 소거 동작이 수행되는 딥-이레이즈(deep erase)를 방지할 수 있다.
본 발명의 비휘발성 메모리 장치는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 비휘발성 메모리 장치는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여 비휘발성 메모리 장치가 낸드 플래시 메모리 장치라고 하겠다.
도 1은 본 발명의 실시예들에 따른 저장 장치(storage device) 나타내는 블록도이다.
도 1을 참조하면, 저장 장치(10)는 메모리 컨트롤러(20) 및 적어도 하나의 비휘발성 메모리 장치(30)를 포함할 수 있다.
도 1에 도시된 저장 장치(10)는 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(30)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 비휘발성 메모리 장치(30)는 전원 라인을 통해 전원(PWR)을 제공받을 수 있다. 커맨드(CMD)는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(CE/), 기입 인에이블(WE/), 독출 인에이블(RE/) 등이 포함될 수 있다.
비휘발성 메모리 장치(30)는 메모리 셀 어레이(100)를 포함하고, 메모리 셀 어레이(100)는 비휘발성 메모리 장치(30)를 관리하기 위한 관리 정보를 저장하는 메타 영역(80) 및 사용자 데이터를 저장하는 사용자 데이터 영역(90)을 포함할 수 있다. 사용자 데이터 영역(90)은 복수의 메모리 블록들을 포함할 수 있다.
메타 영역(80)은 사용자 데이터 영역(90)의 메모리 블록들 각각과 동일한 구조의 적어도 하나의 메모리 블록으로 구현될 수 있다. 메타 영역(80)은 노멀 파워 오프(noraml power off, 'NPO')를 지시하는 전원 정보를 저장할 수 있다. 여기서 전원 정보는 호스트로부터 발생되는 파워 오프 공지(power off notification)에 응답하여 메타 영역(80)의 특정 위치에 저장될 수 있다.
실시예에 있어서, 저장된 전원 정보를 근거로 하여 비휘발성 메모리 장치(30)의 부팅(booting)이 수행될 수 있다.
실시예에 있어서, 저장된 전원 정보를 근거로 하여 서든 파워 오프(sudden power off, 'SPO') 정보(SPO_INF)가 얻어질 수 있다. 예를 들어, 비휘발성 메모리 장치(30)가 파워 오프되었는데, 저장된 전원 정보가 노멀 파워 오프를 지시하지 않을 때, 비휘발성 메모리 장치(30)가 SPO 되었다고 처리할 수 있다.
메모리 컨트롤러(20)는 전원 정보에 기초하여 더미 프로그램 동작의 여부를 결정하고, 비휘발성 메모리 장치(30)의 대응하는 적어도 하나의 페이지에 프로그램 동작을 수행시킬 수 있다. 메모리 컨트롤러(20)는 더미 프로그램 판별기(25)를 포함할 수 있다.
더미 프로그램 판별기(25)는 메타 영역(80)으로부터 독출된 전원 정보(SPO_INF)를 근거로 하여 SPO인지를 판별한다. 예를 들어, 비휘발성 메모리 장치(30)가 SPO 되었다면, 더미 프로그램 판별기(25)는 SPO시 노멀 프로그램 동작이 수행중이던 바운더리(boundary) 페이지를 검색한다. 더미 프로그램 판별기(25)는 바운더리 페이지가 검색되었다면, 바운더리 페이지에 더미 프로그램 동작이 필요한지를 판별한다.
메모리 컨트롤러(20)는 더미 프로그램 동작이 결정될 때, 바운더리 페이지에 대응하는 어드레스를 비휘발성 메모리 장치(30)로 전송할 수 있다.
일반적인 저장 장치는 SPO시 프로그램 동작 중이던 메모리 블록에 대하여 소거 동작을 곧바로 수행하였다. 이로 인하여, 메모리 블록에 클린 페이지들이 많이 존재하더라도, 소거 동작이 수행되어야 했다. 그 결과 메모리 블록의 수명이 단축되는 문제점이 야기된다.
반면에, 본 발명의 실시 예에 따른 저장 장치(10)는 SPO시 메모리 블록의 바운더리 페이지를 찾고, 클린 페이지를 체크하고, 바운더리 페이지와 클린 페이지에 대하여 더미 프로그램 동작을 선택적으로 수행한 후에 메모리 블록에 대하여 소거 동작을 수행함으로써 메모리 블록이 딥-이레이즈되는 것을 방지하여 메모리 블록의 수명을 개선시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 비휘발성 메모리 장치(30)는 메모리 셀 어레이(100), 어드레스 디코더(430), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(500) 및 전압 생성기(600)를 포함한다.
메모리 셀 어레이(100)는 적어도 하나의 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(430)와 연결될 수 있다. 또한, 메모리 셀 어레이(100)는 복수의 비트 라인들(BLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다.
메모리 셀 어레이(100)는 복수의 워드 라인들(WLs) 및 복수의 비트 라인들(BLs)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(100)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 셀 스트링들을 포함할 수 있다. 삼차원 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
도 3은 도 2의 메모리 셀 어레이를 나타내는 블록도이다.
도 3을 참조하면, 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 실시예에 있어서, 메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코더(430)에 의해 선택된다. 예를 들면, 어드레스 디코더(430)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택할 수 있다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 하나(BLKa)를 보여주는 사시도이다. 도 5는 도 4의 메모리 블록(BLKa)의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 4 및 도 5를 참조하면, 메모리 블록(BLKb)은 제1 내지 제3 방향(D1~D3)들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제1 타입(예를 들면, 제1 도전형(conductive type))을 갖는 웰(well) 일 것이다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 p 웰일 것이다. 예를 들면, 기판(111)은 n 웰 내에 제공되는 포켓 p 웰 일 것이다. 이하에서, 기판(111)은 p 타입 웰(또는 p 타입 포켓 웰)인 것으로 가정한다. 그러나, 기판(111)의 도전형은 p 타입인 것으로 한정되지 않는다.
기판(111) 상에, 제1 방향(D1)을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑영역들(311~314)은 기판(111)과 상이한 제2 타입(예를 들면, 제 2 도전형(conductive type))을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n 타입을 가질 것이다. 이하에서, 제1 내지 제4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제1 내지 제4 도핑 영역들(311~314)의 도전형은 n 타입으로 한정되지 않는다.
제1 및 제2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제1 방향(D1)을 따라 신장되는 복수의 절연 물질들(112)이 제2 방향(D2)을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 제2 방향(D2)을 따라 특정 거리 만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 산화막과 같은 절연 물질을 포함할 것이다.
제1 및 제2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제1 방향(D1)을 따라 순차적으로 배치되며 제2 방향(D2)을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113)은 절연 물질들(112)을 관통하여 기판(111)과 접촉할 것이다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 채널막(114)은 제1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 채널막(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 채널막(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 채널막(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부 물질(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부 물질(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 내부 물질(115)은 에어 갭(air gap)을 포함할 수 있다.
제1 및 제2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 제2 방향(D2)을 따라 마지막 절연 물질(112)의 제2 방향(D2) 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다. 제1 및 제2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 제1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제1 방향(D1)을 따라 신장되는 제1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제1 방향으로 신장되는 제1 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질의 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제1 방향(D1)을 따라 신장되는 제1 도전 물질이 제공된다. 다시 말하면, 절연 물질들(112) 사이에 제1 방향(D1)으로 신장되는 복수의 제1 도전 물질들(221~281)이 제공되되, 절연 물질들(112) 및 제1 도전 물질들(221~281) 사이에 절연막(116)이 제공되는 것으로 이해될 수 있다. 예시적으로, 제1 도전 물질들(211~291)은 금속 물질을 포함할 것이다. 예시적으로, 제1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질을 포함할 것이다.
제2 및 제3 도핑 영역들(312, 313) 사이의 영역에서, 제1 및 제2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향(D1)으로 신장되는 복수의 절연 물질들(112), 제 1 방향(D1)을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향(D1)을 따라 신장되는 복수의 제 1 도전 물질들(212~292)이 제공된다. 제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들([0211] 311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향(D1)으로 신장되는 복수의 절연 물질들(112), 제 1 방향(D1)을 따라 순차적으로 배치되며 제 3 방향(D3)을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향(D1)을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들을 포함할 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들을 포함할 것이다. 이하에서, 드레인들(320)은 n 타입 실리콘 물질들을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n 타입 실리콘 물질들을 포함하는 것으로 한정되지 않는다.
예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부에 패드 형태로 제공될 수 있다. 예시적으로, 각 드레인(320)은 대응하는 필라(113)의 채널막(114)의 일부까지 연장될 수 있다.
드레인들(320) 상에, 제 3 방향(D3)으로 신장된 제 2 도전 물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 제 1 방향(D1)을 따라 특정 거리만큼 이격되어 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향(D3)으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들을 포함할 것이다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들을 포함할 것이다.
이하에서, 제 1 도전 물질들(211~291, 212~292, 213~293)의 높이가 정의된다. 제 1 도전 물질들(211~291, 212~292, 213~293)은 기판(111)으로부터 순차적으로 제 1 내지 제 9 높이를 갖는 것으로 정의된다. 즉, 기판(111)과 인접한 제 1 도전 물질들(211~213)은 제 1 높이를 갖는다. 제 2 도전 물질들(331~333)과 인접한 제1 도전 물질들(291~293)은 제9 높이를 갖는다. 제 1 도전 물질들(211~291, 212~292, 213~293) 중 특정 도전 물질의 기판(111)으로부터의 순서가 증가할수록, 제 1 도전 물질의 높이는 증가한다.
도 4 및 도 5에서, 필라들(113)은 절연막(116) 및 복수의 제 1 도전 물질들(211~291, 212~292, 213~293)과 함께 낸드 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 도전 물질들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다.
도 6은 도 4 및 도 5를 참조하여 설명된 메모리 블록(BLKa)의 등가 회로를 보여주는 회로도이다.
도 6에 도시된 메모리 블록(BLKa)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKa)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 6을 참조하면, 메모리 블록(BLKa)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 8에는 복수의 메모리 셀 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드 라인(WL1, WL2, ..., WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 비트 라인들(BL1, BL2, BL3)은 상응하는 페이지 버퍼(PB1, PB2, PB3)에 연결될 수 있다.
도 6에서는 복수의 메모리 셀 스트링들(NS11~NS33) 각각이 하나의 스트링 선택 트랜지스터(SST)와 하나의 접지 선택 트랜지스터(GST)를 포함하는 것으로 도시되었으나, 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 두 개 이상의 스트링 선택 트랜지스터들과 두 개 이상의 접지 선택 트랜지스터들을 포함할 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 6에는 메모리 블록(BLKb)이 여덟 개의 워드 라인들(WL1, WL2, ..., WL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
다시 도 2를 참조하면, 제어 회로(500)는 외부 장치(예를 들면, 메모리 컨트롤러(20))로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(30)의 소거 루프, 프로그램 루프, 더미 프로그램 동작 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작 및 소거 검증 동작을 포함할 수 있다.
예를 들어, 제어 회로(500)는 커맨드 신호(CMD)에 기초하여 전압 생성기(600)를 제어하기 위한 제어 신호들(CTLs)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(500)는 로우 어드레스(R_ADDR)를 어드레스 디코더(430)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다.
어드레스 디코더(430)는 적어도 하나의 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(430)는 제어 회로(500)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WLs) 중의 하나를 선택 워드라인으로 결정하고, 복수의 워드 라인들(WLs) 중에서 선택 워드라인을 제외한 나머지 워드 라인들을 비선택 워드라인들로 결정할 수 있다.
전압 생성기(600)는 제어 회로(500)로부터 제공되는 제어 신호들(CTLs)에 기초하여 전원(PWR)을 이용하여 비휘발성 메모리 장치(10)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 전압 생성기(600)로부터 생성되는 워드 라인 전압들(VWLs)은 어드레스 디코더(430)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성기(600)는 메모리 블록의 웰에 소거 전압을 인가하고 메모리 블록의 모든 워드라인들에 접지 전압을 인가할 수 있다. 소거 검증 동작 시, 전압 생성기(600)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성기(600)는 선택 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성기(600)는 선택 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다.
또한 더미 프로그램 동작 시, 전압 생성기(600)는 더미 페이지와 클린 페이지들이 연결되는 워드라인에 더미 프로그램 전압을 인가할 수 있다.
또한, 독출 동작 시, 전압 생성기(600)는 선택 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BLs)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(410)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(420)는 데이터 라인들(DLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(420)는 외부 장치(예를 들면, 메모리 컨트롤러)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(500)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(420)는 제어 회로(500)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 외부 장치에 제공할 수 있다.
또한, 페이지 버퍼 회로(410)와 데이터 입출력 회로(420)는 메모리 셀 어레이(100)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(100)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(410)와 데이터 입출력 회로(420)는 카피-백(copy-back) 동작을 수행할 수 있다.
도 7은 본 발명의 실시예에 따른 도 2의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 7을 참조하면, 제어 회로(500)는 커맨드 디코더(510), 어드레스 버퍼(520) 및 제어 신호 생성기(530)를 포함할 수 있다.
커맨드 디코더(510)는 커맨드 신호(CMD)를 디코딩하여 디코딩된 커맨드(D_CMD)를 제어 신호 생성기(530)에 제공할 수 있다.
어드레스 버퍼(520)는 어드레스 신호(ADDR)를 수신하고, 어드레스 신호(ADDR) 중 로우 어드레스(R_ADDR)는 어드레스 디코더(430)에 제공하고 컬럼 어드레스(C_ADDR)는 데이터 입출력 회로(420)에 제공할 수 있다.
제어 신호 생성기(530)는 디코딩된 커맨드(D_CMD)를 수신하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작에 기초하여 제어 신호들(CTLs)을 생성하여 전압 생성기(600)에 제공할 수 있다.
도 8은 본 발명의 실시예에 따른 도 1의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 8을 참조하면, 전압 생성기(600)는 고전압 생성기(610) 및 저전압 생성기(630)를 포함할 수 있다. 실시예에 있어서, 전압 생성기(600)는 음전압(negative voltage) 생성기(650)를 더 포함할 수 있다.
고전압 생성기(610)는 제1 제어 신호(CTL1)에 응답하여 디코딩된 커맨드(D_CMD)가 지시하는 동작에 따라 프로그램 전압(VPGM), 프로그램 패스 전압(VPPASS), 검증 패스 전압(VVPASS), 독출 패스 전압(VRPASS), 더미 프로그램 전압(VDPGM) 및 소거 전압(VRES)을 생성할 수 있다. 프로그램 전압(VPGM)은 선택 워드라인에 인가되고, 프로그램 패스 전압(VPPASS), 프로그램 검증 패스 전압(VVPASS), 독출 패스 전압(VRPASS)은 비선택 워드라인들에 인가되고, 소거 전압(VRES)은 메모리 블록의 기판에 인가되고, 더미 프로그램 전압(VDPGM)은 바운더리 페이지와 클린 페이지에 인가될 수 있다. 제1 제어 신호(CTL1)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
저전압 생성기(630)는 제2 제어 신호(CTL2)에 응답하여 디코딩된 커맨드(D_CMD)가 지시하는 동작에 따라 프로그램 검증 전압(VPV), 독출 전압(VRD) 소거 검증 전압(VEV), 클린 페이지 독출 전압(VR_CP) 및 바운더리 페이지 독출 전압(VR_BP)을 생성할 수 있다. 프로그램 검증 전압(VPV), 독출 전압(VRD) 및 소거 검증 전압(VEV)은 동작에 따라 선택 워드라인에 인가될 수 있다. 제2 제어 신호(CTL2)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
음전압 생성기(650)는 제3 제어 신호(CTL3)에 응답하여 디코딩된 커맨드(D_CMD)가 지시하는 동작에 따라 음의 레벨을 가지는 프로그램 검증 전압(VPV'), 독출 전압(VRD') 및 소거 검증 전압(VEV')을 생성할 수 있다. 제3 제어 신호(CTL3)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
도 9는 본 발명의 실시예들에 따른 메모리 블록에 대한 동작을 나타낸다. 설명의 편의를 위하여 SPO에 의하여 바운더리 페이지가 야기된다고 가정한다.
도 9를 참조하면, 바운더리 페이지 아래에는 노멀 프로그램 동작을 수행한 노멀 데이터 페이지들이 배치된다. 바운더리 페이지 상부에는 데이터가 기입되지 않은(노멀 프로그램 동작이 수행되지 않은) 클린 페이지들이 배치된다. 바운더리 페이지와 클린 페이지들에 대하여 더미 프로그램 동작을 수행하여 바운더리 페이지와 클린 페이지들의 메모리 셀들의 문턱 전압을 이동시킨 후 바운더리 페이지와 클린 페이지들에 대하여 소거 동작을 수행한다. 따라서 바운더리 페이지와 클린 페이지들에 대한 딥-이레이즈가 방지될 수 있다.
바운더리 페이지와 클린 페이지들에 대한 더미 프로그램 동작은 바운더리 페이지와 클린 페이지들이 연결되는 워드라인들에 원-샷 펄스를 인가하여 수행될 수 있다. 바운더리 페이지와 클린 페이지들에 대하여 수행되는 더미 프로그램 동작의 시간은 노멀 프로그램 동작의 시간보다 짧을 수 있다.
도 9에서는 SPO에 의하여 바운더리 페이지가 야기된다고 가정하였지만, 상기 바운더리 페이지는 호스트의 요구에 의하여도 야기될 수 있다. 즉 메모리 컨트롤러(20)는 제1 이벤트를 감지할 경우, 바운더리 페이지의 적어도 일부와 클린 페이지들에 대하여 더미 프로그램 동작을 수행할 수 있다. 여기서 제1 이벤트는 상술한 바와 같이 SPO이거나 호스트로부터의 요구일 수 있다.
도 10은 본 발명의 실시예들에 따른 바운더리 페이지 탐색 및 클린 페이지 탐색을 예시적으로 설명하기 위한 도면이다.
설명의 편의를 위하여 메모리 셀들 각각에 3-비트 데이터가 프로그램된다고 가정한다. 즉 도 10에 도시된 바와 같이, 노멀 프로그램 동작에 따라 데이터를 저장하기 위하여 소거 상태(E) 및 프로그램 상태들(P1~P7) 중 어느 하나로 메모리 셀의 문턱 전압이 변경될 수 있다.
메모리 블록(BLK)의 바운더리 페이지를 검색하기 위하여 바운더리 페이지 독출 전압(VR_BP)이 이용될 수 있다. 즉 메모리 블록(BLK)의 워드라인들로 바운더리 페이지 독출 전압(VR_BP)을 인가하여 독출 동작을 순차적으로 수행함으로써 바운더리 페이지가 검색될 수 있다. 예를 들어, 바운더리 페이지 독출 전압(VR_BP) 보다 문턱 전압이 높은(즉, 바운더리 페이지 독출 전압(VR_BP)에 의한 오프-셀들)의 수가 기준 값보다 큰 워드라인에 대응되는 페이지는 바운더리 페이지로 판별될 수 있다.
메모리 블록(BLK)의 클린 페이지를 검색하기 위하여 클린 페이지 독출 전압(VR_CP)이 이용될 수 있다. 즉, 바운더리 페이지로부터 상위 페이지들 중 일정한 개수의 페이지에 대하여 클린 페이지 독출 전압(VR_CP)을 인가하여 독출 동작을 순차적으로 수행함으로서, 클린 페이지가 검색될 수 있다. 예를 들어, 독출 동작시 클린 페이지 독출 전압(VR_CP)보다 문턱 전압이 높은 메모리 셀들(즉, 클린 페이지 독출 전압(VR_CP)에 의한 오프-셀들)의 개수가 기준 값보다 작은 워드라인에 대응되는 페이지는 클린 페이지로 판별될 수 있다.
실시예에 있어서, 클린 페이지 독출 전압(VR_CP)은 바운더리 페이지 독출 전압(VR_BP)보다 낮을 수 있다.
실시예에 있어서, 바운더리 페이지 독출 전압(VR_BP)은 메모리 셀들에 저장되는 데이터 비트의 수에 따라 달라질 수 있다. 즉 도 10에서는 메모리 셀들 각각에 3 비트 데이터가 저장된다고 가정하였지만, 메모리 셀들 각각에 2 비트 데이터가 저장될 때와 메모리 셀들 각각에 싱글 비트 데이터가 저장되는 경우의 바운더리 페이지 독출 전압(VR_BP)은 달라질 수 있다.
도 11a 내지 도 11c는 본 발명의 실시예들에 따른 저장 장치의 동작 방법을 개념적으로 나타낸다.
도 11a 내지 도 11c에서는 제1 메모리 블록(BLK)에 대한 동작 방법을 나타낸다.
도 11a 내지 도 11c에서는 제1 메모리 블록(BLK)이 더미 워드라인들(DWL1, DWL2), 복수의 워드라인들(WL1~WL8) 및 스트링 선택 라인들(SSL1~SSL3)에 연결되는 복수의 더미 메모리 셀들과 복수의 메모리 셀들을 포함한다고 가정한다.
도 11a 내지 도 11c에서, 참조 번호(710)는 노멀 프로그램 동작이 수행되는 메모리 셀들을 나타내고, 참조 번호(720)는 소거 상태의 메모리 셀들을 나타내고, 참조 번호(730)는 더미 프로그램이 수행되는 메모리 셀들을 나타낸다.
도 11a를 먼저 참조하면, 워드라인들(WL1~WL4)에 연결되는 메모리 셀들에 방향(PD)을 따라 노멀 프로그램이 수행된다. 제5 워드라인(WL5)에 연결되는 메모리 셀들에 대한 노멀 프로그램이 수행되는 도중에 SPO가 발생되었다고 가정한다. 구체적으로, 제5 워드라인(WL5)과 스트링 선택 라인(SSL2)에 연결되는 메모리 셀들에 연결되는 메모리 셀들에 노멀 프로그램이 수행되는 도중에 SPO가 발생되었다고 가정한다. 따라서, 워드라인들(WL1~WL4)에 연결되는 메모리 셀들에는 노멀 프로그램 동작이 수행되어 노멀 프로그램 데이터가 저장되고, 제5 워드라인(WL5)에 연결되는 페이지는 바운더리 페이지가 되고, 제5 워드라인(WL5)으로부터 상부 워드라인들(WL6~WL8)에 연결되는 페이지들의 메모리 셀들은 노멀 프로그램이 수행되지 않아서, 상부 워드라인들(WL6~WL8)에 연결되는 페이지들은 클린 페이지일 수 있다.
도 11b를 참조하면, 메모리 컨트롤러(20)의 더미 프로그램 판별기(25)는 서든 파워 오프 정보(SPO_INF)에 기초하여 바운더리 페이지(WL5)와 클린 페이지들(WL6~WL8)을 검색하고, 바운더리 페이지(WL5)와 클린 페이지들(WL6~WL8)에 대하여 더미 프로그램 동작을 수행한다. 이 때, 더미 워드라인들(DWL1, DWL2)에 연결되는 더미 메모리 셀들에도 더미 프로그램 동작이 수행될 수 있다.
도 11c를 참조하면, 바운더리 페이지(WL5)와 클린 페이지들(WL6~WL8)에 대하여 더미 프로그램 동작이 완료되면, 메모리 컨트롤러(20)는 제1 메모리 블록(BLK)에 대하여 소거 동작을 수행한다. 이와 같이, SPO 발생시에 바운더리 페이지와 클린 페이지들에 대하여만 더미 프로그램 동작을 수행한 후에 메모리 블록에 대하여 소거 동작을 수행하여, 딥-이레이즈를 방지할 수 있다.
도 12는 더미 프로그램 동작 후에 바운더리 페이지와 클린 페이지들의 메모리 셀들의 문턱 전압 산포를 나타낸다.
도 12를 참조하면, 바운더리 페이지와 클린 페이지들에 더미 프로그램 동작이 수행되어 바운더리 페이지와 클린 페이지들에 연결되는 워드라인들에 더미 프로그램 펄스가 인가되면, 바운더리 페이지와 클린 페이지들의 메모리 셀들의 문턱 전압은 클린 페이지 독출 전압(VR_CP) 보다 클 수 있다.
도 13은 본 발명의 실시예들에 따른 저장 장치의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 13을 참조하면, 적어도 하나의 비휘발성 메모리 장치(30)와 적어도 하나의 비휘발성 메모리 장치(30)를 제어하는 메모리 컨트롤러(20)를 구비하는 저장 장치(10)의 동작 방법에서는, 저장 장치(10)가 전원 공급 시, 이전에 SPO가 발생되었다는 것을 인지하면, 노멀 프로그램 동작이 진행 중이었던 제1 메모리 블록에서 바운더리 페이지를 검색하기 위하여 바운더리 페이지 검색 동작이 수행될 수 있다(S110). 바운더리 페이지 검색 동작은 도 10에 설명된 바와 같이 진행될 수 있다. 제1 메모리 블록에 노멀 프로그램 동작이 수행되기 전에, 제1 메모리 블록은 소거될 수 있다.
바운더리 페이지가 검색된 후, 바운더리 페이지 상부의 적어도 하나의 클린 페이지의 상태를 체크하기 위하여 클린 페이지 체크 동작이 수행될 수 있다(S120). 클린 페이지 체크 동작은 도 10에 설명된 바와 같이 진행될 수 있다.
바운더리 페이지의 적어도 일부와 클린 페이지에 대하여 더미 프로그램 동작이 선택적으로 진행될 수 있다(S130). 이 때, 바운더리 페이지의 적어도 일부와 클린 페이지에 연결되는 워드라인들에 원-샷 펄스가 인가되어, 바운더리 페이지의 적어도 일부와 클린 페이지에 연결되는 메모리 셀들의 문턱 전압을 이동시킬 수 있다.
바운더리 페이지의 적어도 일부와 클린 페이지에 대하여 더미 프로그램 동작이 선택적으로 진행한 후에, 제1 메모리 블록에 대하여 소거 동작을 수행할 수 있다(S140). 따라서 제1 메모리 블록에 소거 동작이 연속적으로 수행되는 딥-이레이즈가 방지될 수 있다.
도 14는 도 13의 동작 방법에서 바운더리 페이지 검색 동작을 세부적으로 나타낸다.
도 9 내지 도 11a 및 도 14를 참조하면, 바운더리 페이지를 검색하기 위하여(S110), 메모리 블록(BLK)의 워드라인들(WL1~WLm)로 바운더리 페이지 독출 전압(VR_BP)을 인가하고, 독출 동작을 순차적으로 진행한다(S111, S113, S115). 바운더리 페이지 독출 전압(VR_BP)에 의한 오프-셀들의 수가 기준 값보다 큰 워드라인에 대응되는 페이지는 바운더리 페이지로 판별될 수 있다(S117).
도 13에서는 더미 프로그램 동작을 수행하기 전에 바운더리 페이지를 검색하였다. 하지만 본 발명의 실시예들에 따르면, 바운더리 페이지를 검색하기 않고, 최초 클린 페이지(initial clean page)를 검색한 후에 더미 프로그램 동작을 수행할 수 있다. 이는 최초 클린 페이지의 이전 페이지가 바운더리 페이지로 결정될 수 있기 때문이다.
도 15는 본 발명의 실시예들에 따른 저장 장치의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 12 및 도 15를 참조하면, 적어도 하나의 비휘발성 메모리 장치(30)와 적어도 하나의 비휘발성 메모리 장치(30)를 제어하는 메모리 컨트롤러(20)를 구비하는 저장 장치(10)의 동작 방법에서는, 저장 장치(10)가 전원 공급 시, 이전에 SPO가 발생되었다는 것을 인지하면, 제1 메모리 블록에 대한 바이너리 검색(binary search)에 의하여 최초 클린 워드라인이 결정될 수 있다(S210). 예를 들어, 최초 클린 워드라인은 도 10에 설명된 바와 같이 워드라인들에 대한 클린 페이지 검색 동작으로 결정될 수 있다. 이 때, 바운더리 페이지는 최초 클린 워드라인으로부터 아래 워드라인에 대응되는 페이지일 가능성이 높다.
상기 결정된 최초 클린 워드라인이 제1 메모리 블록의 최하위 워드라인인 제1 워드라인인지 여부가 판단된다(S220). 최초 클린 워드라인이 제1 메모리 블록의 제1 워드라인이면(S220에서 YES), 제1 메모리 블록에는 바운더리 페이지가 존재하지 않기 때문에, 모든 스트링 선택 라인들에 연결되는 메모리 셀들에 대하여 워드라인 단위로 순차적으로 더미 프로그램 동작을 수행한다(S230, S240, S250).
최초 클린 워드라인이 제1 메모리 블록의 제1 워드라인이 아니면(S220에서 NO), 제1 메모리 블록에는 바운더리 페이지가 존재하기 때문에, 스트링 선택 라인들 각각에 연결되는 메모리 셀들 중 바운더리 페이지로부터 최상위 워드라인까지 순차적으로 더미 프로그램 동작을 수행한다(S260, S270, S280).
도 16은 도 15의 동작 방법에서 최초 클린 워드라인 검색 동작을 세부적으로 나타낸다.
도 9 내지 도 11a 및 도 16을 참조하면, 최초 클린 워드라인을 검색하기 위하여(S210), 메모리 블록(BLK)의 워드라인들(WL1~WLm)로 클린 페이지 독출 전압(VR_CP)을 인가하고, 독출 동작을 순차적으로 진행한다(S211, S213, S215). 클린 페이지 독출 전압(VR_CP)에 의한 오프-셀들의 수가 기준 값보다 작은 최초의 워드라인은 최초 클린 페이지로 판별될 수 있다(S217).
도 17은 본 발명의 실시예들에 따른 도 1의 저장 장치의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 12 및 도 17을 참조하면, 저장 장치(10)가 전원 공급 시, 이전에 SPO가 발생되었다는 것을 인지하고, 바운더리 페이지와 클린 페이지를 검색한 후에, 메모리 컨트롤러(20)는 비휘발성 메모리 장치(30)에 더미 프로그램 커맨드를 발행할 수 있다(S310). 비휘발성 메모리 장치(30)는 더미 프로그램 커맨드에 응답하여 바운더리 페이지의 적어도 일부와 클린 페이지들에 대하여 선택적으로 더미 프로그램 동작을 수행할 수 있다(S320). 더미 프로그램 동작이 완료된 후에, 메모리 컨트롤러(20)는 제1 ㅔ모리 블록에 대한 소거 커맨드를 발행할 수 있다(S330). 비휘발성 메모리 장치(30)는 소거 커맨드에 응답하여 제1 메모리 블록에 대하여 소거 동작을 수행할 수 있다. 이와 같이, 본 발명의 실시예들에 따른 저장 장치(10)에서는 SPO가 발생한 경우, 메모리 블록에 대하여 소거 동작을 수행하기 전에, 더미 페이지의 적어도 일부와 클린 페이지들에 대하여 더미 프로그램 동작을 수행하여 딥-이레이즈를 방지할 수 있다.
도 18은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 18을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 전술한 도 2의 비휘발성 메모리 장치(20)로 구현될 수 있다. 따라서 비휘발성 메모리 장치들(1100) 각각은 노멀 프로그램 동작 중 제1 메모리 블록에 SPO가 발생한 경우, 제1 메모리 블록에 대하여 소거 동작을 수행하기 전에, 더미 페이지의 적어도 일부와 클린 페이지들에 대하여 더미 프로그램 동작을 수행하여 딥-이레이즈를 방지하여 성능을 높일 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 쓰기 요청시 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다. 도 18에서 버퍼 메모리(1220)는 SSD 제어기(1200) 내부에 존재하지만, 반드시 여기에 제한되지 않을 것이다. 버퍼 메모리는 SSD 제어기(1200)의 외부에 별도로 존재할 수도 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
도 19는 본 발명의 실시예들에 따른 임베디드 멀티 미디어 카드(eMMC: embedded multimedia card)를 나타내는 블록도이다.
도 19를 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 전술한 도 2의 비휘발성 메모리 장치(30)로 구현될 수 있다. 따라서 낸드 플래시 메모리 장치(2100)는 노멀 프로그램 동작 중 제1 메모리 블록에 SPO가 발생한 경우, 제1 메모리 블록에 대하여 소거 동작을 수행하기 전에, 더미 페이지의 적어도 일부와 클린 페이지들에 대하여 더미 프로그램 동작을 수행하여 딥-이레이즈를 방지하여 성능을 높일 수 있다.
메모리 제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 메모리 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다.
실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2260)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공된다. 실시 예에 있어서, eMMC(2000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
도 20은 본 발명의 실시예들에 따른 유니버셜 플래시 스토리지(UFS: universal flash storage)를 나타내는 블록도이다.
도 20을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 착탈형 UFS 카드(3400)를 포함할 수 있다. UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 도 2의 비휘발성 메모리 장치(30)로 구현될 수 있다. 따라서 UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 노멀 프로그램 동작 중 제1 메모리 블록에 SPO가 발생한 경우, 제1 메모리 블록에 대하여 소거 동작을 수행하기 전에, 더미 페이지의 적어도 일부와 클린 페이지들에 대하여 더미 프로그램 동작을 수행하여 딥-이레이즈를 방지하여 성능을 높일 수 있다.
한편, 임베디드 UFS 장치(3300)와 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC,SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
도 21은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 21을 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함한다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 수 있다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 수 있다.
저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 2의 비휘발성 메모리 장치(30)로 구현될 수 있다. 따라서 저장 장치(4400)는 노멀 프로그램 동작 중 제1 메모리 블록에 SPO가 발생한 경우, 제1 메모리 블록에 대하여 소거 동작을 수행하기 전에, 더미 페이지의 적어도 일부와 클린 페이지들에 대하여 더미 프로그램 동작을 수행하여 딥-이레이즈를 방지하여 성능을 높일 수 있다.
모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
본 발명의 실시 예에 따른 메모리 장치 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명은 비휘발성 메모리 장치를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 비휘발성 메모리 장치를 구비하는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 저장 장치 20: 메모리 컨트롤러
30: 비휘발성 메모리 장치 100: 메모리 셀 어레이
430: 어드레스 디코더 410: 페이지 버퍼 회로
420: 데이터 입출력 회로 500: 제어 회로
600: 전압 생성기 1000: 에스에스디
2000: 임베디드 멀티미디어 카드
3000: 유니버설 플래시 스토리지

Claims (10)

  1. 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 저장 장치의 동작 방법으로서,
    상기 적어도 하나의 비휘발성 메모리 장치의 복수의 메모리 블록들 중 제1 메모리 블록의 바운더리 페이지를 검색하는 단계;
    상기 제1 메모리 블록의 적어도 하나의 클린 페이지를 체크하는 단계;
    상기 바운더리 페이지와 상기 적어도 하나의 클린 페이지에 더미 프로그램 펄스를 인가하여 상기 바운더리 페이지와 상기 적어도 하나의 클린 페이지의 메모리 셀들 각각의 문턱 전압이 상기 클린 페이지를 체크하는데 사용되는 클린 페이지 독출 전압보다 커지도록 상기 바운더리 페이지의 일부와 상기 적어도 하나의 클린 페이지에 대하여 더미 프로그램 동작을 수행하는 단계; 및
    상기 더미 프로그램 동작의 완료 후에 상기 제1 메모리 블록에 대하여 소거 동작을 수행하는 단계를 포함하고,
    상기 바운더리 페이지는 상기 적어도 하나의 비휘발성 메모리 장치에 공급되된 전원이 차단되는 서든 파워 오프 시 노멀 프로그램 동작이 수행 중이었던 페이지이고, 상기 클린 페이지는 상기 노멀 프로그램 동작이 수행되지 않은 페이지인 저장 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 더미 프로그램 동작은 상기 적어도 하나의 비휘발성 메모리 장치에 공급되던 전원이 차단되는 서든 파워 오프 정보에 따라 수행되는 저장 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 더미 프로그램 동작의 속도는 상기 노멀 프로그램 동작의 속도보다 빠른 저장 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 적어도 하나의 클린 페이지는 상기 바운더리 페이지로부터의 상부 페이지에 해당하고,
    상기 바운더리 페이지를 검색하는 단계는
    상기 제1 메모리 블록의 워드라인들에 바운더리 페이지 독출 전압을 순차적으로 인가하는 단계; 및
    상기 바운더리 페이지 독출 전압에 의하여 오프되는 메모리 셀들의 수가 기준값 보다 큰 페이지를 상기 바운더리 페이지로 판단하는 단계를 포함하는 저장 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 메모리 셀들 각각은 싱글 비트를 데이터를 저장하거나 멀티 비트 데이터를 저장할 수 있고,
    상기 기준값은 상기 메모리 셀들 각각에 저장된 데이터의 비트 수에 따라 달라지는 저장 장치의 동작 방법.
  6. 제1항에 있어서, 상기 적어도 하나의 클린 페이지를 체크하는 단계는
    상기 제1 메모리 블록의 워드라인들에 클린 페이지 독출 전압을 순차적으로 인가하는 단계; 및
    상기 클린 페이지 독출 전압에 의하여 오프되는 셀들의 수가 기준값 보다 작은 페이지를 상기 클린 페이지로 판단하는 단계를 포함하고,
    상기 더미 프로그램 동작은 상기 바운더리 페이지의 일부와 상기 적어도 하나의 클린 페이지가 연결되는 워드라인들에 원-샷 펄스를 인가하여 수행되는 저장 장치의 동작 방법.
  7. 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 저장 장치의 동작 방법으로서,
    상기 적어도 하나의 비휘발성 메모리 장치에 공급되던 전원이 차단되는 서든 파워 오프 이후에 상기 비휘발성 메모리 장치의 복수의 메모리 블록들 중 제1 메모리 블록에서 최초 클린 워드라인을 검색하는 단계;
    적어도 상기 최초 클린 워드라인에 더미 프로그램 펄스를 인가하여 상기 최초 클린 워드라인에 연결된 메모리 셀들 각각의 문턱 전압이 상기 최초 클린 워드라인을 검색하는데 사용되는 클린 페이지 독출 전압보다 커지도록 상기 최초 클린 워드라인 연결되는 클린 페이지에 대하여 더미 프로그램 동작을 선택적으로 수행하는 단계; 및
    상기 더미 프로그램 동작이 완료된 후, 상기 제1 메모리 블록에 소거 동작을 수행하는 단계를 포함하는 저장 장치의 동작 방법.
  8. 제7항에 있어서,
    상기 제1 메모리 블록은 복수의 스트링 선택 라인들에 각각 연결되는 복수의 셀 스트링들을 포함하고,
    상기 클린 페이지가 상기 제1 메모리 블록의 최하위 워드라인에 연결되는 페이지인지 여부를 판단하는 단계를 더 포함하는 저장 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 클린 페이지가 상기 제1 메모리 블록의 최하위 워드라인에 연결되는 페이지인 경우,
    상기 더미 프로그램 동작은 상기 스트링 선택 라인들에 연결되는 메모리 셀들에 대하여 최하위 워드라인부터 워드라인 단위로 순차적으로 수행되는 저장 장치의 동작 방법.
  10. 제8항에 있어서,
    상기 클린 페이지가 상기 제1 메모리 블록의 최하위 워드라인에 연결되는 페이지가 아닌 경우,
    상기 더미 프로그램 동작은 상기 스트링 선택 라인들 각각에 연결되는 메모리 셀들에 대하여 워드라인 단위로 순차적으로 수행된 후 스트링 선택 라인 단위로 순차적으로 수행되는 저장 장치의 동작 방법.
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