KR20190019675A - 메모리 시스템 및 그의 동작방법 - Google Patents

메모리 시스템 및 그의 동작방법 Download PDF

Info

Publication number
KR20190019675A
KR20190019675A KR1020170104902A KR20170104902A KR20190019675A KR 20190019675 A KR20190019675 A KR 20190019675A KR 1020170104902 A KR1020170104902 A KR 1020170104902A KR 20170104902 A KR20170104902 A KR 20170104902A KR 20190019675 A KR20190019675 A KR 20190019675A
Authority
KR
South Korea
Prior art keywords
page
read
command
program
power
Prior art date
Application number
KR1020170104902A
Other languages
English (en)
Inventor
박민규
위수진
유등각
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020170104902A priority Critical patent/KR20190019675A/ko
Priority to US15/936,652 priority patent/US10437518B2/en
Priority to CN201810357675.XA priority patent/CN109410993B/zh
Publication of KR20190019675A publication Critical patent/KR20190019675A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G11C5/144—Detection of predetermined disconnection or reduction of power supply, e.g. power down or power standby

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)

Abstract

본 기술은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 메모리 시스템은 호스트의 요청에 따라 프로그램 동작에 대한 제1 커맨드를 생성하여 출력하고, 비정상적인 파워 오프가 검출되면 파워 온 시 리드 스캔 동작에 대한 제2 커맨드를 생성하여 출력하는 컨트롤러; 및 상기 제1 커맨드에 응답하여 페이지 단위의 프로그램 동작을 수행하고, 상기 제2 커맨드에 응답하여 상기 리드 스캔 동작을 수행하되, 상기 리드 스캔 동작 시 설정된 하나의 리드 전압을 이용하여 페이지당 한 번의 리드 동작을 수행하는 반도체 메모리 장치를 포함한다.

Description

메모리 시스템 및 그의 동작방법{MEMORY SYSTEM AND OPERATION METHOD FOR THE SAME}
본 발명은 본 발명은 전자기기에 관한 것으로, 보다 구체적으로는 비휘발성 메모리 장치를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예는 메모리 시스템의 동작 중 서든 파워 오프(Sudden Power off, SPO)가 발생한 후 다시 파워 온 될 때 빠르게 소거 페이지를 검색하여 리커버리 동작을 수행할 수 있는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 시스템은 호스트의 요청에 따라 프로그램 동작에 대한 제1 커맨드를 생성하여 출력하고, 비정상적인 파워 오프가 검출되면 파워 온 시 리드 스캔 동작에 대한 제2 커맨드를 생성하여 출력하는 컨트롤러; 및 상기 제1 커맨드에 응답하여 페이지 단위의 프로그램 동작을 수행하고, 상기 제2 커맨드에 응답하여 상기 리드 스캔 동작을 수행하되, 상기 리드 스캔 동작 시 설정된 하나의 리드 전압을 이용하여 페이지당 한 번의 리드 동작을 수행하는 반도체 메모리 장치를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 제1 커맨드에 응답하여 페이지 단위의 프로그램 동작을 수행하고, 비정상적인 파워 오프 후 파워 온 시 제2 커맨드에 응답하여 리드 스캔 동작을 수행하기 위한 반도체 메모리 장치와, 상기 비정상적인 파워 오프 및 상기 파워 온을 감지하기 위한 서든 파워 오프 감지부, 및 호스트의 요청에 따라 프로그램 동작에 대한 제1 커맨드 생성하여 출력하고, 상기 서든 파워 오프 감지부에 의해 상기 비정상적인 파워 오프 후 상기 파워 온이 감지되면 상기 제2 커맨드를 생성하여 출력하는 커맨드 생성부를 포함하며, 상기 반도체 메모리 장치는 설정된 하나의 리드 전압을 이용하여 상기 리드 스캔 동작을 수행한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 랜덤 데이터를 선택된 메모리 블록에 페이지 단위로 프로그램 동작을 수행하는 단계와, 서든 파워 오프가 감지된 후 파워 온 시 리드 스캔 동작을 수행하되, 상기 리드 스캔 동작은 설정된 하나의 리드 전압을 이용하여 상기 선택된 메모리 블록의 페이지들 중 첫 번째 소거 페이지를 검색하는 단계, 및 검색된 상기 첫 번째 소거 페이지부터 상기 서든 파워 오프 시 중단된 상기 프로그램 동작을 재수행하는 단계를 포함한다.
본 기술에 따르면, 메모리 시스템의 서든 파워 오프가 발생한 후 다시 파워 온 될 때, 설정된 리드 전압을 이용한 한 번의 리드 동작으로 소거 페이지를 검색함으로써, 메모리 시스템의 동작 속도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 컨트롤러를 설명하기 위한 블록도이다.
도 3은 도 1에 도시된 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 4는 도 3에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 6 및 도 7은 본 발명의 실시 예에 따른 설정 리드 전압을 설명하기 위한 문턱 전압 분포도이다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 블록도이다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다. 도 2는 도 1에 도시된 컨트롤러를 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(300)은 반도체 메모리 장치(100) 및 호스트로부터의 요청에 따라 반도체 메모리 장치(100)의 동작을 제어하는 컨트롤러(200)를 포함한다.
반도체 메모리 장치(100)는 컨트롤러(200)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 메모리 블록에 포함되는 페이지들의 메모리 셀들에 프로그램 동작 또는 리드 동작을 수행한다. 반도체 메모리 장치(100)는 컨트롤러(200)로부터 입력되는 데이터(DATA)를 프로그램 대상 페이지의 메모리 셀들에 프로그램하고 메모리 셀들로부터 리드된 데이터(DATA)를 컨트롤러(200)에 출력한다.
도 2를 참조하면, 컨트롤러(200)는 서든 파워 오프 감지부(201), 커맨드 및 어드레스 생성부(202), 및 페이지 탐지부(203)를 포함한다.
서든 파워 오프 감지부(201)는 메모리 시스템(300)에 서든 파워 오프가 발생한 것을 감지하고, 메모리 시스템(300)의 파워가 온 되면 감지 신호를 생성한다.
커맨드 및 어드레스 생성부(202)는 서든 파워 오프 감지부(201)로부터 수신되는 감지 신호에 응답하여 서든 파워 오프에 의해 프로그램 동작이 중단된 메모리 블록에 리드 동작(리드 스캔 동작)을 수행하도록 커맨드(CMD) 및 어드레스(ADD)를 생성한다. 또한 커맨드 및 어드레스 생성부(202)는 페이지 탐지부(203)에 의해 탐지된 반도체 메모리 장치(100)의 선택된 메모리 블록의 첫 번째 소거 페이지부터 중단된 프로그램 동작이 재개되도록 제어하기 위한 커맨드(CMD) 및 어드레스(ADD)를 생성하여 출력한다.
다른 실시 예로 커맨드 및 어드레스 생성부(202)는 페이지 탐지부(203)에 의해 탐지된 반도체 메모리 장치(100)의 선택된 메모리 블록의 첫 번째 소거 페이지의 다음 소거 페이지부터 중단된 프로그램 동작이 재개되도록 제어하기 위한 커맨드(CMD) 및 어드레스(ADD)를 생성하여 출력한다.
페이지 탐지부(203)는 리드 스캔 동작에 의해 반도체 메모리 장치(100)로부터 리드된 데이터에 기반하여, 서든 파워 오프에 의해 프로그램 동작이 중단된 메모리 블록의 페이지들 중 서든 파워 오프 이후에 프로그램 동작을 이어서 수행할 프로그램 대상 페이지를 탐지한다. 이때 프로그램 대상 페이지는 첫 번째 소거 페이지일 수 있다. 페이지 탐지부(203)는 서든 파워 오프에 의해 프로그램 동작이 중단된 메모리 블록의 페이지들 중 어떠한 데이터도 저장되어 있지 않은 첫 번째 페이지를 첫 번째 소거 페이지로 탐지한다.
도 3은 도 1에 도시된 반도체 메모리 장치를 설명하기 위한 블록도이다. 도 4는 도 3에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 제1 내지 제m 메모리 블록들(MB1~MBm)을 포함하는 메모리 어레이(110), 메모리 블록들(MB1~MBm)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작 및 리드 동작을 수행하도록 구성된 주변회로(PERI)를 포함한다. 주변회로(PERI)는 제어 회로(120), 전압 공급 회로(130), 페이지 버퍼 그룹(140), 컬럼 디코더(150) 및 입출력 회로(160)를 포함한다.
도 4를 참조하면, 각 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STk)을 포함한다. 즉, 스트링들(ST1~STk)은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C01~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C01~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C01~Cn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C01~C0k)이 하나의 물리적 페이지(PAGE0)를 구성한다. 이러한 페이지는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
제어 회로(120)는 외부로부터 입출력 회로(160)를 통해 입력되는 커맨드(CMD)에 응답하여 프로그램 동작 또는 리드 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 또한, 제어 회로(120)는 입출력 회로(160)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작 및 소거 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로(130)는 전압 생성 회로 및 로우 디코더를 포함한다.
전압 생성 회로는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작, 또는 소거 동작에 필요한 동작 전압들을 글로벌 라인들로 출력한다.
로우 디코더는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다.
페이지 버퍼 그룹(140)은 비트라인들(BL1~BLk)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들(C01~C0k)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지하거나, 메모리 셀들로부터 데이터를 독출하기 위하여 비트라인들(BL1~BLk)의 전압을 센싱한다.
컬럼 디코더(150)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 디코더(150)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(160)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(140)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 컬럼 디코더(150)에 전달한다. 컬럼 디코더(150)는 입출력 회로(160)로부터 전달된 데이터를 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(160)는 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 디코더(150)를 통해 전달된 데이터를 외부로 출력한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 주변회로(PERI)는 도 1의 컨트롤러(200)에 의해 메모리 시스템(300)에 서든 파워 오프가 발생한 것이 감지된 후 메모리 시스템(300)의 파워가 온되는 것이 감지되면, 프로그램 동작이 중단된 메모리 블록에 대한 리드 스캔 동작을 수행한다.
주변회로(PERI)는 리드 스캔 동작 시 프로그램 동작이 수행중이던 메모리 블록의 복수의 페이지들을 순차적으로 리드하여 리드된 데이터(DATA)를 도 1의컨트롤러(200)로 출력한다. 이때 주변회로(PERI)는 하나의 설정 리드 전압을 이용하여 복수의 페이지들을 순차적으로 리드하며, 설정 리드 전압은 복수의 프로그램 상태 중 중앙에 위치한 문턱 전압 분포들 사이의 값인 것이 바람직하다.
리드 스캔 동작 시 반도체 메모리 장치의 상세한 동작 방법은 후술하도록 한다.
5는 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 6 및 도 7은 본 발명의 실시 예에 따른 설정 리드 전압을 설명하기 위한 문턱 전압 분포도이다.
도 1 내지 도 7을 참조하여 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하면 다음과 같다.
호스트로부터의 요청에 따라 컨트롤러(200)는 프로그램 동작에 대응하는 커맨드(CMD), 어드레스(ADD), 및 데이터(DATA)를 반도체 메모리 장치(100)로 출력한다.
반도체 메모리 장치(100)는 컨트롤러(200)로부터 수신된 커맨드(CMD), 어드레스(ADD), 및 데이터(DATA)에 응답하여 메모리 어레이(110)에 포함된 제1 내지 제m 메모리 블록들(MB1~MBm) 중 선택된 메모리 블록(예를 들어 MB1)에 데이터(DATA)를 페이지 프로그램 방식으로 프로그램한다(S510). 이때 컨트롤러(200)는 호스트로부터 입력받은 프로그램할 데이터를 랜덤화시켜 데이터(DATA)를 생성하고 램덤화된 데이터(DATA)를 반도체 메모리 장치(100)로 출력한다.
반도체 메모리 장치(100)의 프로그램 동작을 상세하게 설명하면 다음과 같다.
제어 회로(120)는 입출력 회로(160)를 통해 컨트롤러(200)로부터 수신된 커맨드(CMD), 어드레스(ADD)에 응답하여 컬럼 디코더(150)를 제어하기 위한 컬럼 어드레스 신호(CADD)를 출력하고, 컬럼 디코더(150)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 선택하여, 입출력 회로(160)를 통해 입력된 데이터(DATA)를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다.
제어 회로(120)는 컨트롤러(200)로부터 수신된 커맨드(CMD)에 응답하여 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)은 PB 제어 신호(PBCON)에 응답하여 컬럼 디코더(150)를 통해 입력된 데이터(DATA)를 임시 저장하고, 임시 저장된 데이터(DATA)에 응답하여 비트라인들(BL1~BLk)의 전위 레벨을 조절한다. 예를 들어 페이지 버퍼들(PB1~PBk)은 임시 저장된 데이터(DATA)가 프로그램 셀에 대응할 경우 대응하는 비트라인에 프로그램 허용 전압(예를 들어 0V)을 인가하고, 임시 저장된 데이터(DATA)가 소거 셀에 대응할 경우 대응하는 비트라인에 프로그램 금지 전압(예를 들어 Vcc)을 인가한다.
제어 회로(120)는 컨트롤러(200)로부터 수신된 커맨드(CMD)에 응답하여 프로그램 동작을 수행하기 위해 필요한 전압 예를 들어 프로그램 전압 및 패스 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력한다.
전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작에 필요한 동작 전압들을 선택된 메모리 블록(예를 들어 MB1)의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급하여 프로그램 동작을 수행한다. 예를 들어 전압 공급 회로(130)는 워드라인들(WL0~WLn) 중 선택된 워드라인(예를 들어 WL0)에 프로그램 전압을 인가하고, 나머지 비선택된 워드라인들(WL1~WLn)에 패스 전압을 인가하여 선택된 페이지(PAGE0)의 프로그램 동작을 수행할 수 있다.
상술한 프로그램 동작은 페이지 단위로 수행되며, 선택된 페이지의 프로그램 동작이 완료되면 다음 페이지의 프로그램 동작이 수행된다. 즉, 선택된 메모리 블록에 포함된 복수의 페이지들은 순차적으로 선택되어 프로그램된다.
컨트롤러(200)의 서든 파워 오프 감지부(201)는 메모리 시스템(300)의 서드 파워 오프가 발생하였는지를 확인한다(S520).
서든 파워 오프가 발생한 후 메모리 시스템(300)의 파워가 온되면 컨트롤러(200)는 설정 리드 전압으로 소거 페이지를 검색하도록 반도체 메모리 장치(100)를 제어한다(S530).
컨트롤러(200)의 커맨드 및 어드레스 생성부(202)는 서든 파워 오프 감지부(201)로부터의 감지 신호에 응답하여 서든 파워 오프에 의해 프로그램 동작이 중단된 메모리 블록에 리드 동작(리드 스캔 동작)을 수행하도록 커맨드(CMD) 및 어드레스(ADD)를 생성한다.
반도체 메모리 장치(100)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 서든 파워 오프에 의해 프로그램 동작이 중단된 메모리 블록의 페이지들 중 서든 파워 오프 이후에 프로그램 동작을 이어서 수행할 첫 번째 소거 페이지를 검색하기 위한 리드 스캔 동작을 수행한다.
반도체 메모리 장치(100)는 선택된 메모리 블록(예를 들어 MB1)의 첫 번째 페이지(PAGE0)부터 마지막 페이지까지 순차적으로 리드 동작을 수행하되, 각 페이지의 리드 동작시 설정된 리드 전압을 이용한 한 번의 리드 동작만을 수행한다.
도 6을 참조하면, 멀티 레벨 셀(MLC;Multi Level Cell) 프로그램 방식으로 메모리 셀들을 프로그램할 경우 P0 내지 P3의 문턱 전압 분포가 존재한다. 즉, 메모리 셀들은 4개의 프로그램들 상태 중 하나의 프로그램 상태를 갖도록 프로그램된다. 반도체 메모리 장치(100)의 프로그램 동작시 입력되는 데이터(DATA)는 컨트롤러(200)에 의해 랜덤화되므로, 하나의 페이지(PAGE)에 포함된 메모리 셀들 각각은 4개의 프로그램 상태 중 하나의 프로그램 상태가 되도록 프로그램되며, 각 프로그램 상태에 대응하는 메모리 셀들의 수는 균등하다. 따라서, 4개의 프로그램 상태 중 가운데 분포하는 프로그램 상태들(P1 및 P2)의 중간 전압(R2)로 리드 동작을 수행할 경우, 프로그램된 페이지의 경우 프로그램 셀과 소거 셀의 비율이 균등하게 리드되고 프로그램되지 않은 페이지의 경우 소거 셀들만이 리드된다. 이로 인하여 해당 페이지가 프로그램된 페이지인지 또는 소거 페이지인지를 검색할 수 있다. 따라서 멀티 레벨 셀(MLC) 프로그램 방식으로 프로그램된 반도체 메모리 장치(100)일 경우 리드 스캔 동작 시 복수의 프로그램 상태들이 분포하는 문턱 전압 분포 중 중간 전압(R2)을 설정한다.
만약 설정 리드 전압을 이보다 낮은 R1으로 설정할 경우 소거 상태인 P0 중 문턱 전압 분포가 이상 분포로 하여 높은 셀들(A)이 프로그램 상태로 리드되어 리드 스캔 동작의 오류가 발생할 수 있다.
도 7을 참조하면, 트리플 레벨 셀(TLC;Triple Level Cell) 프로그램 방식으로 프로그램할 경우 P0 내지 P7의 문턱 전압 분포가 존재한다. 즉, 메모리 셀들은 8개의 프로그램 상태 중 하나의 프로그램 상태를 갖도록 프로그램된다. 이에 8개의 프로그램 상태 중 가운데 분포하는 프로그램 상태들(P3 및 P4)의 중간 전압(R4)로 리드 동작을 수행할 경우, 프로그램된 페이지의 경우 프로그램 셀과 소거 셀의 비율이 균등하게 리드되고 프로그램되지 않은 페이지의 경우 소거 셀들만이 리드된다. 이로 인하여 해당 페이지가 프로그램된 페이지인지 또는 소거 페이지인지를 검색할 수 있다. 따라서 멀티 레벨 셀(TLC) 프로그램 방식으로 프로그램된 반도체 메모리 장치(100)일 경우 리드 스캔 동작 시 복수의 프로그램 상태들이 분포하는 문턱 전압 분포 중 중간 전압(R4)을 설정한다.
컨트롤러(200)의 페이지 탐지부(203)는 반도체 메모리 장치(100)의 리드 스캔 동작 결과 리드된 데이터(DATA)를 입력받아 반도체 메모리 장치(100)의 선택된 메모리 블록 중 첫 번째 소거 페이지를 검출한다. 예를 들어, 페이지 탐지부(203)는 선택된 메모리 블록에 포함된 복수의 페이지들 각각의 리드 스캔 결과 리드된 데이터(DATA)를 순차적으로 입력받고, 입력된 데이터(DATA) 중 소거 셀에 대응하는 데이터(DATA)가 설정 수 이상으로 입력되는 첫 번째 페이지를 검출하여 이를 첫 번째 소거 페이지로 검출한다.
컨트롤러(200)의 커맨드 및 어드레스 생성부(202)는 서든 파워 오프에 의해 프로그램 동작이 중단된 메모리 블록의 페이지들 중 서든 파워 오프 이후에 프로그램 동작을 이어서 수행할 프로그램 대상 페이지를 검색된 첫 번째 소거 페이지를 기반으로 선택하여 이에 따라 커맨드(CMD) 및 어드레스(ADD)를 생성하고, 반도체 메모리 장치(100)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 검색된 첫 번째 소거 페이지부터 중단된 프로그램 동작을 재개한다(S540).
본 발명의 실시 예에서는 서든 파워 오프 이후에 프로그램 동작을 이어서 수행할 프로그램 대상 페이지를 검색된 첫 번째 소거 페이지로 설정하였으나, 이에 한정하지 않고 첫 번째 소거 페이지의 다음 페이지로 프로그램 대상 페이지를 설정할 수 있다.
상술한 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 서드 파워 오프 이후 팡워 온이 된 경우, 첫 번째 소거 페이지 검색을 위한 리드 스캔 동작 시 설정된 리드 전압을 이용한 한 번의 리드 동작만으로 소거 페이지를 검색할 수 있어 리드 스캔 동작 속도가 개선될 수 있다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 블록도이다.
도 8을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 도 1의 서든 파워 오프 감지부(201), 커맨드 및 어드레스 생성부(202), 및 페이지 탐지부(203)를 포함할 수 있으며, 컨트롤러(1100)의 제반 동작을 제어한다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 메모리 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 메모리 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 메모리 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 메모리 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 9를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 9에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 10을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 10에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 10에서, 도 9를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 8을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 8 및 도 9를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100 : 반도체 메모리 장치
110 : 메모리 어레이
120 : 제어 회로
130 : 전압 공급 회로
140 : 페이지 버퍼 그룹
150 : 컬럼 디코더
160 : 입출력 회로
201 : 서든 파워 오프 감지부
202 : 커맨드 및 어드레스 생성부
203 : 페이지 탐지부

Claims (20)

  1. 호스트의 요청에 따라 프로그램 동작에 대한 제1 커맨드를 생성하여 출력하고, 비정상적인 파워 오프가 검출되면 파워 온 시 리드 스캔 동작에 대한 제2 커맨드를 생성하여 출력하는 컨트롤러; 및
    상기 제1 커맨드에 응답하여 페이지 단위의 프로그램 동작을 수행하고, 상기 제2 커맨드에 응답하여 상기 리드 스캔 동작을 수행하되, 상기 리드 스캔 동작 시 설정된 하나의 리드 전압을 이용하여 페이지당 한 번의 리드 동작을 수행하는 반도체 메모리 장치를 포함하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 컨트롤러는 상기 비정상적인 파워 오프를 검출하기 위한 서든 파워 오프 감지부;
    상기 호스트의 요청에 따라 상기 제1 커맨드 및 어드레스를 생성하고, 상기 서든 파워 오프 감지부의 검출 신호에 응답하여 상기 제2 커맨드 및 상기 어드레스를 생성하기 위한 커맨드 및 어드레스 생성부; 및
    상기 리드 스캔 동작 시 리드된 데이터에 응답하여 첫 번째 소거 페이지를 검색하기 위한 페이지 탐지부를 포함하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 커맨드 및 어드레스 생성부는 상기 비정상적인 파워 오프시 중단된 상기 프로그램 동작이 상기 페이지 탐지부에 의해 검색된 상기 첫 번째 소거 페이지부터 재개되도록 제3 커맨드 및 상기 어드레스를 생성하는 메모리 시스템.
  4. 제 2 항에 있어서,
    상기 커맨드 및 어드레스 생성부는 상기 비정상적인 파워 오프시 중단된 상기 프로그램 동작이 상기 페이지 탐지부에 의해 검색된 상기 첫 번째 소거 페이지의 다음 소거 페이지부터 재개되도록 제3 커맨드 및 상기 어드레스를 생성하는 메모리 시스템.
  5. 제 2 항에 있어서,
    상기 페이지 탐지부는 상기 리드 스캔 동작 시 상기 페이지 단위로 상기 리드된 데이터가 소거 셀에 대응하는 소거 데이터를 설정 수 이상 포함할 경우 해당 페이지를 소거 페이지로 탐지하는 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 반도체 메모리 장치는
    복수의 페이지들로 구성된 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 및
    상기 제1 커맨드에 응답하여 상기 프로그램 동작을 수행하기 위한 주변 회로를 포함하며,
    상기 주변 회로는 상기 프로그램 동작 시 상기 컨트롤러로부터 입력되는 랜덤화된 데이터들을 입력받아 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 상기 페이지 단위로 프로그램하는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 주변 회로는 상기 페이지 단위의 상기 프로그램 동작 시 선택된 페이지들에 포함된 메모리 셀들을 제1 내지 제n 프로그램 상태들로 각각 프로그램하되, 각각의 상기 제1 내지 제n 프로그램 상태들로 프로그램되는 상기 메모리 셀들의 수는 서로 균등한 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 주변 회로는 상기 리드 스캔 동작 시 상기 선택된 메모리 블록에 포함된 상기 복수의 페이지들에 대해 순차적으로 상기 페이지 단위의 리드 동작을 수행하되,
    상기 제1 내지 제n 프로그램 상태들 중 가운데 분포하는 프로그램 상태들의 중간 전압을 상기 설정 리드 전압으로 하여 상기 페이지 단위의 리드 동작을 수행하는 메모리 시스템.
  9. 제1 커맨드에 응답하여 페이지 단위의 프로그램 동작을 수행하고, 비정상적인 파워 오프 후 파워 온 시 제2 커맨드에 응답하여 리드 스캔 동작을 수행하기 위한 반도체 메모리 장치;
    상기 비정상적인 파워 오프 및 상기 파워 온을 감지하기 위한 서든 파워 오프 감지부; 및
    호스트의 요청에 따라 프로그램 동작에 대한 제1 커맨드 생성하여 출력하고, 상기 서든 파워 오프 감지부에 의해 상기 비정상적인 파워 오프 후 상기 파워 온이 감지되면 상기 제2 커맨드를 생성하여 출력하는 커맨드 생성부를 포함하며,
    상기 반도체 메모리 장치는 설정된 하나의 리드 전압을 이용하여 상기 리드 스캔 동작을 수행하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 반도체 메모리 장치의 상기 리드 스캔 동작 시 리드된 데이터에 따라 상기 반도체 메모리 장치에 포함된 선택된 메모리 블록의 첫 번째 소거 페이지를 탐지하는 페이지 탐지부를 더 포함하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 커맨드 생성부는 상기 리드 스캔 동작 후 상기 비정상적인 파워 오프시 중단된 상기 프로그램 동작이 상기 페이지 탐지부에 의해 검색된 상기 첫 번째 소거 페이지부터 재개되도록 제3 커맨드를 생성하는 메모리 시스템.
  12. 제 10 항에 있어서,
    상기 커맨드 생성부는 상기 리드 스캔 동작 후 상기 비정상적인 파워 오프시 중단된 상기 프로그램 동작이 상기 페이지 탐지부에 의해 검색된 상기 첫 번째 소거 페이지의 다음 소거 페이지부터 재개되도록 제3 커맨드를 생성하는 메모리 시스템.
  13. 제 10 항에 있어서,
    상기 페이지 탐지부는 상기 리드 스캔 동작 시 상기 리드된 데이터가 소거 셀에 대응하는 소거 데이터를 설정 수 이상 포함할 경우 해당 페이지를 소거 페이지로 탐지하는 메모리 시스템.
  14. 제 9 항에 있어서,
    상기 반도체 메모리 장치는
    복수의 페이지들로 구성된 복수의 메모리 블록들을 포함하는 메모리 어레이; 및
    상기 제1 커맨드에 응답하여 상기 프로그램 동작을 수행하기 위한 주변 회로를 포함하며,
    상기 주변 회로는 상기 프로그램 동작 시 상기 컨트롤러로부터 입력되는 랜덤화된 데이터들을 입력받아 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 페이지 단위로 프로그램하는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 주변 회로는 상기 페이지 단위의 상기 프로그램 동작 시 선택된 페이지들에 포함된 메모리 셀들을 제1 내지 제n 프로그램 상태들로 각각 프로그램하되, 각각의 상기 제1 내지 제n 프로그램 상태들로 프로그램되는 상기 메모리 셀들의 수는 서로 균등한 메모리 시스템.
  16. 제 15 항에 있어서,
    상기 주변 회로는 상기 리드 스캔 동작 시 상기 선택된 메모리 블록에 포함된 상기 복수의 페이지들에 대해 순차적으로 상기 페이지 단위의 리드 동작을 수행하되,
    상기 제1 내지 제n 프로그램 상태들 중 가운데 분포하는 프로그램 상태들의 중간 전압을 상기 설정 리드 전압으로 하여 상기 페이지 단위의 리드 동작을 수행하는 메모리 시스템.
  17. 랜덤 데이터를 선택된 메모리 블록에 페이지 단위로 프로그램 동작을 수행하는 단계;
    서든 파워 오프가 감지된 후 파워 온 시 리드 스캔 동작을 수행하되, 상기 리드 스캔 동작은 설정된 하나의 리드 전압을 이용하여 상기 선택된 메모리 블록의 페이지들 중 첫 번째 소거 페이지를 검색하는 단계; 및
    검색된 상기 첫 번째 소거 페이지부터 상기 서든 파워 오프 시 중단된 상기 프로그램 동작을 재수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  18. 제 17 항에 있어서,
    상기 프로그램 동작은 상기 선택된 메모리 블록에 포함된 복수의 페이지들을 순차적으로 선택하여 상기 페이지 단위로 상기 랜덤 데이터들을 프로그램하는 메모리 시스템의 동작 방법.
  19. 제 18 항에 있어서,
    상기 복수의 페이지들은 제1 내지 제n 프로그램 상태들로 프로그램되며,
    각각의 상기 제1 내지 제n 프로그램 상태들로 프로그램되는 메모리 셀들의 수는 서로 균등한 메모리 시스템의 동작 방법.
  20. 제 19 항에 있어서,
    상기 설정 리드 전압은 상기 제1 내지 제n 프로그램 상태들 중 가운데 분포하는 프로그램 상태들의 중간 전압인 메모리 시스템의 동작 방법.
KR1020170104902A 2017-08-18 2017-08-18 메모리 시스템 및 그의 동작방법 KR20190019675A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170104902A KR20190019675A (ko) 2017-08-18 2017-08-18 메모리 시스템 및 그의 동작방법
US15/936,652 US10437518B2 (en) 2017-08-18 2018-03-27 Memory system and method of operating the same
CN201810357675.XA CN109410993B (zh) 2017-08-18 2018-04-20 存储系统及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170104902A KR20190019675A (ko) 2017-08-18 2017-08-18 메모리 시스템 및 그의 동작방법

Publications (1)

Publication Number Publication Date
KR20190019675A true KR20190019675A (ko) 2019-02-27

Family

ID=65361410

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170104902A KR20190019675A (ko) 2017-08-18 2017-08-18 메모리 시스템 및 그의 동작방법

Country Status (3)

Country Link
US (1) US10437518B2 (ko)
KR (1) KR20190019675A (ko)
CN (1) CN109410993B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10956245B1 (en) * 2017-07-28 2021-03-23 EMC IP Holding Company LLC Storage system with host-directed error scanning of solid-state storage devices
KR102583810B1 (ko) * 2018-05-15 2023-10-05 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
US11404097B2 (en) 2018-12-11 2022-08-02 SK Hynix Inc. Memory system and operating method of the memory system
KR20200126666A (ko) * 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
TWI745695B (zh) * 2019-05-22 2021-11-11 慧榮科技股份有限公司 用來進行無預警斷電復原管理之方法、記憶裝置及其控制器以及電子裝置
KR20210028517A (ko) * 2019-09-04 2021-03-12 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
KR20210117609A (ko) * 2020-03-19 2021-09-29 에스케이하이닉스 주식회사 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템
KR20210157544A (ko) * 2020-06-22 2021-12-29 에스케이하이닉스 주식회사 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
KR20220036603A (ko) * 2020-09-16 2022-03-23 에스케이하이닉스 주식회사 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템
CN113138720B (zh) * 2021-04-29 2023-08-29 群联电子股份有限公司 数据存储方法、存储器控制电路单元以及存储器存储装置
US11741023B1 (en) * 2022-02-09 2023-08-29 Pixart Imaging Inc. Pointing device and method capable of correcting its USB state by monitoring voltage/state of USB communication interface

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100830580B1 (ko) 2006-10-20 2008-05-21 삼성전자주식회사 플래시 메모리 장치를 포함한 메모리 시스템의 데이터 복원방법
EP2220875A4 (en) * 2007-11-20 2013-10-30 Cochlear Ltd IMPLANTABLE ELECTRIC MICROPHONE
US9684520B2 (en) * 2011-10-20 2017-06-20 Smart Modular Technologies, Inc. Computing system with non-disruptive fast memory restore mechanism and method of operation thereof
KR101503822B1 (ko) * 2013-10-14 2015-03-18 주식회사 디에이아이오 비휘발성 메모리 장치
US9478292B2 (en) * 2013-10-27 2016-10-25 Sandisk Technologies Llc Read operation for a non-volatile memory
CN103577121B (zh) * 2013-11-05 2016-07-06 中船重工（武汉）凌久电子有限责任公司 一种基于Nand Flash的高可靠线性文件存取方法
KR20150053092A (ko) * 2013-11-07 2015-05-15 에스케이하이닉스 주식회사 데이터 저장 시스템 및 그것의 동작 방법
KR102222463B1 (ko) * 2014-03-14 2021-03-03 삼성전자주식회사 저장 장치 및 그것의 타이머 설정 방법 및 구동 방법들
KR102174030B1 (ko) 2014-05-13 2020-11-05 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 읽기 방법
KR102435026B1 (ko) * 2015-12-15 2022-08-22 삼성전자주식회사 저장 장치의 동작 방법

Also Published As

Publication number Publication date
US20190056887A1 (en) 2019-02-21
CN109410993B (zh) 2022-09-16
US10437518B2 (en) 2019-10-08
CN109410993A (zh) 2019-03-01

Similar Documents

Publication Publication Date Title
US10437518B2 (en) Memory system and method of operating the same
US10665308B2 (en) Semiconductor memory device
KR102137075B1 (ko) 반도체 메모리 장치 및 그 프로그램 방법
KR20150053092A (ko) 데이터 저장 시스템 및 그것의 동작 방법
TW201642263A (zh) 半導體記憶體裝置及其之操作方法
KR20170129516A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR102424371B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20180077885A (ko) 반도체 메모리 장치 및 이의 동작 방법
US9792966B2 (en) Page buffer and semiconductor memory device including the same
CN110277126B (zh) 存储器装置和具有存储器装置的存储器系统
KR20180073885A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20140144990A (ko) 반도체 메모리 장치 및 그것의 동작 방법
US10522195B2 (en) Memory system and method for operating the same
CN110045917B (zh) 存储器系统及其操作方法
US20150019886A1 (en) Integrated circuit, semiconductor memory device, and operating method thereof
KR20180027035A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20140079913A (ko) 불휘발성 메모리 장치 및 이의 프로그램 방법
KR20180014987A (ko) 반도체 메모리 장치 및 이의 동작 방법
US8982635B2 (en) Semiconductor memory device and writing method thereof
KR20190056862A (ko) 메모리 시스템 및 그것의 동작 방법
US10937511B2 (en) Semiconductor memory device, memory system including controller, and method of operating controller
KR20150029401A (ko) 데이터 저장 시스템 및 그것의 동작 방법
KR20150012768A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20200014134A (ko) 메모리 장치 및 이의 동작 방법
KR102676336B1 (ko) 메모리 시스템 및 그것의 동작 방법