KR20170129516A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 반도체 메모리 장치는 다수의 메모리 블럭들을 포함하는 메모리 셀 어레이와, 상기 다수의 메모리 블럭들 중 선택된 메모리 블럭에 대한 프로그램 동작을 수행하기 위한 주변 회로, 및 상기 주변 회로를 제어하여 상기 프로그램 동작을 수행하되, 상기 프로그램 동작 중 검증 동작을 수행한 후 상기 선택된 메모리 블럭 및 비 선택된 메모리 블럭들의 드레인 선택 라인에 프리 드레인 선택 라인 전압을 인가하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 특히 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
플래시 메모리 장치는 스트링이 반도체 기판에 수평하게 형성된 2차원 반도체 장치와, 스트링이 반도체 기판에 수직으로 형성된 3차원 반도체 장치로 구분될 수 있다.
3차원 반도체 장치는 2차원 반도체 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직으로 형성된 다수의 스트링들을 포함한다. 스트링들은 비트라인과 소스 라인 사이에 직렬로 연결된 드레인 선택 트랜지스터, 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
본 발명의 실시 예는 반도체 메모리 장치의 프로그램 동작시 비 선택된 메모리 스트링에서의 프로그램 디스터브 현상을 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 메모리 블럭들을 포함하는 메모리 셀 어레이와, 상기 다수의 메모리 블럭들 중 선택된 메모리 블럭에 대한 프로그램 동작을 수행하기 위한 주변 회로, 및 상기 주변 회로를 제어하여 상기 프로그램 동작을 수행하되, 상기 프로그램 동작 중 검증 동작을 수행한 후 상기 선택된 메모리 블럭 및 비 선택된 메모리 블럭들의 드레인 선택 라인에 프리 드레인 선택 라인 전압을 인가하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 메모리 블럭들을 포함하는 메모리 셀 어레이가 제공되는 단계와, 상기 다수의 메모리 블럭들 중 선택된 메모리 블럭의 워드라인들에 프로그램 전압을 인가하는 단계와, 상기 다수의 메모리 블럭들에 검증 전압을 인가하여 검증 동작을 수행하는 단계, 및 상기 검증 전압을 디스차지한 후, 상기 선택된 메모리 블럭 및 비 선택된 메모리 블럭의 드레인 선택 라인에 프리 드레인 선택 라인 전압을 인가하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 메모리 블럭들을 포함하는 메모리 셀 어레이가 제공되는 단계와, 상기 다수의 메모리 블럭들 중 선택된 메모리 블럭의 워드라인들에 프로그램 전압을 인가하는 단계와, 상기 다수의 메모리 블럭들에 검증 전압을 인가하여 검증 동작을 수행하는 단계, 및 상기 검증 동작이 완료된 후, 상기 선택된 메모리 블럭 및 비 선택된 메모리 블럭의 드레인 선택 라인에 프리 드레인 선택 라인 전압을 인가하여 상기 선택된 메모리 블럭 및 상기 비 선택된 메모리 블럭에 포함된 메모리 스트링들의 채널 전위 레벨을 초기화시키는 단계를 포함한다.
본 기술에 따르면, 반도체 메모리 장치의 프로그램 동작시 비 선택된 메모리 스트링들의 프로그램 디스터브 현상을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1의 메모리 셀 어레이의 실시 예를 보여주는 블럭도이다.
도 3은 도 1의 메모리 블럭을 설명하기 위한 회로도이다.
도 4는 도 1의 제어 로직의 실시 예를 보여주는 블럭도이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 6은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 전압 파형도이다.
도 7은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 전압 파형도이다.
도 8은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 전압 파형도이다.
도 9는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 10은 도 9의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 11은 도 10을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성 회로(150)를 포함한다. 어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성 회로(150)는 메모리 셀 어레이(110)에 대한 프로그램 동작을 수행하는 주변 회로(160)로 정의될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 복수의 메모리 블럭들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블럭들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블럭들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 하나의 워드라인에 연결된 복수의 메모리 셀들을 하나의 페이지로 정의할 수 있다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성될 수 있다.
메모리 셀 어레이(110)의 복수의 메모리 블럭들(BLK1~BLKz) 각각은 다수의 메모리 스트링을 포함한다. 다수의 메모리 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 다수의 메모리 셀들, 및 소스 선택 트랜지스터를 포함한다. 또한 다수의 메모리 스트링 각각은 소스 선택 트랜지스터와 메모리 셀들 사이 및 드레인 선택 트랜지스터와 메모리 셀들 사이에 각각 패스 트랜지스터을 포함할 수 있으며, 메모리 셀들 사이에 파이프 게이트 트랜지스터를 더 포함할 수 있다. 메모리 셀 어레이(110)의 상세한 설명은 후술하도록 한다.
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 프로그램 동작 중 전압 생성 회로(150)에서 생성된 프로그램 전압(Vpgm), 검증 전압(Vverify), 패스 전압(Vpass), 및 다수의 드레인 선택 라인 전압(VDSL1, VDSL2, VDSL3)을 포함하는 다수의 동작 전압들을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 다수의 메모리 셀들 및 드레인 선택 트랜지스터에 인가한다.
어드레스 디코더(120)는 프로그램 동작시 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
프로그램 동작시 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블럭 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작 중 프로그램 전압 인가 동작시 프로그램할 데이터(DATA)에 따라 대응하는 비트라인들(BL1 내지 BLm)의 전위를 제어한다. 또한 복수의 페이지 버퍼들(PB1~PBm)은 프로그램 검증 동작시 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 검증 동작을 수행한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성 회로(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커맨드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
본 발명의 일 실시 예에 따른 제어 로직(140)은 프로그램 동작 중 프로그램검증 동작이 완료된 후 프로그램 전압 인가 동작을 수행하기 이전에, 프리 드레인 선택 라인 전압 인가 동작을 수행하도록 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성 회로(150)를 제어한다. 이를 좀 더 상세하게 설명하면, 제어 로직(140)은 프리 드레인 선택 라인 전압 인가 동작시 일정 시간 동안 드레인 선택 라인 전압(VDSL3)을 생성하도록 전압 생성 회로(150)를 제어하고, 드레인 선택 라인 전압(VDSL3)을 메모리 셀 어레이(110)에 포함된 다수의 메모리 블럭들(BLK1 내지 BLKz)에 인가하도록 어드레스 디코더(120)를 제어한다. 또한 제어 로직(140)은 프리 드레인 선택 라인 전압 인가 동작시 비트 라인들(BL1 내지 BLm)에 접지 전압(Vss)을 인가하도록 읽기 및 쓰기 회로(130)를 제어한다.
이로 인하여 다수의 메모리 블럭들(BLK1 내지 BLKz) 중 비 선택된 메모리 블럭들에 포함된 다수의 메모리 스트링들의 채널 전위 레벨이 프로그램 검증 동작 이후 워드라인들의 디스차지 동작에 의해 음전위 레벨로 하강하여도 프로그램 전압 인가 동작 이전에 프리 드레인 선택 라인 전압 인가 동작 구간에서 접지 전위 레벨로 다시 상승할 수 있어 비 선택된 메모리 블럭에 포함된 비 선택된 메모리 스트링들의 프로그램 디스터브 현상을 개선할 수 있다.
전압 생성 회로(150)는 프로그램 동작시 제어 로직(140)의 제어에 따라 프로그램 전압(Vpgm), 패스 전압(Vpass), 검증 전압(Vverify), 및 다수의 드레인 선택 라인 전압(VDSL1, VDSL2, VDSL3)을 포함하는 다수의 동작 전압들을 생성하여 어드레스 디코더(120)로 출력한다.
도 2는 도 1의 메모리 셀 어레이의 실시 예를 보여주는 블럭도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 다수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 각 메모리 블럭은 3차원 구조를 갖는다. 각 메모리 블럭은 기판 위에 적층된 다수의 메모리 셀들을 포함한다. 이러한 다수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블럭의 구조는 도 3을 참조하여 더 상세히 설명된다.
도 3은 도 1의 메모리 블럭들을 설명하기 위한 회로도이다.
도 1에 도시된 복수의 메모리 블럭들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)와 연결되나, 도면의 도시 및 설명을 위해 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)을 대표적으로 도시한다.
도 3을 참조하면, 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)는 복수의 비트 라인들(BL1~BLm)에 연결된다.
메모리 블럭(BLK1)은 복수의 셀 스트링들(ST1 내지 STm)을 포함한다. 복수의 셀 스트링들(ST1 내지 STm)은 각각 복수의 비트 라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다. 복수의 메모리 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 복수의 메모리 셀들(C0~Cn)은 각각 워드 라인들(WLs)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 공통 소스 라인(CSL)은 소스 선택 트랜지스터(SST)의 소스 측에 연결된다. 비트 라인들(BL1~BLm) 각각은 해당 드레인 선택 트랜지스터(DST)의 드레인 측에 연결된다.
메모리 블럭(BLK2)는 메모리 블럭(BLK1)과 유사한 구조로 구성될 수 있다. 즉, 메모리 블럭(BLK2)는 복수의 셀 스트링들(ST1 내지 STm)을 포함하며, 복수의 셀 스트링들(ST1 내지 STm)은 각각 복수의 비트 라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다. 복수의 메모리 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL2)에 연결된다. 복수의 메모리 셀들(C0~Cn)은 각각 워드 라인들(WLs)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL2)에 연결된다. 공통 소스 라인(CSL)은 소스 선택 트랜지스터(SST)의 소스 측에 연결된다. 비트 라인들(BL1~BLm) 각각은 해당 드레인 선택 트랜지스터(DST)의 드레인 측에 연결된다.
상술한 바와 같이 메모리 블럭(BLK1)과 메모리 블럭(BLK2)는 서로 유사한 구조로 구성되며, 각각 연결된 드레인 선택 라인들(DSL1, DSL2)은 서로 전기적으로 분리된 구조로 설계할 수 있다.
도 4는 도 1의 제어 로직의 실시 예를 보여주는 블럭도이다.
도 4를 참조하면, 제어 로직(140)은 롬(ROM; 141), 전압 생성 제어 회로(142), 어드레스 디코더 제어 회로(143), 및 페이지 버퍼 제어 회로(144)를 포함하여 구성될 수 있다.
롬(141)은 반도체 메모리 장치의 제반 동작을 수행하기 위한 알고리즘이 저장되어 있으며, 외부에서 예를 들어 반도체 메모리 장치와 연결된 호스트(Host)로 부터 입력되는 커맨드(CMD)에 응답하여 다수의 내부 제어 신호들(int_CS1 내지 int_CS4)을 생성한다.
전압 생성 제어 회로(142)는 드레인 선택 라인 전압 제어 회로(142A) 및 워드라인 전압 제어 회로(142B)를 포함한다. 드레인 선택 라인 전압 제어 회로(142A)는 내부 제어 신호(int_CS1)에 응답하여 반도체 메모리 장치의 프로그램 동작시 선택된 메모리 블럭에 인가되는 드레인 선택 라인 전압들(VDSL1, VDSL2) 및 비 선택된 메모리 블럭에 인가되는 드레인 선택 라인 전압(VDSL3)을 생성하도록 도 1의 전압 생성 회로(150)를 제어하기 위한 제1 전압 생성 회로 제어 신호들(VG_signals 1)을 생성한다. 워드라인 전압 제어 회로(142A)는 내부 제어 신호(int_CS2)에 응답하여 반도체 메모리 장치의 프로그램 동작시 선택된 메모리 블럭 및 비 선택된 메모리 블럭에 인가되는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하도록 도 1의 전압 생성 회로(150)를 제어하기 위한 제2 전압 생성 회로 제어 신호들(VG_signals 2)을 생성한다.
어드레스 디코더 제어 회로(143)는 내부 제어 신호(int_CS3)에 응답하여 반도체 메모리 장치의 제반 동작시 도 1의 어드레스 디코더(120)를 제어하기 위한 어드레스 디코더 제어 신호들(AD_signals)을 출력한다.
페이지 버퍼 제어 회로(144)는 내부 제어 신호(int_CS4)에 응답하여 반도체 메모리 장치의 제반 동작시 도 1의 읽기 및 쓰기 회로(130)를 제어하기 위한 페이지 버퍼 제어 신호들(PB_signals)을 출력한다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 6은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 전압 파형도이다.
도 1 내지 도 6을 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
본 발명의 실시 예에서는 복수의 메모리 블럭(BLK1 내지 BLKz) 중 메모리 블럭(BLK1)을 선택하여 프로그램 동작을 수행하는 경우를 예를 들어 설명한다. 즉 메모리 블럭(BLK1)은 선택된 메모리 블럭이며 메모리 블럭(BLK2)은 비 선택된 메모리 블럭으로 정의하여 설명한다.
반도체 메모리 장치 외부의 호스트(Host)로부터 프로그램 명령에 대한 커맨드(CMD)가 입력되면(S510), 제어 로직(140)은 반도체 메모리 장치의 프로그램 전압 인가 동작(S520)을 수행하기 위하여 주변 회로(160)를 제어한다.
먼저 제어 로직(140)의 롬(141)은 커맨드(CMD)에 응답하여 다수의 내부 제어 신호들(int_CS1 내지 int_CS4)을 출력한다.
페이지 버퍼 제어 회로(144)는 내부 제어 신호(int_CS4)에 응답하여 페이지 버퍼 제어 신호들(PB_signals)을 출력한다. 읽기 및 쓰기 회로(130)는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 프로그램 데이터(DATA)를 임시 저장한 후, 프로그램 데이터(DATA)에 따라 비트라인들(BL1 내지 BLm)의 전위 레벨을 조절한다.
전압 생성 제어 회로(142)는 내부 제어 신호들(int_CS1 및 int_CS2)에 응답하여 제1 전압 생성 회로 제어 신호들(VG_signals 1) 및 제2 전압 생성 회로 제어 신호들(VG_signals 2)을 출력한다. 전압 생성 회로(150)는 제2 전압 생성 회로 제어 신호들(VG_signals 2)에 응답하여 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하여 출력한다. 또한 전압 생성 회로(150)는 제1 전압 생성 회로 제어 신호들(VG_signals 1)에 응답하여 선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1)에 인가하기 위한 드레인 선택 라인 전압(VDSL2)을 생성한다.
어드레스 디코더 제어 회로(143)는 내부 제어 신호(int_CS3)에 응답하여 어드레스 디코더 제어 신호들(AD_signals)을 출력하고, 어드레스 디코더(120)는 어드레스 디코더 제어 신호들(AD_signals)에 응답하여 프로그램 전압(Vpgm)을 선택된 메모리 블럭(BLK1)의 선택된 워드라인에 인가하고, 패스 전압(Vpass)을 선택된 메모리 블럭(BLK1)의 비 선택된 워드라인들에 인가한다. 이때 선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1)에는 드레인 선택 트랜지스터(DST)를 턴온시키기 위한 드레인 선택 라인 전압(VDSL2)이 인가된다.
프로그램 전압 인가 동작(S520)이 완료되면, 선택된 메모리 블럭(BLK1)에 대한 검증 동작(S530)을 수행한다.
전압 생성 제어 회로(142)는 내부 제어 신호들(int_CS1 및 int_CS2)에 응답하여 제1 전압 생성 회로 제어 신호들(VG_signals 1) 및 제2 전압 생성 회로 제어 신호들(VG_signals 2)을 출력한다. 전압 생성 회로(150)는 제2 전압 생성 회로 제어 신호들(VG_signals 2)에 응답하여 검증 전압(Vverify) 및 패스 전압(Vpass)을 생성하여 출력한다.
어드레스 디코더 제어 회로(143)는 내부 제어 신호(int_CS3)에 응답하여 어드레스 디코더 제어 신호들(AD_signals)을 출력하고, 어드레스 디코더(120)는 어드레스 디코더 제어 신호들(AD_signals)에 응답하여 검증 전압(Vverify)을 선택된 메모리 블럭(BLK1)의 선택된 워드라인에 인가하고, 패스 전압(Vpass)을 선택된 메모리 블럭(BLK1)의 비 선택된 워드라인들에 인가한다. 이때 비 선택된 메모리 블럭(BLK2)에는 검증 전압(Vverify) 및 패스 전압(Vpass)이 인가될 수 있으나, 비 선택된 메모리 블럭(BLK2)의 드레인 선택 트랜지스터들(DST)은 턴오프 상태가 유지되어, 비 선택된 메모리 블럭(BLK2)에 포함된 다수의 메모리 스트링들(ST1 내지 STm)은 비트라인들(BL1 내지 BLm)과 전기적으로 분리된 상태이다.
페이지 버퍼 제어 회로(144)는 내부 제어 신호(int_CS4)에 응답하여 페이지 버퍼 제어 신호들(PB_signals)을 출력하고, 읽기 및 쓰기 회로(130)는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 선택된 메모리 블럭(BLK1)의 프로그램 동작의 패스 또는 페일을 판단한다(S540).
검증 동작 결과 패스로 판단되면 프로그램 동작을 종료하고, 검증 동작 결과 페일로 판단될 경우 프리 드레인 선택 라인 전압 인가 동작을 수행한다.
검증 동작이 완료된 후, 워드라인들에 인가되던 검증 전압(Vverify) 및 패스 전압(Vpass)이 디스차지되면, 비 선택된 메모리 블럭(BLK2)에 포함된 메모리 스트링들(ST1 내지 STm)의 채널(Unselected String Channel)의 전위 레벨은 음전위 레벨(Vnegative)로 하향할 수 있다. 이는 후속 프로그램 전압 인가 동작시 프로그램 디스터브 현상의 원인이 될 수 있다. 따라서, 프리 드레인 선택 라인 전압 인가 동작을 수행하여 비 선택된 메모리 블럭(BLK2)에 포함된 메모리 스트링들(ST1 내지 STm)의 채널(Unselected String Channel)의 전위 레벨을 상승시킨다.
이를 좀 더 상세하게 설명하면, 전압 생성 제어 회로(142)의 드레인 선택 라인 전압 제어 회로(142A)는 내부 제어 신호(int_CS1)에 응답하여 제1 전압 생성 회로 제어 신호들(VG_signals 1)을 생성한다. 전압 생성 회로(150)는 제1 전압 생성 회로 제어 신호들(VG_signals 1)에 응답하여 선택된 메모리 블럭(BLK1)의 드레인 선택 라인(Selected DSL(DSL1))에 인가하기 위한 드레인 선택 라인 전압(VDSL1) 및 비 선택된 메모리 블럭(BLK2)의 드레인 선택 라인(Unselected DSL(DSL2))에 인가하기 위한 드레인 선택 라인 전압(VDSL3)을 생성하여 출력한다.
어드레스 디코더(120)는 드레인 선택 라인 전압(VDSL1)을 선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1)에 인가하고, 드레인 선택 라인 전압(VDSL3)을 비 선택된 메모리 블럭(BLK2)의 드레인 선택 라인(DSL2)에 인가한다. 이로 인하여 선택된 메모리 블럭(BLK1)의 메모리 스트링들(ST1 내지 STm) 및 비 선택된 메모리 블럭(BLK2)의 메모리 스트링들(ST1 내지 STm)은 비트라인들(BL1 내지 BLm)에 전기적으로 연결된다. 이때 읽기 및 쓰기 회로(130)는 비트라인들(BL1 내지 BLm)에 접지 전압(Vss) 또는 접지 전압(Vss)보다 높은 전원 전압을 인가할 수 있다. 이로 인하여 비 선택된 메모리 블럭(BLK2)의 메모리 스트링들(ST1 내지 STm)의 전위 레벨은 접지 전원(Vss) 또는 접지 전원(Vss) 보다 높은 전위 레벨로 프리차지될 수 있다. 이때 프리 드레인 선택 라인 전압 인가 동작시 선택된 워드라인(Selected WL) 및 비 선택된 워드라인들(Unselected WLs)에 인가되는 전압을 프리 전압(Vpre)보다 낮은 접지 전압(Vss)으로 하강시킬 경우, 비 선택된 메모리 블럭(BLK2)의 메모리 스트링들(ST1 내지 STm)의 전위 레벨은 비트라인들(BL1 내지 BLm)의 전위 레벨에 따라 더욱 상승할 수 있다.
이 후, 제어 로직(140)은 프로그램 전압(Vpgm)을 이전 프로그램 전압 인가 동작시 사용된 프로그램 전압(Vpgm)보다 스텝 전압만큼 상승하도록 새롭게 설정한다(S550).
이 후, 새롭게 설정된 프로그램 전압(Vpgm)을 이용하여 상술한 프로그램 전압 인가 동작(S520)부터 재수행한다.
상술한 바와 같이 본원 발명의 실시 예에서는 검증 동작이 완료된 후, 프리 드레인 선택 라인 전압 인가 동작시 비 선택된 메모리 블럭(BLK2)의 드레인 선택 라인(DSL2)에 비트라인들(BL1 내지 BLm)과 비 선택된 메모리 블럭(BLK2)의 메모리 스트링들(ST1 내지 STm)이 전기적으로 연결되도록 드레인 선택 라인 전압(VDSL3)을 인가함으로써, 비 선택된 메모리 블럭(BLK2)에 포함된 메모리 스트링들(ST1 내지 STm)의 채널(Unselected String Channel)의 전위 레벨을 음전위 레벨(Vnegative)에서 접지 전압(Vss) 또는 접지 전압(Vss) 보다 높은 전위 레벨로 상승시킨다. 이로 인해 후속 진행되는 프로그램 전압 인가 동작시 비 선택된 메모리 블럭(BLK2)에서 발생할 수 있는 프로그램 디스터브 현상을 개선할 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 전압 파형도이다.
도 7을 참조하면, 도 5를 참조하여 설명된 검증 동작(S530)이 완료되어 검증 전압(Vverify)이 디스차지된 직후 드레인 선택 라인 전압(VDSL1)을 선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1)에 인가하고, 드레인 선택 라인 전압(VDSL3)을 비 선택된 메모리 블럭(BLK2)의 드레인 선택 라인(DSL2)에 인가한다. 이때 읽기 및 쓰기 회로(130)는 비트라인들(BL1 내지 BLm)의 전위 레벨을 디스차지시켜 비 선택된 메모리 블럭(BLK2)에 포함된 메모리 스트링들(ST1 내지 STm)의 채널(Unselected String Channel)의 전위 레벨을 음전위 레벨(Vnegative)에서 접지 전압(Vss)으로 초기화시킬 수 있다. 메모리 스트링들(ST1 내지 STm)이 패스 트랜지스터들 및 파이프 게이트 트랜지스터를 포함할 경우, 패스 트랜지스터들 및 파이프 게이트 트랜지스터의 게이트들에 턴온 동작 전압을 인가하는 것이 바람직하다.
도 8은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 전압 파형도이다.
도 8을 참조하면, 도 5를 참조하여 설명된 검증 동작(S530)이 완료되어 검증 전압(Vverify) 및 패스 전압(Vpss)을 디스차지할 때, 접지 전압(Vss) 레벨로 디스차지하지 않고, 접지 전압(Vss) 보다 높은 전위 레벨을 갖는 프리 전압(Vpre)으로 디스차지함으로써 비 선택된 메모리 블럭(BLK2)에 포함된 메모리 스트링들(ST1 내지 STm)의 채널(Unselected String Channel)의 전위 레벨이 하강하는 전위 레벨 폭을 감소시킬 수 있다. 또한, 검증 전압(Vverify) 및 패스 전압(Vpss)을 프리 전압(Vpre)으로 디스차지한 직후 드레인 선택 라인 전압(VDSL1)을 선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1)에 인가하고, 드레인 선택 라인 전압(VDSL3)을 비 선택된 메모리 블럭(BLK2)의 드레인 선택 라인(DSL2)에 인가한다. 이로 인하여 비 선택된 메모리 블럭(BLK2)에 포함된 메모리 스트링들(ST1 내지 STm)의 채널(Unselected String Channel)의 전위 레벨을 음전위 레벨(Vnegative)에서 접지 전압(Vss) 레벨로 초기화시킬 수 있다.
도 9는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 9를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치와 동일하며 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 10은 도 9의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 10을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 10에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 11은 도 10을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 11을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 11에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 11에서, 도 10을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 9를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 9 및 도 10을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140: 제어 로직
150 : 전압 생성 회로
160 : 주변 회로

Claims (20)

  1. 다수의 메모리 블럭들을 포함하는 메모리 셀 어레이;
    상기 다수의 메모리 블럭들 중 선택된 메모리 블럭에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및
    상기 주변 회로를 제어하여 상기 프로그램 동작을 수행하되, 상기 프로그램 동작 중 검증 동작을 수행한 후 상기 선택된 메모리 블럭 및 비 선택된 메모리 블럭들의 드레인 선택 라인에 프리 드레인 선택 라인 전압을 인가하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 주변 회로는 상기 프리 드레인 선택 라인 전압, 프로그램 전압, 검증 전압, 및 패스 전압을 포함한 동작 전압을 생성하기 위한 전압 생성 회로;
    상기 동작 전압들을 상기 다수의 메모리 블럭들로 전달하기 위한 어드레스 디코더; 및
    상기 메모리 셀 어레이의 비트라인들과 연결되어, 상기 프로그램 동작 시 상기 비트라인들의 전위 레벨을 조절하거나, 전위 레벨 또는 전류량을 센싱하기 위한 읽기 및 쓰기 회로를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 전압 생성 회로는 상기 검증 동작시 상기 검증 전압 및 상기 패스 전압을 생성하여 출력하고,
    상기 검증 동작이 완료된 후 상기 검증 전압 및 상기 패스 전압을 디스차지한 후 상기 프리 드레인 선택 라인 전압을 생성하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 전압 생성 회로는 상기 검증 동작이 완료된 후 상기 검증 전압 및 상기 패스 전압을 접지 전압 또는 상기 접지 전압 보다 높은 프리 전압으로 디스차지시키는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 어드레스 디코더는 상기 검증 동작이 완료된 후 상기 프리 드레인 선택 라인 전압을 선택된 메모리 블럭의 드레인 선택 라인 및 비 선택된 메모리 블럭의 드레인 선택 라인에 인가하는 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    상기 읽기 및 쓰기 회로는 상기 검증 동작이 완료된 후 상기 프리 드레인 선택 라인 전압이 상기 선택된 메모리 블럭 및 상기 비 선택된 메모리 블럭들의 상기 드레인 선택 라인에 인가될 때 상기 비트라인들에 접지 전압 또는 상기 접지 전압보다 높은 전압을 인가하는 반도체 메모리 장치.
  7. 제 2 항에 있어서,
    상기 비 선택된 메모리 블럭들에 포함된 다수의 메모리 스트링들은 상기 프리 드레인 선택 라인 전압에 의해 상기 비트라인들과 전기적으로 연결되는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 다수의 메모리 스트링들의 채널 전위 레벨은 상기 비트라인들의 전위 레벨에 의해 접지 전압 또는 상기 접지 전압보다 높은 전위 레벨로 초기화되는 반도체 메모리 장치.
  9. 제 2 항에 있어서,
    상기 제어 로직은 알고리즘을 저장하며, 입력되는 커맨드에 응답하여 상기 알고리즘에 따라 다수의 내부 제어 신호들을 출력하는 롬;
    상기 다수의 내부 제어 신호들 중 적어도 어느 하나에 응답하여 상기 전압 생성 회로를 제어하기 위한 전압 생성 회로 제어 신호를 생성하기 위한 전압 생성 제어 회로;
    상기 다수의 내부 제어 신호들 중 어느 하나에 응답하여 상기 어드레스 디코더를 제어하기 위한 어드레스 디코더 제어 신호를 생성하기 위한 어드레스 디코더 제어 회로; 및
    상기 다수의 내부 제어 신호들 중 어느 하나에 응답하여 상기 읽기 및 쓰기 회로를 제어하기 위한 페이지 버퍼 제어 신호를 생성하기 위한 페이지 버퍼 제어 회로를 포함하는 반도체 메모리 장치.
  10. 다수의 메모리 블럭들을 포함하는 메모리 셀 어레이가 제공되는 단계;
    상기 다수의 메모리 블럭들 중 선택된 메모리 블럭의 워드라인들에 프로그램 전압을 인가하는 단계;
    상기 다수의 메모리 블럭들에 검증 전압을 인가하여 검증 동작을 수행하는 단계; 및
    상기 검증 전압을 디스차지한 후, 상기 선택된 메모리 블럭 및 비 선택된 메모리 블럭의 드레인 선택 라인에 프리 드레인 선택 라인 전압을 인가하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  11. 제 10 항에 있어서,
    상기 프리 드레인 선택 라인 전압을 인가할 때 상기 다수의 메모리 블럭들과 공통적으로 연결된 다수의 비트라인들에 접지 전압 또는 접지 전압보다 높은 프리 전압을 인가하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  12. 제 10 항에 있어서,
    상기 프리 드레인 선택 라인 전압을 인가한 후 상기 프로그램 전압을 인가하는 단계부터 재수행하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  13. 제 10 항에 있어서,
    상기 검증 전압은 접지 전압 또는 상기 접지 전압보다 높은 프리 전압으로 디스차지하는 반도체 메모리 장치의 동작 방법.
  14. 제 10 항에 있어서,
    상기 검증 동작은 상기 선택된 메모리 블럭 및 상기 비 선택된 메모리 블럭들의 비 선택된 워드라인들에 패스 전압을 인가하며,
    상기 검증 전압이 디스차지될 때 상기 패스 전압도 디스차지되는 반도체 메모리 장치의 동작 방법.
  15. 제 11 항에 있어서,
    상기 검증 전압을 디스차지한 후 상기 선택된 메모리 블럭 및 상기 비 선택된 메모리 블럭들의 메모리 스트링들은 상기 프리 드레인 선택 라인 전압에 의해 상기 비트라인들과 전기적으로 연결되며,
    상기 비 선택된 메모리 블럭들의 상기 메모리 스트링들은 상기 비트라인들의 전위 레벨에 따라 상기 접지 전압 또는 상기 프리 전압 레벨로 초기화되는 반도체 메모리 장치의 동작 방법.
  16. 다수의 메모리 블럭들을 포함하는 메모리 셀 어레이가 제공되는 단계;
    상기 다수의 메모리 블럭들 중 선택된 메모리 블럭의 워드라인들에 프로그램 전압을 인가하는 단계;
    상기 다수의 메모리 블럭들에 검증 전압을 인가하여 검증 동작을 수행하는 단계; 및
    상기 검증 동작이 완료된 후, 상기 선택된 메모리 블럭 및 비 선택된 메모리 블럭의 드레인 선택 라인에 프리 드레인 선택 라인 전압을 인가하여 상기 선택된 메모리 블럭 및 상기 비 선택된 메모리 블럭에 포함된 메모리 스트링들의 채널 전위 레벨을 초기화시키는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 프리 드레인 선택 라인 전압을 인가할 때, 상기 다수의 메모리 블럭들과 연결된 비트라인들에 접지 전압 또는 상기 접지 전압보다 높은 프리 전압을 인가하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  18. 제 16 항에 있어서,
    상기 프리 드레인 선택 라인 전압은 상기 검증 동작이 완료되어 상기 검증 전압이 디스차지된 후 인가되는 반도체 메모리 장치의 동작 방법.
  19. 제 18 항에 있어서,
    상기 검증 전압은 접지 전압 또는 상기 접지 전압보다 높은 프리 전압으로 디스차지되는 반도체 메모리 장치의 동작 방법.
  20. 제 16 항에 있어서,
    상기 프리 드레인 선택 라인 전압이 인가될 때 상기 선택된 메모리 블럭 및 상기 비 선택된 메모리 블럭들의 워드라인에는 접지 전압 또는 상기 접지 전압보다 높은 프리 전압이 인가되는 반도체 메모리 장치의 동작 방법.
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