KR20180099018A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

Info

Publication number
KR20180099018A
KR20180099018A KR1020170025941A KR20170025941A KR20180099018A KR 20180099018 A KR20180099018 A KR 20180099018A KR 1020170025941 A KR1020170025941 A KR 1020170025941A KR 20170025941 A KR20170025941 A KR 20170025941A KR 20180099018 A KR20180099018 A KR 20180099018A
Authority
KR
South Korea
Prior art keywords
lines
word lines
line
select
voltage
Prior art date
Application number
KR1020170025941A
Other languages
English (en)
Inventor
이희열
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020170025941A priority Critical patent/KR20180099018A/ko
Priority to TW106133710A priority patent/TWI729221B/zh
Priority to US15/724,329 priority patent/US10388356B2/en
Priority to CN201711013055.6A priority patent/CN108511010B/zh
Publication of KR20180099018A publication Critical patent/KR20180099018A/ko
Priority to US16/231,872 priority patent/US10438647B2/en
Priority to US16/554,043 priority patent/US10699767B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5648—Multilevel memory programming, reading or erasing operations wherein the order or sequence of the operations is relevant

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 기술은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결된 메모리 블록; 상기 제1 셀렉트 라인, 상기 제2 셀렉트 라인 및 상기 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 상기 제1 셀렉트 라인, 상기 제2 셀렉트 라인 및 상기 워드 라인들을 선택적으로 디스차지하고, 상기 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증하는 주변 회로들; 및 상기 메모리 셀들을 검증한 후, 상기 선택된 워드 라인에 연결된 메모리 셀들이 턴온(turn on)되도록 상기 선택된 워드 라인의 전압을 높이고, 상기 선택된 워드 라인들 및 상기 비선택된 워드 라인들이 디스차지된 후에 상기 제1 및 제2 셀렉트 라인들 중 적어도 하나의 라인이 디스차지되도록 상기 주변 회로들을 제어하는 제어 로직을 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 메모리 장치의 검증 동작 및 리드 동작에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 구조를 갖는 메모리 장치는 2차원 구조를 갖는 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시예는 메모리 장치의 신뢰도를 개선할 수 있는 메모리 장치의 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결된 메모리 블록; 상기 제1 셀렉트 라인, 상기 제2 셀렉트 라인 및 상기 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 상기 제1 셀렉트 라인, 상기 제2 셀렉트 라인 및 상기 워드 라인들을 선택적으로 디스차지하고, 상기 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증하는 주변 회로들; 및 상기 메모리 셀들을 검증한 후, 상기 선택된 워드 라인에 연결된 메모리 셀들이 턴온(turn on)되도록 상기 선택된 워드 라인의 전압을 높이고, 상기 선택된 워드 라인들 및 상기 비선택된 워드 라인들이 디스차지된 후에 상기 제1 및 제2 셀렉트 라인들 중 적어도 하나의 라인이 디스차지되도록 상기 주변 회로들을 제어하는 제어 로직을 포함한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 워드 라인들 중 비선택된 워드 라인들과 셀렉트 라인들에 패스 전압들을 인가하는 단계; 상기 워드 라인들 중 선택된 워드 라인에 검증 전압을 인가하여, 상기 선택된 워드 라인에 연결된 메모리 셀들을 검증하는 단계; 상기 비선택된 워드 라인들 및 셀렉트 라인들에 상기 패스 전압들이 인가되는 상태에서, 상기 선택된 워드 라인에 턴온 전압을 인가하는 단계; 및 상기 선택된 워드 라인 및 상기 비선택된 워드 라인들을 디스차지한 후, 상기 셀렉트 라인들 중 적어도 하나의 라인을 디스차지하는 단계를 포함한다.
본 기술은 메모리 장치의 검증(verify) 동작 및 리드(read) 동작의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 4는 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 도면이다.
도 5는 3차원으로 구성된 메모리 블록을 실시예를 설명하기 위한 도면이다.
도 6 및 도 7은 본 발명의 실시예에 따른 프로그램 동작을 설명하기 위한 도면들이다.
도 8 내지 도 10은 본 발명의 실시예에 따른 검증 동작을 설명하기 위한 도면들이다.
도 11은 본 발명의 실시예에 따른 워드 라인 그룹들을 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시예에 따른 워드 라인 그룹들을 설명하기 위한 도면이다.
도 13 및 도 14는 본 발명의 실시예에 따른 검증 동작을 설명하기 위한 도면들이다.
도 15 및 도 16은 본 발명의 실시예에 따른 리드 동작을 설명하기 위한 도면들이다.
도 17은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 20은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 메모리 장치(1100)를 선택할 수 있다. 실시예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 본 발명의 실시예에 따르면, 워드 라인들은 다수의 그룹들로 구분될 수 있다. 본 발명의 실시예에 따르면, 검증 동작 또는 리드(read) 동작 시 워드 라인들은 각 그룹별로 순차적으로 디스차지될 수 있다.
로컬 라인들(LL)은 메모리 블록들(MB1~MBk)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들에서 페이지들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들에서 페이지들은 기판에 수직 방향으로 배열될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 제어 로직(300)의 제어에 따라 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들을 선택적으로 디스차지할 수 있고, 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증할 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250) 및 센싱 회로(sensing circuit; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴온 전압, 리드 전압, 소거 전압 및 소스 라인 전압 등을 생성할 수 있다. 예를 들면, 검증 동작 또는 리드 동작 시, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 소스 라인에 인가되는 소스 라인 전압, 소스 셀렉트 라인들 및 드레인 셀렉트 라인들에 인가되는 패스 전압을 조절하거나, 워드 라인들을 각 그룹별로 순차적으로 디스차지할 수 있다. 예를 들면, 예를 들면, 검증 동작 또는 리드 동작 시, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라, 선택된 워드 라인이 포함된 그룹의 워드 라인들을 디스차지할 때 선택된 워드 라인들을 동시에 디스차지할 수 있다. 여기서, 패스 전압들은 스트링에 채널(channel)을 형성하기 위한 전압으로써, 다양한 레벨들로 설정될 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)에 연결된 다수의 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBn)은 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다. 특히, 검증 동작 또는 리드 동작 시, 제어 로직(300)은 소스 라인에 인가되는 소스 라인 전압, 소스 셀렉트 라인들 및 드레인 셀렉트 라인들에 인가되는 패스 전압들을 조절할 수 있고, 워드 라인들이 그룹 별로 순차적으로 디스차지될 수 있도록 주변 회로들(200)을 제어할 수 있다. 예를 들면, 제어 로직(300)은 메모리 셀들을 검증한 후, 선택된 워드 라인에 연결된 메모리 셀들을 모두 턴온(turn on)하기 위하여 선택된 워드 라인의 전압이 높아지도록 주변 회로들(200)을 제어할 수 있다. 예를 들면, 제어 로직(300)은 선택된 워드 라인과, 선택된 워드 라인을 제외한 나머지 비선택된 워드 라인들, 제1 및 제2 셀렉트 라인들의 전위가 서로 유사해지도록 주변 회로들(200)을 제어하고, 선택된 워드 라인들 및 비선택된 워드 라인들이 디스차지된 후에 제1 및 제2 셀렉트 라인들 중 적어도 하나 이상의 라인이 디스차지되도록 상기 주변 회로들(200)을 제어할 수 있다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 블록은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 페이지(page; PG)라 할 수 있다. 따라서, 메모리 블록에는 워드 라인들(WL1~WL16)의 개수만큼의 페이지들(PG)이 포함될 수 있다.
도 4는 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk)을 포함할 수 있다. 도 4에서는 이해를 돕기 위하여 제1 메모리 블록(MB1)의 내부 구성이 도시되고, 나머지 메모리 블록들(MB2~MBk)의 내부 구성은 생략되어 있다. 제2 내지 제k 메모리 블록들(MB2~ MBk)도 제1 메모리 블록(MB1)과 동일하게 구성될 수 있다.
제1 메모리 블록(MB1)은 다수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제1 메모리 블록(MB1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 4에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 행 방향으로 연장되는 소스 셀렉트 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 셀렉트 라인들에 연결될 수 있다. 도 4에서, 제1 행의 스트링들(ST11~ST1m)의 소스 셀렉트 트랜지스터들은 제1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 소스 셀렉트 트랜지스터들은 제2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제1 행의 스트링들(ST11~ST1m)의 드레인 셀렉트 트랜지스터들은 제1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 드레인 셀렉트 트랜지스터들은 제2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 4에서 제1 열의 스트링들(ST11, ST21)은 제1 비트 라인(BL1)에 연결될 수 있다. 제m 열의 스트링들(ST1m, ST2m)은 제m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제1 행의 스트링들(ST11~ST1m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제2 행의 스트링들(ST21~ST2m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
도 5는 3차원으로 구성된 메모리 블록을 실시예를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk)을 포함할 수 있다. 도 16에서는 이해를 돕기 위해 제1 메모리 블록(MB1)의 내부 구성이 도시되고, 나머지 메모리 블록들(MB2~MBk)의 내부 구성은 생략되어 있다. 제2 내지 제k 메모리 블록들(MB1~MBk)도 제1 메모리 블록(MB1)과 동일하게 구성될 수 있다.
제1 메모리 블록(MB1)은 다수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 제1 메모리 블록(MB1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 16에서 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제1 행에 배열된 스트링들(ST11'~ST1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 스트링들(ST21'~ST2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(MB1)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들(DST)은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(MB1)은 도 4의 메모리 블록(MB1)과 유사한 등가 회로를 가질 수 있다.
도 6 및 도 7은 본 발명의 실시예에 따른 프로그램 동작을 설명하기 위한 도면들이다.
도 6을 참조하면, 프로그램 동작은 페이지(page) 단위로 수행될 수 있다. 소스 라인(SL)과 비트 라인(BL) 사이에 연결된 I자 형태의 스트링의 프로그램 동작을 예를 들어 설명하면 다음과 같다.
프로그램 동작은 프로그램 루프(program loop)의 횟수가 증가할수록 프로그램 전압이 단계적으로 높아지는 ISPP(Incremental Step Pulse Program) 방식으로 수행될 수 있다. 프로그램 루프는 선택된 워드 라인에 프로그램 전압을 인가하여 선택된 메모리 셀들의 문턱 전압을 높이는 동작과 메모리 셀들의 문턱 전압이 목표 전압까지 높아졌는지를 판단하는 검증 동작을 포함할 수 있다. 프로그램 동작은 제1 워드 라인(WL1)이 연결된 제1 페이지에서 제n 워드 라인(WLn)이 연결된 제n 페이지 방향으로 수행되거나, 이와 반대 방향으로 수행될 수 있다. 선택된 워드 라인에 프로그램 전압이 인가될 때에는 나머지 비선택된 워드 라인들에는 패스 전압들이 인가될 수 있다. 검증 동작시, 선택된 워드 라인에 검증 전압이 인가될 때 나머지 비선택된 워드 라인들에는 패스 전압들이 인가될 수 있다. 프로그램 전압 인가 동작과 검증 동작 시 비선택된 워드 라인들에 인가되는 패스 전압들은 서로 동일하거나 서로 다르게 조절될 수 있다. 검증 동작이 종료되면, 다음 동작을 위하여 모든 워드 라인들은 디스차지(discharge)될 수 있다. 이때, 선택된 워드 라인의 전위가 음전압으로 낮아지는 것을 방지하기 위한 이퀄라이즈(equalize) 동작이 수행될 수 있다. 예를 들면, 이퀄라이즈 동작시, 선택된 워드 라인에 연결된 메모리 셀들이 턴온(turn on)되도록 선택된 워드 라인의 전압이 높아질 수 있다. 이를 위해, 선택된 워드 라인에 인가되는 전압이 비선택된 워드 라인들에 인가되는 전압과 유사해지도록 선택된 워드 라인의 전압을 높일 수 있다. 이어서, 전압이 서로 유사해진 워드 라인들을 디스차지할 수 있다.
도 7을 참조하면, 소스 라인(SL)과 비트 라인(BL) 사이에 연결된 U자 형태의 스트링의 프로그램 동작을 예를 들어 설명하면 다음과 같다.
프로그램 동작은 도 6에서 상술한 방식과 유사하게 수행될 수 있다. 단, 스트링이 U자 형태로 구성되므로, 제1 워드 라인(WL1)이 연결된 제1 페이지부터 프로그램 동작이 수행될 경우, 제1 페이지부터 제3j 페이지들까지 프로그램 동작이 순차적으로 수행된 후, 제3j+1부터 제3i 페이지까지 프로그램 동작이 순차적으로 수행될 수 있다. 이와 반대 방향으로 프로그램 동작이 수행될 경우에는, 제3i 페이지부터 제3j+1 페이지까지 프로그램 동작이 순차적으로 수행되고, 제3j 페이지부터 제1 페이지까지 프로그램 동작이 순차적으로 수행될 수 있다.
상술한 프로그램 동작 중, 검증 동작을 구체적으로 설명하면 다음과 같다.
도 8 내지 도 10은 본 발명의 실시예에 따른 검증 동작을 설명하기 위한 도면들이다.
도 8을 참조하면, 하나의 프로그램 루프(program loop)가 도시되어 있다.
T11~T13은 프로그램(program) 구간이고, T13~T14는 제1 디스차지(discharge) 구간이고, T14~T15는 검증(verify) 구간이고, T15~T16은 이퀄라이즈(equalize) 구간이고, T16~T18은 제2 디스차지(discharge) 구간일 수 있다. T18 이후는 프리차지(precharge) 구간일 수 있다. 각 구간들을 구체적으로 설명하면 다음과 같다.
프로그램 구간(T11~T13)이 시작되면(T11), 선택된 워드 라인(Sel. WL), 비선택된 워드 라인들(Unsel. WL), 선택된 소스 셀렉트 라인들(Sel. SSL) 및 선택된 드레인 셀렉트 라인들(Sel. DSL)에 패스 전압들(Vpass)이 인가될 수 있다(T11~T12). 스트링들의 프리차지 방법에 따라, 비선택된 소스 셀렉트 라인들(Unsel. SSL) 및 비선택된 드레인 셀렉트 라인들(Unsel. DSL)에는 패스 전압들(Vpass) 또는 0V가 선택적으로 인가될 수 있다.
여기서, 선택된 워드 라인(Sel. WL) 프로그램 동작의 대상 페이지에 연결된 워드 라인이고, 비선택된 워드 라인들(Unsel. WL)은 선택된 워드 라인들(Unsel. WL)을 제외한 나머지 워드 라인들일 수 있다. 선택된 소스 셀렉트 라인들(Sel. SSL) 및 선택된 드레인 셀렉트 라인들(Sel. DSL)은 프로그램 대상 메모리 셀들이 포함된 스트링들에 연결된 소스 셀렉트 라인들 및 드레인 셀렉트 라인들이고, 비선택된 소스 셀렉트 라인들(Unsel. SSL) 및 비선택된 드레인 셀렉트 라인들(Unsel. DSL)은 나머지 스트링들에 연결된 소스 셀렉트 라인들 및 드레인 셀렉트 라인들일 수 있다.
스트링들이 비트 라인들로부터 인가된 양전압에 의해 프리차지되는 경우, 비선택된 소스 셀렉트 라인들(Unsel. SSL) 및 비선택된 드레인 셀렉트 라인들(Unsel. DSL)에는 패스 전압들(Vpass)이 인가될 수 있다. 이와 다르게, 스트링들이 소스 라인(SL)으로부터 인가된 양전압에 의해 프리차지되는 경우에는, 프로그램 구간(T11~T13) 이전에 비선택된 소스 셀렉트 라인들(Unsel. SSL) 및 비선택된 드레인 셀렉트 라인들(Unsel. DSL)에 패스 전압들(Vpass)이 인가될 수 있다. 이는 프리차지 구간(T18 이후)에서 후술하도록 한다.
프로그램 전압 인가 구간(T12~T13)이 시작되면(T12), 도면에는 도시되지 않았으나 프로그램 동작을 위해 외부(예를 들면, 메모리 컨트롤러)로부터 수신된 외부 데이터에 따라, 비트 라인들에 프로그램 허용 전압 또는 프로그램 금지 전압이 인가될 수 있다. 예를 들면, 프로그램 허용 전압은 0V일 수 있고, 프로그램 금지 전압은 양전압일 수 있다. 비선택된 소스 셀렉트 라인들(Unsel. SSL) 및 비선택된 드레인 셀렉트 라인들(Unsel. DSL)이 디스차지되고, 비선택된 스트링들의 채널 전압이 높아질 수 있다. 이때, 선택된 워드 라인(Sel. WL)에 프로그램 전압(Vpgm)이 인가될 수 있다.
일정 시간 동안 선택된 워드 라인(Sel. WL)에 프로그램 전압(Vpgm)이 인가되면(T13), 다음 동작을 위해 제1 디스차지 구간(T13~T14)이 수행될 수 있다.
제1 디스차지 구간(T13~T14)에서는 비트 라인들을 포함한 모든 워드 라인들(Sel. WL 및 Unsel. WL)과 모든 소스 셀렉트 라인들(Sel. SSL 및 Unsel. SSL) 및 드레인 셀렉트 라인들(Sel. DSL 및 Unsel. DSL)이 디스차지될 수 있다.
제1 디스차지(discharge) 구간이 종료되면(T14), 검증 구간(T14~T15)이 수행될 수 있다. 검증 구간(T14~T15)이 시작되면, 선택된 소스 셀렉트 라인들(Sel. SSL), 드레인 셀렉트 라인들(Sel. DSL) 및 비선택된 워드 라인들(Unsel. WL)에는 패스 전압들(Vpass)이 인가되고, 선택된 워드 라인(Sel. WL)에는 검증 전압(Vf)이 인가될 수 있다.
일정 시간 동안 검증 구간(T14~T15)이 수행된 후, 이퀄라이즈 구간(T15~T16)이 수행될 수 있으나, 이퀄라이즈 구간(T15~T16)을 생략하고 제2 디스차지 구간(T16~T19)이 수행될 수도 있다. 이퀄라이즈 구간(T15~T16)은 제2 디스차지 구간(T16~T19)에서 선택된 워드 라인(Sel. WL)의 전위가 음전압으로 낮아지는 것을 방지하기 위하여 수행될 수 있다. 따라서, 이퀄라이즈 구간(T15~T16)은 선택적으로 수행될 수 있다. 이퀄라이즈 구간(T15~T16)에서는 선택된 워드 라인(Sel. WL)에 인가되는 검증 전압(Vf)보다 높은 전압이 인가될 수 있다. 예를 들면, 선택된 워드 라인(Sel. WL)과 비선택된 워드 라인들(Unsel. WL)의 전위가 서로 유사해지도록, 선택된 워드 라인(Sel. WL)에 턴온 전압이 인가될 수 있다. 예를 들면, 턴온 전압은 패스 전압들(Vpass)과 유사하게 설정될 수 있다. 이때, 비선택된 소스 셀렉트 라인들(Unsel. SS) 및 드레인 셀렉트 라인들(Unsel. DSL)에도 패스 전압들(Vpass)이 인가될 수 있다. 예를 들면, 턴온 전압은 선택된 워드 라인(Sel. WL)에 연결된 메모리 셀들이 턴온될 수 있는 전압으로 설정될 수 있다.
제2 디스차지 구간(T16~T18)에서는 셀렉트 라인들(Sel. SSL, Sel. DSL, Unsel. SSL 및 Unsel. DSL)보다 워드 라인들(Sel. WL 및 Unsel. WL)이 먼저 디스차지되고(T16), 이어서 셀렉트 라인들(Sel. SSL, Sel. DSL, Unsel. SSL 및 Unsel. DSL)이 디스차지될 수 있다(T17). 즉, 셀렉트 트랜지스터들(예를 들면, SST 및 DST)이 모두 턴온(turn on)되어 있는 상태에서 워드 라인들(Sel. WL 및 Unsel. WL)이 디스차지될 수 있다. 이처럼, 셀렉트 트랜지스터들(SST 및 DST)이 모두 턴온되어 있으면, 스트링들의 채널들이 플로팅(floating)되지 않기 때문에 워드 라인들(Sel. WL 및 Unsel. WL)이 동시에 디스차지되더라도 커플링(coupling)의 발생이 억제될 수 있다. 따라서, 스트링들의 채널 전압이 음전압으로 낮아지는 현상을 방지하여 메모리 셀들의 문턱 전압 분포의 변화를 억제시킬 수 있다.
모든 라인들이 디스차지되면, 다음 프로그램 루프를 위한 프리차지 구간(T18 이후 구간)이 수행될 수 있다. 예를 들면, 소스 라인(SL)을 통해 스트링들의 채널들을 프리차지하는 경우, 소스 라인(SL)에 양전압의 소스 라인 전압(Vsl)이 인가될 수 있다(T18). 이어서, 셀렉트 라인들(Sel. SSL, Sel. DSL, Unsel. SSL 및 Unsel. DSL)에 패스 전압들(Vpass)이 인가되면, 스트링들에 소스 라인 전압(Vsl)이 공급되면서 채널들이 프리차지될 수 있다. 도면에는 도시되지 않았으나, 스트링들의 채널들이 프리차지되면, 소스 라인(SL) 및 셀렉트 라인들(Sel. SSL, Sel. DSL, Unsel. SSL 및 Unsel. DSL)은 디스차지되고, T11부터 다시 수행될 수 있다. 상술한 바와 같이, 소스 라인(SL)을 통해 스트링들의 채널들을 프리차지하는 경우, T11~T12에서 비선택된 소스 셀렉트 라인들(Unsel. SSL) 및 드레인 셀렉트 라인들(Unsel. DSL)에는 접지 전압이 계속 공급될 수 있다.
도 9를 참조하면, 스트링들에 더미 셀들이 포함된 경우의 프로그램 동작을 설명하기 위한 도면으로써, T21~T29 도 8의 T11~T19와 동일하게 수행될 수 있다. 다만, 더미 셀들에 연결된 더미 라인들(DWL)에는 선택된 소스 셀렉트 라인들(Sel. SSL) 또는 선택된 드레인 셀렉트 라인들(Sel. DSL)에 인가되는 전압과 유사한 전압이 동일한 시점에 인가될 수 있다. 예를 들면, 제2 디스차지 구간(T26~T28)에서는 워드 라인들(Sel. WL 및 Unsel. WL)이 디스차지된 후, 더미 라인들(DWL) 및 셀렉트 라인들(Sel. SSL, Sel. DSL, Unsel. SSL 및 Unsel. DSL)이 디스차지될 수 있다. 즉, 더미 셀들에는 실질적인 데이터가 저장되지 않으므로, 더미 라인들(DWL)은 선택된 소스 셀렉트 라인들(Sel. SSl 및 Sel. DSL)과 동일하게 제어될 수 있다.
도 10을 참조하면, 더미 라인들(DWL)이 셀렉트 라인들(Sel. SSL, Sel. DSL, Unsel. SSL 및 Unsel. DSL)과 워드 라인들(Sel. WL 및 Unsel. WL) 사이에 배열된 경우, 제2 디스차지 구간(T36~T38)에서 더미 라인들(DWL)은 워드 라인들(Sel. WL 및 Unsel. WL)이 디스차지될 때(T36) 단계적으로 디스차지될 수 있다. 즉, T36 시점에서, 워드 라인들(Sel. WL 및 Unsel. WL)이 디스차지될 때, 더미 라인들(DWL)의 전위도 동시에 낮아질 수 있다. 예를 들면, 더미 라인들(DWL)의 전위는 패스 전압들(Vpass)에서 낮은 패스 전압(Vpass_low)으로 낮아질 수 있고, T37 시점에서 셀렉트 라인들(Sel. SSL, Sel. DSL, Unsel. SSL 및 Unsel. DSL)과 동시에 디스차지될 수 있다. 낮은 패스 전압(Vpass_low)은 패스 전압들(Vpass)보다 낮고 0V 보다 높은 범위에서 설정될 수 있다. 또한, T36~T37 구간 동안, 더미 라인들(DWL)의 전압은 패스 전압들(Vpass)에서 0V까지 다수의 단계들로 구분되어 점진적으로 낮아질 수도 있다. 이처럼, 더미 라인들(DWL)의 전위를 단계적으로 낮추면, 메모리 셀들과 셀렉트 라인들 사이의 전위 차이를 감소시킬 수 있으므로, 셀렉트 라인들(Sel. SSL, Sel. DSL, Unsel. SSL 및 Unsel. DSL)에 인접한 메모리 셀들의 문턱 전압이 변동되는 현상을 방지할 수 있다.
상술한 프로그램 동작 중, 워드 라인들을 그룹화하여 순차적으로 디스차지할 수도 있다. 이에 대한 프로그램 동작을 구체적으로 설명하면 다음과 같다.
도 11은 본 발명의 실시예에 따른 워드 라인 그룹들을 설명하기 위한 도면이다.
도 11을 참조하면, 워드 라인들(WL1~WLn)은 다수의 그룹들(GR1~GRk; k는 양의 정수)로 구분될 수 있다. 각 그룹에 세 개의 워드 라인들이 포함된 경우를 가정하면, 제1 내지 제3 워드 라인들(WL1~WL3)이 제1 그룹(GR1)에 포함될 수 있고, 제4 내지 제6 워드 라인들(WL4~WL6)이 제2 그룹(GR2)에 포함될 수 있다. 이와 같은 방식으로 제n-2 내지 제n 워드 라인들(WLn-2~WLn)이 제k 그룹(GRk)에 포함될 수 있다. 제1 더미 라인(DWL1)은 소스 셀렉트 라인(SSL)과 제1 워드 라인(WL1) 사이에 배열될 수 있고, 제2 더미 라인(DWL2)은 제n 워드 라인(WLn)과 드레인 셀렉트 라인(DSL) 사이에 배열될 수 있다. 프로그램 동작은 제1 워드 라인(WL1)부터 제n 워드 라인(WLn)까지 순차적으로 수행될 수 있다. 또는, 프로그램 동작은 이와 반대 방향으로 수행될 수도 있다.
도 12는 본 발명의 다른 실시예에 따른 워드 라인 그룹들을 설명하기 위한 도면이다.
도 12를 참조하면, 도 11과 다르게 스트링이 U자 형태로 이루어질 수 있다. 제1 더미 라인(DWL1)은 소스 셀렉트 라인(SSL)과 제1 워드 라인(WL1) 사이에 배열될 수 있고, 제2 더미 라인(DWL2)은 제3j 워드 라인(WL3j)과 파이프 라인(PL) 사이에 배열될 수 있고, 제3 더미 라인(DWL3)은 파이프 라인(PL)과 제3j+1 워드 라인(WL3j+1) 사이에 배열될 수 있으며, 제4 더미 라인(DWL4)은 제3i 워드 라인(WL3i)과 드레인 셀렉트 라인(DSL) 사이에 배열될 수 있다.
워드 라인들(WL1~WL3i)은 다수의 그룹들(GR1~GRa 및 GRa+1~GRk; a 및 k는 양의 정수)로 구분될 수 있다. 각 그룹에 세 개의 워드 라인들이 포함된 경우를 가정하면, 제1 내지 제3 워드 라인들(WL1~WL3)이 제1 그룹(GR1)에 포함될 수 있고, 제4 내지 제6 워드 라인들(WL4~WL6)이 제2 그룹(GR2)에 포함될 수 있다. 이와 같은 방식으로 제3i-2 내지 제3i 워드 라인들(WL3i-2~WL3i)이 제k 그룹(GRk)에 포함될 수 있다. 프로그램 동작은 제1 워드 라인(WL1)부터 제3j 워드 라인(WL3j)까지 순차적으로 수행되고, 제3j+1 워드 라인(WL3j+1)부터 제3i 워드 라인(WL3i)까지 순차적으로 수행될 수 있다. 또는, 프로그램 동작은 이와 반대 방향으로 수행될 수도 있다.
도 11 및 도 13에서 상술한 그룹들(GR1~GRk) 중 제1 내지 제4 그룹들(GR1~GR4)을 예를 들어 설명하면 다음과 같다.
도 13 및 도 14는 본 발명의 실시예에 따른 검증 동작을 설명하기 위한 도면들이다.
도 13을 참조하면, 하나의 프로그램 루프(program loop)가 도시되어 있다.
T41~T43은 프로그램(program) 구간이고, T43~T44는 제1 디스차지(discharge) 구간이고, T44~T45는 검증(verify) 구간이고, T45~T49는 이퀄라이즈(equalize) 구간이고, T49~T51은 제2 디스차지(discharge) 구간일 수 있다. T51 이후는 프리차지(precharge) 구간일 수 있다. 각 구간들을 구체적으로 설명하면 다음과 같다.
프로그램 구간(T41~T43)이 시작되면(T41), 선택된 워드 라인(Sel. WL), 비선택된 워드 라인들(Unsel. WL), 선택된 소스 셀렉트 라인들(Sel. SSL) 및 선택된 드레인 셀렉트 라인들(Sel. DSL)에 패스 전압들(Vpass)이 인가될 수 있다(T41~T42). 스트링들의 프리차지 방법에 따라, 비선택된 소스 셀렉트 라인들(Unsel. SSL) 및 비선택된 드레인 셀렉트 라인들(Unsel. DSL)에는 패스 전압들(Vpass) 또는 0V가 선택적으로 인가될 수 있다.
여기서, 선택된 워드 라인(Sel. WL) 프로그램 동작의 대상 페이지에 연결된 워드 라인이고, 비선택된 워드 라인들(Unsel. WL)은 선택된 워드 라인들(Unsel. WL)을 제외한 나머지 워드 라인들일 수 있다. 선택된 소스 셀렉트 라인들(Sel. SSL) 및 선택된 드레인 셀렉트 라인들(Sel. DSL)은 프로그램 대상 메모리 셀들이 포함된 스트링들에 연결된 소스 셀렉트 라인들 및 드레인 셀렉트 라인들이고, 비선택된 소스 셀렉트 라인들(Unsel. SSL) 및 비선택된 드레인 셀렉트 라인들(Unsel. DSL)은 나머지 스트링들에 연결된 소스 셀렉트 라인들 및 드레인 셀렉트 라인들일 수 있다.
스트링들이 비트 라인들로부터 인가된 양전압에 의해 프리차지되는 경우, 비선택된 소스 셀렉트 라인들(Unsel. SSL) 및 비선택된 드레인 셀렉트 라인들(Unsel. DSL)에는 패스 전압들(Vpass)이 인가될 수 있다. 이와 다르게, 스트링들이 소스 라인(SL)으로부터 인가된 양전압에 의해 프리차지되는 경우에는, 프로그램 구간(T41~T43) 이전에 비선택된 소스 셀렉트 라인들(Unsel. SSL) 및 비선택된 드레인 셀렉트 라인들(Unsel. DSL)에 패스 전압들(Vpass)이 인가될 수 있다. 이는 프리차지 구간(T51 이후)에서 후술하도록 한다.
프로그램 전압 인가 구간(T42~T43)이 시작되면(T42), 도면에는 도시되지 않았으나 프로그램 동작을 위해 외부(예를 들면, 메모리 컨트롤러)로부터 수신된 외부 데이터에 따라, 비트 라인들에 프로그램 허용 전압 또는 프로그램 금지 전압이 인가될 수 있다. 예를 들면, 프로그램 허용 전압은 0V일 수 있고, 프로그램 금지 전압은 양전압일 수 있다. 비선택된 소스 셀렉트 라인들(Unsel. SSL) 및 비선택된 드레인 셀렉트 라인들(Unsel. DSL)이 디스차지되고, 비선택된 스트링들의 채널 전압이 높아질 수 있다. 이때, 선택된 워드 라인(Sel. WL)에 프로그램 전압(Vpgm)이 인가될 수 있다.
일정 시간 동안 선택된 워드 라인(Sel. WL)에 프로그램 전압(Vpgm)이 인가되면(T43), 다음 동작을 위해 제1 디스차지 구간(T43~T44)이 수행될 수 있다.
제1 디스차지 구간(T43~T44)에서는 비트 라인들을 포함한 모든 워드 라인들(Sel. WL 및 Unsel. WL)과 모든 소스 셀렉트 라인들(Sel. SSL 및 Unsel. SSL) 및 드레인 셀렉트 라인들(Sel. DSL 및 Unsel. DSL)이 디스차지될 수 있다.
제1 디스차지(discharge) 구간이 종료되면(T44), 검증 구간(T44~T45)이 수행될 수 있다. 검증 구간(T44~T45)이 시작되면(T44), 선택된 소스 셀렉트 라인들(Sel. SSL), 드레인 셀렉트 라인들(Sel. DSL) 및 비선택된 워드 라인들(Unsel. WL)에는 패스 전압들(Vpass)이 인가되고, 선택된 워드 라인(Sel. WL)에는 검증 전압(Vf)이 인가될 수 있다.
검증 구간(T44~T45)이 종료되면(T45), 제2 디스차지 구간(T16~T19)에서 선택된 워드 라인(Sel. WL)에 연결된 위한 이퀄라이즈 구간(T45~T49)이 수행될 수 있다.
이퀄라이즈 구간(T45~T49)에서는 선택된 워드 라인(Sel. WL)에 연결된 메모리 셀들이 턴온(turn on) 되도록 선택된 워드 라인(Sel. WL)에 인가되는 전압을 높일 수 있다. 예를 들면, 선택된 워드 라인(Sel. WL)에 패스 전압들(Vpass)과 유사한 레벨을 갖는 턴온 전압이 인가될 수 있다. 이퀄라이즈 구간(T45~T49) 동안, 비선택된 소스 셀렉트 라인들(Unsel. SSL) 및 비선택된 드레인 셀렉트 라인들(Unsel. DSL)에도 패스 전압들(Vpass)이 인가될 수 있다.
이퀄라이즈 구간(T45~T49) 동안, 워드 라인들(Sel. WL 및 Unsel. WL)은 각 그룹 별로 순차적으로 디스차지될 수 있다(T46~T49). 예를 들면, 프로그램 동작이 먼저 수행된 그룹에 포함된 워드 라인들(Sel. WL 및 Unsel. WL)부터 순차적으로 디스차지될 수 있다. 예를 들면, 도 11 및 도 12에서 설명한 프로그램 동작처럼, 제1 그룹(GR1)부터 프로그램 동작이 수행된다고 가정하면, 도 13에 도시된 바와 같이 제1 그룹(GR1)에 포함된 비선택된 워드 라인들(Unsel. WL)이 가장 먼저 디스차지되고(T46), 다음으로 제2 그룹(GR2)에 포함된 비선택된 워드 라인들(Unsel. WL)이 디스차지될 수 있다(T47). 서로 동일한 그룹에 포함된 비선택된 워드 라인들(Unsel. WL)은 동시에 디스차지될 수 있다. 선택된 워드 라인(Sel. WL)도 선택된 워드 라인(Sel. WL)이 포함된 그룹의 비선택된 워드 라인들(Unsel. WL)이 디스차지될 때 동시에 디스차지될 수 있다.
이처럼, 워드 라인들(Sel. WL 및 Unsel. WL)을 프로그램된 순서에 따라 그룹 별로 디스차지하는 이유는 다음과 같다.
프로그램 동작이 수행된 비선택된 메모리 셀들은 문턱 전압이 높아진 상태이므로, 선택된 메모리 셀들의 프로그램 동작 시 채널의 높은 전압으로 인해 오버 프로그램이 방지될 수 있다. 만약, 이퀄라이즈 구간(T45~T49)에서 워드 라인들이 디스차지될 때 커플링으로 인해 채널의 전압이 낮아질 수 있는데, 이때, 프로그램 동작이 수행되지 않은 비선택된 메모리 셀들은 문턱 전압이 낮기 때문에 영향을 적게 받을 수 있다. 하지만, 프로그램 동작이 수행된 비선택된 메모리 셀들은 문턱 전압이 높기 때문에 채널 전압이 낮아지면 프로그램 디스터브(disturb)가 열화되어 문턱 전압이 가변될 수 있다.
따라서, 도 13의 실시예와 같이 프로그램 동작이 완료된 메모리 셀들의 우선적으로 디스차지함으로써, 채널 전압의 가변으로 인한 프로그램 디스터브를 개선할 수 있다.
도 11 내지 도 13을 참조하여, 이퀄라이즈 구간(T45~T49)의 동작 방법을 구체적으로 설명하면 다음과 같다.
T45 시점부터 이퀄라이즈 구간이 시작될 수 있다. 이퀄라이즈 구간에서는 선택된 워드 라인(Sel. WL)에 연결된 메모리 셀들이 모두 턴온(turn on)되도록 선택된 워드 라인(Sel. WL)의 전압을 높일 수 있다. 예를 들면, T45 시점에서 선택된 워드 라인(Sel. WL)의 전압을 패스 전압들(Vpass)까지 높일 수 있다. T46 시점이 되면, 제1 그룹(GR1)에 포함된 비선택된 워드 라인들(Unsel. WL)은 디스차지되고, 나머지 제2 내지 제4 그룹들(GR2~GR4)에 포함된 비선택된 워드 라인들(Unsel. WL)에는 패스 전압들(Vpass)이 계속 공급될 수 있다. 선택된 워드 라인(Sel. WL)이 제1 그룹(GR1)에 포함된다면, 선택된 워드 라인(Sel. WL)도 제1 그룹(GR1)에 포함된 비선택된 워드 라인들(Unsel. WL)과 동시에 디스차지될 수 있다. T47 시점이 되면, 제2 그룹(GR2)에 포함된 비선택된 워드 라인들(Unsel. WL)은 디스차지되고, 나머지 제3 및 제4 그룹들(GR3 및 GR4)에 포함된 비선택된 워드 라인들(Unsel. WL)에는 패스 전압들(Vpass)이 계속 공급될 수 있다. T48 시점이 되면, 제3 그룹(GR3)에 포함된 비선택된 워드 라인들(Unsel. WL)은 디스차지되고, 나머지 제4 그룹(GR4)에 포함된 비선택된 워드 라인들(Unsel. WL)에는 패스 전압들(Vpass)이 계속 공급될 수 있다. 마지막으로 T49 시점이 되면, 제4 그룹(GR4)에 포함된 비선택된 워드 라인들(Unsel. WL)이 디스차지될 수 있다. 이 때, 더미 라인들(DWL), 선택된 셀렉트 라인들(Sel. SSL 및 Sel. DSL) 및 비선택된 셀렉트 라인들(Unsel. SSL 및 Unsel. DSL)에는 패스 전압들(Vpass)이 계속 공급될 수 있다. 선택된 워드 라인(Sel. WL)이 제1 그룹(GR1) 이외의 다른 그룹에 포함된 경우에는, 선택된 워드 라인(Sel. WL)은 선택된 워드 라인(Sel. WL)이 포함된 그룹의 비선택된 워드 라인들(Unsel. WL)이 디스차지될 때 동시에 디스차지될 수 있다.
T46~T47 구간, T47~T48 구간, T48~T49 구간은 서로 동일한 시간 간격으로 수행될 수 있다. 예를 들면, 각 구간들은 제1 시간 간격(a1) 차이로 순차적으로 수행될 수 있다. 즉, T46~T47 구간, T47~T48 구간, T48~T49 구간에서, 제1 내지 제4 그룹들(GR1~GR4) 각각에 포함된 워드 라인들이 제1 시간 간격(a1)으로 순차적으로 디스차지될 수 있다.
모든 워드 라인들(Sel. WL 및, Unsel. WL)이 디스차지되면(T49), 제2 디스차지 구간(T49~T51)이 수행될 수 있다. 제2 디스차지 구간(T49~T51)에서는 더미 라인들(DWL), 선택된 셀렉트 라인들(Sel. SSL 및 Sel. DSL) 및 비선택된 셀렉트 라인들(Unsel. SSL 및 Unsel. DSL)이 디스차지될 수 있다(T50). 또는, 더미 라인들(DWL)의 전위는 워드 라인들 중 마지막 그룹의 워드 라인들이 디스차지될 때(T49)부터 단계적으로 낮아질 수 있고(Vpass_low), T50 시점에서 디스차지될 수 있다.
모든 라인들이 디스차지되면, 다음 프로그램 루프를 위한 프리차지 구간(T51 이후 구간)이 수행될 수 있다. 예를 들면, 소스 라인(SL)을 통해 스트링들의 채널들을 프리차지하는 경우, 소스 라인(SL)에 양전압의 소스 라인 전압(Vsl)이 인가될 수 있다(T51). 이어서, 셀렉트 라인들(Sel. SSL, Sel. DSL, Unsel. SSL 및 Unsel. DSL)에 패스 전압들(Vpass)이 인가되면, 스트링들에 소스 라인 전압(Vsl)이 공급되면서 채널들이 프리차지될 수 있다. 도면에는 도시되지 않았으나, 스트링들의 채널들이 프리차지되면, 소스 라인(SL) 및 셀렉트 라인들(Sel. SSL, Sel. DSL, Unsel. SSL 및 Unsel. DSL)은 디스차지되고, T51부터 시작하는 다음 프로그램 루프가 수행될 수 있다.
도 14의 프로그램 동작은 도 13에서 상술한 프로그램 동작과 유사하게 수행될 수 있다. 다만, 이퀄라이즈 구간(T66~T69)에서 각 그룹들(GR1~GR4)이 디스차지되는 시간 간격에 차이가 있을 수 있다. 예를 들면, 적어도 하나의 시간 간격이 나머지 시간 간격들과 다를 수 있다. 예를 들면, 제1 그룹(GR1)에 포함된 비선택된 워드 라인들(Unsel. WL)이 가장 먼저 디스차지되고, 제2 시간 간격(a2) 후에 제2 그룹(GR2)에 포함된 비선택된 워드 라인들(Unsel. WL)이 디스차지될 수 있다. 이어서, 제2 시간 간격(a2)보다 짧은 제3 시간 간격(a3) 후에 제3 그룹(GR3)에 포함된 비선택된 워드 라인들(Unsel. WL)이 디스차지될 수 있다. 마지막으로 제3 시간 간격(a3)보다 짧은 제4 시간 간격(a4) 후에 제4 그룹(GR4)에 포함된 비선택된 워드 라인들(Unsel. WL)이 디스차지될 수 있다. 선택된 워드 라인(Sel. WL)은 선택된 워드 라인(Sel. WL)이 포함된 그룹의 비선택된 워드 라인들(Unsel. WL)이 디스차지될 때 동시에 디스차지될 수 있다. 또는, 시간 간격이 점차 증가하도록 설정될 수도 있다.
도 13 및 도 14에서는 워드 라인들이 네 개의 그룹들(GR1~GR4)로 구분된 실시예를 토대로 설명되었으나, 이는 본 기술의 이해를 돕기 위한 실시예에 해당되므로, 그룹들의 개수가 네 개로 제한되지 않음을 이해할 수 있을 것이다. 또한, 프로그램 동작이 수행되는 방향이 반대인 경우에는 제4 그룹(GR4)부터 제1 그룹(GR1) 방향으로 순차적으로 워드 라인들이 디스차지될 수 있다.
상술한 실시예들은 프로그램 동작의 검증 동작에 관한 것이나, 본 기술은 리드 동작에도 적용될 수 있다. 구체적으로 설명하면 다음과 같다.
도 15 및 도 16은 본 발명의 실시예에 따른 리드 동작을 설명하기 위한 도면들이다.
도 15를 참조하면, 리드 동작은 센싱 구간(T81~T82), 이퀄라이즈 구간(T82~T86), 디스차지 구간(T86~T88) 및 프리차지 구간(T88~T89)을 포함할 수 있다.
센싱 구간(T81~T82)이 시작되면(T81), 선택된 소스 셀렉트 라인들(Sel. SSL), 드레인 셀렉트 라인들(Sel. DSL) 및 비선택된 워드 라인들(Unsel. WL)에는 패스 전압들(Vpass)이 인가되고, 선택된 워드 라인(Sel. WL)에는 리드 전압(Vr)이 인가될 수 있다. 예를 들면, 센싱 구간(T81~T82) 동안, 선택된 메모리 셀들의 데이터는 페이지 버퍼 그룹(도 2의 230)에 임시로 저장되고, 페이지 버퍼 그룹(230)에 임시 저장된 데이터는 센싱 회로 (도 2의 260)에서 센싱될 수 있다.
센싱 구간(T81~T82)이 종료되면(T45), 디스차지 구간(T86~T88)에서 선택된 워드 라인(Sel. WL)의 전위가 음전압으로 낮아지는 것을 방지하기 위한 이퀄라이즈 구간(T82~T86)이 수행될 수 있다. 이퀄라이즈 구간(T82~T86)에서는 선택된 워드 라인(Sel. WL)에 연결된 메모리 셀들이 턴온되도록 선택된 워드 라인(Sel. WL)에 인가되는 전압을 높일 수 있다. 예를 들면, 선택된 워드 라인(Sel. WL)에 패스 전압들(Vpass)과 유사한 턴온 전압이 인가될 수 있다. 이퀄라이즈 구간(T82~T86) 동안, 비선택된 소스 셀렉트 라인들(Unsel. SSL) 및 비선택된 드레인 셀렉트 라인들(Unsel. DSL)에도 패스 전압들(Vpass)이 계속 공급될 수 있다. 이퀄라이즈 구간(T82~T86) 동안, 워드 라인들(Sel. WL 및 Unsel. WL)은 각 그룹 별로 순차적으로 디스차지될 수 있다(T83~T86). 예를 들면, 프로그램 동작이 먼저 수행된 그룹에 포함된 워드 라인들(Sel. WL 및 Unsel. WL)부터 순차적으로 디스차지될 수 있다.
T83~T84 구간, T84~T85 구간, T85~T86 구간은 서로 동일한 시간 간격 차이로 순차적으로 수행될 수 있다. 예를 들면, 각 구간들은 제1 시간 간격(a1) 동안 수행될 수 있다. 즉, T83~T84 구간, T84~T85 구간, T85~T86 구간에서, 제1 내지 제4 그룹들(GR1~GR4) 각각에 포함된 워드 라인들이 제1 시간 간격(a1)으로 순차적으로 디스차지될 수 있다.
모든 라인들이 디스차지되면(T87), 다음 리드 동작을 위한 프리차지 구간(T88 이후 구간)이 수행될 수 있다. 예를 들면, 소스 라인(SL)을 통해 스트링들의 채널들을 프리차지하는 경우, 소스 라인(SL)에 양전압의 소스 라인 전압(Vsl)이 인가될 수 있다(T88). 이어서, 셀렉트 라인들(Sel. SSL, Sel. DSL, Unsel. SSL 및 Unsel. DSL)에 패스 전압들(Vpass)이 인가되면, 스트링들에 소스 라인 전압(Vsl)이 공급되면서 채널들이 프리차지될 수 있다. 도면에는 도시되지 않았으나, 스트링들의 채널들이 프리차지되면, 소스 라인(SL) 및 셀렉트 라인들(Sel. SSL, Sel. DSL, Unsel. SSL 및 Unsel. DSL)은 디스차지되고, T81부터 시작하는 다음 리드 동작이 수행될 수 있다.
도 16의 리드 동작은 도 15에서 상술한 리드 동작과 유사하게 수행될 수 있다. 다만, 이퀄라이즈 구간(T92~T96)에서 각 그룹들(GR1~GR4)이 디스차지되는 시간 간격에 차이가 있을 수 있다. 예를 들면, 제1 그룹(GR1)에 포함된 비선택된 워드 라인들(Unsel. WL)이 가장 먼저 디스차지되고, 제2 시간 간격(a2) 후에 제2 그룹(GR2)에 포함된 비선택된 워드 라인들(Unsel. WL)이 디스차지될 수 있다. 이어서, 제2 시간 간격(a2)보다 짧은 제3 시간 간격(a3) 후에 제3 그룹(GR3)에 포함된 비선택된 워드 라인들(Unsel. WL)이 디스차지될 수 있다. 마지막으로 제3 시간 간격(a3)보다 짧은 제4 시간 간격(a4)이 지난 후에 제4 그룹(GR4)에 포함된 비선택된 워드 라인들(Unsel. WL)이 디스차지될 수 있다. 선택된 워드 라인(Sel. WL)은 선택된 워드 라인(Sel. WL)이 포함된 그룹의 비선택된 워드 라인들(Unsel. WL)이 디스차지될 때 동시에 디스차지될 수 있다.
도 15 및 도 16에서는 워드 라인들이 네 개의 그룹들(GR1~GR4)로 구분된 실시예를 토대로 설명되었으나, 이는 본 기술의 이해를 돕기 위한 실시예에 해당되므로, 그룹들의 개수가 네 개로 제한되지 않음을 이해할 수 있을 것이다. 또한, 프로그램 동작이 수행되는 방향이 반대인 경우에는 제4 그룹(GR4)부터 제1 그룹(GR1) 방향으로 순차적으로 워드 라인들이 디스차지될 수 있다.
도 17은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 18은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 19는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 반도체 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 20은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
도 20을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 반도체 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 100: 메모리 셀 어레이
200: 주변 회로들 300: 제어 로직

Claims (23)

  1. 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결된 메모리 블록;
    상기 제1 셀렉트 라인, 상기 제2 셀렉트 라인 및 상기 워드 라인들에 검증 전압 및패스 전압을 공급하고, 상기 제1 셀렉트 라인, 상기 제2 셀렉트 라인 및 상기 워드 라인들을 선택적으로 디스차지하고, 상기 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증하는 주변 회로들; 및
    상기 메모리 셀들을 검증한 후, 상기 선택된 워드 라인과, 상기 선택된 워드 라인을 제외한 나머지 비선택된 워드 라인들, 상기 제1 및 제2 셀렉트 라인들의 전위가 서로 동일해지도록 하고, 상기 선택된 워드 라인들 및 상기 비선택된 워드 라인들이 디스차지된 후에 상기 제1 및 제2 셀렉트 라인들이 디스차지되도록 상기 주변 회로들을 제어하는 제어 로직을 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 주변 회로들은,
    상기 메모리 셀들을 검증할 때, 상기 선택된 워드 라인에 상기 검증 전압을 인가하고, 상기 비선택된 워드 라인들, 상기 제1 및 제2 셀렉트 라인들에 상기 패스 전압을 인가하는 메모리 장치.
  3. 제2항에 있어서,
    상기 검증 전압은 상기 패스 전압보다 낮게 설정되는 메모리 장치.
  4. 제1항에 있어서, 상기 제어 로직은,
    상기 메모리 셀들을 검증한 후, 상기 선택된 워드 라인의 전위가 높아지도록 상기 주변 회로들을 제어하는 메모리 장치.
  5. 제4항에 있어서, 상기 제어 로직은,
    상기 메모리 셀들을 검증한 후, 상기 선택된 워드 라인, 상기 비선택된 워드 라인들, 상기 제1 및 제2 셀렉트 라인들에 패스 전압이 인가되도록 상기 주변 회로들을 제어하는 메모리 장치.
  6. 제1항에 있어서,
    상기 워드 라인들은 다수의 그룹들로 구분되는 메모리 장치.
  7. 제6항에 있어서,
    상기 선택된 워드 라인은 상기 선택된 워드 라인이 포함된 그룹의 비선택된 워드 라인들이 디스차지될 때 동시에 디스차지되는 메모리 장치.
  8. 제6항에 있어서, 상기 제어 로직은,
    상기 제1 및 제2 셀렉트 라인들이 디스차지되기 이전에,
    상기 워드 라인들이 상기 그룹 별로 순차적으로 디스차지되도록 상기 주변 회로들을제어하는 메모리 장치.
  9. 제8항에 있어서, 상기 주변 회로들은,
    프로그램 동작이 수행된 순서로 상기 그룹들에 포함된 상기 워드 라인들을 순차적으로 디스차지하는 메모리 장치.
  10. 제8항에 있어서, 상기 주변 회로들은,
    상기 그룹들 중 동일한 그룹에 포함된 상기 워드 라인들을 동시에 디스차지하는 메모리 장치.
  11. 제8항에 있어서, 상기 주변 회로들은,
    동일한 시간 간격으로 상기 그룹들에 포함된 워드 라인들을 순차적으로 디스차지하거나,
    다수의 시간 간격들 중에서 적어도 하나의 시간 간격을 다르게 하여 상기 그룹들에 포함된 워드 라인들을 순차적으로 디스차지하는 메모리 장치.
  12. 제8항에 있어서, 상기 주변 회로들은,
    시간 간격을 점차 감소시키거나 증가시키면서 상기 그룹들에 포함된 워드 라인들을 순차적으로 디스차지하는 메모리 장치.
  13. 제1항에 있어서, 상기 메모리 블록은,
    상기 제1 셀렉트 라인과 상기 워드 라인들 사이에 배열된 제1 더미 라인; 및
    상기 제2 셀렉트 라인과 상기 워드 라인들 사이에 배열된 제2 더미 라인을 더 포함하는 메모리 장치.
  14. 제13항에 있어서, 상기 주변 회로들은,
    상기 제1 및 제2 더미 라인들에 인가되는 전압과 상기 제1 및 제2 셀렉트 라인들에 인가되는 전압을 서로 동일하게 제어하는 메모리 장치.
  15. 제13항에 있어서, 상기 주변 회로들은,
    상기 선택된 워드 라인들 및 상기 비선택된 워드 라인들을 디스차지한 후, 상기 제1 및 제2 더미 라인들을 디스차지하는 메모리 장치.
  16. 제13항에 있어서, 상기 주변 회로들은,
    상기 선택된 워드 라인들 및 상기 비선택된 워드 라인들을 디스차지할 때, 상기 제1 및 제2 더미 라인들을 단계적으로 디스차지하는 메모리 장치.
  17. 워드 라인들 중 비선택된 워드 라인들과 셀렉트 라인들에 패스 전압들을 인가하는 단계;
    상기 워드 라인들 중 선택된 워드 라인에 검증 전압을 인가하여, 상기 선택된 워드 라인에 연결된 메모리 셀들을 검증하는 단계;
    상기 비선택된 워드 라인들 및 셀렉트 라인들에 상기 패스 전압들이 인가되는 상태에서, 상기 선택된 워드 라인에 턴온 전압을 인가하는 단계;
    상기 선택된 워드 라인 및 상기 비선택된 워드 라인들을 디스차지하는 단계; 및
    상기 선택된 워드 라인 및 상기 비선택된 워드 라인들을 디스차지한 후, 상기 셀렉트 라인들을 디스차지하는 단계를 포함하는 메모리 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 턴온 전압은 상기 선택된 워드 라인에 연결된 메모리 셀들이 턴온될 수 있는 전압으로 설정되는 메모리 장치의 동작 방법.
  19. 제17항에 있어서,
    상기 워드 라인들과 상기 셀렉트 라인들 사이에 더미 라인들이 배열된 경우,
    상기 더미 라인들은 상기 셀렉트 라인들과 동일하게 조절되는 메모리 장치의 동작 방법.
  20. 제17에 있어서,
    상기 워드 라인들과 상기 셀렉트 라인들 사이에 더미 라인들이 배열된 경우,
    상기 셀렉트 라인들에 상기 패스 전압이 인가될 때, 상기 더미 라인들에도 상기 패스 전압이 인가되고,
    상기 워드 라인들이 모두 디스차지될 때, 상기 더미 라인들의 전위는 단계적으로 낮아지고,
    상기 셀렉트 라인들이 디스차지될 때, 상기 더미 라인들도 디스차지되는 메모리 장치의 동작 방법.
  21. 제17항에 있어서,
    상기 선택된 워드 라인 및 상기 비선택된 워드 라인들을 디스차지하는 단계는,
    상기 선택된 워드 라인 및 상기 비선택된 워드 라인들이 모두 포함된 워드 라인들을다수의 그룹들로 구분하고,
    상기 그룹들을 순차적으로 디스차지하는 메모리 장치의 동작 방법.
  22. 제21항에 있어서, 상기 그룹들은,
    서로 동일한 시간 간격으로 순차적으로 디스차지되는 메모리 장치의 동작 방법.
  23. 제21항에 있어서, 상기 그룹들은,
    상기 시간 간격이 서로 다르게 설정되어 순차적으로 디스차지되는 메모리 장치의 동작 방법.
KR1020170025941A 2017-02-28 2017-02-28 메모리 장치 및 이의 동작 방법 KR20180099018A (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020170025941A KR20180099018A (ko) 2017-02-28 2017-02-28 메모리 장치 및 이의 동작 방법
TW106133710A TWI729221B (zh) 2017-02-28 2017-09-29 記憶體裝置及其操作方法
US15/724,329 US10388356B2 (en) 2017-02-28 2017-10-04 Memory device and operating method thereof
CN201711013055.6A CN108511010B (zh) 2017-02-28 2017-10-26 存储器装置及其操作方法
US16/231,872 US10438647B2 (en) 2017-02-28 2018-12-24 Memory device and operating method thereof
US16/554,043 US10699767B2 (en) 2017-02-28 2019-08-28 Memory device and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170025941A KR20180099018A (ko) 2017-02-28 2017-02-28 메모리 장치 및 이의 동작 방법

Publications (1)

Publication Number Publication Date
KR20180099018A true KR20180099018A (ko) 2018-09-05

Family

ID=63246447

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170025941A KR20180099018A (ko) 2017-02-28 2017-02-28 메모리 장치 및 이의 동작 방법

Country Status (4)

Country Link
US (2) US10388356B2 (ko)
KR (1) KR20180099018A (ko)
CN (1) CN108511010B (ko)
TW (1) TWI729221B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11222705B2 (en) 2019-12-16 2022-01-11 SK Hynix Inc. Memory device and operating method of the memory device
US11646082B2 (en) 2021-02-25 2023-05-09 SK Hynix Inc. Semiconductor memory device related to reducing program disturb and method of operating the semiconductor memory device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180099018A (ko) 2017-02-28 2018-09-05 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US10699767B2 (en) 2017-02-28 2020-06-30 SK Hynix Inc. Memory device and operating method thereof
US10541037B2 (en) * 2018-06-07 2020-01-21 Sandisk Technologies Llc Non-volatile memory with countermeasure for program disturb including delayed ramp down during program verify
US10803948B2 (en) * 2018-11-07 2020-10-13 Micron Technology, Inc. Sequential voltage ramp-down of access lines of non-volatile memory device
KR20200118711A (ko) * 2019-04-08 2020-10-16 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20200141304A (ko) * 2019-06-10 2020-12-18 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 동작 방법
KR20210054364A (ko) * 2019-11-05 2021-05-13 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20210070761A (ko) * 2019-12-05 2021-06-15 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20220054493A (ko) * 2020-10-23 2022-05-03 삼성전자주식회사 비휘발성 메모리 장치, 그것을 갖는 저장 장치, 및 그것의 리드 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100476928B1 (ko) * 2002-08-14 2005-03-16 삼성전자주식회사 비트라인 커플링과 로딩 효과에 대해 안정적인 소스라인을 갖는 플레쉬 메모리 어레이
US7251160B2 (en) * 2005-03-16 2007-07-31 Sandisk Corporation Non-volatile memory and method with power-saving read and program-verify operations
KR20070052403A (ko) * 2005-11-17 2007-05-22 삼성전자주식회사 낸드 플래시 메모리의 프로그램 방법
US7551492B2 (en) * 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
JP2010009733A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置
US7715235B2 (en) 2008-08-25 2010-05-11 Sandisk Corporation Non-volatile memory and method for ramp-down programming
KR20120061566A (ko) 2010-12-03 2012-06-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR101213922B1 (ko) * 2010-12-30 2012-12-18 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 동작 방법
JP2012203920A (ja) * 2011-03-23 2012-10-22 Panasonic Corp 半導体記憶装置
US8514624B2 (en) * 2011-06-21 2013-08-20 Micron Technology, Inc. In-field block retiring
KR101184539B1 (ko) 2011-06-28 2012-09-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
CN103548086B (zh) * 2011-07-06 2016-08-31 松下电器产业株式会社 半导体存储装置
US8988945B1 (en) * 2013-10-10 2015-03-24 Sandisk Technologies Inc. Programming time improvement for non-volatile memory
KR20150093019A (ko) 2014-02-06 2015-08-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9378826B2 (en) * 2014-07-23 2016-06-28 Samsung Electronics Co., Ltd. Nonvolatile memory device, program method thereof, and storage device including the same
JP5992983B2 (ja) 2014-12-03 2016-09-14 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
KR20160108770A (ko) * 2015-03-06 2016-09-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20170094659A (ko) 2016-02-11 2017-08-21 에스케이하이닉스 주식회사 메모리 칩 및 이의 동작 방법
US9679660B1 (en) * 2016-05-06 2017-06-13 SK Hynix Inc. Semiconductor memory device and operating method thereof
KR102572610B1 (ko) * 2016-05-17 2023-09-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20180099018A (ko) 2017-02-28 2018-09-05 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11222705B2 (en) 2019-12-16 2022-01-11 SK Hynix Inc. Memory device and operating method of the memory device
US11646082B2 (en) 2021-02-25 2023-05-09 SK Hynix Inc. Semiconductor memory device related to reducing program disturb and method of operating the semiconductor memory device

Also Published As

Publication number Publication date
CN108511010A (zh) 2018-09-07
CN108511010B (zh) 2021-12-24
US10438647B2 (en) 2019-10-08
TWI729221B (zh) 2021-06-01
US10388356B2 (en) 2019-08-20
TW201833930A (zh) 2018-09-16
US20190130962A1 (en) 2019-05-02
US20180247688A1 (en) 2018-08-30

Similar Documents

Publication Publication Date Title
TWI729221B (zh) 記憶體裝置及其操作方法
US10937655B2 (en) Memory device with various pass voltages
KR102505929B1 (ko) 메모리 장치 및 이의 동작 방법
US10559331B2 (en) Memory device and method of operating the same
KR20120134941A (ko) 선택 워드라인의 위치에 따라 더미 워드라인을 제어하는 비휘발성 메모리 장치, 이의 동작 방법, 및 상기 비휘발성 메모리 장치를 포함하는 장치들
US10699767B2 (en) Memory device and operating method thereof
KR102409799B1 (ko) 메모리 시스템 및 그것의 동작 방법
EP3142122A1 (en) Memory system
KR20190092124A (ko) 메모리 장치 및 그것의 동작 방법
KR102563173B1 (ko) 다중 리드 동작을 지원하는 메모리 디바이스
KR20180001407A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20200008436A (ko) 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법
KR20210062502A (ko) 메모리 장치 및 그 동작 방법
KR102409798B1 (ko) 메모리 시스템 및 그것의 동작 방법
US11551763B2 (en) Semiconductor memory device and method of operating the same
CN114822658A (zh) 存储器设备以及操作存储器设备的方法
KR102656828B1 (ko) 메모리 장치 및 이의 동작 방법
KR20220019573A (ko) 메모리 장치 및 이의 동작 방법
KR20220020734A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20220121616A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20130008274A (ko) 반도체 메모리 장치 및 그 동작 방법
CN115565582A (zh) 半导体存储器设备

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right