JP2012203920A - 半導体記憶装置 - Google Patents

Abstract

【課題】ＶＧＡ型半導体記憶装置のビット線ディスチャージ時の消費電力を低減する。
【解決手段】ビット線ＢＬ［０］〜［７］のディスチャージ時に、ビット線同士をビット線接続スイッチ００〜０３で接続し、複数のビット線選択トランジスタ３０〜３７のうち一部のビット線選択トランジスタ３０，３２，３４，３６のみを導通させ、主ビット線ＭＢＬ［０］及びディスチャージトランジスタ４０を介して一部のビット線ＢＬ［０］，［２］，［４］，［６］のみを接地電源に接続し、他のビット線ＢＬ［１］，［３］，［５］，［７］はビット線接続スイッチ００〜０３を介してディスチャージする。
【選択図】図１

Description

本発明は、不揮発性の半導体記憶装置に関するものであり、特にデータ読み出しに関係した回路構成に関するものである。

不揮発性の半導体記憶装置は、ますます微細化・大容量化が進められている。中でも高速用途では、ＶＧＡ（Virtual Ground Array：仮想接地アレイ）型の構成が、高集積化の点で利点があるので多く使われるようになってきた。これは、全てのビット線間にメモリセルを配置したもので、隣接するメモリセル同士でビット線を共有する構成をとっており、微細化が可能である。

ＶＧＡ型半導体記憶装置では、隣接するメモリセル同士でビット線を共有することから、読み出し対象のメモリセルへのドレイン電圧印加によって、読み出し対象のメモリセルに隣接して並ぶビット線へ次々に電荷が伝播して蓄積される。このため、次回の読み出し前に、各ビット線に蓄積された余剰電荷をディスチャージする必要がある。

ある従来技術によれば、複数のビット線の各々にビット線選択トランジスタが、複数の主ビット線の各々にディスチャージトランジスタがそれぞれ配置され、ビット線のディスチャージ時には、全てのビット線選択トランジスタをオンさせるように全てのビット線選択信号線が活性化された状態で、全てのディスチャージトランジスタが駆動される（特許文献１参照）。

他の従来技術によれば、ビット線を互いに接続するスイッチを用いて全てのビット線を高速にプリチャージ状態にしたうえ、読み出し対象のビット線のみディスチャージを行った後にリード動作を行う（特許文献２参照）。

特開２０１０−５５７３４号公報 特開平６−４４７７８号公報

特許文献１の技術では、ビット線のディスチャージ時に、ビット線毎に配置されたビット線選択トランジスタの全てをオンさせるために多くの電力を消費してしまうという課題があった。また、特許文献２の技術ではプリチャージ時の消費電力が大きくなるという課題があった。

本発明の目的は、半導体記憶装置におけるビット線ディスチャージ時の消費電力を低減することにある。

上記課題を解決するため、本発明は、複数のビット線のディスチャージ時にビット線同士をビット線接続スイッチで接続することとしたものである。

具体的に説明すると、本発明に係る第１の半導体記憶装置は、複数のセクタと、前記複数のセクタに共有された複数の主ビット線と、ディスチャージ信号線と、前記複数の主ビット線のうちのいずれかと接地電源との間に接続され、かつ前記ディスチャージ信号線により制御されるディスチャージトランジスタとを備えた構成を前提とする。前記複数のセクタの各々は、ワード線と、複数のビット線と、各々前記複数のビット線のうちの互いに隣接する２本のビット線間に接続され、かつ前記ワード線により制御される複数のメモリセルと、複数のビット線選択信号線と、各々前記複数のビット線のうちの対応するビット線と前記複数の主ビット線のうちの対応する主ビット線との間に接続され、かつ前記複数のビット線選択信号線のうちの対応するビット線選択信号線によって制御される複数のビット線選択トランジスタと、ビット線接続信号線と、各々前記複数のビット線のうちの互いに隣接する２本のビット線間に接続され、かつ前記ビット線接続信号線により制御される複数のビット線接続スイッチとを有する。そして、前記複数のビット線をディスチャージする際に、前記複数のビット線が前記複数のビット線接続スイッチと前記複数のビット線選択トランジスタのうちの一部と前記ディスチャージトランジスタとを介して前記接地電源に接続されるように、前記ビット線接続信号線と前記複数のビット線選択信号線のうちの一部と前記ディスチャージ信号線とを活性化させる制御回路を更に備えたことを特徴とするものである。

また、本発明に係る第２の半導体記憶装置は、複数のセクタを備えた半導体記憶装置であって、前記複数のセクタの各々は、ワード線と、複数のビット線と、各々前記複数のビット線のうちの互いに隣接する２本のビット線間に接続され、かつ前記ワード線により制御される複数のメモリセルと、ビット線接続信号線と、各々前記複数のビット線のうちの互いに隣接する２本のビット線間に接続され、かつ前記ビット線接続信号線により制御される複数のビット線接続スイッチと、接地電源に接続された配線からなる接地電源接続部と、前記複数のビット線のうちの端部に位置するビット線と前記接地電源接続部との間に接続され、かつ前記ビット線接続信号線により制御されるビット線接地スイッチとを有する。そして、前記複数のビット線をディスチャージする際には、前記複数のビット線が前記複数のビット線接続スイッチと前記ビット線接地スイッチとを介して前記接地電源に接続されるように、前記ビット線接続信号線が活性化されることを特徴とするものである。

本発明によれば、ビット線同士をビット線接続スイッチで接続することとしたので、ディスチャージ時に活性化するビット線選択信号線の数が削減される結果、ディスチャージ時の消費電力を低減できる。

本発明の第１の実施形態に係る半導体記憶装置の構成を示す回路図である。 図１の半導体記憶装置でのリード動作時及びビット線ディスチャージ時のタイミングチャート図である。 本発明の第２の実施形態に係る半導体記憶装置の構成を示す回路図である。 図３の半導体記憶装置でのリード動作時及びビット線ディスチャージ時のタイミングチャート図である。 本発明の第３の実施形態に係る半導体記憶装置の構成を示す回路図である。 図５の半導体記憶装置でのリード動作時及びビット線ディスチャージ時のタイミングチャート図である。 本発明の第４の実施形態に係る半導体記憶装置の構成を示す回路図である。 図７の半導体記憶装置でのリード動作時及びビット線ディスチャージ時のタイミングチャート図である。

以下、本発明の実施形態について図面を用いて説明を行う。なお、各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。

《第１の実施形態》
図１は、本発明の第１の実施形態に係るＶＧＡ型半導体記憶装置の構成を示している。図１の構成では、メモリセルアレイが複数のセクタに分割されている。ＭＢＬ［０］，［１］は主ビット線であり、全セクタで共有をしている。ＤＣＳ［０］はディスチャージ信号線、４０は主ビット線ＭＢＬ［０］上のディスチャージトランジスタ、５０は制御回路である。各セクタにおいて、１０〜１６及び２０〜２６はメモリセル、ＢＬ［０］〜［７］はビット線、ＷＬ［０］，［１］はワード線、３０〜３７はビット線選択トランジスタ、ＳＬ［０］〜［７］はビット線選択信号線、００〜０３はビット線接続スイッチ、ＢＣＬはビット線接続信号線である。

全てのビット線ＢＬ［０］〜［７］の間にメモリセル１０〜１６，２０〜２６が配置されており、隣接するメモリセル同士でビット線を共有する構成をとっている。ビット線間が１つおきにビット線接続スイッチ００〜０３により接続され、これらのビット線接続スイッチ００〜０３がビット線接続信号線ＢＣＬにより制御される。制御回路５０は、ビット線ＢＬ［０］〜［７］のディスチャージ時に、ビット線接続信号線ＢＣＬ、ビット線選択信号線ＳＬ［０］，［２］，［４］，［６］及びディスチャージ信号線ＤＣＳ［０］をそれぞれ活性化するように制御する。

図１中の１４個のメモリセル１０〜１６，２０〜２６のうちの１個のメモリセル１２のデータを読み出す際のリード動作について説明を行う。まず、メモリセル１２のデータを読み出すためにワード線ＷＬ［０］を活性化する。次に、ビット線選択信号線ＳＬ［３］を活性化し、ビット線選択トランジスタ３３を介して、ビット線ＢＬ［３］（メモリセル１２のドレインビット線）を主ビット線ＭＢＬ［１］に接続する。同時に、ビット線選択信号線ＳＬ［２］を活性化し、ビット線選択トランジスタ３２を介して、ビット線ＢＬ［２］（メモリセル１２のソースビット線）を主ビット線ＭＢＬ［０］に接続する。

図２は、図１の半導体記憶装置でのリード動作時及びビット線ディスチャージ時のタイミングチャート図である。メモリセル１２のリード動作時にビット線ＢＬ［３］にドレイン電圧が印加されると、メモリセル１０〜１６を介してビット線ＢＬ［０］，［１］，［４］，［５］，［６］，［７］に電荷が伝播し、蓄積される。

次に、第１の実施形態におけるディスチャージ動作を説明する。第１の実施形態におけるディスチャージでは、ビット線同士を接続するようにビット線接続信号線ＢＣＬを活性化する。これにより、ビット線接続スイッチ００を介してビット線ＢＬ［０］とビット線ＢＬ［１］が、ビット線接続スイッチ０１を介してビット線ＢＬ［２］とビット線ＢＬ［３］が、ビット線接続スイッチ０２を介してビット線ＢＬ［４］とビット線ＢＬ［５］が、ビット線接続スイッチ０３を介してビット線ＢＬ［５］とビット線ＢＬ［６］がそれぞれ接続される。ここで、ビット線接続スイッチ００〜０３をビット線選択トランジスタ３０〜３７よりも小さいトランジスタで構成すれば、各ビット線接続スイッチ００〜０３を小電力で駆動できる。また、ビット線選択信号線ＳＬ［０］，［２］，［４］，［６］を活性化し、ビット線ＢＬ［０］，［２］，［４］，［６］と主ビット線ＭＢＬ［０］とを接続する。また、ディスチャージ信号線ＤＣＳ［０］を活性化し、主ビット線ＭＢＬ［０］を接地電源に接続する。

本実施形態では、ビット線ＢＬ［１］，［３］，［５］，［７］のディスチャージはビット線接続スイッチ００〜０３を介してビット線ＢＬ［０］，［２］，［４］，［６］に接続し、ビット線選択トランジスタ３０，３２，３４，３６を介して主ビット線ＭＢＬ［０］に接続し、ディスチャージトランジスタ４０を介して接地電源に接続することで実現する。

本実施形態において、ディスチャージ時に活性化する必要のあるビット線選択信号線の数は従来の半分となり、ディスチャージ時の信号遷移による消費電力の低減が実現できる。また、ディスチャージに利用する主ビット線の数は従来の半分になる。ディスチャージに利用しない主ビット線に対してはディスチャージトランジスタを付加する必要が無いため、ディスチャージに利用する主ビット線にのみディスチャージトランジスタを付加した構成を持つことが可能である。このため、この実施形態では、ディスチャージ信号線の遷移による消費電力の低減及びディスチャージ回路の面積削減を実現できる。

なお、本実施形態におけるビット線接続スイッチは、ビット線間を１つおきに付加される構成をとっているが、ディスチャージトランジスタが接続される主ビット線と全てのビット線とが接続可能な構成であれば同様の効果が得られる。

《第２の実施形態》
図３は、本発明の第２の実施形態に係るＶＧＡ型半導体記憶装置の構成を示している。ＤＣＳ［１］はディスチャージ信号線、４１は主ビット線ＭＢＬ［１］上のディスチャージトランジスタ、００〜０５はビット線接続スイッチである。３個のビット線接続スイッチ００〜０２はビット線ＢＬ［０］〜［３］が第１グループをなすようにこれらのビット線ＢＬ［０］〜［３］の間に配置され、他の３個のビット線接続スイッチ０３〜０５はビット線ＢＬ［４］〜［７］が第２グループをなすようにこれらのビット線ＢＬ［４］〜［７］の間に配置されている。

図４は、図３の半導体記憶装置でのリード動作時及びビット線ディスチャージ時のタイミングチャート図である。メモリセル１２のデータを読み出す際の動作は第１の実施形態と同様であり、リード動作の際にメモリセル１０〜１６を介してビット線ＢＬ［０］，［１］，［４］，［５］，［６］，［７］に電荷が蓄積する。

本実施形態のディスチャージ動作について説明を行う。第２の実施形態におけるディスチャージでは、ビット線同士を接続するため、ビット線接続信号線ＢＣＬを活性化する。ビット線接続スイッチ００〜０３を介して第１グループのビット線ＢＬ［０］〜［３］が、ビット線接続スイッチ０３〜０５を介して第２グループのビット線ＢＬ［４］〜［７］がそれぞれ接続される。また、ビット線選択信号線ＳＬ［３］，［４］を活性化し、ビット線ＢＬ［３］と主ビット線ＭＢＬ［１］、ビット線ＢＬ［４］と主ビット線ＭＢＬ［０］をそれぞれ接続する。また、ディスチャージ信号線ＤＣＳ［０］，［１］を活性化し、主ビット線ＭＢＬ［０］，［１］を接地電源に接続する。

本実施形態では、ビット線ＢＬ［０］，［１］，［２］のディスチャージはビット線接続スイッチ００〜０２を介してビット線ＢＬ［３］に接続し、ビット線選択トランジスタ３３を介して主ビット線ＭＢＬ［１］に接続し、ディスチャージトランジスタ４１を介して接地電源に接続することで実現する。また、ビット線ＢＬ［５］，［６］，［７］のディスチャージはビット線接続スイッチ０３〜０５を介してビット線ＢＬ［４］に接続し、ビット線選択トランジスタ３４を介して主ビット線ＭＢＬ［０］に接続し、ディスチャージトランジスタ４０を介して接地電源に接続することで実現する。

本実施形態によれば、ディスチャージ時に活性化するビット線選択信号線の数が第１の実施形態の場合よりも減るため、消費電力を低減できる利点がある。

《第３の実施形態》
図５は、本発明の第３の実施形態に係るＶＧＡ型半導体記憶装置の構成を示している。００〜０６はビット線接続スイッチである。ここでは、全てのビット線ＢＬ［０］〜［７］の間にビット線接続スイッチ００〜０６が配置されている。

図６は、図５の半導体記憶装置でのリード動作時及びビット線ディスチャージ時のタイミングチャート図である。メモリセル１２のデータを読み出す際の動作は第１の実施形態と同様であり、リード動作の際にメモリセル１０〜１６を介してビット線ＢＬ［０］，［１］，［４］，［５］，［６］，［７］に電荷が蓄積する。

本実施形態のディスチャージ動作について説明を行う。第３の実施形態におけるディスチャージでは、ビット線同士を接続するため、ビット線接続信号線ＢＣＬを活性化する。ビット線接続スイッチ００〜０６を介して、ビット線ＢＬ［０］〜［７］が接続される。また、リード動作時に活性化したビット線選択信号線ＳＬ［２］，［３］は活性化状態を維持し、ビット線ＢＬ［２］と主ビット線ＭＢＬ［０］、ビット線ＢＬ［３］と主ビット線ＭＢＬ［１］をそれぞれ接続する。また、ディスチャージ信号線ＤＣＳ［０］，［１］を活性化し、主ビット線ＭＢＬ［０］，［１］を接地電源に接続する。

本実施形態において、読み出しに使用していないビット線ＢＬ［０］，［１］，［４］，［５］，［６］，［７］のディスチャージは、各々ビット線接続スイッチ００〜０６を介してビット線ＢＬ［２］，［３］に接続し、ビット線選択トランジスタ３２，３３を介して主ビット線ＭＢＬ［０］，［１］に接続し、ディスチャージトランジスタ４０，４１を介して接地電源に接続することで実現する。

本実施形態において、ディスチャージは、リード動作時に活性化していたビット線選択信号線の活性化状態を維持したまま行えるため、ディスチャージ時に新たに活性化する必要のあるビット線選択信号線はなくなり、ディスチャージ時の信号遷移による消費電力の低減が実現できる。

本実施形態では、ディスチャージ時に全てのビット線同士を接続することとしたので、ディスチャージ時に活性化するビット線選択信号線の選択を任意に行うことができる。つまり、ディスチャージ時にビット線と接続する主ビット線を任意に選択することが可能になる。

《第４の実施形態》
図７は、本発明の第４の実施形態に係るＶＧＡ型半導体記憶装置の構成を示している。図７の構成では、メモリセルアレイが複数のセクタに分割されている。ＭＢＬ［０］，［１］は主ビット線であり、全セクタで共有をしている。各セクタにおいて、１０〜１６及び２０〜２６はメモリセル、ＢＬ［０］〜［７］はビット線、ＷＬ［０］，［１］はワード線、３０〜３７はビット線選択トランジスタ、ＳＬ［０］〜［７］はビット線選択信号線、００〜０６はビット線接続スイッチ、ＢＣＬはビット線接続信号線、６０及び６１は接地電源に接続された配線からなる接地電源接続部、７０及び７１はビット線接地スイッチである。

全てのビット線ＢＬ［０］〜［７］の間にメモリセル１０〜１６，２０〜２６が配置されており、隣接するメモリセル同士でビット線を共有する構成をとっている。全てのビット線間がビット線接続スイッチ００〜０６により接続され、これらのビット線接続スイッチ００〜０６がビット線接続信号線ＢＣＬにより制御される。接地電源接続部６０はビット線接地スイッチ７０を介して隣接するビット線ＢＬ［０］に、接地電源接続部６１はビット線接地スイッチ７１を介して隣接するビット線ＢＬ［７］にそれぞれ接続している。両ビット線接地スイッチ７０，７１もビット線接続信号線ＢＣＬにより制御される。

図８は、図７の半導体記憶装置でのリード動作時及びビット線ディスチャージ時のタイミングチャート図である。メモリセル１２のデータを読み出す際の動作は第１の実施形態と同様であり、リード動作の際にメモリセル１０〜１６を介してビット線ＢＬ［０］，［１］，［４］，［５］，［６］，［７］に電荷が蓄積する。

次に、本実施形態におけるディスチャージ動作の説明を行う。第４の実施形態におけるディスチャージでは、ビット線同士を接続するため、ビット線接続信号線ＢＣＬを活性化する。ビット線接続スイッチ００〜０６を介して、ビット線ＢＬ［０］〜［７］が接続される。また、ビット線接続信号線ＢＣＬが活性化されることで、ビット線接地スイッチ７０，７１を介してビット線ＢＬ［０］〜［７］と接地電源接続部６０，６１とが接続される。

本実施形態において、ビット線ＢＬ［０］〜［７］のディスチャージは、各々ビット線接続スイッチ００〜０７及びビット線接地スイッチ７０，７１を介して接地電源接続部６０，６１に接続することで実現する。

本実施形態では、ディスチャージ時にビット線選択信号線ＳＬ［０］〜［７］を活性化する必要がないため、ディスチャージ時の信号遷移による消費電力の低減が実現できる。

また、本実施形態では、各セクタにおいて接地電源に接続することでディスチャージを行うため、ディスチャージトランジスタ及びディスチャージ信号線を必要とせず、ディスチャージ回路の面積削減が期待できる。ただし、図５に示したようなディスチャージトランジスタ４０，４１を併用することは可能である。

なお、本実施形態における接地電源接続部６０，６１はビット線ＢＬ［０］〜［７］と同じ構成としてもよい。ビット線ＢＬ［０］〜［７］と同じ構成を持つことで、接地電源接続部６０，６１を小面積で実現できる。両接地電源接続部６０，６１のうち一方は省略可能である。

さて、上記各実施形態において、ビット線接続スイッチ００〜０６及びビット線接地スイッチ７０，７１はメモリセル１０〜１６，２０〜２６と同じ構成としてもよく、ビット線接続信号線ＢＣＬはワード線ＷＬ［０］，［１］と同じ構成としてもよい。メモリセル１０〜１６，２０〜２６、ワード線ＷＬ［０］，［１］と同じ構成を用いることで、ビット線接続スイッチ００〜０６及びビット線接地スイッチ７０，７１並びにビット線接続信号線ＢＣＬを小面積で実現できる。

ビット線接続スイッチ００〜０６及びビット線接地スイッチ７０，７１にメモリセル１０〜１６，２０〜２６と同じ構成を用いる場合、書き換え可能な構成を持つメモリセルをスイッチとして利用する。この際、メモリセル中に低い閾値電圧の状態を実現するため、初期状態のメモリセルを使用したり、メモリセルを消去状態に設定したりすればよい。

以上説明してきたとおり、本発明は、リード動作に後続するビット線ディスチャージ時の消費電力を低減することができるので、ＶＧＡ型半導体記憶装置の読み出し技術として有用である。

００〜０６ ビット線接続スイッチ
１０〜１６，２０〜２６ メモリセル
３０〜３７ ビット線選択トランジスタ
４０，４１ ディスチャージトランジスタ
５０ 制御回路
６０，６１ 接地電源接続部
７０，７１ ビット線接続スイッチ
ＢＣＬ ビット線接続信号線
ＢＬ［０］〜［７］ ビット線
ＤＣＳ［０］，［１］ ディスチャージ信号線
ＭＢＬ［０］，［１］ 主ビット線
ＳＬ［０］〜［７］ ビット線選択信号線
ＷＬ［０］，［１］ ワード線

Claims (14)

1. 複数のセクタと、
   前記複数のセクタに共有された複数の主ビット線と、
   ディスチャージ信号線と、
   前記複数の主ビット線のうちのいずれかと接地電源との間に接続され、かつ前記ディスチャージ信号線により制御されるディスチャージトランジスタとを備えた半導体記憶装置であって、
   前記複数のセクタの各々は、
   ワード線と、
   複数のビット線と、
   各々前記複数のビット線のうちの互いに隣接する２本のビット線間に接続され、かつ前記ワード線により制御される複数のメモリセルと、
   複数のビット線選択信号線と、
   各々前記複数のビット線のうちの対応するビット線と前記複数の主ビット線のうちの対応する主ビット線との間に接続され、かつ前記複数のビット線選択信号線のうちの対応するビット線選択信号線によって制御される複数のビット線選択トランジスタと、
   ビット線接続信号線と、
   各々前記複数のビット線のうちの互いに隣接する２本のビット線間に接続され、かつ前記ビット線接続信号線により制御される複数のビット線接続スイッチとを有し、
   前記半導体記憶装置は、前記複数のビット線をディスチャージする際に、前記複数のビット線が前記複数のビット線接続スイッチと前記複数のビット線選択トランジスタのうちの一部と前記ディスチャージトランジスタとを介して前記接地電源に接続されるように、前記ビット線接続信号線と前記複数のビット線選択信号線のうちの一部と前記ディスチャージ信号線とを活性化させる制御回路を更に備えたことを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   各々前記複数の主ビット線のうちの対応する主ビット線に接続された複数のディスチャージトランジスタを備え、
   前記制御回路は、前記複数のビット線が前記複数のビット線接続スイッチと前記複数のビット線選択トランジスタのうちの一部と前記複数のディスチャージトランジスタとを介して前記接地電源に接続されるように制御することを特徴とする半導体記憶装置。
3. 請求項１記載の半導体記憶装置において、
   前記複数のビット線が複数のグループに分けられ、前記ビット線のグループ単位でディスチャージすることを特徴とする半導体記憶装置。
4. 請求項１記載の半導体記憶装置において、
   前記複数のビット線のディスチャージ時に、直前のリード動作時に活性化させたビット線選択信号線の活性化状態を維持することにより、データの読み出しに用いたビット線を介して他のビット線のディスチャージを行うことを特徴とする半導体記憶装置。
5. 請求項１記載の半導体記憶装置において、
   前記複数のビット線接続スイッチは、前記複数のメモリセルと同じ構成を有し、
   前記ビット線接続信号線は、前記ワード線と同じ構成を有することを特徴とする半導体記憶装置。
6. 請求項５記載の半導体記憶装置において、
   前記複数のビット線接続スイッチとして使用される各メモリセルは、書き換え可能な構成を有することを特徴とする半導体記憶装置。
7. 請求項６記載の半導体記憶装置において、
   前記複数のビット線接続スイッチとして使用される各メモリセルは、消去状態に設定されたことを特徴とする半導体記憶装置。
8. 複数のセクタを備えた半導体記憶装置であって、
   前記複数のセクタの各々は、
   ワード線と、
   複数のビット線と、
   各々前記複数のビット線のうちの互いに隣接する２本のビット線間に接続され、かつ前記ワード線により制御される複数のメモリセルと、
   ビット線接続信号線と、
   各々前記複数のビット線のうちの互いに隣接する２本のビット線間に接続され、かつ前記ビット線接続信号線により制御される複数のビット線接続スイッチと、
   接地電源に接続された配線からなる接地電源接続部と、
   前記複数のビット線のうちの端部に位置するビット線と前記接地電源接続部との間に接続され、かつ前記ビット線接続信号線により制御されるビット線接地スイッチとを有し、
   前記複数のビット線をディスチャージする際には、前記複数のビット線が前記複数のビット線接続スイッチと前記ビット線接地スイッチとを介して前記接地電源に接続されるように、前記ビット線接続信号線が活性化されることを特徴とする半導体記憶装置。
9. 請求項８記載の半導体記憶装置において、
   前記複数のセクタに共有された複数の主ビット線を更に備え、
   前記複数のセクタの各々は、
   複数のビット線選択信号線と、
   各々前記複数のビット線のうちの対応するビット線と前記複数の主ビット線のうちの対応する主ビット線との間に接続され、かつ前記複数のビット線選択信号線のうちの対応するビット線選択信号線によって制御される複数のビット線選択トランジスタとを更に有し、
   前記複数のビット線をディスチャージする際には、前記複数のビット線選択信号線のいずれもが活性化されないことを特徴とする半導体記憶装置。
10. 請求項８記載の半導体記憶装置において、
    前記複数のセクタの各々は、複数の接地電源接続部と、複数のビット線接地スイッチとを有し、
    前記複数のビット線をディスチャージする際には、前記複数のビット線が前記複数のビット線接続スイッチと前記複数のビット線接地スイッチとを介して前記接地電源に接続されるように、前記ビット線接続信号線が活性化されることを特徴とする半導体記憶装置。
11. 請求項８記載の半導体記憶装置において、
    前記接地電源接続部は、前記複数のビット線と同じ構成を有することを特徴とする半導体記憶装置。
12. 請求項８記載の半導体記憶装置において、
    前記複数のビット線接続スイッチ及び前記ビット線接地スイッチは、前記複数のメモリセルと同じ構成を有し、
    前記ビット線接続信号線は、前記ワード線と同じ構成を有することを特徴とする半導体記憶装置。
13. 請求項１２記載の半導体記憶装置において、
    前記複数のビット線接続スイッチ及び前記ビット線接地スイッチとして使用される各メモリセルは、書き換え可能な構成を有することを特徴とする半導体記憶装置。
14. 請求項１３記載の半導体記憶装置において、
    前記複数のビット線接続スイッチ及び前記ビット線接地スイッチとして使用される各メモリセルは、消去状態に設定されたことを特徴とする半導体記憶装置。

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