JP2014029745A - メモリ装置 - Google Patents

Abstract

【課題】高速動作を可能にするとともに、回路面積の増大を抑止することが可能なメモリ装置を提供する。
【解決手段】本発明に係るメモリ装置１は、複数のメモリセル３０１を備えたメモリセルアレイ３００と、複数のメモリセル３０１各々のソースが共通接続された共通ソース線１１５と、共通ソース線１１５が第１の電気的接続パスを形成して接地電位に接続される場合に、共通ソース線１１５と接地電位との間を消去状態メモリセル３０２によりさらに接続する第２の電気的接続パスと、を有するものである。
【選択図】図２１

Description

本発明は、メモリ装置に関し、特に、複数のメモリセルのソースを共通接続する共通ソース線を有するメモリ装置に関する。

従来から不揮発性メモリとしてフラッシュメモリが広く利用されており、情報通信技術の発展に伴い、さらなる大容量化・高速化が望まれている。

図２７（ａ）は、一般的なフラッシュメモリを構成するメモリセルの構造を示している。なお、メモリセルは、０／１の情報を記録する最小単位である。

図２７（ａ）に示すように、メモリセル１０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)の一種であり、一般的なＭＯＳＦＥＴに対し絶縁された浮遊ゲート(フローティングゲート)１３を有している。浮遊ゲート１３上には選択ゲート(ワードゲート)１１が形成され、浮遊ゲート１３と選択ゲート１１の間はポリシリコン間絶縁膜１２で絶縁されている。ポリシリコン間絶縁膜１２は、選択ゲート１１と浮遊ゲート１３が一般的に多結晶シリコン(ポリシリコン)で形成されるため、ポリシリコン間絶縁膜(IPD)と呼ばれている。また、浮遊ゲート１３とシリコン基板との間には通常のＭＯＳＦＥＴと同様にゲート絶縁膜１４が形成されている。また、シリコン基板の表面内部にも、ＭＯＳＦＥＴと同様に、ゲートを挟むようにソース１６及びドレイン１５という電極が形成されている。

図２７（ｂ）に示すように、メモリセル１０は、浮遊ゲート１３に電荷を蓄積することで記憶動作を行う。浮遊ゲート１３は周りをすべて絶縁されているため、電源が切れている状態でも蓄積された電荷が抜けない構造(不揮発性)となっている。つまり、メモリセル１０は、浮遊ゲート１３に電子による電荷のあり／なしによって１ビットの記憶状態を示す。

このようなメモリセルをアレイ状に配列した従来のメモリセルアレイが、特許文献１に記載されている。図２８は、特許文献１に記載された従来のメモリセルアレイを示している。

図２８（ａ）〜（ｃ）に示すように、従来のメモリセルアレイ９００では、シリコン基板９０１の表面領域に、ソース領域９０３，ドレイン領域９０４が離隔して形成されている。ソース領域９０３は、行方向に沿って連続的なパターンで形成されており、隣接するメモリセル間で共通接続されている（共通ソース線）。各セルトランジスタのソース領域９０３，ドレイン領域９０４間のチャネル領域上には、トンネル酸化膜９０５を介してフローティングゲート９０６が形成されている。

このフローティングゲート９０６上には、絶縁膜９０７を介してコントロールゲート９０８が形成されている。このコントロールゲート９０８は、行方向に沿って延設され、ワード線を形成している。

上記積層ゲート構造上には層間絶縁膜９０９が形成され、各ワード線（コントロールゲート）９０８と交差する列方向に沿って、この層間絶縁膜９０９上にビット線９１０とソース線９１１とが形成されている。ソース線９１１は、ソースコンタクト部９１２においてスルーホール９１３を介してソース領域９０３に接続され、ビット線９１０はスルーホール９１４を介してドレイン領域９０４に接続されている。

特開２０００−４９３１６号公報

上記特許文献１に記載された従来のメモリセルアレイでは、複数のメモリセルのソースを共通接続して共通ソース線を形成し、共通ソース線にソースコンタクトを設けて、共通ソース線から金属配線層（ソース線）まで引き上げて接続している。

メモリセルごとにソースコンタクトを設ける場合と比べて、複数のメモリセルおきにソースコンタクトを設けることで、回路面積を小さくすることが可能である。

一方、近年、メモリ装置の製造プロセスの微細化が進んでおり、メモリセルのソース領域から金属配線までのソース抵抗の抵抗値が極端に大きくなっているため、高速動作の妨げとなっている。しかし、高速動作を可能にするため、ソースコンタクトを増やしてソース抵抗の抵抗値を下げようとすると、回路面積が増大してしまう。

したがって、従来のメモリ装置では、高速動作を可能にするとともに、回路面積の増大を抑止することが困難であるという問題があった。

本発明に係るメモリ装置は、複数のメモリセルを備えたメモリセルアレイと、前記メモリセルアレイ内に前記複数のメモリセル各々のソースが共通接続された共通ソース線と、前記共通ソース線が第１の電気的接続パスを形成して接地電位に接続される場合に、前記共通ソース線と前記接地電位との間をさらに接続する第２の電気的接続パスとを備え、前記第２の電気的接続パスは、前記複数のメモリセルに含まれる第１のメモリセルにより形成されるものである。
本発明に係るメモリ装置は、半導体基板の表面に形成されたソース及びドレインと、前記ソースと前記ドレインとの間の前記半導体基板上に浮遊ゲートを含んで形成されたゲートと、を有する複数のメモリセルと、前記複数のメモリセルをアレイ配列したメモリセルアレイと、前記メモリセルアレイ内の前記半導体基板表面に、前記複数のメモリセル各々のソースが共通接続されるように連続形成された共通ソース線と、前記半導体基板上の層間絶縁膜上に形成され、前記共通ソース線とスルーホールを介して接続される上部ソース線と、前記共通ソース線及び前記上部ソース線が第１の電気的接続パスを形成して接地電位に接続される場合に、前記共通ソース線と前記接地電位との間を前記上部ソース線を介さずに接続する第２の電気的接続パスとを備え、前記第２の電気的接続パスは、前記複数のメモリセルに含まれる第１のメモリセルにより形成されるものである。

本発明に係るメモリ装置は、ワード線方向及びビット線方向にアレイ配列された複数のメモリセルと、前記ワード線方向に並ぶ前記複数のメモリセルのソースを共通接続する共通ソース線と、前記ビット線方向に並ぶ前記複数のメモリセルのドレインを、前記共通ソース線の接地に応じて接地する接地回路と、を有するものである。

本発明では、共通ソース線と接地電位との間を、さらに、メモリセルが形成する第２の電気的接続パスにより接続することから、ソース抵抗の抵抗値を小さくすることができるため、高速動作を可能にするとともに、回路面積の増大を抑止することができる。

本発明によれば、高速動作を可能にするとともに、回路面積の増大を抑止することが可能なメモリ装置を提供することができる。

本発明の前提例に係るメモリ装置の構成を示すブロック図である。 本発明の前提例に係るメモリ装置の構成を示す回路図である。 本発明の前提例に係るメモリセルアレイの構成を示す回路図である。 本発明の前提例に係るメモリセルの物理構成を示す図である。 本発明の前提例に係るメモリ装置の動作を説明するための図である。 本発明の前提例に係るメモリ装置の動作を説明するための図である。 本発明の前提例に係るメモリ装置の動作を説明するための図である。 本発明の前提例に係るメモリ装置の動作を説明するための図である。 本発明の前提例に係るメモリ装置の動作を説明するための図である。 本発明の前提例に係るメモリ装置の動作を説明するための図である。 本発明の前提例に係るメモリ装置の動作を説明するための図である。 本発明の前提例に係るメモリ装置の動作を説明するための図である。 本発明の前提例に係るメモリ装置の特性を説明するための図である。 本発明の前提例に係るメモリ装置の特性を説明するための図である。 本発明の前提例に係るメモリ装置の概略を説明するための図である。 本発明に係るメモリ装置の概略を説明するための図である。 本発明の実施の形態１に係るメモリ装置の構成を示す回路図である。 本発明の実施の形態１に係るメモリセルアレイの構成を示す回路図である。 本発明の実施の形態１に係るメモリ装置の動作を説明するための図である。 本発明の実施の形態１に係るメモリ装置の動作を説明するための図である。 本発明の実施の形態１に係るメモリ装置の動作を説明するための図である。 本発明の実施の形態２に係るメモリ装置の構成を示す回路図である。 本発明の実施の形態２に係るメモリ装置の動作を説明するための図である。 本発明の実施の形態２に係るメモリ装置の動作を説明するための図である。 本発明の実施の形態２に係るメモリ装置の動作を説明するための図である。 本発明の実施の形態３に係るビット線セレクタの構成作を示す回路図である。 従来のメモリセルの構成を示す図である。 従来のメモリセルアレイの構成を示す図である。

（本発明の前提例）
本発明の実施の形態について説明する前に、まず、本発明が適用される前提例のメモリ装置について、図面を参照して説明する。

図１は、前提例のメモリ装置の概略構成を示し、図２は、図１の前提例のメモリ装置の回路構成を示している。

図に示されるように、前提例のメモリ装置１００は、ＮＯＲ型（もしくはＤＩＮＯＲ型）フラッシュメモリ回路であり、メモリセルアレイ部１１０、ワード線ドライバ部１２０、センスアンプ部１３０、ビット線セレクタ部１４０、ソース線ドライバ部１５０を備えている。

メモリセルアレイ部１１０は、複数のメモリセルアレイ１１１を有している。複数のメモリセルアレイ１１１は、ワード線方向（ワード線の延在する方向、Ｘ方向ともいう）及びビット線方向（ビット線の延在する方向、Ｙ方向ともいう）にアレイ状に配列されている。また、メモリセルアレイ１１１は、後述するように、内部に複数のメモリセルを備えており、８ビット×８ビットの情報を記憶する。

なお、メモリセルアレイのビット数や、メモリセルアレイ毎のビット線及びワード線の数は８本に限らず任意の本数とすることができ、メモリセルアレイ毎のソース線も１本に限らず任意の本数とすることができる。また、メモリセルアレイの数やデータの入出力数も任意に設定可能である。

ワード線ドライバ部１２０は、複数のＸアドレスデコーダ１２１、複数のワード線ドライバ１２２を有している。複数のＸアドレスデコーダ１２１は、メモリセルアレイ１１１単位に設けられ、ここでは、メモリセルアレイ１１１のワード線と同じ８ビット単位に設けられている。

Ｘアドレスデコーダ１２１は、メモリセルアレイ１１１と複数のワード線１１２により複数のワード線ドライバ１２２を介して接続されている。Ｘアドレスデコーダ１２１は、外部の制御回路から入力されるＸアドレス信号をデコードし、Ｘアドレス信号に該当するワード線１１２をワード線ドライバ１２２により駆動する。ワード線ドライバ１２２は、メモリセルの書き込み時にメモリセルの高電圧を印可し、メモリセルの消去時に負電圧を印可し、メモリセルの読み出し時にＶＤＤを印可する。

センスアンプ部１３０は、複数のセンスアンプ１３１、複数の書込用ビット線ドライバ１３２を有し、ビット線セレクタ部１４０は、複数のＹアドレスデコーダ１４１、複数のビット線セレクタ１４２を有している。

これらのセンスアンプ１３１、書込用ビット線ドライバ１３２、Ｙアドレスデコーダ１４１、ビット線セレクタ１４２は、それぞれメモリセルアレイ１１１単位に設けられ、ここでは、メモリセルアレイ１１１のビット線と同じ８ビット単位に設けられている。

ビット線セレクタ１４２は、複数のビット線１１３によりメモリセルアレイ１１１と接続され、メモリセルアレイ１１１のビット線１１３とセンスアンプ１３１、書込用ビット線ドライバ１３２との接続を切り替える。

Ｙアドレスデコーダは、外部の制御回路から入力されるＹアドレス信号をデコードし、ビット線セレクタ１４２を制御して、Ｙアドレス信号に該当するビット線１１３と、センスアンプ１３１もしくは書込用ビット線ドライバ１３２とを接続する。

センスアンプ１３１は、メモリセルの読み出し時にメモリセルと接続され、読出しを行うメモリセルの記憶状態を検出するために、メモリセルの電圧を増幅して、外部にデータ出力信号を出力する。

書込用ビット線ドライバ１３２は、メモリセルの書き込み時にメモリセルと接続され、メモリセルにデータを書き込むために、データ入力信号に応じてＹアドレス信号に該当するビット線１１３を駆動する。データ書込用ビット線ドライバ１３２は、インバータであり、データ入力信号を反転させてメモリセルにＶＤＤを印可する。

ソース線ドライバ部１５０は、複数のソースデコーダ１５１、複数のソース線ドライバ１５２を有している。複数のソースデコーダ１５１及び複数のソース線ドライバ１５２は、それぞれメモリセルアレイ１１１単位に設けられている。ここでは、メモリセルアレイ１１１毎のソース線１１４に対応して設けられている。

ソースデコーダ１５１は、メモリセルアレイ１１１と１本のソース線１１４によりソース線ドライバ１５２を介して接続されている。ソースデコーダ１５１は、外部の制御回路から入力されるソースアドレス信号をデコードし、ソースアドレス信号に該当するソース線１１４をソース線ドライバ１５２により駆動する。ソース線ドライバ１５２は、メモリセルの書き込み時に高電圧を印可し、読出しや消去時にメモリセルをＧＮＤに接地するように切り替える。

図３は、前提例のメモリセルアレイ１１１の回路構成を示している。メモリセルアレイ１１１は、複数のワード線１１２と複数のビット線１１３が交差するように配置され、ワード線１１２とビット線１１３の交差する位置に、複数のメモリセル２０１がアレイ状に配列されている。さらに、メモリセル２０１からソース線１１４がワード線方向に引き出されている。

ここでは、ワード線１１２が１１２−０〜１１２−７まで８本設けられ、ビット線１１３が１１３−０〜１１３−７まで８本設けられ、ソース線１１４が１本設けられている。

ワード線方向に並ぶ複数のメモリセル２０１は、１行ごとに各メモリセル２０１のゲートが１本のワード線１１２に共通接続されている。

ビット線方向に並ぶ複数のメモリセル２０１は、１列ごとに各メモリセル２０１のドレインが１本のビット線１１３に共通接続されている。メモリセル２０１ごとにビットコンタクト１１７を介してビット線１１３に接続されている。

ワード線方向に並ぶ複数のメモリセル２０１は、１行ごとに各メモリセル２０１のソースが１本の共通ソース線１１５に共通接続されている。さらに、この共通ソース線１１５からソースコンタクト１１６を介してソース線１１４に接続されている。ここでは、８個のメモリセル２０１ごとに１個のソースコンタクト１１６が形成されている。

図４は、図３で示した前提例のメモリセルアレイ１１１の物理構造を示している。図４（ａ）は、メモリセルアレイ１１１の平面図、図４（ｂ）は、図４（ａ）のＸ−Ｘ'断面図、図４（ｃ）は、図４（ａ）のＹ−Ｙ'断面図である。なお、図４（ａ）では、ビットコンタクトが接続されるビット線とソースコンタクトが接続されるソース線の図示を省略している。

図４（ａ）〜図４（ｃ）に示されるように、シリコン基板２００の表面には素子分離酸化膜２１０が形成されており、この素子分離酸化膜２１０で分離されたシリコン基板２００の表面領域に、ソース領域１１５、ドレイン領域２０２が隔離して形成されている。ソース領域１１５は、Ｘ方向に沿って連続的なパターンで形成されており、隣接するメモリセル間で共通接続されて共通ソース線１１５を形成している。

各メモリセルのソース領域１１５、ドレイン領域２０２間のチャネル領域上には、ゲート酸化膜２０４を介して浮遊ゲート２０５が形成されている。浮遊ゲート２０５上には、ポリシリコン間絶縁膜２０６を介して選択ゲート１１２が形成されている。選択ゲート１１２はＸ方向に延設され、ワード線１１２を形成している。

積層ゲート構造上には層間絶縁膜２１１が形成され、層間絶縁膜２１１上にＹ方向へ向かってビット線１１３が形成されている。また層間絶縁膜２１１上にＹ方向へ向かってソース線（上部ソース線）１１４も形成されている（不図示）。

ビット線１１３は、層間絶縁膜２１１を貫通するスルーホールを介してビットコンタクト１１７によりドレイン領域２０２に接続されている。図３と同様に、メモリセルごとにビットコンタクト１１７が形成されている。

ソース線１１４も、層間絶縁膜２１１を貫通するスルーホールを介してソースコンタクト１１６によりソース領域（共通ソース線）１１５に接続されている。ソースコンタクト１１６を形成するためには、数セル分の領域が必要であるため、ここでは、図３と同様に、８個のメモリセルごとにソースコンタクト１１６が形成されている。

次に、図５及び図６を用いて、前提例のメモリ装置における、データの書込動作について説明する。

図５に示すように、メモリセル２０１にデータを書込む場合、まず、Ｙアドレス信号がＹアドレスデコーダ１４１に入力される。Ｙアドレスデコーダ１４１は、Ｙアドレス信号をデコードし、ビット線セレクタ１４２を切り替えて書込対象メモリセル２０１ａにつながるビット線１１３と書込用ビット線ドライバ１３２を接続する。

また、ソースアドレス信号がソースデコーダ１５１に入力される。ソースデコーダ１５１は、ソースアドレス信号をデコードし、ソース線ドライバ１５２によって、書込対象メモリセル２０１ａの存在する領域（メモリセルアレイ１１１）のソース線１１４に高電圧が印加される。

ビット線１１３の電位は０データを書込むセルにはＧＮＤ、１データを書込むセル(すなわちデータを書込まないセル)にはＶＤＤ電位、すなわち入力データを書込用ビット線ドライバ１３２により反転した電位が与えられる。

この段階ではまだワード線１１２を介してゲート１１２に電圧が印加されていないため、メモリセル２０１ａに電流は流れない。図６はこのときのメモリセル２０１ａの状態を示している。

図６（ａ）に示すように、メモリセル２０１ａに０データを書き込む場合、ドレイン２０２をビット線１１３によりＧＮＤとし、ソース１１５へソース線１１４により高電圧を印可し、この段階でゲート１１２はＧＮＤである。

また、図６（ｂ）に示すように、メモリセル２０１ａに１データを書き込む（データを書き込まない）場合、ドレイン２０２にビット線１１３によりＶＤＤを供給し、ソース１１５へソース線１１４により高電圧を印可し、この段階でゲート１１２はＧＮＤである。

そして、図７に示すように、Ｘアドレス信号がＸアドレスデコーダ１２１に入力される。Ｘアドレスデコーダ１２１は、Ｘアドレス信号をデコードし、ワード線ドライバ１２２がＸアドレスに対応した書込対象メモリセル２０１ａにつながるワード線１１２に高電圧を印加する。図８はこのときのメモリセル２０１ａの状態を示している。

図８（ａ）に示すように、０データを書き込むメモリセル２０１ａに対し、ワード線１１２によりゲート１１２に高電圧が印可される。そうするとメモリセル２０１ａではソース１１５からドレイン２０２に電流が流れ、メモリセル２０１ａのチャネルで発生した高エネルギーを持った電子（チャネルホットエレクトロン）がゲート１１２の高電圧に引かれて浮遊ゲート２０５中に注入され、データの書き込みが行われる。

また、図８（ｂ）に示すように、１データを書き込むメモリセル２０１に対し、ワード線１１２によりゲート１１２に高電圧が印可される。メモリセル２０１では、ビット線１１３によりドレイン２０２がＶＤＤに持ち上げられているために、ソース−ドレイン間に電流が流れず、メモリセル２０１に書き込みは行われない。

次に、図９を用いて、前提例のメモリ装置における、データの消去動作について説明する。

図９に示すように、メモリセル２０１のデータを消去する場合、ビット線１１３の電位をＧＮＤとし、ソース線１１４の電位をＧＮＤとし、消去対象メモリセル２０１ｂにつながるワード線１１２に負の高電圧を印加する。図１０はこのときのメモリセル２０１ｂの状態を示している。

図１０に示すように、メモリセル２０１ｂは、ドレイン２０２をビット線１１３によりＧＮＤとし、ソース１１５をソース線１１４によりＧＮＤとし、ゲート１１２へワード線１１２により負の高電圧が印可される。

そうすると、浮遊ゲート２０５中に蓄えられた電子がFowler-Nordheim（ＦＮ）トンネル現象によってシリコン基板２００へ排出される。ワード線１１２を共通とするメモリセル２０１ｂすべてが消去されるが、ＮＯＲ型フラッシュメモリでは特定のメモリセルを消去することはしないため問題にならない。また、消去のためにはＹアドレスは必要とならない。

次に、図１１を用いて、前提例のメモリ装置における、データの読出動作について説明する。

図１１に示すように、データを読み出す場合、Ｙアドレス信号がＹアドレスデコーダ１４１に入力される。Ｙアドレスデコーダ１４１は、Ｙアドレス信号をデコードし、ビット線セレクタ１４２を切り替えて読出対象メモリセル２０１ｃにつながるビット線１１３とセンスアンプ１３１を接続する。また、Ｘアドレス信号がＸアドレスデコーダ１２１に入力される。Ｘアドレスデコーダ１２１は、Ｘアドレス信号をデコードし、読出対象メモリセル２０１ｃにつながるワード線１１２に電圧を印加する。そして、共通ソース線１１５及びソース線１１４はソース線ドライバ１５２によってＧＮＤに接地される。そうすると、読出対象メモリセル２０１ｃの記憶状態に応じて、メモリセル２０１ｃから共通ソース線１１５及びソース線１１４を介した経路でＧＮＤへ電流が流れる。図１２はこのときのメモリセル２０１ｃの状態を示している。

図１２に示すように、メモリセル２０１ｃのデータを読み出す場合、ソース１１５をソース線１１４によりＧＮＤとし、ゲート１１２へワード線１１２によりＶＤＤを供給し、さらに、センスアンプ１３１からビット線１１３を介してドレイン２０２にＶＤＤを印可する。

そうすると、読出対象メモリセル２０１ｃが非書込状態である"１"の場合は、図１２（ａ）のように、浮遊ゲート２０５に電荷が蓄積されていないため、ゲート１１２の電界によりシリコン基板２００界面に反転層が形成され、ドレイン２０２からソース１１５へ電流が流れ、ソース線１１４を経てＧＮＤへ流れ込む。センスアンプ１３１は、この電流を検出することで、非書込状態（データ１）を読み出すことができる。

また、読出対象メモリセル２０１ｃが書込み状態である"０"の場合は、図１２（ｂ）のように、ゲート１１２に印加した電圧が浮遊ゲート２０５中の電子に阻害されてシリコン基板２００に届かないため、ドレイン−ソース間に電流が流れない。センスアンプ１３１は、この電流無しを検出することで、書込状態（データ０）を読み出すことができる。

このように、前提例では、複数のメモリセルのソースを共通接続した共通ソース線を有し、共通ソース線からソースコンタクトを介してソース線に接続する構成となっている。

ここで、前提例の問題について検討する。図１３は、前提例を含む複数のメモリセルの構成とソース抵抗の関係を示している。

図１３において、「（ａ）１セルごとにコンタクト」の構成とは、メモリセルごとにソースコンタクトを設け、各メモリセルのソースからソース線へ接続する構成である。

「（ｂ）シリサイド共通ソース線」の構成とは、各メモリセルのソースをシリサイド（金属）で接続し、このシリサイドにより共通ソース線を形成し、このシリサイド共通ソース線から複数のメモリセル単位でソースコンタクトを介しソース線へ接続する構成である。

「（ｃ）セルフアラインソース」の構成とは、「シリサイド共通ソース線」の構成に対し、シリコンで共通ソース線を形成した構成である。

「（ｅ）非シリサイド共通ソース線」の構成とは、「シリサイド共通ソース線」の構成に対し、微細化プロセスによって、ソース領域にシリサイドを形成することができなくなり、金属を含まない非シリサイドで共通ソース線を形成した構成である。

「（ｆ）埋め込みソース線」の構成とは、「非シリサイド共通ソース線」の構成に対し、さらに微細化プロセスが進み、消去ゲート等補助電極や、絶縁膜の下の領域に非シリサイドの共通ソース線が形成された構成である。

近年、微細化プロセスが進むに従って、メモリセルの構成は、構成（ａ）から構成（ｆ）に進んできている。構成（ａ）から構成（ｆ）に進むに従って、セルアレイの面積が小さくなっている。

まず、構成（ａ）と構成（ｂ）（ｃ）を比較すると、構成（ｂ）（ｃ）では、各メモリセルのソースを共通に接続して複数のメモリセル単位にソースコンタクトを設ける共通ソース線の構成とすることで、構成（ａ）よりもセルアレイの面積を小さくすることが可能となっている。

しかし、図１３から分かるように、共通ソース線はソース線よりも配線抵抗が大きいため、共通ソース線を用いるとソース抵抗が大きくなる。

さらに、構成（ｂ）（ｃ）と構成（ｄ）（ｅ）を比較すると、構成（ｄ）（ｅ）では、微細化プロセルによって、構成（ｂ）（ｃ）よりもさらに面積が小さくなっている。しかし、構成（ｄ）（ｅ）では、微細化プロセスによりソースをシリサイドで形成することができないため、ソース抵抗が極端に増大する。

このソース抵抗の増大は、メモリセルに流れるセル電流に大きく影響する。図１４は、メモリセルにおけるソース電圧とセル電流の関係を示している。すなわち、ソース抵抗が増大すると、ソース電圧が上昇する。そうすると、図１４から分かるように、ソース電圧の上昇にしたがってセル電流が減少する。

つまり、ソース抵抗が増大すると、メモリセルの読み出し時に、ソース電圧をグランド電位まで下げることができなくなり、バックゲート効果によりセル電流が低下してしまう。セル電流は大きければ大きいほど高速での読み出しが可能であり、セル電流の低下は読出し速度の低下を意味する。

一方で、ソース抵抗を下げるために、ソースコンタクトを増やすことが考えられるが、一般的にソースコンタクト領域は通常セルの数倍以上の面積を占有するため、ソースコンタクトを増やすとセルアレイ面積全体に対する有効セルの面積が非常に小さくなってしまう。

以上のように、ＮＯＲ型フラッシュメモリのセル密度を上げるには共通ソース線技術が有効であるが、セル密度にとって有利な技術ほどソース抵抗が増大し、セル電流が下がる。また、ソース抵抗を下げるには、ソースコンタクト数を増やすのが有効だが、セル密度は低下してしまう。つまり、セル密度とソース線抵抗は相反する関係にある。

そこで、以下に説明するように、本発明では、ソースのグランドへの放電経路を別に作ることで、セル密度を上げつつソース線抵抗を下げることを可能とする。特に、消去状態のセルは、ゲートに電圧を印加しなければＯＦＦ、印加するとＯＮと、通常のＭＯＳＦＥＴと同じ動作をする原理を利用することで、ソース電流の経路を複数形成し、回路面積の増大を抑える。

（本発明の特徴）
本発明の実施の形態の説明に先立って、本発明の主な特徴について参考例と比べて説明する。

まず、図１５は、参考例のメモリ装置における読み出し時の模式図である。参考例では上述したように、センスアンプ１３１は、ビット線セレクタ１４２により読み出し対象メモリセル２０１ｃと接続され、読み出し対象メモリセル２０１ｃは、共通ソース線１１５からソースコンタクト１１６、ソース線１１４を介して、ソース線ドライバ１５２により接地される。ここでソース線１１４は金属配線であり抵抗値は小さく、共通ソース線１１５は拡散層配線であり抵抗値は大きい。

参考例では、メモリセルのソースから接地までの経路上に抵抗の大きい拡散層配線（共通ソース線）があるため、電流量が制限される。電流量が大きいほどセンスアンプ１３１の反応は速くなるため、高速での読出動作のためには抵抗を小さくする必要があるが、そのためには、大きな面積を必要とする拡散層−金属配線接続部(ソースコンタクト)領域を数多く取る必要があり、メモリセルアレイ面積の増大につながる。

これに対し、図１６は、本発明のメモリ装置における読み出し時の模式図である。本発明では、常に消去状態のメモリセル３０２をＧＮＤへの接地経路として使用する。すなわち、参考例と同様に、センスアンプ１３１は、ビット線セレクタ１４２により読み出し対象メモリセル３０１ｃと接続され、読み出し対象メモリセル３０１ｃ（第２のメモリセル）は、共通ソース線１１５からソースコンタクト１１６、ソース線１１４を介した第１の電気的接続パスにより、ソース線ドライバ１５２により接地される。本発明では、さらに、共通ソース線１１５に共通接続されたメモリセル３０２（第１のメモリセル）を介した第２の電気的接続パスによりＧＮＤへ接続される。

このように、本発明では、セル電流が共通ソース線だけではなく、メモリセル３０２を介してもＧＮＤに接続されるため、ソース抵抗を小さくすることができ、ソース電圧の上昇を抑え、高速動作が可能となる。さらに、ソースコンタクトではなく、メモリセルアレイ内のメモリセルを利用してＧＮＤに接続するため、ソースコンタクトの配置頻度を下げることができ、回路規模の増大を抑えることができる。

（本発明の実施の形態１）
以下、図面を参照して本発明の実施の形態１について説明する。図１７は、本発明の実施の形態１に係るメモリ装置の構成を示している。

本実施形態に係るメモリ装置１は、図１及び図２と同様に、ＮＯＲ型（ＤＩＮＯＲ型）フラッシュメモリ回路であり、ワード線ドライバ部１２０、センスアンプ部１３０、ビット線セレクタ部１４０、ソース線ドライバ部１５０を備えている。また、図１及び図２に対し、メモリ装置１は、メモリセルアレイ部１１０の構成が異なり、新たに、ビット線接地用スイッチ部３１０を備えている。

メモリセルアレイ部１１０のメモリセルアレイ３００は、後述するように、内部に複数のメモリセルを備え、８ビット×８ビットの情報を記憶するとともに、常に消去状態の消去状態メモリセル（後述のメモリセル３０２）を有している。そして、特定のビット線１１３（後述のビット線１１３−Ｇ）上に、消去状態メモリセルが配置され、この特定のビット線１１３が、ビット線接地用スイッチ部３１０まで接続されている。特定のビット線１１３は、ビット線セレクタ１４２まで延在されるが、ビット線セレクタ１４２とは電気的に接続されていない。

ビット線接地用スイッチ部３１０は、複数のビット線接地用スイッチ３１１を有している。複数のビット線接地用スイッチ３１１は、メモリセルアレイ３００の消去状態メモリセルごとに設けられ、消去状態メモリセルとビット線１１３により接続されている。ビット線接地用スイッチ３１１は、メモリセルの読み出し時に、スイッチがＯＮされて、消去状態メモリセルをＧＮＤに接地する。

図１８は、本発明の実施の形態１に係るメモリセルアレイ３００の回路構成を示している。

このメモリセルアレイ３００は、図３と同様に、ＮＯＲ型フラッシュメモリセルであるメモリセル３０１がアレイ状に配列され、各メモリセル３０１に、ワード線１１２、ビット線１１３、共通ソース線１１５を介してソース線１１４が接続されている。メモリセルアレイ３００は、図３に比べて、ビット線１１３−Ｇに接続された、常に消去状態にしておく複数の消去状態メモリセル３０２を有している。消去状態メモリセル３０２は、常に消去状態であるとともに、ビット線接地用スイッチ３１１に接続されている。消去状態メモリセル３０２は、任意のビット線１１３に接続されるメモリセルを用いることができる。また、消去状態メモリセル３０２は、他のメモリセル３０１と同じ構成であり、図４と同様の物理構成である。

次に、図１９を用いて、本発明の実施の形態１に係るメモリ装置１における、データの書込動作について説明する。

メモリ装置１の書込動作は、図５と同様となる。すなわち、Ｙアドレス信号がＹアドレスデコーダ１４１に入力され、ビット線セレクタ１４２が書込対象メモリセル３０１ａにつながるビット線１１３と書込用ビット線ドライバ１３２を接続する。ソースアドレス信号がソースデコーダ１５１に入力され、ソース線ドライバ１５２が書込対象メモリセル３０１ａの存在する領域のソース線１１４に高電圧を印加する。Ｘアドレス信号がＸアドレスデコーダ１２１に入力され、ワード線ドライバ１２２が書込対象メモリセル２０１ａにつながるワード線１１２に高電圧を印加する。これにより、図８のようにメモリセル３０１ａにデータが書き込まれる。

本実施形態では、常に消去状態にある消去状態メモリセル３０２が接続されているビット線１１３−Ｇは、ビット線セレクタ１４２及び書込用ビット線ドライバ１３２には接続されていないため、消去状態メモリセル３０２は常にビット線セレクタ１４２により選択されることはない。また、書込時には、ビット線接地用スイッチ３１１がオフであり、消去状態メモリセル３０２は、ＧＮＤからスイッチで切り離されている。

このため、書込時にビット線１１３−Ｇ上にある消去状態メモリセル３０２には電子が注入されず、消去状態のままとなる。また、このビット線接地用スイッチ３１１にアドレス情報は不要であるため、簡素な構成で済む。

次に、図２０を用いて、本発明の実施の形態１に係るメモリ装置における、データの消去動作について説明する。

メモリ装置１の消去動作は、図９と同様となる。すなわち、メモリセル３０１のデータを消去する場合、ビット線１１３の電位をＧＮＤとし、ソース線１１４の電位をＧＮＤとし、消去対象メモリセル３０１ｂにつながるワード線１１２に負の高電圧を印加する。これにより、図１０のようにワード線１１２上のメモリセル３０１ｂのデータが消去される。

このとき、ビット線接地用スイッチ３１１がオフである。また、消去対象メモリセル３０１ｂは、Ｘアドレスのみで決定されるため、このメモリセル３０１ｂの消去時に、消去状態メモリセル３０２も消去されることになる。消去状態メモリセル３０２は、常に消去状態にすべきであるため、メモリセル３０１ｂと同時に消去されても本発明の動作に影響はない。

次に、図２１を用いて、本発明の実施の形態１に係るメモリ装置における、データの読出動作について説明する。

データを読み出す場合、図１１と同様に、Ｙアドレス信号がＹアドレスデコーダ１４１に入力され、Ｙアドレスデコーダ１４１は、Ｙアドレス信号をデコードし、ビット線セレクタ１４２を切り替えて読出対象メモリセル３０１ｃにつながるビット線１１３とセンスアンプ１３１を接続する。また、Ｘアドレス信号がＸアドレスデコーダ１２１に入力され、Ｘアドレスデコーダ１２１は、Ｘアドレス信号をデコードし、読出対象メモリセル３０１ｃにつながるワード線１１２に電圧を印加する。そして、共通ソース線１１５及びソース線１１４はソース線ドライバ１５２によってＧＮＤに接地される。

このとき、さらに、本実施形態では、ビット線接地用スイッチ３１１をオンし、消去状態メモリセル３０２とＧＮＤを接続する。データを読み出す場合、常に消去状態にある消去状態メモリセル３０２ｃは、ワード線１１２に電圧が印加されると同時にＯＮ状態になる。ビット線接地用スイッチ３１１は、外部の制御回路によって、少なくともメモリセルの読み出し時にオンとなるように制御される。例えば、ソースデコーダ１５１によってソース線ドライバ１５２がソース線１１４を接地するタイミングで、ビット線接地用スイッチ３１１がオンされる。

このため、センスアンプ１３１から読出対象メモリセル３０１ｃを介して共通ソース線１１５に流れ込んだ電流は、ソース線ドライバ１５２への経路だけではなく、常に消去状態にある消去状態メモリセル３０２ｃを介した経路でもＧＮＤへ流れ出す。すなわち、読出対象メモリセル３０１ｃ（第２のメモリセル）から、共通ソース線１１５、ソースコンタクト１１６、ソース線１１４、ソース線ドライバ１５２を経由してＧＮＤへ接続される第１の電気的接続パスと、読出対象メモリセル３０１ｃから、共通ソース線１１５、ＯＮ状態の消去状態メモリセル３０２ｃ（第１のメモリセル）のソースからドレイン、消去状態メモリセル３０２ｃに接続されたビット線１１３−Ｇ、ビット線接地用スイッチ３１１を経由してＧＮＤへ接続される第２の電気的接続パスと、２つの経路により接地される。

以上のように、本実施形態では、読出対象メモリセルと同一のワード線上に、常に消去状態でデータの記憶に使用しないメモリセルを用意し、常に消去状態のメモリセルの存在するビット線上にはグランドへの放電経路を用意する構成とした。消去状態のメモリセルは、通常のトランジスタと同じ動作をするため、ワード線に電圧を印加するとＯＮ状態となり、共通ソース線以外に消去状態のメモリセルのビット線を介して放電する経路が形成されることになる。

このため、読出時におけるメモリセルのソース抵抗を小さくすることができる。図１３及び図１４のように、ソース抵抗を小さくすることで、ソース電圧が下がりセル電流の低下を抑えることができるため、高速動作が可能となる。

また、常に消去状態のメモリセルは、データを記録するには使えなくなるが、ソースコンタクト部よりも面積が遥かに小さいため、メモリセルアレイ面積の増大を最小限に抑えることが可能である。常に消去状態のメモリセルの大きさは１メモリセルの幅であるが、ソースコンタクト領域には数セル分以上の大きさが必要となる。つまり、ソースコンタクトの配置頻度を下げることで、有効セルの割合が増加し、回路面積の増大を抑えることができる。

さらに、ソースコンタクト部はメモリセルアレイ内の規則性を崩してしまうために製造において歩留まりを低下させる傾向にあるが、本発明では通常のメモリセルを常に消去状態にすることで接地経路を確保するため、通常のメモリセルと同様に製造できる。したがって、メモリセルアレイの規則性を崩すことがないため、リソグラフィやエッチングの安定性が向上し、メモリセルの形状・特性のばらつきが低減し、歩留まりを改善することが可能である。

例えば、拡散層配線抵抗が１メモリセル幅あたり５００Ω程度である場合、前提例では８０ＭＨｚ以上の高速読出のためにはセルコンタクト領域をメモリセル１６個おき確保する必要があった。これに対し、本実施形態を採用すると、常に消去状態のメモリセルを１６個おきに配置することでセルコンタクト領域は１２８メモリセルおきに確保すれば良くなる。

例えば、セルコンタクト領域に３メモリセル幅を必要とする場合、前提例と比較して同一のメモリセルアレイ面積に対して実際にデータの記録できるメモリセルの数が１０％程度増加する。

（本発明の実施の形態２）
以下、図面を参照して本発明の実施の形態２について説明する。本実施形態では、実施の形態１に対し、常に消去状態のメモリセルを任意のビット線上に配置可能としている。

図２２は、本発明の実施の形態２に係るメモリ装置の構成を示している。本実施形態に係るメモリ装置１は、実施の形態１の図１７と比べて、ビット線接地用スイッチ部３１０の構成が異なり、新たに、スイッチ制御用デコーダ３１２を備えている。その他の構成は実施の形態１と同様である。

ビット線接地用スイッチ部３１０では、複数のビット線接地用スイッチ３１１が、複数のメモリセルアレイ３００のビット線１１３のそれぞれに対応して設けられる。すなわち、ビット線接地用スイッチ３１１は、メモリセルアレイ３００の任意のビット線１１３を選択してＧＮＤに接続する。

スイッチ制御用デコーダ３１２は、入力されるスイッチ制御信号をデコードし、対応するビット線１１３のビット線接地用スイッチ３１１のオン／オフを切り替える。つまり、メモリセルの読み出し時に、読出対象メモリセルが含まれるビット線をＧＮＤから切り離す。

また、本実施形態では、常に消去状態のメモリセルを任意に選択できるため、全てのビット線１１３がビット線セレクタ１４２に接続されている。なお、メモリセルアレイ３００の構成は図１８と同様である。

次に、図２３を用いて、本発明の実施の形態２に係るメモリ装置１における、データの書込動作について説明する。

図１９と同様に、Ｙアドレス信号にしたがって、書込対象メモリセル３０１ａにつながるビット線１１３と書込用ビット線ドライバ１３２が接続され、ソースアドレス信号にしたがって、書込対象メモリセル３０１ａの存在する領域のソース線１１４に高電圧が印加され、Ｘアドレス信号にしたがって、書込対象メモリセル２０１ａにつながるワード線１１２に高電圧が印加され、メモリセル３０１ａにデータが書き込まれる。

本実施形態では、常に消去状態にある消去状態メモリセル３０２は任意に選択可能であるため、消去状態メモリセル３０２に接続されるビット線１１３−Ｇについて、Ｙアドレスデコーダ１４１はスキップ処理を行う。このためＹアドレスに対応してビット線１１３−Ｇが選択されることはなく、書込時に、消去状態メモリセル３０２は書込用ビット線ドライバ１３２には接続されない。また、書込時には、スイッチ制御用デコーダ３１２は制御動作しないため、ビット線接地用スイッチ３１１は全てオフであり、消去状態メモリセル３０２は、ＧＮＤからスイッチで切り離されている。

このため、図１９と同様に、書込時にビット線１１３−Ｇ上にある消去状態メモリセル３０２には電子が注入されず、消去状態のままとなる。実施の形態１と同様に、ビット線接地用スイッチ３１１にアドレス情報は不要である。

なお、Ｙアドレスデコーダがスキップ処理を行わないことで、消去状態メモリセル３０２を通常のメモリセル３０１として動作させ、任意のデータを書込むことも可能である。

次に、図２４を用いて、本発明の実施の形態２に係るメモリ装置における、データの消去動作について説明する。

図２０と同様に、ビット線１１３の電位をＧＮＤとし、ソース線１１４の電位をＧＮＤとし、消去対象メモリセル３０１ｂにつながるワード線１１２に負の高電圧が印加されて、ワード線１１２上のメモリセル３０１ｂのデータが消去される。

このとき、スイッチ制御用デコーダ３１２は制御動作しないため、ビット線接地用スイッチ３１１は全てオフである。

実施の形態１と同様に、消去対象メモリセル３０１ｂはＸアドレスのみで決定されるため、このメモリセル３０１ｂの消去時に、常に消去状態にすべき消去状態メモリセル３０２も消去される。

次に、図２５を用いて、本発明の実施の形態２に係るメモリ装置における、データの読出動作について説明する。

図２１と同様に、Ｙアドレス信号にしたがって、読出対象メモリセル３０１ｃにつながるビット線１１３とセンスアンプ１３１を接続し、Ｘアドレス信号にしたがって、読出対象メモリセル３０１ｃにつながるワード線１１２に電圧を印加し、共通ソース線１１５及びソース線１１４がＧＮＤに接地される。

このとき、本実施形態では、実施の形態１と異なり、全ビット線１１３にビット線接地用スイッチ３１１を介したＧＮＤへの経路があるため、常に消去状態の消去状態メモリセル３０２が配置されているビット線はＧＮＤへ接続するが、消去状態メモリセル３０２以外のビット線はＧＮＤへの経路を遮断しておく必要がある。

このため、スイッチ制御用デコーダ３１２は、メモリセルの配置状況に合わせたスイッチ制御信号を入力してデコードし、消去状態メモリセル３０２が接続されたビット線１１３−Ｇのビット線接地用スイッチ３１１はオンにし、その他のビット線１１３のビット線接地用スイッチ３１１はオフとなるように制御する。なお、ここでは、１本のビット線１１３のみＧＮＤに接地しているが、複数のビット線１１３に対応したメモリセルを消去状態メモリセルとし、複数のビット線１１３を接地することが可能である。

そうすると、実施の形態１と同様に、センスアンプ１３１から読出対象メモリセル３０１ｃを介して共通ソース線１１５に流れ込んだ電流は、ソース線ドライバ１５２だけではなく、常に消去状態にある消去状態メモリセル３０２ｃを介してＧＮＤへ流れ出す。

したがって、本実施形態では、実施の形態１と同様に、消去状態メモリセル３０２からＧＮＤへの経路により、ソース抵抗を小さくして高速動作可能であるとともに、ソースコンタクトの頻度を下げ回路規模の増大を抑止することができる。

さらに、本実施形態では、すべてのビット線上に、ＧＮＤへの放電経路を用意しておく構成とした。こうすることで、必要な読出速度に応じて常に消去状態のメモリセルの数を増減させることが可能である。

例えば、低速動作でも記憶容量がより多く必要な製品の場合には消去状態メモリセルの数をより減らし、記憶容量が少なくてもより高速な動作が必要な製品の場合には消去状態メモリセルの数を増やすことで制御可能である。低速読出と高速読出の切り替えは外部からの制御信号やヒューズ等でデコーダの動作を切り替えるだけであるため、同一のフォトマスクで、容量が少ないが高速読出可能な製品と、低速だが容量の大きい製品を作り分けることが可能となる。

前提例では、高速読出のためには１６個おきに常に消去状態のメモリセルを配置する必要があるが、例えば、１０ＭＨｚ程度の低速読出で良い場合は常に消去状態のメモリセルを配置する必要が無くなるため、実施の形態１に比べてさらに６％程度メモリセルの数が増加する。

なお、常に消去状態のメモリセルの選択するためビット線セレクタはスキップ動作を行うが、例えば、メモリ装置に対しＹアドレスを与える制御回路の制御プログラムにより実現できる。これは制御プログラムのコンパイラ等によるバイナリ生成時に導入することも可能である。

この場合、スキップするビット線をＧＮＤに接地するような回路構成にした上で、例えば、消去セルのデータ(ＦＦ)にＮＯＰが割り当てられたＣＰＵであれば、コンパイル時に消去状態にしたい箇所はＦＦのままにしておいてもよいし、消去セルのデータ(ＦＦ)に別の命令が割り当てられているＣＰＵの場合は、コンパイル時にこのアドレスをスキップするようにしてもよい。

（本発明の実施の形態３）
以下、図面を参照して本発明の実施の形態３について説明する。本実施形態では、実施の形態２に対し、ビット線接地用スイッチをビット線セレクタに内蔵している。

本実施形態のメモリ装置は、実施の形態２の図２２の構成と比べて、ビット線セレクタ１４２の構成が異なり、ビット線接地用スイッチ３１１が不要である。その他の構成は実施の形態２と同様である。

図２６は、本発明の実施の形態３に係るビット線セレクタの構成を示している。このビット線セレクタ１４２は、ビット線１１３ごとにスイッチ４０１を有している。ビット線１１３と、センスアンプ１３１またはＧＮＤとの接続を切り替える。

図２５のように実施の形態２では、消去状態メモリセル３０２以外のビット線はＧＮＤへの経路を遮断しておく必要がある。この遮断を、実施の形態２ではビット線接地用スイッチ３１１で切り替えていたが、本実施形態では、ビット線セレクタ１４２内のスイッチ４０１により切り替える。すなわち、スイッチ４０１は、Ｙアドレスデコーダ１４１にしたがって、読出対象メモリセル３０１ｃにつながるビット線１１３をセンスアンプ１３１と接続し、その他のビット線１１３はＧＮＤへ接続する。

これにより、実施の形態２に対し、簡易な構成で、消去状態メモリセル以外のビット線についてＧＮＤへの経路を遮断することができ、さらに回路規模の増大を抑止することができる。
（その他の本発明の実施の形態）

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

例えば、上記実施の形態で述べられているＶＤＤ電位とＧＮＤ電位は必ずしも常に同じ値である必要はなく、必要に応じて独立した任意の電圧とすることが可能である。

例えば、書込時の浮遊ゲートへの注入電子量と、読出時のワード線電位を調整することで複数の書込状態を取り、一つのセルに複数ビットのデータを記録することを可能とした構成にも適用が可能である。

１，１００ メモリ装置
１１０ メモリセルアレイ部
１１１，３００ メモリセルアレイ
１１２ ワード線（選択ゲート）
１１３ ビット線
１１４ ソース線
１１５ 共通ソース線（ソース領域）
１１６ ソースコンタクト
１１７ ビットコンタクト
１２０ ワード線ドライバ部
１２１ Ｘアドレスデコーダ
１２２ ワード線ドライバ
１３０ センスアンプ部
１３１ センスアンプ
１３２ 書込用ビット線ドライバ
１４０ ビット線セレクタ部
１４１ Ｙアドレスデコーダ
１４２ ビット線セレクタ
１５０ ソース線ドライバ部
１５１ ソースデコーダ
１５２ ソース線ドライバ
２００ シリコン基板
２０１，３０１ メモリセル
２０２ ドレイン領域
２０４ ゲート酸化膜
２０５ 浮遊ゲート
２０６ ポリシリコン間絶縁膜
２１０ 素子分離酸化膜
２１１ 層間絶縁膜
３０２ 消去状態メモリセル
３１０ ビット線接地用スイッチ部
３１１ ビット線接地用スイッチ
３１２ スイッチ制御用デコーダ
４０１ スイッチ

Claims (18)

1. 複数のメモリセルを備えたメモリセルアレイと、
   前記メモリセルアレイ内に前記複数のメモリセル各々のソースが共通接続された共通ソース線と、
   前記共通ソース線が第１の電気的接続パスを形成して接地電位に接続される場合に、前記共通ソース線と前記接地電位との間をさらに接続する第２の電気的接続パスとを備え、
   前記第２の電気的接続パスは、前記複数のメモリセルに含まれる第１のメモリセルにより形成される、
   メモリ装置。
2. 前記第１の電気的接続パスは、前記複数のメモリセルに含まれる第２のメモリセルのデータを読み出す場合に形成される、
   請求項１に記載のメモリ装置。
3. 前記第２のメモリセルのソースと前記第１のメモリセルのソースとが前記共通ソース線を介して接続されている、
   請求項２に記載のメモリ装置。
4. 前記第２のメモリセルのゲートと前記第１のメモリセルのゲートとが共通接続されている、
   請求項２または３に記載のメモリ装置。
5. 前記第１のメモリセルは、前記第１の電気的接続パスが形成される場合に、導通状態となる、
   請求項１乃至４のいずれか一項に記載のメモリ装置。
6. 前記第１のメモリセルは、データが消去された消去状態のメモリセルである、
   請求項１乃至５のいずれか一項に記載のモリ装置。
7. 前記第１のメモリセルは、ドレインがビット線に接続され、前記ビット線とともに前記第２の電気的接続パスを形成する、
   請求項１乃至６のいずれか一項に記載のメモリ装置。
8. 前記ビット線と前記接地電位との接続をオン／オフするスイッチ回路を備える、
   請求項７に記載のメモリ装置。
9. 前記スイッチ回路は、前記第１の電気的接続パスが形成される場合にオンし、前記第１の電気的接続パスが形成されない場合にオフする、
   請求項８に記載のメモリ装置。
10. 複数のビット線にそれぞれ接続された複数の前記第１のメモリセルを備え、
    前記複数のビット線と前記複数の第１のメモリセルは、前記第２の電気的接続パスを形成する、
    請求項１乃至６のいずれか一項に記載のメモリ装置。
11. 前記複数のビット線と前記接地電位との接続をそれぞれオン／オフする複数のスイッチ回路を備える、
    請求項１０に記載のメモリ装置。
12. 前記複数のスイッチ回路は、前記第１の電気的接続パスが形成される場合にオンし、前記第１の電気的接続パスが形成されない場合にオフする、
    請求項１１に記載のメモリ装置。
13. 前記複数のスイッチ回路のいずれかがオフの場合、当該オフであるスイッチ回路に接続されている前記第１のメモリセルは、データの書き込みが可能である、
    請求項１１または１２に記載のメモリ装置。
14. 前記複数のメモリセルは、ＮＯＲ型フラッシュメモリセルである、
    請求項１乃至１３のいずれか一項に記載のメモリ装置。
15. 半導体基板の表面に形成されたソース及びドレインと、前記ソースと前記ドレインとの間の前記半導体基板上に浮遊ゲートを含んで形成されたゲートと、を有する複数のメモリセルと、
    前記複数のメモリセルをアレイ配列したメモリセルアレイと、
    前記メモリセルアレイ内の前記半導体基板表面に、前記複数のメモリセル各々のソースが共通接続されるように連続形成された共通ソース線と、
    前記半導体基板上の層間絶縁膜上に形成され、前記共通ソース線とスルーホールを介して接続される上部ソース線と、
    前記共通ソース線及び前記上部ソース線が第１の電気的接続パスを形成して接地電位に接続される場合に、前記共通ソース線と前記接地電位との間を前記上部ソース線を介さずに接続する第２の電気的接続パスとを備え、
    前記第２の電気的接続パスは、前記複数のメモリセルに含まれる第１のメモリセルにより形成される、
    メモリ装置。
16. ワード線方向及びビット線方向にアレイ配列された複数のメモリセルと、
    前記ワード線方向に並ぶ前記複数のメモリセルのソースを共通接続する共通ソース線と、
    前記ビット線方向に並ぶ前記複数のメモリセルのドレインを、前記共通ソース線の接地に応じて接地する接地回路と、
    を有するメモリ装置。
17. 前記接地回路は、前記ビット線方向に並ぶメモリセルに接続されたビット線と接地電位とを接続する、
    請求項１６に記載のメモリ装置。
18. 前記接地回路を複数有し、複数の前記接地回路は、複数の前記ビット線のそれぞれに接続されている、
    請求項１７に記載のメモリ装置。

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