KR20030022073A

KR20030022073A - 반도체 기억 장치

Info

Publication number: KR20030022073A
Application number: KR1020020053860A
Authority: KR
Inventors: 다우라다다유끼
Original assignee: 가부시끼가이샤 도시바
Priority date: 2001-09-07
Filing date: 2002-09-06
Publication date: 2003-03-15
Also published as: KR100512502B1; CN1286118C; US6760254B2; CN1405778A; JP4127605B2; JP2003085989A; US20030048686A1; TW569242B

Abstract

반도체 기억 장치가 개시되어 있으며, 이 반도체 기억 장치는 복수의 메모리 셀 블록; 복수의 서브데이터선; 복수의 메모리 셀 블록과 복수의 서브데이터선을 포함하는 제1 뱅크 영역; 적어도 하나의 제2 뱅크 영역; 복수의 데이터 판독선; 복수의 데이터 판독선에 접속된 복수의 제1 증폭 회로; 복수의 자동 데이터선; 복수의 자동 데이터 판독선에 접속된 복수의 제2 증폭 회로; 복수의 메모리 셀 블록에 대응하여 제공되는 복수의 스위치 회로를 포함하고, 여기서 제2 뱅크 영역의 복수의 메모리 셀 내의 데이터는, 제1 뱅크 영역의 복수의 메모리 셀 내의 데이터가 복수의 제2 증폭 회로로부터 판독되는 중에도 복수의 제1 증폭 회로로부터 판독가능하다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 전기적으로 데이터의 소거/재기입 가능한 불휘발성의 반도체 기억 장치(EEPROM)에 관한 것으로, 특히 MOS형 트랜지스터 구조의 기억 소자를 행렬 형상으로 배치하여 구성한 뱅크를 복수개 갖는 반도체 기억 장치에서, 임의의 뱅크에서 소거 또는 기입을 실행하는 중에 다른 뱅크의 판독이 가능한 구성을 갖는 반도체 메모리에 관한 것으로, 일괄 소거 가능한 반도체 메모리(플래시 메모리) 등에 사용되는 것이다.

EEPROM의 메모리 셀로서, 사이즈의 축소를 도모하기 위해, 반도체 기판에 형성된 이중 웰 상에 2층 스택 게이트 구조를 갖는 NMOS 트랜지스터가 알려져 있다.

도 4는 2층 스택 게이트 구조의 NMOS 트랜지스터로 이루어지는 셀의 일례를 도시하는 단면도이다.

도 4에서, 참조 부호 30은 P형 기판(Psub), 참조 부호 31은 N형 웰(NWell), 참조 부호 32는 N형 웰 내에 형성된 P형 웰(Pwell)이다. N형 웰(31) 내에는, 웰 인출 전극이 N⁺형의 확산층(33)으로 형성되어 있다. 또한, P형 웰(32) 내에는, N⁺형의 확산층(34)에 의한 NMOS 트랜지스터의 소스 S 및 드레인 D가 형성되어 있고, P⁺형의 확산층(35)에 의한 웰 인출 전극이 형성되어 있다.

그리고, 게이트 절연막(36) 상에 제1층째의 다결정 실리콘층에 의해 부유 게이트 FG가 형성되고, 그 위에 절연막(37)으로 분리되어 제2층째의 다결정 실리콘층에 의해 제어 게이트 CG가 형성되어 있다.

실제의 반도체 기억 장치에서는, 하나의 웰 상에 복수의 셀이 행렬 형상으로 배치되어 있고, 각 행의 셀의 제어 게이트 CG에 접속된 복수의 행선 WL과 각 행의 셀의 드레인 D에 접속된 복수의 열선 BL에 의해 어느 하나의 셀이 선택된다. 또한, 모든 셀의 소스 S 및 N웰(31), P웰(32)에 소스선 SL이 공통으로 접속되어 있다.

여기서, 셀의 동작에 대하여, 채널에 고전압을 인가하여 소거하는 NOR형의 메모리 셀을 예로 들어 간단히 설명한다.

데이터의 소거 시에는, 소스선 SL에 예를 들면 10V를 인가함으로써, 셀의 소스 S, N웰(31), P웰(32)에 예를 들면 10V를 인가한다. 또한, 모든 행선 WL에 예를 들면 -7V를 인가함으로써, 모든 제어 게이트 CG에 -7V를 인가한다. 드레인 D는 부유 상태로 한다. 이 때, 부유 게이트 FG 내의 전자는, FN 터널링에 의해 채널 내로 방출된다. 이 상태에서는 셀의 임계치는 낮게 되어 있고, 통상, 이 소거 상태의 데이터를 "1"로 칭한다.

데이터의 기입 시에는, 기입하고자 하는 셀을 선택하기 위해, 복수의 행선WL 중 어느 하나를 예를 들면 9V, 복수의 열선 BL 중 어느 하나를 예를 들면 5V, 소스선 SL을 0V로 설정한다. 이 때, 선택된 셀에서는, 열전자 주입에 의해 부유 게이트 FG 내에 전자가 주입된다. 이 상태에서는 셀의 임계치는 높게 되어 있고, 통상, 이 기입 상태의 데이터를 "0"으로 칭한다.

데이터의 판독 시에는, 판독하고자 하는 셀을 선택하기 위해, 복수의 행선 WL 중 어느 하나를 예를 들면 5V 정도, 복수의 열선 BL 중 어느 하나를 저전압(예를 들면 0.7V 정도), 소스선 SL을 0V로 설정한다. 이 때, 선택한 셀이 기입 상태(데이터 "0")인 경우, 셀은 온 상태로 되지 않기 때문에 전류는 흐르지 않는다. 이에 비하여, 선택한 셀의 데이터가 소거 상태(데이터 "1")인 경우, 셀은 온 상태로 되어, 예를 들면 40㎂ 정도의 셀 전류가 흐른다. 이 전류의 진폭을 감지 증폭 회로(도시 생략) 등에 의해 증폭하여 판독을 행한다.

또한, 이상의 동작 설명에서는, 채널에 고전압을 인가하여 소거하는 NOR형의 메모리 셀을 예로 들어 설명하였지만, 메모리 셀의 소스측에 고전압을 인가하여 소거하는 형식의 메모리 셀이라도 마찬가지이다.

최근의 반도체 기억 장치는, 예를 들면 휴대 기기의 부품으로 사용되어, 각종 프로그램이나 개인 데이터의 저장에 이용되지만, 시스템에 요구되는 메모리칩 수의 삭감을 도모하기 위해, 프로그램이나 데이터를 하나의 반도체 기억 장치에 저장하는 요구가 강하다.

그러나, 도 4에 도시한 바와 같은 셀을 이용한 경우, 데이터의 재기입에 필요한 시간이 비교적 길어지게 된다. 데이터의 기입에는 통상 10㎲ 정도의 시간을필요로 하고, 데이터의 소거에는 블록에 대하여 수백㎳∼수s 정도의 시간을 필요로 하여, 이 데이터 재기입 동안에는 데이터의 판독을 행할 수 없게 된다.

한편, 임의의 메모리 영역에서 데이터 판독을 행하면서, 동시에 다른 메모리 영역에서 데이터의 기입 또는 소거를 행하는 것을 가능하게 한 RWW(Read While Write)형으로 불리는 메모리 시스템이 제안되어 있다.

그리고, 본원 출원인은, 도 4에 도시한 2층 스택 게이트 구조의 NMOS 트랜지스터를 셀로서 이용하여, 데이터 기입 또는 소거 데이터 동작과 판독 동작이 동시 실행 가능한 플래시 메모리를 구체적으로 실현할 수 있는 「반도체 장치」를 제안하였다.

도 5는 현재 제안되어 있는 동시 실행 가능한 플래시 메모리의 일부를 추출하여 구체적인 구성예를 도시하고 있다.

도 5에서, 복수의 뱅크 BNK0∼BNKk는, 각각 1 내지 복수개의 블록 회로군(본 예에서는, BA0∼BAi)이 제1 방향으로 배열되어 구성되어 있고, 이 복수의 뱅크 BNK0∼BNKki는 상기 제1 방향에 직교하는 제2 방향으로 배열되어 있다.

상기 각 블록 회로군 BA0∼BAi는, 각각 전기적으로 데이터의 재기입 가능한 MOS 구조의 메모리 셀이 행렬 형상으로 배치되고, 소거 단위로 구분된 셀 어레이 MA0과, 부(副)행 선택 디코더 RS0, 행선 WL, 열선 BL, 열 선택 게이트 CG0, 블록 디코더 BD0이 설치되어 있다.

뱅크 BNK0∼BNKk에는, 각각 대응하여, 주행 선택 디코더 RM0∼RMk, j개의 데이터선 전환 회로 DLSW0∼DLSWk, 전원 디코더 VD0∼VDk가 설치되어 있다.

또한, 각 뱅크 BNK0∼BNKk에는, 동일 뱅크 내의 블록 회로군 BA0∼BAi에 공통으로 접속되는 주(主)행 선택선 Mi, j개(예를 들면 8개, 혹은 16개)의 부 데이터선 SDLj가 형성되어 있다.

상기 부 데이터선 SDLj는, 동일 뱅크 내의 블록 회로군 BA0∼BAi 상에서 상기 제1 방향으로 제1 배선층으로 형성되어 있고, 각 블록 회로군 BA0∼BAi의 j개의 열 선택 게이트 CG0에 접속됨과 함께, 각 뱅크 BNK0∼BNKk마다 상기 j개의 데이터선 전환 회로 DLSW0∼DLSWk에 대응하여 접속되어 있다.

상기 전원 디코더 VD0∼VDk는, 뱅크 단위로의 기입/소거 시의 전원 컨트롤이나 메모리 셀 선택을 위한 디코드 컨트롤을 행하는 회로군이다.

또한, 뱅크 영역 밖에는, 판독 동작(제1 동작 모드)에서 선택된 뱅크에서의 상기 메모리 셀의 데이터가 상기 j개의 부 데이터선 및 j개의 데이터선 전환 회로 DLSW0∼DLSWk를 통해 판독되는 j개의 판독용 주 데이터선 MDL_Rj가 상기 제2 방향으로 제2 배선층으로 형성되어 있다. 그리고, 이 j개의 판독용 주 데이터선 MDL_Rj에 j개의 판독용 증폭 회로 SA_R1이 접속되어 있다.

또한, 뱅크 영역 밖에는, 기입/소거 동작(제2 동작 모드)에서 선택된 뱅크에서의 상기 메모리 셀의 데이터가 상기 j개의 부 데이터선 및 j개의 데이터선 전환 회로 DLSWi를 통해 판독되는 j개의 자동 주 데이터선이 상기 제2 방향으로 제2 배선층으로 형성되어 있다. 그리고, 이 자동 주 데이터선에 j개의 자동 증폭 회로 SA_Aj가 접속되어 있다.

상기 구성에서, 셀의 선택은 이하와 같이 행해진다.

어드레스 신호에 따라 주행 선택 디코더 RM0과 부행 선택 디코더 RS0에 의해 1개의 행선 WL을 선택한다. 또한, 어드레스 신호에 따라 블록 디코더 BD0이 블록 선택 및 열 선택을 행하여, 열선 BL을 부 데이터선 SDLj에 접속한다.

데이터의 판독을 행하는 경우에는, 부 데이터선 SDLj는, 데이터선 전환 회로 DLSW0∼DLSWk의 전환 제어에 의해 판독용 주 데이터선 MDL_Rj를 경유하여 판독용 증폭 회로 SA_Rj에 접속된 상태로 된다. 그리고, 이 판독용 증폭 회로 SA_Rj에 의한 셀 데이터의 판독은, 출력 회로(도시 생략)의 수에 대응하여, 예를 들면 8개의 바이트 데이터, 또는, 16개의 워드 데이터에 대하여 동시에 행해진다.

또한, 데이터의 기입/소거를 행하는 경우에는, 부 데이터선 SDLj는, 데이터선 전환 회로 DLSW0∼DLSWk의 전환 제어에 의해 자동 주 데이터선 MDL_Aj를 경유하여 자동 증폭 회로 SA_Aj에 접속된 상태로 된다. 그리고, 컨트롤 회로(도시 생략)에 의해, 자동적으로 셀의 기입/소거 레벨의 체크가 행해진다. 이 때, 데이터의 소거는 블록 회로 단위로 행하고, 블록 디코더 BDi는 소거 시의 소스선 전위 컨트롤 등의 제어를 행한다.

상기 구성에 따르면, 임의의 뱅크(예를 들면 BNK0) 내의 임의의 블록을 소거하는 경우에는, BNK0 내의 부 데이터선 SDLj는, 이 뱅크의 데이터선 전환 회로 DLSW0에 의해 자동 주 데이터선 MDL_Aj에 접속된다. 이 때, 다른 뱅크(예를 들면 BNKk) 내의 데이터를 판독하고자 하는 경우에는, BNKk 내의 부 데이터선 SDLj를 해당 뱅크의 데이터선 전환 회로 DLSWk에 의해 판독용 데이터선 MDL_Rj에 접속함으로써 판독을 실현할 수 있다.

그런데, 최근, 플래시 메모리의 실효적인 판독 사이클의 고속화에 대한 요구로부터, 페이지 판독품(品)이나, 버스트품(品)의 요구도 높아지고 있다. 이들은, 예를 들면 8워드를 1페이지로 하여 일괄적으로 판독하고, 그 후, 워드 단위로 직렬로 출력해 가는 사양이며, 각 데이터선(SDLj, MDL_Rj, MDL_Aj)은 다수 필요하게 된다.

도 6은 도 5에 도시한 플래시 메모리를 2층 메탈 배선을 이용하여 실현한 경우의 배선층의 패턴 레이아웃을 도시한다.

도 6에서, 부행 선택 디코더 RSi의 출력인 행선 WLi는, 다결정 폴리실리콘층 PoSi로 형성되고, 열선 BLi는 제1층째의 메탈 M1로 형성된다. 또한, 주행 선택 디코더 RMi의 출력인 주행 선택선 Mi는, 셀 어레이 MAi 상에 제2층째의 메탈 M2로 형성된다. 또한, 부 데이터선 SDLj는, 열 선택 게이트 CGi 위 또는 그 옆 위에 제2층째의 메탈 M2로 형성된다. 또한, 판독용 데이터선 MDL_Rj 및 자동 데이터선 MDL_Aj는, 전원 디코더 VDDi 위 또는 그 옆 위에 제2층째의 메탈 M2로 형성된다.

그러나, 이러한 배선층의 레이아웃에서는, 상술한 바와 같은 듀얼 워크 대응품(品)에서 각 데이터선(SDLj, MDL_Rj, MDL_Aj)이 증가하면, 그 증가분만큼 반도체 기억 장치의 칩 면적이 증가한다.

여기서, 2층 메탈 배선을 이용하여 듀얼 워크품(品)을 실현할 때, 제2층째의 메탈 M2의 피치를 예를 들면 1㎛로 하고, 데이터선 옆에 실드선(GND 전위)을 2개 부가한 경우의 칩 면적을 생각한다. 일례로서, 각 셀 어레이 MAi는 512K비트의 셀을 갖고, 각 뱅크 BNKi는 8개의 블록 회로군(4M비트의 셀)으로 이루어져, 전체적으로 8개의 뱅크 BNKi(32M비트의 셀)를 갖는 경우를 생각한다.

이 경우, 바이트 단위 판독품(品)에서는, 각 데이터선(SDLj, MDL_Rj, MDL_Aj)은 각각 (8+2)개이고, 데이터선의 점유 영역 DLA는 10㎛ 정도로 되지만, 칩 면적에 대한 비율은 작다. 또한, 워드 단위 판독품에서는, 각 데이터선(SDLj, MDL_Rj, MDL_Aj)은 각각 (16+2)개이고, 데이터선의 점유 영역 DLA는 18㎛ 정도가 되지만, 칩 면적에 대한 비율은 작다.

그러나, 예를 들면 1워드를 1페이지로 하는 8워드의 페이지 판독품(8페이지품)에서는, 각 데이터선(SDLj, MDL_Rj, MDL_Aj)은 각각 (128+2)개 있고, 데이터선의 점유 영역 DLA는 128㎛ 정도로 되어, 칩 면적에 대하여 무시할 수 없게 되며, 칩 면적의 증가를 초래하여, 제조 비용의 상승을 초래한다.

상기한 바와 같이, 종래의 반도체 기억 장치를 2층 메탈 배선을 이용하여 듀얼 워크 대응의 페이지 판독품을 실현한 경우에는, 데이터선이 현저하게 증가되어, 그 증가분만큼 칩 면적이 증가된다고 하는 문제가 있었다.

도 1은 본 발명의 반도체 기억 장치를 적용한 경우의 동시 실행 가능한 플래시 메모리의 칩 구성의 일례를 도시하는 블록도.

도 2는 본 발명의 반도체 기억 장치의 제1 실시예에 따른 플래시 메모리의 일부를 도시하는 회로도.

도 3은 도 2의 플래시 메모리를 3층 메탈의 배선층으로 실현한 경우의 패턴 레이아웃의 일례를 도시하는 도면.

도 4는 2층 스택 게이트 구조의 NMOS 트랜지스터로 이루어지는 셀의 일례를 도시하는 단면도.

도 5는 현재 제안되어 있는 동시 실행 가능한 플래시 메모리의 일부를 추출하여 구성예를 도시하는 도면.

도 6은 도 5에 도시한 플래시 메모리를 2층 메탈 배선을 이용하여 실현한 경우의 배선층의 패턴 레이아웃을 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀 어레이

2 : 행렬 디코더

3 : 어드레스선 SW

10 : 어드레스 버퍼

14 : 인터페이스 회로

15 : 기입/소거 제어 회로

본 발명의 제1 양태에 따르면, 제1 방향으로 배열된 복수의 메모리 셀 블록 -이 메모리 셀 블록들 각각은 매트릭스 형태로 배열된 복수의 메모리 셀을 포함하며, 이 복수의 메모리 셀은 MOS 구조이고, 데이터를 전기적으로 재기입가능함- ; 복수의 제1 배선층으로 형성된 복수의 부 데이터선 -상기 복수의 제1 배선층은 상기 복수의 메모리 셀 블록 상에 제1 방향으로 연장되고 상기 복수의 메모리 셀 블록에 접속됨- ; 적어도 상기 복수의 메모리 셀 블록과 상기 복수의 부 데이터선을 포함하는 제1 뱅크 영역; 상기 제1 방향에 수직인 제2 방향으로 배열되고, 상기 제1 뱅크 영역과 동일한 구조를 갖는 적어도 하나의 제2 뱅크 영역; 제2 배선층으로 형성되고 상기 제1 및 제2 뱅크 영역 상에 배열된 복수의 데이터 판독선 -상기 복수의 데이터 판독선은, 제1 동작 모드에서 선택된 상기 제1 및 제2 뱅크 영역 중 임의의 뱅크 영역에 있는 복수의 메모리 셀로부터 상기 복수의 데이터선을 통해 데이터가 판독되도록 구성됨- ; 상기 복수의 데이터 판독선에 접속된 복수의 제1 증폭 회로; 상기 제1 및 제2 뱅크 영역에 있는 복수의 메모리 셀 블록으로부터 떨어진 영역 상에 상기 제2 방향으로 연장되는 복수의 자동 데이터선 -상기 복수의 자동 데이터선은, 제1 동작 모드에서 선택된 뱅크 영역에 있는 복수의 메모리 셀로부터 복수의 부 데이터선을 통해 제2 동작 모드에서 데이터가 판독되도록 구성됨- ; 상기 복수의 자동 데이터선에 접속된 복수의 제2 증폭 회로; 상기 제1 및 제2 뱅크 영역에 있는 복수의 메모리 셀 블록에 대응하여 제공되는 복수의 스위치 회로 -상기 복수의 스위치 회로는, 상기 제1 및 제2 뱅크 영역에 있는 복수의 부 데이터선과 복수의 데이터 판독선을 상기 제1 및 제2 동작 모드에 따라 접속 상태 및 비-접속 상태로 스위칭하도록 구성됨- 을 포함하며, 상기 제2 뱅크에 있는 상기 복수의 메모리 셀 내의 데이터는, 상기 제1 뱅크 영역에 있는 상기 복수의 메모리 셀 내의 데이터가 상기 복수의 제2 증폭 회로로부터 판독되는 중에도, 상기 복수의 제1 증폭 회로로부터 판독될 수 있는 반도체 기억 장치가 제공된다.

<실시예>

이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 1은 본 발명이 적용되는 반도체 기억 장치로서, 특원2000-127106호에 기재된 동시 실행 가능한 플래시 메모리의 칩 구성의 일례를 도시한다.

도 1에서, 메모리 셀 어레이(1)는, 각각 n개의 블록 B0∼Bn-1을 배열하여 이루어지는 m개의 코어0∼m-1로 구성되어 있다. 각 블록 B0∼Bn-1은 데이터 소거의 최소 단위이며, 각각 복수의 메모리 셀이 배열되어 있다. 메모리 셀은, 예를 들면 스택 게이트 구조의 불휘발성 메모리 셀이다. 코어는 1 내지 복수의 블록의 집합으로서 정의되지만, 도 1의 예에서는, n개씩의 블록 B0∼Bn-1에 의해 하나의 뱅크를 형성하고 있다.

각 코어에는, 메모리 셀을 선택하기 위한 행 디코더와 열 디코더를 포함하는 행렬 디코더(2), 어드레스선이나 전원선을 전환하는 스위치 회로(어드레스선 SW)(3), 로컬 데이터선(4), 데이터선 스위치 회로(16)가 설치되어 있다.

메모리 셀 어레이(1)의 모든 코어에 대하여 공통으로, 데이터 판독 동작 시에 메모리 셀을 선택하기 위한 제1 어드레스 버스선(판독용 어드레스 버스선)(6a)과, 데이터 기입 또는 소거 시의 자동 동작에 필요한 제2 어드레스 버스선(기입/소거용 어드레스 버스선)(6b)이 배치되어 있다.

또한, 모든 코어에 대하여 공통으로, 데이터 판독 동작에 이용되는 제1 데이터 버스선(판독용 데이터 버스선)(7a)과, 데이터 기입 또는 소거 동작에 이용되는 제2 데이터 버스선(기입/소거용 데이터 버스선)(7b)이 배치된다.

이들 데이터 버스선(7a, 7b)에 각각 대응하여, 데이터 판독 동작에 이용되는제1 감지 증폭 회로(판독용 S/A1)(11a)와, 데이터 기입 또는 소거 시의 검증 판독에 이용되는 제2 감지 증폭 회로(검증용 S/A2)(11b)가 설치되어 있다.

또한, 모든 코어에 대하여 공통으로, 판독용 전원(12a)으로부터 판독용 전원 전위가 공급되는 제1 전원선(판독용 전원선)(8a)이 배치되고, 기입 또는 소거 전원(12b)으로부터 데이터 기입 또는 소거용 전원 전위가 공급되는 제2 전원선(기입/소거용 전원선)(8b)이 배치되어 있다. 판독용 전원선(8a)에는 데이터 판독 시, 전원 VCC보다 승압된 전압이 공급되고, 이것이 메모리 셀의 게이트에 공급되어 판독이 가능하게 되어 있다.

또한, 상기 판독용 어드레스 버스선(6a) 및 기입/소거용 어드레스 버스선(6b)에 어드레스 신호를 공급하기 위한 어드레스 버퍼 회로(10)와, 외부와의 인터페이스를 취하는 인터페이스 회로(14)가 설치되어 있다.

즉, 이 플래시 메모리는, 전기적 재기입 가능한 불휘발성 메모리 셀을 가지며, 데이터 소거의 단위가 되는 메모리 셀의 범위를 1블록으로 하고, 1 내지 복수의 블록의 집합을 1코어로 하여 복수의 코어가 배열된 메모리 셀 어레이와, 상기 복수의 코어 중 데이터 기입 또는 소거를 행하기 위해 임의의 개수의 코어를 선택하는 코어 선택 수단과, 상기 코어 선택 수단에 의해 선택된 코어 내의 선택된 메모리 셀에 데이터 기입을 행하는 데이터 기입 수단과, 상기 코어 선택 수단에 의해 선택된 코어 내의 선택된 블록의 데이터 소거를 행하는 데이터 소거 수단과, 상기 코어 선택 수단에 의해 선택되지 않은 코어 내의 메모리 셀에 대하여 데이터 판독을 행하는 데이터 판독 수단을 포함한다.

다음으로, 상기 플래시 메모리에서의 동작을 간단히 설명한다.

외부로부터 입력되는 어드레스 신호는 인터페이스 회로(14) 내의 어드레스 입력 회로를 거쳐 어드레스 버퍼 회로(10)에 공급된다. 이 어드레스 버퍼 회로(10)로부터, 동작 모드에 따라, 어드레스 버스선(6a, 6b)에 각각 판독용 어드레스, 기입 또는 소거용 어드레스가 공급된다. 각 어드레스 버스선(6a, 6b)에 공급된 어드레스는, 각 코어마다 설치된 어드레스선·전원선 전환용의 스위치 회로(어드레스선 SW)(3)에 의해 선택적으로 각 코어의 행렬 디코더(2)로 전송된다. 또한, 전원선(8a, 8b)도 상기 스위치 회로(3)에 의해 선택적으로 전환되어 각 코어의 행렬 디코더(2)에 공급된다.

각 코어에서, 로컬 데이터선(4)은, 데이터선 스위치 회로(16)에 의해, 데이터 판독 시에는 판독용 데이터 버스선(7a)에 접속되고, 데이터 기입 또는 소거 시에는 기입/소거용 데이터 버스선(7b)에 접속된다.

즉, 각 코어의 선택 메모리 셀의 데이터는, 로컬 데이터선(4)에 판독되고, 동작 모드에 따라 데이터선 스위치 회로(16)에 의해 데이터 버스선(7a) 또는 데이터 버스선(7b)으로 전송되어, 각각 판독용 감지 증폭 회로(11a), 검증용 감지 증폭 회로(11b)에 의해 검지 증폭된다.

검증용 감지 증폭 회로(11b)의 판독 결과는, 기입/소거 제어 회로(15)로 보내어진다. 이 기입/소거 제어 회로(15)에서는, 기입 또는 소거가 충분한지의 여부가 판정되고, 불충분하면 재기입 또는 재소거의 제어가 행해진다.

이상과 같이, 데이터 판독과, 데이터 기입 또는 소거를 동시에 실행해도, 각각의 동작을 독립의 어드레스 버스선, 데이터 버스선, 감지 증폭 회로, 전원 회로에 의해 제어할 수 있게 된다.

다음으로, 데이터 기입과 판독을 동시에 실행하는 경우의 동작예로서, 코어0에 대하여 데이터 기입이 행해지고, 다른 코어 내의 셀 데이터를 판독하는 경우의 동작을 구체적으로 설명한다.

칩 외부로부터, 코어0부의 선택 어드레스 신호가 입력되고, 기입 커맨드가 입력되면, 인터페이스 회로(14)에 의해 기입 커맨드가 판정되어, 기입 플래그가 설정된다. 이 플래그에 의해, 코어0부의 스위치 회로(3)에 의해, 기입/소거용 어드레스 버스선(6b)의 어드레스 신호가 코어0의 행렬 디코더(2)에 입력되고, 기입/소거용 전원(12b)의 전원이 공급된다. 또한, 데이터선 스위치 회로(16)에 의해 코어0부의 데이터선(4)은 검증용 감지 증폭 회로(11b)에 연결되는 기입/소거용 데이터 버스선(7b)에 접속된다.

이와 같이 어드레스 버스선, 데이터 버스선 및 전원선을 세트함으로써, 코어0에서는 선택된 워드선에 승압된 기입 전압이 인가되고, 비트선에는 기입 데이터에 따라 기입 제어 회로(15)로부터 고전압, 혹은 저전압이 인가된다. 이에 의해, 메모리 셀이 부유 게이트형의 MOS 트랜지스터 구조인 경우, 선택된 메모리 셀의 부유 게이트에 열전자 주입이 이루어져, 데이터 기입이 행해진다. 1회의 기입이 종료되면, 데이터가 판독되어 검증용 감지 증폭 회로(11b)에 의해 검지된다. 그리고, 기입 제어 회로(15)에 의해 검증 판정되고, 기입이 충분하면 동작을 종료하고, 기입이 불충분하면 다시 추가 기입이 행해진다.

이상의 코어0에 대한 데이터 기입 동안, 다른 임의의 코어, 예를 들면 코어1에서의 데이터 판독을 행하는 것이 가능하다. 즉, 외부로부터 입력된 어드레스에 의해, 판독하고자 하는 메모리 셀을 포함하는 코어1의 행렬 디코더(2)에는 판독용 어드레스 버스선(6a)의 어드레스 신호가 공급되고, 판독용 전원(12a)의 전원 출력이 공급된다. 또한, 데이터선(4)은 스위치 회로(16)를 통해 판독용 데이터 버스선(7a)에 접속된다. 코어0 및 코어1 이외의 코어, 즉 데이터 기입도 데이터 판독도 이루어지지 않은 코어의 행렬 디코더(2)에는, 어드레스 신호도 입력되지 않고, 데이터 버스선도 접속되지 않는다.

코어1의 선택 메모리 셀로부터 판독된 데이터는, 판독선 데이터 버스선(7a)을 통해 판독용 감지 증폭 회로(11a)에 의해 검지되어 증폭된다. 이 판독 데이터는 인터페이스 회로(14)를 통해 칩 외부로 출력된다.

즉, 데이터 기입을 행하고 있는 코어0 이외의 코어이면, 코어1이라도, 코어2라도, 코어3이라도, 코어m-1이라도, 임의로 판독하는 것이 가능하다. 데이터 기입을 행하고 있는 코어0의 어드레스를 입력하여 데이터 판독을 실행하는 것은 금지된다. 이와 같이, 데이터 기입 중인 코어에 대하여 판독 요구가 있는 경우에는, 선택된 코어가 기입 동작 중인 것을 나타내는 비지 신호를 출력하여, 외부에 알리도록 되어 있다.

데이터 소거와 데이터 판독을 동시에 실행하는 경우의 동작도, 상기한 데이터 기입과 판독을 동시에 실행하는 경우의 동작과 기본적으로 마찬가지이다.

이제, 예를 들면 코어0의 선택 블록에 대하여 데이터 소거를 행하고, 다른코어 내의 셀 데이터를 판독하는 경우의 동작에 대하여 설명한다.

칩 외부로부터, 코어0 내의 블록의 선택 어드레스 신호가 입력되고, 소거 커맨드가 입력되면, 인터페이스 회로(14)에 의해 소거 커맨드가 판정되어 소거 플래그가 설정된다. 이 플래그에 의해 코어0의 스위치 회로(3)에 의해, 기입/소거용 어드레스 버스선(6b)의 어드레스 신호가 코어0의 행렬 디코더(2)에 입력되고, 기입/소거용 전원(12b)의 소거용 전원 전위가 공급된다. 또한, 데이터선 스위치 회로(16)에 의해 코어0부의 데이터선(4)은 검증용 감지 증폭 회로(11b)에 연결되는 기입/소거용 데이터 버스선(7b)에 접속된다.

이와 같이 어드레스 버스선, 데이터 버스선 및 전원선을 세트함으로써, 선택된 코어0의 선택 블록의 워드선에는 전부 마이너스 전압이 인가되며, 비트선은 오픈되고, 소스선에는 소거용의 플러스의 고전압이 인가되어, 코어0의 블록의 데이터는 소거된다.

1회의 데이터 소거가 종료되면, 데이터가 판독되어 검증용 감지 증폭 회로(11b)에 의해 검지된다. 제어 회로(15)에서는, 소거가 충분한지의 여부의 판정이 이루어지고, 충분하면 동작을 종료하고, 충분하지 않으면 다시 추가 소거된다.

이상의 코어0에 대한 데이터 소거 동안, 다른 임의의 코어에 대하여 데이터 판독 요구가 입력되면, 그 코어에서의 데이터 판독이 행해진다.

도 2는 본 발명의 제1 실시예에 따른 플래시 메모리의 일부를 도시하는 회로도이다.

도 2에 도시한 플래시 메모리는, 기본적인 회로 구성은, 도 1에 도시한 플래시 메모리와 동일하지만, 메모리 셀 어레이 상에 판독용의 주 데이터선 MDL_R1을 형성하고, 메모리 셀 어레이로부터 떨어진 영역에 자동 주 데이터선 MDL_Aj를 형성하며, 3층 메탈 배선을 이용하여 듀얼 워크 대응의 페이지 판독품을 실현한 것을 특징으로 한다.

도 2의 플래시 메모리는, 도 5를 참조하여 상술한 플래시 메모리와 비교하여, 다음의 점이 다르고, 그 밖의 부분은 동일하기 때문에 동일한 부호를 붙이고 있다.

(1) 각 블록 회로군 BA0∼BAi 내에서, 부 데이터선 SDLj와 판독용 주 데이터선 MDL_R1과의 접속/비접속을 전환하기 위한 부 데이터선 전환 회로 SDLSW가 추가되어 있다.

(2) 메모리 셀 어레이 외부에서, 판독 데이터선 전환 회로 RDLSW에 의해 상기 판독용 주 데이터선 MDL_R1이 판독 데이터선 RDL1에 선택적으로 접속되어 있고, 이 판독 데이터선 RDL1에 판독용 증폭 회로 SA_R1이 접속되어 있다.

즉, 도 2에서, 각각 1 내지 복수개의 블록 회로군(본 예에서는, BA0∼BAi)이 제1 방향으로 배열되어 복수의 뱅크 BNK0∼BNKk가 구성되고, 이 복수의 뱅크 BNK0∼BNKk는 상기 제1 방향에 직교하는 제2 방향으로 배열되어 있다.

상기 각 블록 회로군 BA0∼BAi는, 각각 전기적으로 데이터의 재기입 가능한 MOS 구조의 메모리 셀이 행렬 형상으로 배치되어 구성되고, 소거 단위로 구분된 셀 어레이 MA0과, 부행 선택 디코더 RS0, 행선 WL, 열선 BL, 열 선택 게이트 CG0, 블록 디코더 BD0 이외에, 부 데이터선 전환 회로 SDLSW가 설치되어 있다.

각 뱅크 BNK0∼BNKk에는, 각각 대응하여, 주행 선택 디코더 RM0∼RMk, j개의 데이터선 전환 회로 DLSW0∼DLSWk, 전원 디코더 VD0∼VDk가 설치되어 있다.

또한, 각 뱅크 BNK0∼BNKk에는, 동일 뱅크 내의 블록 회로군 BA0∼BAi에 공통으로 접속되는 주행 선택선 Mi, j개(예를 들면 8개, 혹은 16개)의 부 데이터선 SDLj가 형성되어 있다.

상기 부 데이터선 SDLj는, 동일 뱅크 내의 블록 회로군 BA0∼BAi 상에서 상기 제1 방향으로 제1 배선층으로 형성되어 있고, 각 블록 회로군 BA0∼BAi의 j개의 열 선택 게이트 CG0에 상기 부 데이터선 전환 회로 SDLSW를 통해 접속됨과 함께, 각 뱅크 BNK0∼BNKk마다 상기 j개의 데이터선 전환 회로 DLSW0∼DLSWk에 대응하여 접속되어 있다.

또한, 각 뱅크 BNK0∼BNKk 상에는, 판독 동작(제1 동작 모드)에서 선택된 뱅크에서의 상기 메모리 셀의 데이터가 상기 부 데이터선 전환 회로 SDLSW를 통해 판독되는 j개의 판독용 주 데이터선 MDL_R1이 상기 제2 방향으로 제2 배선층으로 형성되어 있다.

그리고, 뱅크 영역 밖에는, 상기 판독 데이터선 RDL1에 접속된 판독 데이터선 전환 회로 RDLSW 및 판독 데이터선 RDL1이 설치되고 있고, 상기 판독 데이터선 RDL1에 판독용 증폭 회로 SA_R1이 접속되어 있다.

또한, 뱅크 영역 밖(혹은, 상기 블록 회로군 BA0∼BAi 상을 피한 영역)에는, 기입/소거 동작(제2 동작 모드)에서 상기 메모리 셀의 데이터가 상기 j개의 부 데이터선 및 j개의 데이터선 전환 회로 DLSW0∼DLSWk를 통해 판독되는 j개의 자동 주 데이터선 MDL_Aj와, 이 자동 주 데이터선 MDL_Aj에 접속된 j개의 자동 증폭 회로 SA_Aj가 설치되어 있다.

또한, 각 블록 회로군 BA0∼BAi 내의 부 데이터선 전환 회로 SDLSW는, 판독 동작(제1 동작 모드)과 기입/소거 동작(제2 동작 모드)에 대응하여 부 데이터선 SDLj 및 판독용 주 데이터선 MDL_R1을 접속 상태/비접속 상태로 전환하는 역할을 한다.

이에 비하여, 각 뱅크 BNK0∼BNKk 내의 데이터선 전환 회로 DLSW0∼DLSWk는, 부 데이터선 SDLj와 자동 주 데이터선 MDL_Aj만의 접속/비접속 상태의 전환에 사용되고, 접속이 불필요한 때에 비접속 상태로 됨으로써 자동 주 데이터선 MDL_Aj의 기생 용량을 경감하는 역할을 한다. 단, 이 데이터선 전환 회로 DLSW0∼DLSWk를 생략하고, 부 데이터선 SDLj를 직접 자동 주 데이터선 MDL_Aj에 접속해도 된다.

도 3은 도 2의 플래시 메모리를 3층 메탈의 배선층으로 실현한 경우의 패턴 레이아웃의 일례를 도시한다.

부행 선택 디코더 RS0의 출력인 메모리 셀의 행선 WL은, 다결정 폴리실리콘층 PoSi로 형성되고, 열선 BL은 제1층째의 메탈 M1(이하, M1층이라고 함)로 형성된다.

주행 선택 디코더 RM0의 출력인 주행 선택선 Mi는, 각 블록 회로군 BA0∼BAi의 셀 어레이 MA0 상에서 제1 방향으로 제2층째의 메탈 M2(이하, M2층이라고 함)로 형성되어 있다.

부 데이터선 SDLj는, 부 데이터선 전환 회로 SDLSW 위, 또는, 그 옆 위를 따라 제1 방향으로 M2층으로 형성되어 있다.

판독용 주 데이터선 MDL_R1은, 각 뱅크 BNK0∼BNKk의 블록 회로군 BA0∼BAi 위에서 제2 방향으로 제3층째의 메탈 M3(이하, M3층이라고 함)으로 형성되어 있다.

자동 주 데이터선 MDL_Aj는, 각 뱅크 BNK0∼BNKk의 전원 디코더 VD0∼VDk 및 데이터선 전환 회로 DLSW0∼DLSWk 위 또는 그 옆 위를 따라 제2 방향으로 M3층 혹은 M2층으로 형성되어 있다.

판독용 데이터선 RDL1은, 제1 방향으로 M3층 혹은 M2층으로 형성되어 있다.

또한, 상기 판독용 주 데이터선 MDL_R1과 자동 주 데이터선 MDL_Aj 사이를 전기적으로 차폐하는 효과를 갖게 하기 위해, 양자 사이에 예를 들면 뱅크 영역 위에 1개 내지 복수개의 실드선 SLD를 배치하도록 해도 된다.

또한, 주행 선택 디코더 RM0의 출력의 주행 선택선 Mi의 배선층과, 판독용 주 데이터선 MDL_R1의 배선층을 역전시켜도 된다.

상기 구성의 플래시 메모리에 따르면, 판독용의 주 데이터선 MDL_R1을 셀 어레이 위에 형성하고, 자동 주 데이터선 MDL_Aj를 메모리 셀 어레이로부터 떨어진 영역에 형성함으로써, 3층 메탈 배선을 이용하여 듀얼 워크 대응의 페이지 판독품을 실현할 수 있다.

<패턴 레이아웃의 변형예>

상기 실시예의 플래시 메모리에서, 판독용 주 데이터선 MDL_R1은, 동시에 판독하는 사양에 상당하는 개수(8워드 페이지의 경우, 128개)가 필요하지만, 자동 주 데이터선 MDL_Aj는, 반드시 판독용 주 데이터선 MDL_R1과 동일한 개수로 배치할 필요는 없고, 예를 들면 16개 정도라도 하등 문제가 없다.

따라서, 자동 주 데이터선 MDL_Aj의 수를 판독용 주 데이터선 MDL_Rj의 수보다 줄이도록 변경하면, 메모리의 칩 면적의 증가를 최소한으로 억제할 수 있다.

상술한 바와 같이 본 발명의 반도체 기억 장치에 따르면, 듀얼 워크 대응의 페이지 판독품 등을 실현할 때에 동시에 판독하는 메모리 셀이 증가한 경우라도, 판독용 데이터선의 점유 면적의 증가를 억제하여, 칩 면적의 증가, 제조 비용의 상승을 억제할 수 있다.

Claims

제1 방향으로 배열된 복수의 메모리 셀 블록 -이 메모리 셀 블록들 각각은 매트릭스 형태로 배열된 복수의 메모리 셀을 포함하며, 이 복수의 메모리 셀은 MOS 구조이고, 데이터를 전기적으로 재기입가능함- ;

복수의 제1 배선층으로 형성된 복수의 부 데이터선 -상기 복수의 제1 배선층은 상기 복수의 메모리 셀 블록 상에 제1 방향으로 연장되고 상기 복수의 메모리 셀 블록에 접속됨- ;

적어도 상기 복수의 메모리 셀 블록과 상기 복수의 부 데이터선을 포함하는 제1 뱅크 영역;

상기 제1 방향에 수직인 제2 방향으로 배열되고, 상기 제1 뱅크 영역과 동일한 구조를 갖는 적어도 하나의 제2 뱅크 영역;

제2 배선층으로 형성되고 상기 제1 및 제2 뱅크 영역 상에 배열된 복수의 데이터 판독선 -상기 복수의 데이터 판독선은, 제1 동작 모드에서 선택된 상기 제1 및 제2 뱅크 영역 중 임의의 뱅크 영역에 있는 복수의 메모리 셀로부터 상기 복수의 데이터선을 통해 데이터가 판독되도록 구성됨- ;

상기 복수의 데이터 판독선에 접속된 복수의 제1 증폭 회로;

상기 제1 및 제2 뱅크 영역에 있는 복수의 메모리 셀 블록으로부터 떨어진 영역 상에 상기 제2 방향으로 연장되는 복수의 자동 데이터선 -상기 복수의 자동 데이터선은, 제1 동작 모드에서 선택된 뱅크 영역에 있는 복수의 메모리 셀로부터복수의 부 데이터선을 통해 제2 동작 모드에서 데이터가 판독되도록 구성됨- ;

상기 복수의 자동 데이터선에 접속된 복수의 제2 증폭 회로;

상기 제1 및 제2 뱅크 영역에 있는 복수의 메모리 셀 블록에 대응하여 제공되는 복수의 스위치 회로 -상기 복수의 스위치 회로는, 상기 제1 및 제2 뱅크 영역에 있는 복수의 부 데이터선과 복수의 데이터 판독선을 상기 제1 및 제2 동작 모드에 따라 접속 상태 및 비-접속 상태로 스위칭하도록 구성됨-

을 포함하며,

상기 제2 뱅크에 있는 상기 복수의 메모리 셀 내의 데이터는, 상기 제1 뱅크 영역에 있는 상기 복수의 메모리 셀 내의 데이터가 상기 복수의 제2 증폭 회로로부터 판독되는 중에도, 상기 복수의 제1 증폭 회로로부터 판독될 수 있는 반도체 기억 장치.
제1항에 있어서, 상기 복수의 자동 데이터선에 상기 복수의 부 데이터선을 전기적으로 접속하도록 구성된 접속 회로를 더 포함하는 반도체 기억 장치.
제1항에 있어서, 상기 제1 및 제2 뱅크 영역에 있는 상기 복수의 부 데이터선을 형성하는 복수의 제1 배선층은 상기 복수의 제2 배선층이 제공되는 층보다 하위의 층에 제공되는 반도체 기억 장치.
제1항에 있어서, 상기 복수의 자동 데이터선은 상기 복수의 제2 배선층이 제공되는 층 상에 제공된 복수의 제3 배선층으로 형성되는 반도체 기억 장치.
제1항에 있어서, 상기 복수의 자동 데이터선은 상기 제2 배선층이 제공되는 층 상보다 상위의 층 상에 제공된 복수의 제3 배선층으로 형성되는 반도체 기억 장치.
제1항에 있어서, 상기 복수의 데이터 판독선은 상기 제2 방향으로 연장되는 반도체 기억 장치.
제1항에 있어서, 상기 복수의 제2 증폭 회로는 상기 복수의 제1 증폭 회로보다 수가 적은 반도체 기억 장치.
제1항 내지 제7항 중 어느 한 항에 있어서, 상기 복수의 데이터 판독선은 상기 복수의 자동 데이터선과 실질적으로 평행하게 배열되고, 실드선이 상기 복수의 데이터 판독선과 상기 복수의 자동 데이터선 사이에 제공되는 반도체 기억 장치.