WO2006035502A1 - 半導体装置及びデータ読み出し方法 - Google Patents

半導体装置及びデータ読み出し方法 Download PDF

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Masaru Yano
Kazuhide Kurosaki
Kazuhiro Kitazaki
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Spansion Llc
Spansion Japan Limited
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Definitions

  • the present invention relates to a semiconductor device, and more particularly to a method for reading data from a semiconductor device having a NOR type array configuration.
  • both sides of a selected bit line are set to be floating.
  • the voltage margin decreases due to the influence of coupling noise with the non-selected bit line and the recent low voltage and miniaturization of semiconductor devices. A malfunction may occur.
  • a reduction in voltage margin becomes a problem.
  • Patent Document 1 a data line (bit line) is divided into an odd number and an even number, and a MOSFET for supplying a ground potential when each is placed in an inactive state is provided.
  • Patent Document 2 further includes a bit line grounding circuit including a plurality of transistors for connecting each of a plurality of bit lines to a ground potential.
  • Patent Document 1 Japanese Published Patent Publication No. 7-45087
  • Patent Document 2 Japanese Published Patent Publication JP 2002-100196
  • Patent Documents 1 and 2 described above since the sub-bit line directly connected to the memory cell is selected and shielded, a large number of transistors that select and shield the sub-bit line must be provided. There is a problem that the number of circuits increases and the circuit scale increases. [0007]
  • the present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor device that realizes stable data reading without significantly increasing the number of circuits.
  • a semiconductor device includes a main bit line selection decoder that selects a main bit line to which a plurality of subbit lines connected to a memory cell are connected, and the main bit line selection decoder. And a first switch that sets the main bit line adjacent to the selected main bit line to a predetermined voltage.
  • main bit line adjacent to the selected main bit line By setting the main bit line adjacent to the selected main bit line to a predetermined voltage, noise from the adjacent main bit line can be minimized and a reduction in voltage margin can be prevented. Therefore, for example, when data is read, it is possible to prevent malfunction. Further, by setting the main bit line as a selection unit to a predetermined voltage, it is possible to prevent an increase in the number of circuits and an increase in circuit scale as compared with the case where the sub bit line is used as a selection unit.
  • the first switch may connect the adjacent main bit lines to a predetermined wiring to which the predetermined voltage is supplied.
  • the first switch may connect the adjacent main bit lines to a dull.
  • a sub-bit line selection decoder that selects a sub-bit line connected to the selected main bit line, and a sub-bit adjacent to the selected sub-bit line under the control of the sub-bit line selection decoder And a second switch for connecting the adjacent main bit line, and the adjacent sub bit line is set to the predetermined voltage. It is preferable to further have a configuration to be determined.
  • the main bit line selection decoder may control the first switch to set the adjacent main bit lines to a predetermined voltage.
  • the first switch includes a selection transistor provided on the main bit line for each main bit line, and is selected by a selection signal from the main bit line selection decoder. The selected transistor is turned on, and the adjacent main bit line is set to the predetermined voltage.
  • the first switch circuit is a transistor provided for each main bit line, and the transistor selected by the selection signal having the main bit line selection decoder power is turned on. Therefore, it is not necessary to newly provide a logic circuit or the like for setting adjacent main bit lines to a predetermined voltage.
  • the second switch may be a selection transistor that connects the selected sub-bit line to the main bit line.
  • the second switch is a selection transistor, the configuration of the switch can be simplified.
  • a cell array portion in which memory cells each including a charge retention layer are arranged in a matrix, a word line that connects the control gates of the memory cells in a row direction, and data writing and reading It is preferable to have a NOR type array configuration having the sub-bit lines to be performed.
  • Data can be accurately read from a semiconductor device having an array configuration in which a large amount of noise occurs.
  • the cell array section includes adjacent sub bit lines. Each has a configuration connected to the different main bit lines.
  • a step of selecting a main bit line to which a plurality of sub bit lines connected to a memory cell are connected, and a main bit line adjacent to the selected main bit line are set to a predetermined voltage. Steps.
  • main bit line adjacent to the selected main bit line By setting the main bit line adjacent to the selected main bit line to a predetermined voltage, it is possible to minimize noise from the adjacent main bit line and prevent a reduction in voltage margin. Therefore, for example, when data is read, it is possible to prevent malfunction. Further, by setting the main bit line as a selection unit to a predetermined voltage, it is possible to prevent an increase in the number of circuits and an increase in circuit scale as compared with the case where the sub bit line is used as a selection unit.
  • stable data reading can be realized without significantly increasing the number of circuits.
  • FIG. 1 is a block diagram showing a configuration of a semiconductor device 1.
  • FIG. 2 is a diagram showing an array configuration of a cell array unit 5.
  • FIG. 3 is a diagram showing a wiring layout of a sub bit line SBL and a configuration of a U sector transistor and an L sector transistor.
  • FIG. 4 is a diagram showing a configuration of a Y gate 9.
  • FIG. 5 is a diagram showing a connection path between a selected main bit line and a main bit line adjacent to the main bit line.
  • FIG. 6 is a diagram showing a connection path between a selected sub bit line and a sub bit line adjacent to the sub bit line.
  • FIG. 7 is a diagram showing waveforms of signals output from the heel decoder 6 and the S decoder 7. BEST MODE FOR CARRYING OUT THE INVENTION
  • the semiconductor device 1 of the present embodiment includes a control circuit 2, an input / output buffer 3, an address buffer 4, a cell array unit 5, a Y decoder (main bit line selection decoder) 6, an S decoder (sub bit line selection decoder). 7) X decoder 8, Y gate 9, write circuit 10, and read circuit 11 are provided.
  • This semiconductor device 1 may be a semiconductor device such as a flash memory packaged alone, or may be incorporated as a part of a semiconductor device such as a system LSI.
  • the control circuit 2 includes a command register, operates in synchronization with the chip enable signal CE and the write enable signal WE to which an external force is also supplied, and outputs a timing signal corresponding to the command supplied with the external force. Generate and output to each part.
  • the input / output buffer 3 receives data from the outside and outputs this data to the write circuit 10.
  • the data read from the cell array unit 5 is received from the read circuit 11 and output to the outside.
  • the address buffer 4 latches address information supplied from an external force and supplies the address information to the Y decoder 6, the X decoder 8, and the S decoder 7.
  • FIG. 2 shows the configuration of the cell array unit 5.
  • the cell array unit 5 includes a control gate connected to the word line WL, a drain connected to the sub bit line SBL, and a source connected to the array Vss line.
  • a first gate oxide film, a charge trap layer made of an insulator film, a gate insulating film made of a second gate oxide film, and a gate electrode are sequentially stacked.
  • the memory cell MC having the above structure is provided.
  • the threshold value is changed by trapping charges in a charge trapping layer made of a nitride film to distinguish the data from “0” to “1.” Since the charge trapping layer such as a nitride film is an insulating film, Alternatively, the memory cell may be a memory cell using a floating gate having a polycrystalline silicon force as another structure for holding the charge.
  • the cell array unit 5 includes a plurality of memory cells MC having such a structure. It has a NOR type array configuration arranged in a matrix.
  • the data of the memory cell MC specified by the activated word line is read to the sub bit line SBL.
  • the word line and bit line (sub bit line and main bit line described later) are connected. By setting an appropriate voltage according to each operation, charge injection or charge extraction operation is performed on the memory cell.
  • the X decoder 8 selectively drives the plurality of word lines WL based on respective addresses at the time of data writing, erasing and reading. A high voltage is supplied to the selected word line WL.
  • the Y decoder 6 identifies the address in the Y direction indicated by the address signal, and turns on the corresponding transistor in the Y gate 9. From Y decoder 6, YD1, YD2, and YD2W signals for switching the transistors of Y gate 9 and the Y reset transistor (first switch) provided in Y gate 9 (hereinafter referred to as YRSTTr) YRST signal is output to switch ON / OFF.
  • S decoder 7 generates USECY and LSECY signals for selecting sub-bit line SBL, U sector transistor (hereinafter also referred to as U sector Tr) 12, L sector transistor (hereinafter also referred to as L sector Tr) Yes) Output to 13 respectively.
  • each of the U sector Trl2 and the L sector Trl3 includes a plurality of sub bit lines SBL directly connected to the memory cell MC and a selection transistor STr (second switch) that switches connection between the main bit line MBL. ! /
  • the main bit line MBL and the selected sub bit line SBL are connected by switching the selection transistor STr on and off by the USECY signal and LSECY signal from the S decoder 7.
  • each subbit connected to one main bit line MBL is connected.
  • the line is adjacent to each sub-bit line connected to the adjacent main bit line MBL.
  • the other main bit line MBL is placed on the lower side of the sector. Is in contact with the sub-bit line SBL.
  • FIG. 3 only two main bit lines MBL are illustrated.
  • a plurality (MBL (0), MBL (7)) of main bit lines MBL are provided in the cell array unit 5.
  • the Y gate 9 selectively connects the main bit line MBL of the cell array unit 5 to the read circuit 11 at the time of reading based on the decode address signal. As a result, a data read Z write path for the memory cell MC in the cell array unit 5 is established.
  • the write circuit 10 latches data from the input / output buffer 3. The data latched by the write circuit 10 is output to the main bit line MBL and the sub bit line SBL selected by the Y gate 9.
  • the read circuit 11 includes a sense amplifier that amplifies data read to the bit lines (sub-bit line SBL, main bit line MBL) at the time of reading and amplifies the data to a level that can be handled as a digital level. Yes. Further, the read circuit 11 determines the data read from the cell array unit 5. In accordance with the designation by the X decoder 8 and the Y decoder 6, the current of the data supplied from the cell array unit 5 is compared with the reference current to determine whether the data is 0 or not.
  • the reference current is a current to which a reference cell force (not shown) is also supplied. The judgment result is supplied to the input / output buffer 3 as read data.
  • the Y gate 9 includes a first transistor group 20 provided in each main bit line MBL, a read selection transistor 30 that connects the main bit line MBL and the read circuit 11, and a main bit line MBL and a write circuit 10 And a YRST transistor 40 provided in each of the main bit lines.
  • the read selection transistor 30 and the write selection transistor 35 are referred to as a second transistor group.
  • the YD1 signal decoded by the Y decoder 6 is gate-inputted to each transistor of the first transistor group 20.
  • the YD1 signal consists of four signals: YD1 (0), YD1 (1), YD1 (2), and YD1 (3).
  • the YD1 (0) signal is input to the transistors on MBL (O) and MBL (1).
  • the YD1 (1) signal is input to the transistors on MBL (2) and MBL (3).
  • the YD1 (2) signal is input to the transistors on MBL (4) and MBL (5).
  • the YD1 (3) signal is input to the transistors on MBL (6) and MBL (7).
  • MBL (0) and MBL (1) are selected by the signal YD1 (0)
  • MBL (2) and MBL (3) are selected by the signal YD1 (1)
  • MBL (2) is selected by the signal YD1 (2).
  • MBL (5) are selected
  • MBL (6) and MBL (7) are selected by the signal YD1 (3).
  • the read selection transistor 30 includes even-numbered main bit lines MBL (0), (2), (4),
  • the YD2 signal decoded by the Y decoder 6 is gate-inputted to the read selection transistor 30.
  • the YD2 signal is composed of a YD2 (0) signal and a YD2 (1) signal.
  • the YD2 (0) signal is input to the even-numbered select transistor 31, and the YD2 (1) signal is input to the odd-numbered select transistor 32.
  • the even-numbered main bit lines MBL (0), (2), (4), (6) are selected.
  • the YD2 (1) signal level becomes low odd-numbered main bit lines MBL (l), (3), (5), (7) are selected.
  • One of the main bit lines MBL (0) to (7) can be selected by a combination of the YD1 signal and the YD2 signal.
  • the main bit line MBL (0) is selected by setting both the YDl (O) signal and the YD2 (0) signal to high level, and the data read on the bit line of MBL (0) is read circuit. Is output to 11.
  • the main bit line MBL (1) is selected, and by setting YD1 (1) and Y D2 (1) to high level, the main bit line MBL (1) is selected.
  • Bit line MBL (3) is selected.
  • the write selection transistor 35 includes an even selection transistor 36 arranged on the even-numbered main bit lines MBL (0), (2), (4), (6) and an odd-numbered main bit. It consists of an odd selection transistor 37 arranged on the line MBL (1), (3), (5), (7).
  • the write selection transistor 35 receives the YD2W signal decoded by the Y decoder 6 at its gate.
  • the YD2W signal includes a YD2W (0) signal and a YD2W (1) signal.
  • the YD2W (0) signal is input to the even number selection transistor 36 and the YD2W (1) signal is input to the odd number selection transistor 37.
  • the even-numbered main bit lines MBL (O), (2), (4), (6) are selected.
  • the YD2W (1) signal becomes high level, odd-numbered main bit lines MBL (l), (3), (5), (7) are selected.
  • the main bit line MBL (0) one (7) is selected by combining the YD1 signal and the YD2W signal, and one main bit line is selected.
  • the main bit line MBL (4) is selected by setting both the YD1 (2) signal and the YD2W (0) signal to high level, and the data from the write circuit 10 on the bit line of MBL (4). Is output.
  • the YRST transistor 40 is provided in each main bit line MBL as shown in FIG.
  • the YRST signal generated by the Y decoder 6 is input to the gate.
  • YRST signals include YRST (0) and YRST (1) signals.
  • YRST (0) signal is input to YRST transistor on even-numbered main bit lines MBL (O), (2), (4), (6), and YRST (l) signal is odd-numbered Are input to the YRST transistors on the main bit lines MBL (l), (3), (5), (7). That is, every other main bit line MBL can be selected by the YRST (0) signal or the YRST (l) signal.
  • the semiconductor device 1 sets the voltage of the main bit line MBL adjacent to the selected main bit line MBL to a predetermined voltage.
  • the main bit line MBL adjacent to the selected main bit line MBL is connected to the ground Vss.
  • the main bit line MBL (4) shown in FIG. 5 is selected for data reading.
  • the Y decoder 6 sets the signals YD1 (2) and YD2 (0) to high level and sets YRST (1) to high level (see Fig. 7).
  • FIG. 5 shows the path connecting main bit line MBL (4) to read circuit 11 and the path connecting adjacent main bit lines MBL (3) and (5) to ground.
  • the S decoder 7 selects the sub bit line SBL (3) connected to the main bit line MBL (4), that is, the signal USECY (3) is set to the noise level, a predetermined voltage is applied to the sub bit line SBL (3). Is supplied, and a predetermined voltage is supplied to the drain of the memory cell MC connected to the sub bit line SBL.
  • the S decoder 7 changes the signal USECY (3) to a high level and also changes LSECY (2) and LSECY (3) to a noise level.
  • LSECY (2) and LSECY (3) go high, the subbit lines SBL (6) and (7) on both sides of the selected subbit line SBL (3) become the main bit line MBL (5). Connected. Since the main bit line MBL (5) is connected to the ground, these sub bit lines SBL (6) and (7) are also connected to the ground. It is.
  • the main bit line MBL adjacent to the main bit line MBL thus selected and the sub bit line SBL adjacent to the selected sub bit line SBL are connected to the ground and shielded, so that the adjacent main bit line, The noise caused by sub-bit lines can be minimized and the voltage margin can be prevented from decreasing. Therefore, it is possible to prevent malfunctions when reading data. Further, by setting the main bit line as a selection unit to a predetermined voltage, it is possible to prevent an increase in the number of circuits and an increase in circuit scale as compared with the case where the sub bit line is used as a selection unit.

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Abstract

　メモリセルＭＣに接続したサブビット線ＳＢＬが複数接続されるＭＢＬメインビット線を選択すると共に、選択されたメインビット線ＭＢＬと隣り合うメインビット線ＭＢＬを選択するＹデコーダ６と、選択された隣り合うメインビット線ＭＢＬを所定の配線に接続し、所定電圧に設定するＹＲＳＴトランジスタとを有する構成としている。選択されたメインビット線ＭＢＬに隣り合うメインビット線を所定電圧にすることで隣接するメインビット線ＭＢＬからのノイズを最小限に抑え、電圧マージンの減少を防ぐことができる。

Description

半導体装置及びデータ読み出し方法
技術分野
[0001] 本発明は半導体装置に関し、特に NOR型のアレイ構成を備えた半導体装置から のデータ読み出し方法に関する。
背景技術
[0002] 通常、 NOR型のアレイ構成を取る半導体装置の場合、選択されたビット線の両隣 はフローティングに設定されている。し力しながら、非選択の隣接ビット線をフローティ ングにしていると、非選択ビット線とのカップリングノイズの影響や、近年の半導体装 置の低電圧化と微細化によって電圧マージンが減り、誤動作が起こる場合がある。特 に、メモリセルに多値のデータを記憶させる場合には、電圧マージンの減少が問題と なる。
[0003] このための対処法として、選択されたビット線に対し、隣り合う非選択ビット線を読み 出し時に一定電圧で保持し、隣接ビット線によるシールド効果を高めて誤動作を防 止した読み出し方法が提案されている。
[0004] 特許文献 1では、データ線 (ビット線)を奇数番目と偶数番目とに分け、それぞれが 非活性状態に置かれるときに接地電位を供給する MOSFETを設けている。また特 許文献 2では、複数のビット線の各々を接地電位に接続する複数のトランジスタから なるビット線接地回路を備えて 、る。
[0005] 特許文献 1 :日本国公開特許公報 特開平 7— 45087号公報
特許文献 2 :日本国公開特許公報 特開 2002-100196号公報
発明の開示
発明が解決しょうとする課題
[0006] し力しながら上述した特許文献 1及び 2では、メモリセルに直接接続したサブビット 線を選択してシールドを行って 、るため、サブビット線を選択してシールドするトラン ジスタを多数設けなければならず、回路数が増加し回路規模が大きくなるという問題 がある。 [0007] 本発明は上記事情に鑑みてなされたものであり、安定したデータの読み出しを回路 数を大幅に増やすことなく実現した半導体装置を提供することを目的とする。
課題を解決するための手段
[0008] かかる目的を達成するために本発明の半導体装置は、メモリセルに接続したサブビ ット線が複数接続されるメインビット線を選択するメインビット線選択デコーダと、前記 メインビット線選択デコーダの制御によって、選択された前記メインビット線に隣り合う メインビット線を所定電圧に設定する第 1スィッチとを有する構成としている。
[0009] 選択されたメインビット線に隣り合うメインビット線を所定電圧にすることで隣接するメ インビット線からのノイズを最小限に抑え、電圧マージンの減少を防ぐことができる。 従って、例えばデータの読み出し時には、誤動作の発生を防止することができる。ま た、メインビット線を選択単位として所定電圧に設定することで、サブビット線を選択 単位とする場合と比較して回路数の増加を防ぎ、回路規模が大きくなるのを防ぐこと ができる。
[0010] 前記第 1スィッチは、前記隣り合うメインビット線を前記所定電圧が供給される所定 の配線に接続するとよい。
[0011] 第 1スィッチによって隣り合うメインビット線を所定電圧が供給される所定の配線に 接続することで、これらのメインビット線の電圧を安定ィ匕させることができる。従って、 隣接するメインビット線力ゝらのノイズを最小限に抑え、電圧マージンの減少を防ぐこと ができる。
[0012] 上記の半導体装置において、前記第 1スィッチは、前記隣り合うメインビット線をダラ ンドに接続するとよい。
[0013] 第 1スィッチによって隣り合うメインビット線をグランドに接続することで、これらのメイ ンビット線の電圧を安定ィ匕させることができる。従って、隣接するメインビット線からの ノイズを最小限に抑え、電圧マージンの減少を防ぐことができる。
[0014] 上記の半導体装置において、前記選択されたメインビット線に接続するサブビット 線を選択するサブビット線選択デコーダと、前記サブビット線選択デコーダの制御に よって、選択された前記サブビット線に隣り合うサブビット線と前記隣り合うメインビット 線とを接続する第 2スィッチとを有し、前記隣り合うサブビット線を前記所定電圧に設 定する構成をさらに有して 、るとよい。
[0015] サブビット線においても隣接するサブビット線を所定電圧にすることで、選択された ビット線へのノイズを最小限に抑え、電圧マージンの減少を防ぐことができる。従って 、例えばデータの読み出し時には、誤動作の発生を防止することができる。
[0016] 上記の半導体装置において、データの読み出し時に、前記メインビット線選択デコ 一ダは第 1スィッチを制御して前記隣り合うメインビット線を所定電圧に設定するとよ い。
[0017] データの読み出し時には、選択されたメインビット線に隣接するビット線からのノイズ の影響が大きくなるが、隣り合うメインビット線を所定電圧に設定することで、ノイズの 影響を防止することができる。
[0018] 上記の半導体装置にお!ヽて、前記第 1スィッチは、前記メインビット線毎に該メイン ビット線上に設けられた選択トランジスタを含み、前記メインビット線選択デコーダから の選択信号によって選択された前記選択トランジスタをオンし、前記隣り合うメインビ ット線を前記所定電圧に設定するとよ ヽ。
[0019] 第 1スィッチ回路が、メインビット線毎に設けられたトランジスタで、メインビット線選 択デコーダ力もの選択信号によって選択されたトランジスタがオンする。従って、隣接 するメインビット線を所定電圧に設定する論理回路等を新たに設ける必要がない。
[0020] 上記の半導体装置にお!、て、前記第 2スィッチは、選択された前記サブビット線を 前記メインビット線に接続する選択トランジスタであるとよい。
[0021] 第 2のスィッチが選択トランジスタであるので、スィッチの構成を簡単にすることがで きる。
[0022] 上記の半導体装置において、電荷保持層を備えるメモリセルがマトリックス状に配 置されたセルアレイ部と、前記メモリセルの制御ゲートを行方向に接続するワード線と 、データの書き込みと読み出しを行う前記サブビット線とを有する NOR型のアレイ構 成を有しているとよい。
[0023] ノイズが多く発生するアレイ構成を有する半導体装置からデータを正確に読み出す ことができる。
[0024] 上記の半導体装置において、前記セルアレイ部は、隣接する前記サブビット線がそ れぞれ異なる前記メインビット線に接続された構成を備えて 、るとょ 、。
[0025] ノイズが多く発生するアレイ構成であっても、この半導体装置力 データを正確に読 み出すことができる。
[0026] 本発明のデータ読み出し方法は、メモリセルに接続したサブビット線が複数接続さ れるメインビット線を選択するステップと、選択された前記メインビット線に隣り合うメイ ンビット線所定電圧に設定するステップとを有している。
[0027] 選択されたメインビット線に隣り合うメインビット線を所定電圧にすることで隣接するメ インビット線からのノイズを最小限に抑え、電圧マージンの減少を防ぐことができる。 従って、例えばデータの読み出し時には、誤動作の発生を防止することができる。ま た、メインビット線を選択単位として所定電圧に設定することで、サブビット線を選択 単位とする場合と比較して回路数の増加を防ぎ、回路規模が大きくなるのを防ぐこと ができる。
発明の効果
[0028] 本発明は、安定したデータの読み出しを回路数を大幅に増やすことなく実現するこ とがでさる。
図面の簡単な説明
[0029] [図 1]半導体装置 1の構成を示すブロック図である。
[図 2]セルアレイ部 5のアレイ構成を示す図である。
[図 3]サブビット線 SBLの配線レイアウトと、 Uセクタトランジスタ、 Lセクタトランジスタ の構成を示す図である。
[図 4]Yゲート 9の構成を示す図である。
[図 5]選択されたメインビット線と、このメインビット線に隣接するメインビット線との接続 経路を示す図である。
[図 6]選択されたサブビット線と、このサブビット線に隣接するサブビット線との接続経 路を示す図である。
[図 7]Υデコーダ 6及び Sデコーダ 7から出力される信号の波形を示す図である。 発明を実施するための最良の形態
[0030] 次に添付図面を参照しながら本発明の最良の実施例を説明する。 実施例 1
[0031] まず、図 1を参照しながら本実施例の構成を説明する。本実施例の半導体装置 1は 、図 1に示すように制御回路 2、入出力バッファ 3、アドレスバッファ 4、セルアレイ部 5 、 Yデコーダ (メインビット線選択デコーダ) 6、 Sデコーダ (サブビット線選択デコーダ） 7、 Xデコーダ 8、 Yゲート 9、ライト回路 10、リード回路 11を備えている。この半導体装 置 1は単独でパッケージされたフラッシュメモリ等の半導体装置であってもよいし、シ ステム LSIのように半導体装置の一部として組み込まれたものであってもよい。
[0032] 制御回路 2は、コマンドレジスタを内蔵し、外部力も供給されるチップィネーブル信 号 CEや書き込みィネーブル信号 WEに同期して動作すると共に、外部力 供給され るコマンドに応じたタイミング信号を生成し、各部に出力する。
[0033] 入出力バッファ 3は、外部からデータを受け取り、このデータをライト回路 10に出力 する。またセルアレイ部 5から読み出されたデータをリード回路 11から受け取り、外部 に出力する。
[0034] アドレスバッファ 4は、外部力 供給されるアドレス情報をラッチし、 Yデコーダ 6、 X デコーダ 8、及び Sデコーダ 7に供給する。
[0035] 図 2にセルアレイ部 5の構成を示す。セルアレイ部 5は、ワード線 WLに接続されたコ ントロールゲートと、サブビット線 SBLに接続されたドレインと、アレイ Vss線に接続さ れたソースとを備えている。また、電荷を保持する構造として、第 1ゲート酸ィ匕膜と、絶 縁体膜からなる電荷トラップ層と、第 2ゲート酸ィ匕膜とからなるゲート絶縁膜と、ゲート 電極とが順に積層された構造のメモリセル MCを備えている。例えば、窒化膜からな る電荷トラップ層に電荷をトラップさせることでしきい値を変化させて、データ" 0"ど' 1 "とを区別する。窒化膜等の電荷トラップ層は絶縁膜のため、電荷は移動しない。また 、電荷を保持する他の構造として、多結晶シリコン力もなるフローティングゲートを用 いるメモリセルであってもよい。セルアレイ部 5は、このような構造のメモリセル MCが 複数個マトリックス状に配置された、 NOR型のアレイ構成を備えて 、る。
[0036] データの読み出し時には、活性ィ匕したワード線で指定されるメモリセル MC力 の データがサブビット線 SBLに読み出される。書き込み（以下、プログラムと呼ぶ)或い はィレーズ時には、ワード線及びビット線 (サブビット線と後述するメインビット線)をそ れぞれの動作に応じた適当な電圧に設定することで、メモリセルに対する電荷注入 或いは電荷抜き取りの動作を実行する。
[0037] Xデコーダ 8は、データ書込み時、消去時および読出し時に、それぞれのアドレス に基づいて複数のワード線 WLを選択駆動する。選択されたワード線 WLには、高電 圧が供給される。 Yデコーダ 6は、アドレス信号が示している Y方向のアドレスを特定 し、対応する Yゲート 9内のトランジスタをオンさせる。 Yデコーダ 6からは、 Yゲート 9 内のトランジスタの才ン、才フを切り換える YD1, YD2, YD2Wの信号と、 Yゲート 9 内に設けられた Yリセットトランジスタ (第 1スィッチ）（以下、 YRSTTrとも表記する）の オン、オフを切り換える YRST信号が出力される。
[0038] Sデコーダ 7は、サブビット線 SBLを選択する USECY, LSECYの各信号を生成し 、 Uセクタトランジスタ（以下、 Uセクタ Trとも表記する） 12、 Lセクタトランジスタ（以下 、 Lセクタ Trとも表記する） 13にそれぞれ出力する。図 3に示すように Uセクタ Trl2、 Lセクタ Trl3は、メモリセル MCに直接接続する複数のサブビット線 SBLと、メインビ ット線 MBLとの接続を切り替える選択トランジスタ STr (第 2スィッチ）を備えて!/、る。 S デコーダ 7からの USECY信号、 LSECY信号によって選択トランジスタ STrのオン、 オフを切り替えることで、メインビット線 MBLと選択されたサブビット線 SBLとが接続さ れる。
[0039] また、図 3に示すように本実施例では、 1本のメインビット線 MBLには、 4本のサブビ ット線 SBLが接続され、一のメインビット線 MBLに接続する各々のサブビット線は、 隣接するメインビット線 MBLに接続する各々のサブビット線に隣接するようになって V、る。隣接する 2本のメインビット線 MBLの!、ずれか一方が図 3に示すようにセクタの 上側でサブビット線 SBLとのコンタクトを取ると、もう一方のメインビット線 MBLは、セ クタの下側でサブビット線 SBLとコンタクトを取っている。なお、図 3には、 2本のメイン ビット線 MBLだけを図示した力 メインビット線 MBLは、図 4に示すようにセルアレイ 部 5に複数本 (MBL (0)一 MBL (7) )設けられて 、る。
[0040] Yゲート 9は、デコードアドレス信号に基づいて、読み出し時にはセルアレイ部 5のメ インビット線 MBLを選択的にリード回路 11に接続する。これによりセルアレイ部 5のメ モリセル MCに対するデータの読み出し Z書き込み経路が確立される。 [0041] ライト回路 10は、入出力バッファ 3からのデータをラッチする。ライト回路 10にラッチ されたデータは、 Yゲート 9によって選択されたメインビット線 MBL、サブビット線 SBL に出力される。
[0042] リード回路 11は、読み出し時にはビット線 (サブビット線 SBL,メインビット線 MBL) に読み出されたデータを増幅し、デジタルレベルとして取り扱いが可能になるレベル にまで増幅するセンスアンプを含んでいる。また、リード回路 11は、セルアレイ部 5か ら読み出したデータの判定を行う。 Xデコーダ 8及び Yデコーダ 6による指定に応じて セルアレイ部 5から供給されるデータの電流を基準電流と比較することで、データが 0 であるの力 1であるのかを判定する。基準電流は図示しないリファレンスセル力も供給 される電流である。判定結果は読み出しデータとして、入出力バッファ 3に供給される
[0043] 次に、図 4を参照しながら Yゲート 9と、この Yゲート 9に含まれる YRSTトランジスタ について説明する。 Yゲート 9は、メインビット線 MBLのそれぞれに設けられた第 1ト ランジスタ群 20と、メインビット線 MBLとリード回路 11とを接続するリード選択トランジ スタ 30と、メインビット線 MBLとライト回路 10とを接続するライト選択トランジスタ 35と 、メインビット線のそれぞれに設けられた YRSTトランジスタ 40とを備えている。リード 選択トランジスタ 30とライト選択トランジスタ 35とを第 2トランジスタ群と呼ぶ。
[0044] 第 1トランジスタ群 20の各トランジスタには Yデコーダ 6でデコードされた YD1信号 がゲート入力される。 YD1信号は YD1 (0) , YD1 (1) , YD1 (2) , YD1 (3)の 4つの 信号からなる。 YD1 (0)信号は、 MBL (O)と MBL (1)上のトランジスタに入力される 。 YD1 (1)信号は、 MBL (2)と MBL (3)上のトランジスタに入力される。 YD1 (2)信 号は、 MBL (4)と MBL (5)上のトランジスタに入力される。 YD1 (3)信号は、 MBL ( 6)と MBL (7)上のトランジスタに入力される。従って、信号 YD1 (0)によって MBL (0 )と MBL (1)とが選択され、信号 YD1 (1)によって MBL (2)と MBL (3)とが選択され 、信号 YD1 (2)によって MBL (4)と MBL (5)とが選択され、信号 YD1 (3)によって MBL (6)と MBL (7)とが選択される。
[0045] また、リード選択トランジスタ 30は、偶数番目のメインビット線 MBL (0) , (2) , (4) ,
(6)上に配置された偶数選択トランジスタ 31と、奇数番目のメインビット線 MBL (1) , (3) , (5)、（7)上に配置された奇数選択トランジスタ 32とからなる。
[0046] リード選択トランジスタ 30は、 Yデコーダ 6でデコードされた YD2信号がゲート入力 される。 YD2信号は、 YD2 (0)信号と YD2 (1)信号とからなり、 YD2 (0)信号が偶数 選択トランジスタ 31に入力され、 YD2 (1)信号が奇数選択トランジスタ 32に入力され る。 YD2 (0)信号がハイレベルになると、偶数番目のメインビット線 MBL (0) , (2) , ( 4) , (6)が選択される。また YD2 (1)信号カ 、ィレベルになると、奇数番目のメインビ ット線 MBL (l) , (3) , (5) , (7)が選択される。
[0047] YD1信号と YD2信号との組み合わせによって、メインビット線 MBL (0)— (7)のう ちのいずれか 1つを選択することができる。例えば、 YDl (O)信号と YD2 (0)信号と を共にハイレベルに設定することでメインビット線 MBL (0)が選択され、 MBL (0)の ビット線上に読み出されたデータがリード回路 11に出力される。同様に YDl (O)と Y D2 (l)とをハイレベルにすることでメインビット線 MBL (1)が選択され、 YD1 (1)と Y D2 (1)とをハイレベルにすることでメインビット線 MBL (3)が選択される。
[0048] 同様にしてライト選択トランジスタ 35は、偶数番目のメインビット線 MBL (0) , (2) , ( 4) , (6)上に配置された偶数選択トランジスタ 36と、奇数番目のメインビット線 MBL ( 1) , (3) , (5) , (7)上に配置された奇数選択トランジスタ 37とからなる。
[0049] ライト選択トランジスタ 35は、 Yデコーダ 6でデコードされた YD2W信号がゲート入 力される。 YD2W信号は、 YD2W(0)信号と YD2W(1)信号とからなり、 YD2W(0) 信号が偶数選択トランジスタ 36に入力され、 YD2W(1)信号が奇数選択トランジスタ 37に入力される。 YD2W(0)信号カ 、ィレベルになると、偶数番目のメインビット線 MBL (O) , (2) , (4) , (6)が選択される。また YD2W(1)信号がハイレベルになると 、奇数番目のメインビット線 MBL (l) , (3) , (5) , (7)が選択される。
[0050] メモリセル MCへの書き込みにおいては、 YD1信号と YD2W信号とを組み合わせ てメインビット線 MBL (0)一 (7)のうちの!/、ずれ力 1つのメインビット線を選択する。例 えば、 YD1 (2)信号と YD2W(0)信号とを共にハイレベルに設定することでメインビ ット線 MBL (4)が選択され、 MBL (4)のビット線上にライト回路 10からのデータが出 力される。
[0051] また YRSTトランジスタ 40は、図 4に示すようにメインビット線 MBLにそれぞれ設け られ、 Yデコーダ 6で生成された YRST信号をゲート入力している。 YRST信号には、 YRST (0)と YRST (1)の信号がある。
[0052] YRST (0)信号は、偶数番目のメインビット線 MBL (O) , (2) , (4) , (6)上の YRS Tトランジスタに入力され、 YRST(l)信号は、奇数番目のメインビット線 MBL (l) , ( 3) , (5) , (7)上の YRSTトランジスタに入力される。すなわち、 YRST (0)信号又は YRST(l)信号によってメインビット線 MBLを 1つおきに選択することができる。
[0053] 半導体装置 1は、読み出しのためにメインビット線 MBLを選択すると、選択されたメ インビット線 MBLと隣り合うメインビット線 MBLの電圧を所定電圧にする。本実施例 では、選択されたメインビット線 MBLと隣り合うメインビット線 MBLをグランド Vssに接 続する。例えば、図 7に示すように YD1 (2)信号と、 YD2 (0)信号とをハイレベルに 設定すると、図 5に示すメインビット線 MBL (4)がデータの読み出しに選択される。 Y デコーダ 6は、 YD1 (2)と YD2 (0)の信号をハイレベルに設定すると共に YRST (1) をハイレベルに設定する（図 7参照）。 YRST (1)がハイレベルになることで、メインビ ット線 MBL (4)に隣接するメインビット線 MBL (3)とメインビット線 MBL (5)とを含む 奇数番目のメインビット線が、セクタ内に共通に設けられているリセット用配線 (所定 の配線) 41を介して、すべてグランドに接続される。図 5に、メインビット線 MBL (4)を リード回路 11に接続するパスと、隣接するメインビット線 MBL (3)と（5)をグランドに 接続するパスとを示す。
[0054] 次に図 6を参照しながら、サブビット線 SBLの選択について説明する。例えば、 Sデ コーダ 7でメインビット線 MBL (4)に接続するサブビット線 SBL (3)を選択、すわなち 信号 USECY(3)をノヽィレベルにすると、サブビット線 SBL (3)に所定の電圧が供給 され、サブビット線 SBLに接続されたメモリセル MCのドレインに所定電圧が供給され る。
[0055] Sデコーダ 7は、図 7に示すように信号 USECY( 3)をハイレベルに遷移させると共 に、 LSECY(2) , LSECY(3)をノヽィレベルに遷移させる。 LSECY(2) , LSECY( 3)がハイレベルとなることで、選択されたサブビット線 SBL (3)の両隣にあるサブビッ ト線 SBL (6) , (7)がメインビット線 MBL (5)に接続される。メインビット線 MBL (5)は 、グランドに接続されるので、これらのサブビット線 SBL (6) , (7)もグランドに接続さ れる。
[0056] このように選択されたメインビット線 MBLに隣り合うメインビット線 MBL、選択された サブビット線 SBLに隣り合うサブビット線 SBLをグランドに接続してシールドすること で、隣接するメインビット線、サブビット線力ものノイズを最小限に抑え、電圧マージン の減少を防ぐことができる。従って、データの読み出し時には、誤動作の発生を防止 することができる。また、メインビット線を選択単位として所定電圧に設定することで、 サブビット線を選択単位とする場合と比較して回路数の増加を防ぎ、回路規模が大き くなるのを防ぐことができる。
[0057] なお、上述した実施例は本発明の好適な実施例である。但し、これに限定されるも のではなぐ本発明の要旨を逸脱しない範囲内において種々変形実施可能である。

Claims

請求の範囲
[1] メモリセルに接続したサブビット線が複数接続されるメインビット線を選択するメイン ビット線選択デコーダと、
前記メインビット線選択デコーダの制御によって、選択された前記メインビット線に 隣り合うメインビット線を所定電圧に設定する第 1スィッチとを有することを特徴とする 半導体装置。
[2] 前記第 1スィッチは、前記隣り合うメインビット線を前記所定電圧が供給される所定 の配線に接続することを特徴とする請求の範囲 1記載の半導体装置。
[3] 前記第 1スィッチは、前記隣り合うメインビット線をグランドに接続する請求の範囲 1 又は 2記載の半導体装置。
[4] 前記選択されたメインビット線に接続するサブビット線を選択するサブビット線選択 デコーダと、
前記サブビット線選択デコーダの制御によって、選択された前記サブビット線に隣り 合うサブビット線と前記隣り合うメインビット線とを接続する第 2スィッチとを有し、前記 隣り合うサブビット線を前記所定電圧に設定することを特徴とする請求の範囲 1から 3 の!、ずれかに記載の半導体装置。
[5] データの読み出し時に、前記メインビット線選択デコーダは前記第 1スィッチを制御 して前記隣り合うメインビット線を前記所定電圧に設定することを特徴とする請求の範 囲 1から 4のいずれかに記載の半導体装置。
[6] 前記第 1スィッチは、前記メインビット線毎に該メインビット線上に設けられた選択ト ランジスタを含み、
前記メインビット線選択デコーダからの選択信号によって選択された前記選択トラン ジスタをオンし、前記隣り合うメインビット線を前記所定電圧に設定する請求の範囲 1 力 5のいずれかに記載の半導体装置。
[7] 前記第 2スィッチは、選択された前記サブビット線を前記隣り合うメインビット線に接 続する選択トランジスタであることを特徴とする請求の範囲 4記載の半導体装置。
[8] 電荷保持層を備えるメモリセルがマトリックス状に配置されたセルアレイ部と、前記メ モリセルの制御ゲートを行方向に接続するワード線と、データの書き込みと読み出し を行う前記サブビット線とを有する NOR型のアレイ構成を有する請求の範囲 1から 7 の!、ずれかに記載の半導体装置。
[9] 前記セルアレイ部は、隣接する前記サブビット線がそれぞれ異なる前記メインビット 線に接続された構成を備える請求の範囲 8記載の半導体装置。
[10] メモリセルに接続したサブビット線が複数接続されるメインビット線を選択するステツ プと、
選択された前記メインビット線に隣り合うメインビット線を所定電圧に設定するステツ プとを有するデータ読み出し方法。
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