JP2009283070A - 半導体記憶装置 - Google Patents

Abstract

【課題】読み出しパスの素子耐圧の低減化、及び回路面積の縮小を可能にする。
【解決手段】半導体記憶装置は、ブロック１１−１及び１１−２と、ブロック１１−１からデータが転送される第１及び第２のデータ線と、ブロック１１−２からデータが転送される第３及び第４のデータ線と、ブロック１１−２及び１１−２に共有され、かつ第１及び第２の入力端子の電圧差を用いてデータを検知するセンスアンプ１２と、データの読み出し時に、各データ線と第１及び第２の入力端子との接続を制御する読み出しスイッチ回路１５と、前記第１及び第２の入力端子に接続された２本のデータ線を電気的に接続するイコライズ回路１４と、第１及び第２のデータ線に書き込み電圧を供給する書き込み回路１６と、データの書き込み時に、第１のデータ線と第３のデータ線との接続、及び第２のデータ線と第４のデータ線との接続を制御するパススイッチ回路ＳＷＰとを含む。
【選択図】 図４

Description

本発明は、半導体記憶装置に係り、例えば電気的に書き換えが可能なメモリセルを備えた半導体記憶装置に関する。

不揮発性半導体メモリとしては、電気的に書き換えが可能なメモリセルを備えたフラッシュメモリが知られている。フラッシュメモリを構成するメモリセルは、浮遊ゲート電極と制御ゲート電極とを含む積層ゲート構造を有する。このメモリセルにデータを書き込む場合、制御ゲート電極及びドレインに書き込み電圧を印加してチャネルにホットエレクトロンを発生させ、このホットエレクトロンを浮遊ゲート電極に注入することにより行う。

例えば、バンク単位での同時実行機能を有するＮＯＲ型フラッシュメモリは、任意のバンクに対する書き込み・消去動作の際に発生するノイズが、別のバンクのデータ読み出し動作に影響を及ぼす可能性がある。この種の関連技術として、ＮＯＲ型フラッシュメモリに使用されるセンスアンプの読み出しマージンを増大する技術が開示されている（特許文献１参照）。
特開２００６−３０２３６９号公報

本発明は、素子耐圧の低減化、及び回路面積の縮小化が可能な半導体記憶装置を提供する。

本発明の第１の視点に係る半導体記憶装置は、電気的に書き換えが可能な複数のメモリセルをそれぞれが有する第１及び第２のブロックと、前記第１のブロックに配設され、かつ前記第１のブロックからデータが転送される第１及び第２のデータ線と、前記第２のブロックに配設され、かつ前記第２のブロックからデータが転送される第３及び第４のデータ線と、前記第１のブロックと前記第２のブロックとに共有され、かつ第１及び第２の入力端子を有し、かつ前記第１及び第２の入力端子の電圧差を用いてデータを検知するセンスアンプと、データの読み出し時に、各データ線と前記第１及び第２の入力端子との接続を制御する読み出しスイッチ回路と、データの読み出し動作の前に、前記第１及び第２の入力端子に接続された２本のデータ線を電気的に接続するイコライズ回路と、前記第１及び第２のデータ線に書き込み電圧を供給する書き込み回路と、データの書き込み時に、前記第１のデータ線と前記第３のデータ線との接続、及び前記第２のデータ線と前記第４のデータ線との接続を制御するパススイッチ回路とを具備する。

本発明の第２の視点に係る半導体記憶装置は、電気的に書き換えが可能な複数のメモリセルをそれぞれが有する第１及び第２のブロックと、前記第１のブロックに配設され、かつ前記第１のブロックからデータが転送される第１及び第２のデータ線と、前記第２のブロックに配設され、かつ前記第２のブロックからデータが転送される第３及び第４のデータ線と、前記第１のブロックと前記第２のブロックとに共有され、かつ第１及び第２の入力端子を有し、かつ前記第１及び第２の入力端子の電圧差を用いてデータを検知するセンスアンプと、データの読み出し時に、各データ線と前記第１及び第２の入力端子との接続を制御する読み出しスイッチ回路と、データの読み出し動作の前に、前記第１及び第２の入力端子に接続された２本のデータ線を電気的に接続するイコライズ回路と、前記第１及び第２のデータ線に書き込み電圧を供給する第１の書き込み回路と、前記第３及び第４のデータ線に書き込み電圧を供給する第２の書き込み回路とを具備する。

本発明の第３の視点に係る半導体記憶装置は、電気的に書き換えが可能な複数のメモリセルをそれぞれが有する第１及び第２のブロックと、前記第１のブロックに配設され、かつ前記第１のブロックからデータが転送される第１及び第２のデータ線と、前記第２のブロックに配設され、かつ前記第２のブロックからデータが転送される第３及び第４のデータ線と、前記第１のブロックと前記第２のブロックとに共有され、かつ第１及び第２の入力端子を有し、かつ前記第１及び第２の入力端子の電圧差を用いてデータを検知するセンスアンプと、データの読み出し時に、各データ線と前記第１及び第２の入力端子との接続を制御する読み出しスイッチ回路と、データの読み出し動作の前に、前記第１及び第２の入力端子に接続された２本のデータ線を電気的に接続するイコライズ回路と、前記第１及び第２のブロック間に配置され、かつ前記第１乃至４のデータ線に書き込み電圧を供給する書き込み回路とを具備する。

本発明によれば、素子耐圧の低減化、及び回路面積の縮小化が可能な半導体記憶装置を提供することができる。

フラッシュメモリにおいて、それぞれが複数のメモリセルを有する２つのブロックで１つのセンスアンプを共有する方式が考えられる。この場合、センスアンプは、第１のブロックに含まれるメモリセルにつながるデータ線からデータを読み出すとともに、第２のブロックに含まれるメモリセルにつながるデータ線からもデータを読み出す。

上記方式において、例えば、昇圧電源等の高電圧を利用する書き込み回路に対してセンスアンプを対極に配置することで、そのノイズがデータ読み出し動作に影響を及ぼさないチップ構成とすることが可能である。

このような構成のフラッシュメモリにおいて、データの書き込みに使用される書き込み電圧を第１のブロックを介して第２のブロックに供給する場合、センスアンプや、センスアンプとデータ線との接続を制御するスイッチ回路にも、書き込み電圧が印加されてしまう。

さらに、読み出し動作を高速化するためにデータ線のイコライズを行う場合、イコライズ回路を用いて、データが転送されるデータ線とリファレンス側のデータ線とをショートさせてこれらのデータ線を同電位にする。この場合、データ線は書き込み時の書き込み電圧を供給するパスとしても使用されるため、イコライズ回路に使用されるトランジスタには高耐圧トランジスタを用いなければならない。そうすると、そのゲート信号も高電圧信号でなければならず、動作速度の遅れ、センスアンプへのノイズ等の悪影響が考えられる。また、高耐圧用の素子分離なども必要なため、レイアウトサイズも大きくなってしまう。

以下、本願発明者が見出した上記知見に基づき、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
＜半導体記憶装置の構成＞
図１は、本発明の第１の実施形態に係る半導体記憶装置の全体構成を示すブロック図である。半導体記憶装置は、ｎ個（ｎは１以上の自然数）のバンク１−１〜１−ｎを備えている。各バンク１は、データ書き込み動作、データ読み出し動作、及びデータ消去動作を同時に並行して実行可能な単位である。すなわち、本実施形態の半導体記憶装置は、複数のバンク１に対して、データ書き込み動作、データ読み出し動作、及びデータ消去動作を並行して同時に実行することができる。

また、半導体記憶装置は、ｎ個のバンク１−１〜１−ｎに対して、データ書き込み動作、データ読み出し動作、及びデータ消去動作を制御する周辺回路２を備えている。周辺回路２は、外部からアドレスＡＤＤ（カラムアドレス及びロウアドレスを含む）、コマンドＣＭＤ、及び入力データＤＩを受ける。そして、周辺回路２は、入力データをバンク１−１〜１−ｎに書き込み、或いはバンク１−１〜１−ｎから読み出した出力データＤＯを外部に出力する。周辺回路２は、カラムデコーダ１７、ロウデコーダ１８、入出力バッファ１９、ソース線／ウェル制御回路２０、及び制御回路２１等から構成されている。周辺回路２に含まれる各回路の具体的な動作については後述する。

図２は、１個のバンク１−１を中心に示した半導体記憶装置の主要部を示すブロック図である。バンク１−２〜１−ｎの構成も、図２と同じである。各バンク１は、２個のブロック１１−１及び１１−２と、２個のブロック１１−１及び１１−２に共通して設けられたセンスアンプ回路１２、イコライズ回路１３及び書き込み回路１６と、を備えている。さらに、各バンク１は、各ブロック１１に対応して設けられたカラムゲート１３及びスイッチ回路１５を備えている。

各ブロック１１は、複数のメモリセルＭＣを備えている。このメモリセルＭＣは、不揮発性半導体メモリの一種でありかつ電気的に書き換えが可能なフラッシュメモリから構成される。フラッシュメモリの種類としては特に限定されず、ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型、ＤＩＮＯＲ（Divided bit-line NOR）型等のいずれを用いてもよい。なお、本実施形態では、ＮＯＲ型フラッシュメモリを一例に挙げて説明する。

２個のブロック１１−１及び１１−２間には、ブロック１１−１及び１１−２からデータ線ＤＬを介して転送されたデータを検知及び増幅する（読み出す）センスアンプ回路１２が設けられている。すなわち、本実施形態の半導体記憶装置は、１個のセンスアンプ回路１２をこれの両側に配置された２個のブロック１１−１及び１１−２で共有する共有センスアンプ方式を用いている。

図３は、１個のブロック１１−１の構成を示す回路図である。なお、ブロック１１−２の構成も、図２と同じである。

ブロック１１−１内には、Ｙ方向に延在する複数本（ｍ本）のビット線ＢＬ１〜ＢＬｍ、Ｘ方向に延在する複数本（ｎ本）のワード線ＷＬ１〜ＷＬｎが配設されている。各ビット線ＢＬには、複数個（ｎ個）のメモリセルＭＣが並列に接続されている。

各メモリセルＭＣは、Ｐ型ウェル上に形成された積層ゲート構造、この積層ゲート構造両側のＰ型ウェル内に形成されたソース及びドレインを備えたＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）から構成される。積層ゲート構造は、Ｐ型ウェルから順に、トンネル絶縁膜、電荷蓄積層（浮遊ゲート電極）、ゲート間絶縁膜、制御ゲート電極が積層されて構成されている。メモリセルＭＣの制御ゲート電極は、ワード線ＷＬに接続されている。メモリセルＭＣのドレインは、ビット線ＢＬに接続されている。メモリセルＭＣのソースは、ソース線ＳＬに接続されている。メモリセルＭＣは、浮遊ゲート電極に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルＭＣは、２値（１ビット）を記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。また、メモリセルＭＣは、電荷蓄積層としての窒化膜中にトラップされた電子あるいは正孔の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶するＭＯＮＯＳ（metal oxide nitride oxide silicon）構造であってもよい。

また、ブロック１１−１内には、Ｙ方向に延在する複数本（ｊ本）のデータ線ＤＬ１〜ＤＬｊが配設されている。ビット線ＢＬは、カラムゲート１３−１を介してデータ線ＤＬに接続されている。また、ｍ本のビット線ＢＬ１〜ＢＬｍのうち所定数（ｋ本）のビット線ＢＬが、カラムゲート１３−１を介して１本のデータ線ＤＬに接続されている。すなわち、１本のデータ線ＤＬには、ｋ本のビット線ＢＬからデータが転送される。

カラムゲート１３−１は、ｍ本のビット線ＢＬに対応したｍ個のカラム選択トランジスタＣＴを備えている。各カラム選択トランジスタＣＴは、データ線ＤＬとビット線ＢＬとの間に直列に接続されている。カラム選択トランジスタＣＴのゲートはカラム選択線ＣＳＬに接続され、このカラム選択線ＣＳＬはカラムデコーダ１７に接続される。ブロック１１−２にも、図３に示したカラムゲート１３−１と同様の構成のカラムゲート１３−２が接続されている。

書き込み回路１６は、データの書き込み時に使用される高電圧の書き込み電圧を生成する。そして、書き込み回路１６は、この書き込み電圧をブロック１１−１及びブロック１１−２に供給する。

イコライズ回路１４は、読み出し動作を行う前に、センスアンプ回路１２に含まれる１個のセンスアンプＳＡに接続される２本のデータ線（データが転送されるデータ線と、リファレンスとして使用されるデータ線）を電気的に接続することで、これら２本のデータ線を同電圧にする。このイコライズ回路１４の動作により、読み出し動作を高速化することが可能となる。

スイッチ回路１５−１は、データの読み出し時に、ブロック１１−１内のデータ線ＤＬをセンスアンプ回路１２に接続する。同様に、スイッチ回路１５−２は、データの読み出し時に、ブロック１１−２内のデータ線ＤＬをセンスアンプ回路１２に接続する。また、スイッチ回路１５−１は、データの書き込み時には、ブロック１１−１内のデータ線ＤＬをブロック１１−２内のデータ線ＤＬに接続する。

カラムデコーダ１７は、カラムアドレスに基づいて、ブロック１１−１内のビット線ＢＬを選択する。同様に、カラムデコーダ１７は、カラムアドレスに基づいて、ブロック１１−２内のビット線ＢＬを選択する。このビット線ＢＬの選択は、カラム選択線ＣＳＬを用いて行われる。

ロウデコーダ１８には、ブロック１１−１及び１１−２内のワード線ＷＬが接続されている。ロウデコーダ１８は、ロウアドレスに基づいて、ブロック１１−１内のワード線ＷＬを選択する。同様に、ロウデコーダ１８は、ロウアドレスに基づいて、ブロック１１−２内のワード線ＷＬを選択する。なお、このワード線ＷＬの選択動作には、ワード線ＷＬに書き込み電圧、読み出し電圧等を供給する動作が含まれる。

ソース線／ウェル制御回路２０は、データ書き込み動作、データ読み出し動作、及びデータ消去動作に応じて、ブロック１１−１及び１１−２内のソース線ＳＬ、及びＰウェルに所定の電圧を供給する。

入出力バッファ１９は、データの書き込み時には外部から供給される入力データＤＩを書き込み回路１６に供給し、データの読み出し時にはセンスアンプ回路１２により検知された読み出しデータを出力データＤＩとして外部に出力する。

制御回路２１は、半導体記憶装置の各回路の動作を制御する。制御回路２１は、外部からデータの書き込み／消去／読み出しの動作モードを設定するためのコマンドＣＭＤを受け、このコマンドＣＭＤに基づいて、半導体記憶装置の各回路の動作を制御する。

なお、前述したように、カラムデコーダ１７、ロウデコーダ１８、入出力バッファ１９、ソース線／ウェル制御回路２０、及び制御回路２１は、図１に示した周辺回路２に含まれる。カラムデコーダ１７、ロウデコーダ１８、入出力バッファ１９、ソース線／ウェル制御回路２０、及び制御回路２１は、ｎ個のバンク１−１〜１−ｎに対して共通に設けられ、各ブロック１に対して前述した動作を実行する。

次に、スイッチ回路１５−１及び１５−２の具体的な構成について説明する。図４は、スイッチ回路１５−１及び１５−２の構成を中心に示したバンク１の回路図である。なお、図４には、センスアンプ回路１２に含まれる１個のセンスアンプＳＡと、この１個のセンスアンプＳＡに対応して設けられた、ブロック１１−１内の２本のデータ線ＤＬ１、ＤＬ２、及びブロック１１−２内の２本のデータ線ＤＬ３、ＤＬ４を示している。他のセンスアンプＳＡについても図４と同じ構成である。

センスアンプ回路１２に含まれる１個のセンスアンプＳＡは、データ入力側とリファレンス側の２つの入力端子を備えており、これら２つの入力端子の電圧差を用いてデータの検知及び増幅を行う。センスアンプＳＡの２つの入力端子間には、イコライズ回路１４に含まれる１個のイコライズ回路１４−１が接続されている。イコライズ回路１４−１は、例えばＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとが並列に接続されたトランスファーゲートにより構成される。イコライズ回路１４は、センスアンプＳＡの数に対応した数のトランスファーゲートを備えている。イコライズ回路１４−１のゲートは、動作モードに応じて制御回路２１により制御される。イコライズ回路１４−１がオンすることで、センスアンプＳＡの２つの入力端子間（すなわち、２つの入力端子に接続された２本のデータ線）が同電圧に設定される。

スイッチ回路１５−１は、１本のデータ線ＤＬごとに、書き込みパススイッチＳＷＰ、読み出しスイッチＳＷＨ、リファレンススイッチＳＷＲ、及びリセットスイッチＲＳＴを備えている。スイッチ回路１５−２は、１本のデータ線ＤＬごとに、読み出しスイッチＳＷＨ、リファレンススイッチＳＷＲ、及びリセットスイッチＲＳＴを備えている。これら書き込みパススイッチＳＷＰ、読み出しスイッチＳＷＨ、リファレンススイッチＳＷＲ、及びリセットスイッチＲＳＴは、例えばＮチャネルＭＯＳトランジスタにより構成される。

スイッチの接続関係について、データ線ＤＬ１及びＤＬ３を例に挙げて説明する。データ線ＤＬ１の一端には、スイッチＳＷＨ１、ＳＷＲ１、及びＲＳＴ１のドレインが接続されている。スイッチＳＷＨ１のソースは、センスアンプＳＡの第１の入力端子に接続されている。スイッチＳＷＲ１のソースは、センスアンプＳＡの第２の入力端子に接続されている。スイッチＲＳＴ１のソースは、接地されている。

さらに、データ線ＤＬ１の一端には、書き込みパスを構成する書き込みパススイッチＳＷＰ１のドレインが接続されている。書き込みパススイッチＳＷＰ１のソースは、書き込みパスを構成する配線１５Ａ−１の一端に接続されている。配線１５Ａ−１の他端は、データ線ＤＬ３に接続されている。

同様に、データ線ＤＬ２及びデータ線ＤＬ４間は配線１５Ａ−２で接続されており、データ線ＤＬ２とデータ線ＤＬ４との電流経路の接続状態を制御する書き込みパススイッチＳＷＰ２が接続されている。なお、書き込みパススイッチＳＷＰ、読み出しスイッチＳＷＨ、リファレンススイッチＳＷＲ、及びリセットスイッチＲＳＴのゲートは制御回路２１に接続されており、これらスイッチのオン／オフは制御回路２１により制御される。

一方、ブロック１１−１に含まれるデータ線ＤＬの他端には、書き込み回路１６が接続されている。書き込み回路１６は、書き込み電源回路１６Ａと、電源線１６Ｂと、データ線ＤＬに対応した数の書き込みスイッチＰ_ＳＷ、及びリセットスイッチＰ_ＲＳＴとを備えている。書き込みスイッチＰ_ＳＷ、及びリセットスイッチＰ_ＲＳＴは、例えばＮチャネルＭＯＳトランジスタにより構成される。書き込み電源回路１６Ａは、データの書き込み時に使用される高電圧の書き込み電圧を生成する。書き込み電源回路１６Ａには、電源線１６Ｂが接続されている。

スイッチの接続関係について、データ線ＤＬ１を例に挙げて説明する。書き込みスイッチＰ_ＳＷ１のドレインは、電源線１６Ｂに接続されている。書き込みスイッチＰ_ＳＷ１のソースは、データ線ＤＬ１に接続されている。リセットスイッチＰ_ＲＳＴ１のドレインは、データ線ＤＬ１に接続されている。リセットスイッチＰ_ＲＳＴ１のソースは、接地されている。なお、書き込みスイッチＰ_ＳＷ、及びリセットスイッチＰ_ＲＳＴのゲートは制御回路２１に接続されており、これらスイッチのオン／オフは制御回路２１により制御される。

＜半導体記憶装置の動作＞
次に、このように構成された半導体記憶装置の動作について説明する。まず、ＮＯＲ型フラッシュメモリの動作について説明する。

データの消去は、ブロック単位で行われる。なお、図２では、１つのバンク１内に上下２つのブロック１１が配置された場合を示しているが、カラムゲート１３及びブロック１１からなる単位が、センスアンプ回路１２の上下にそれぞれ複数個配置されていてもよい。ここで、ブロック毎にＰ型ウェルは分離されている。このデータの消去は、メモリセルＭＣの制御ゲート電極に例えば−７Ｖの電圧を、ソース及び対応するＰ型ウェルには例えば１０Ｖの電圧を供給し、ドレインをフローティング状態（オープン状態）に設定する。これにより、浮遊ゲート電極に注入されている電子がトンネル絶縁膜を介して基盤側（ソース側）に引き抜かれる。この状態は、メモリセルＭＣの閾値電圧が低い状態であり、“１”記憶状態である。なお、非選択ブロックのワード線ＷＬ及び対応するＰ型ウェルは接地電圧Ｖｓｓ（０Ｖ）に設定され、これにより、非選択ブロックでは、データの消去が行われない。

データの書き込みは、選択されたメモリセルＭＣのソース及びＰ型ウェルに接地電圧Ｖｓｓ（０Ｖ）を供給し、制御ゲート電極に例えば９Ｖの書き込み電圧Ｖｐｇｍを供給する。この際、“０”書き込みの場合には、ドレインに例えば５Ｖの書き込み電圧Ｖｄを供給すると、チャネル領域から電子（ホットエレクトロン）が浮遊ゲート電極に注入され、メモリセルＭＣの閾値電圧が上昇する。これに対して、“１”書き込みの場合には、選択されたメモリセルＭＣのドレインをフローティング状態にすると、閾値電圧の上昇が禁止され、“１”記憶状態を保持する。このメモリセルＭＣのドレインに印加される書き込み電圧Ｖｄは、書き込み回路１６により供給される。

データの読み出しは、選択されたメモリセルＭＣのソース及びウェルに接地電圧Ｖｓｓを供給し、制御ゲート電極に例えば５Ｖの読み出し電圧Ｖｒｅａｄを供給する。この時、選択されたメモリセルＭＣの閾値電圧が読み出し電圧Ｖｒｅａｄ以下なら、選択されたビット線ＢＬとソース線ＳＬとが導通してビット線ＢＬの電圧はローレベルとなる。これに対して、選択されたメモリセルＭＣの閾値電圧が読み出し電圧Ｖｒｅａｄ以上なら、選択されたビット線ＢＬとソース線ＳＬとが非導通となり、ビット線ＢＬの電位はハイレベルとなる。このビット線ＢＬの電圧をデータ線ＤＬを介してセンスアンプ回路１２により検知する。

次に、半導体記憶装置の読み出し動作について説明する。データの読み出しでは、選択されたメモリセルＭＣにつながるデータ線ＤＬをセンスアンプＳＡに接続する。以下、データ線ＤＬ３に接続されたメモリセルＭＣからデータを読み出す場合を例に説明する。

まず、制御回路２１は、読み出しスイッチＳＷＨ３をオンさせて、データ線ＤＬ３とセンスアンプＳＡの第１の入力端子とを接続する。書き込みパススイッチＳＷＰ１、リファレンススイッチＳＷＲ３、及びリセットスイッチＲＳＴ３はオフさせる。

続いて、センスアンプＳＡの第２の入力端子（リファレンス側）に第１の入力端子と同等の容量を付加するために、この第２の入力端子にリファレンス用データ線を接続する。すなわち、制御回路２１は、リファレンススイッチＳＷＲ１をオンさせて、データ線ＤＬ１とセンスアンプＳＡの第２の入力端子とを接続する。読み出しスイッチＳＷＨ１、及びリセットスイッチＲＳＴ１はオフさせる。

続いて、データ線ＤＬのイコライズ動作が行われる。制御回路２１は、イコライズ回路１４−１をオンさせる。これにより、センスアンプＳＡの２つの入力端子（すなわち、２２本のデータ線ＤＬ３及びＤＬ１）が導通し、データ線ＤＬ３とデータ線ＤＬ１とが同電圧に設定される。その後、制御回路２１は、イコライズ回路１４−１をオフさせる。

続いて、カラムデコーダ１７は、選択されたメモリセルＭＣとデータ線ＤＬ３との間に配置されたカラム選択トランジスタＣＴをオンさせる。これにより、選択されたメモリセルＭＣからデータ線ＤＬ３へデータが転送される。センスアンプＳＡは、データ線ＤＬ３の電圧を検知及び増幅する。このようにして、選択されたメモリセルＭＣからデータが読み出される。

なお、データの読み出しに使用されるデータ線ＤＬ３及びＤＬ１に隣接するデータ線ＤＬ２及びＤＬ４は、読み出し動作時のノイズ等の影響を低減するために、接地電圧Ｖｓｓに設定され、シールド線として使用される。このため、データ線ＤＬ３及びＤＬ１に隣接するデータ線ＤＬ２及びＤＬ４においては、これらに対応するリセットスイッチＲＳＴ２及びＲＳＴ４が制御回路２１によりオンされることで、隣接データ線ＤＬ２及びＤＬ４は接地電圧Ｖｓｓに設定される。

次に、半導体記憶装置の書き込み動作について説明する。データの書き込みでは、書き込み回路１６からデータ線ＤＬに高電圧の書き込み電圧が供給される。以下、データ線ＤＬ３に接続されたメモリセルＭＣにデータを書き込む場合を例に説明する。

まず、制御回路２１は、書き込みスイッチＰ_ＳＷ１をオンさせて、データ線ＤＬ１と電源線１６Ｂとを接続する。続いて、制御回路２１は、書き込みパススイッチＳＷＰ１をオンさせて、データ線ＤＬ１とデータ線ＤＬ３とを接続する。これにより、データ線ＤＬ３には、書き込み回路１６から書き込み電圧が供給される。この書き込み電圧を用いて、データ線ＤＬ３につながる選択されたメモリセルＭＣへのデータ書き込みが行われる。

この際、全ての読み出しスイッチＳＷＨ、リファレンススイッチＳＷＲ、及びリセットスイッチＲＳＴはオフされる。これにより、データの書き込み時には、イコライズ回路１４に高電圧の書き込み電圧が印加されない。このため、イコライズ回路１４に使用されるトランジスタは、低電圧用のサイズの小さいトランジスタを使用することが可能となる。具体的には、イコライズ回路１４に使用されるトランジスタのサイズは、書き込みパススイッチＳＷＰのそれより小さく設定される。

なお、データの書き込みに使用されるデータ線ＤＬ３に隣接するデータ線ＤＬは、書き込み動作時のノイズ等の影響を低減するために、接地電圧Ｖｓｓに設定され、シールド線として使用される。このため、データ線ＤＬ３に隣接するデータ線ＤＬにおいては、これらに対応するリセットスイッチＰ_ＲＳＴ及び書き込みパススイッチＳＷＰが制御回路２１によりオンされることで、隣接データ線ＤＬは接地電圧Ｖｓｓに設定される。

以上詳述したように本実施形態では、２個のブロックでセンスアンプ回路を共有する共有センスアンプ方式を用いた半導体記憶装置において、データの書き込みに使用されるパスと、データの読み出しに使用されるパスとを分けて構成するようにしている。これにより、データの書き込み時に、イコライズ回路１４に高電圧の書き込み電圧が印加されないようにすることが可能となる。この結果、イコライズ回路１４に使用されるトランジスタは、低電圧用のサイズの小さいトランジスタを使用することが可能となる。

また、低電圧用のサイズの小さいトランジスタをイコライズ回路１４に使用することで、読み出し速度の向上、ノイズの低減等の効果も得ることができる。さらに、高電圧用（高耐圧用）のトランジスタでは、隣接する素子同士を絶縁する素子分離領域が大きくなる。しかし、本実施形態では、素子分離領域も小さくすることが可能となるため、チップサイズを縮小することが可能となる。

なお、本実施形態のような書き込みパス及び書き込みパススイッチＳＷＰを新たに設けない場合は、データの書き込み時に、読み出しスイッチＳＷＨ及びリファレンススイッチＳＷＲに高電圧の書き込み電圧が印加されることになる。この場合は、書き込み抵抗を低くする必要性から読み出しスイッチＳＷＨ及びリファレンススイッチＳＷＲのサイズ（ゲート幅Ｗ）を大きくしなければならない。しかし、本実施形態では、データの書き込み時に、読み出しスイッチＳＷＨ及びリファレンススイッチＳＷＲに書き込み電圧が印加されない。すなわち、これら読み出しスイッチＳＷＨ及びリファレンススイッチＳＷＲには、抵抗の制約等がなくなり、単なるスイッチとしての機能を有すれば良いことになる。

従って、本実施形態では、読み出しスイッチＳＷＨ及びリファレンススイッチＳＷＲのサイズを小さくすることが可能となる。具体的には、読み出しスイッチＳＷＨ及びリファレンススイッチＳＷＲのサイズは、書き込みパススイッチＳＷＰのそれより小さく設定される。これにより、チップサイズのさらなる縮小が可能となる。

（第２の実施形態）
第２の実施形態は、書き込みパスに使用される配線１５Ａをシールド線としても使用するようにした実施例について示している。

図５は、本発明の第２の実施形態に係るスイッチ回路１５−１及び１５−２の構成を中心に示したバンク１の回路図である。なお、図５には、センスアンプ回路１２に含まれる１個のセンスアンプＳＡと、この１個のセンスアンプＳＡに対応して設けられた、ブロック１１−１内の２本のデータ線ＤＬ１、ＤＬ２、及びブロック１１−２内の２本のデータ線ＤＬ３、ＤＬ４を示している。他のセンスアンプＳＡについても図５と同じ構成である。

スイッチ回路１５−１は、１本のデータ線ＤＬごとに、書き込みパススイッチＳＷＰ、及びシールドスイッチＳ_ＲＳＴを備えている。シールドスイッチＳ_ＲＳＴは、例えばＮチャネルＭＯＳトランジスタにより構成される。スイッチ回路１５−２は、１本のデータ線ＤＬごとに、書き込みパススイッチＳＷＰを備えている。なお、読み出しパスに含まれる読み出しスイッチＳＷＨ、リファレンススイッチＳＷＲ、及びリセットスイッチＲＳＴの構成及び動作は、第１の実施形態と同じである。

スイッチの接続関係について、データ線ＤＬ１及びＤＬ３を例に挙げて説明する。データ線ＤＬ１の一端には、書き込みパスを構成する書き込みパススイッチＳＷＰ１のドレインが接続されている。書き込みパススイッチＳＷＰ１のソースは、書き込みパスを構成する配線（シールド線）１５Ａ−１の一端に接続されている。配線１５Ａ−１の他端は、書き込みパスを構成する書き込みパススイッチＳＷＰ３のドレインに接続されている。書き込みパススイッチＳＷＰ３のソースは、データ線ＤＬ３に接続されている。また、配線１５Ａ−１には、シールドスイッチＳ_ＲＳＴ１のドレインが接続されている。シールドスイッチＳ_ＲＳＴ１のソースは、接地されている。書き込みパススイッチＳＷＰ、及びシールドスイッチＳ_ＲＳＴのゲートは制御回路２１に接続されており、これらのスイッチのオン／オフは制御回路２１により制御される。

このように構成された半導体記憶装置の動作について説明する。データの書き込みでは、書き込み回路１６からデータ線ＤＬに高電圧の書き込み電圧が供給される。以下、データ線ＤＬ３に接続されたメモリセルＭＣにデータを書き込む場合を例に説明する。

まず、制御回路２１は、書き込みスイッチＰ_ＳＷ１をオンさせて、データ線ＤＬ１と電源線１６Ｂとを接続する。続いて、制御回路２１は、書き込みパススイッチＳＷＰ１及びＳＷＰ３をオンさせて、データ線ＤＬ１とデータ線ＤＬ３とを配線１５Ａ−１を介して接続する。これにより、データ線ＤＬ３には、書き込み回路１６から書き込み電圧が供給される。この書き込み電圧を用いて、データ線ＤＬ３につながる選択されたメモリセルＭＣへのデータ書き込みが行われる。

この際、全ての読み出しスイッチＳＷＨ、リファレンススイッチＳＷＲ、及びリセットスイッチＲＳＴはオフされる。これにより、データの書き込み時には、イコライズ回路１４に高電圧の書き込み電圧が印加されない。このため、イコライズ回路１４に使用されるトランジスタは、低電圧用のサイズの小さいトランジスタを使用することが可能となる。

ここで、データの書き込み使用される配線１５Ａに隣接する配線１５Ａは、書き込み動作時のノイズ等の影響を低減するために、接地電圧Ｖｓｓに設定され、シールド線として使用される。このため、データの書き込み使用される配線１５Ａに隣接する配線１５Ａにおいては、これらに対応するシールドスイッチＳ_ＲＳＴが制御回路２１によりオンされることで、上記隣接する配線１５Ａは接地電圧Ｖｓｓに設定される。また、シールド線として使用される配線１５Ａに接続される書き込みパススイッチＳＷＰは制御回路２１によりオフされ、データ線ＤＬから電気的に切断される。同様に、データの読み出し動作においても、配線１５Ａは、シールド線として使用される。

一般的には、データ線等のアナログ配線は隣接配線からのノイズ等の悪影響を防ぐために両側を接地電圧Ｖｓｓに固定されたシールド線でシールドしていることが多い。図６は、書き込みパスを有しない比較例に係るセンスアンプＳＡ及びスイッチ回路の構成を示すレイアウト図である。各スイッチ（トランジスタ）は、ソース及びドレインとしての拡散層とゲート電極とを備えている。拡散層は、コンタクトを介してデータ線ＤＬ等の配線に接続されている。なお、図６の縦方向に延びる配線は、基板上に層間絶縁膜を介して形成された第１金属配線層により構成される。図６に示すように、センスアンプＳＡに接続される配線の両側には、２本のシールド線が設けられている。これらのシールド線は、接地電圧Ｖｓｓに固定されている。

本実施形態では、図６に示したシールド線を、書き込みパスを形成する配線１５Ａとして使用する。図７は、第２の実施形態に係るセンスアンプＳＡ及びスイッチ回路１５の構成を示すレイアウト図である。シールド線が書き込みパススイッチＳＷＰ及びシールドスイッチＳ_ＲＳＴに接続されて、配線１５Ａとして使用されている。このように、従来からあるシールド線を書き込みパスを形成する配線１５Ａとして使用することで、配線１５Ａのための新たな配線スペースを設ける必要がない。

以上詳述したように本実施形態では、書き込みパスを形成する配線１５Ａを、センスアンプＳＡ付近の配線をシールドするシールド線として使用するようにしている。これにより、書き込み動作或いは読み出し動作時におけるノイズ等の影響を低減することが可能となる。この結果、データの信頼性を向上させることが可能となる。

また、一般的に使用されている、センスアンプＳＡをシールドするシールド線を、書き込みパスを形成する配線１５Ａとして使用している。これにより、新たに配線スペースを用意する必要がないため、本実施形態の書き込みパスを新たに設けた場合でも、レイアウト面積の増大を防ぐことができる。その他の効果は、第１の実施形態と同じである。

（第３の実施形態）
第３の実施形態は、同一ブロック内の隣接する２本のデータ線で書き込みパスを形成する配線１５Ａを共有するようにしている。

図８は、本発明の第３の実施形態に係るスイッチ回路１５−１及び１５−２の構成を中心に示したバンク１の回路図である。なお、図８には、センスアンプ回路１２に含まれる１個のセンスアンプＳＡと、この１個のセンスアンプＳＡに対応して設けられた、ブロック１１−１内の２本のデータ線ＤＬ１、ＤＬ２、及びブロック１１−２内の２本のデータ線ＤＬ３、ＤＬ４を示している。他のセンスアンプＳＡについても図８と同じ構成である。

データ線ＤＬ１に接続された書き込みパススイッチＳＷＰ１と、データ線ＤＬ２に接続された書き込みパススイッチＳＷＰ２とは、それらのソースが共通の配線１５Ａ−１に接続されている。また、データ線ＤＬ３に接続された書き込みパススイッチＳＷＰ３と、データ線ＤＬ４に接続された書き込みパススイッチＳＷＰ４とは、それらのドレインが共通の配線１５Ａ−１に接続されている。配線１５Ａ−１には、シールドスイッチＳ_ＲＳＴ１のドレインが接続されている。シールドスイッチＳ_ＲＳＴ１のソースは、接地されている。

このようにしてスイッチ回路１５−１及び１５−２を構成することで、同一ブロック内の隣接する２本のデータ線で書き込みパスを形成する配線１５Ａを共有することができる。これにより、第２の実施形態と比べて、シールドスイッチＳ_ＲＳＴの数を半分にすることが可能となるため、チップサイズを縮小することができる。

（第４の実施形態）
第４の実施形態は、各ブロックに対して１個の書き込み回路を設けることで、ブロック１１−１及び１１−２間に書き込みパスを設けず、かつイコライズ回路１４に高電圧の書き込み電圧が印加されないようにしている。

図９は、本発明の第４の実施形態に係る１個のバンク１−１を中心に示した半導体記憶装置の主要部を示すブロック図である。バンク１−２〜１−ｎの構成も、図９と同じである。各バンク１は、ブロック１１−１及び１１−２にそれぞれ対応して書き込み回路１６−１及び１６−２を備えている。書き込み回路１６−１は、データの書き込み時に使用される高電圧の書き込み電圧を生成し、この書き込み電圧をブロック１１−１に供給する。同様に、書き込み回路１６−２は、データの書き込み時に使用される高電圧の書き込み電圧を生成し、この書き込み電圧をブロック１１−２に供給する。

図１０は、第４の実施形態に係る書き込み回路１６−１及び１６−２の構成を中心に示したバンク１の回路図である。なお、図１０には、センスアンプ回路１２に含まれる１個のセンスアンプＳＡと、この１個のセンスアンプＳＡに対応して設けられた、ブロック１１−１内の２本のデータ線ＤＬ１、ＤＬ２、及びブロック１１−２内の２本のデータ線ＤＬ３、ＤＬ４を示している。他のセンスアンプＳＡについても図１０と同じ構成である。また、スイッチ回路１５−１及び１５−２は、書き込みパス（書き込みパススイッチＳＷＰ２及び配線１５Ａ）を備えておらず、読み出しパス（読み出しスイッチＳＷＨ、リファレンススイッチＳＷＲ、及びリセットスイッチＲＳＴ）のみを備えている。

ブロック１１−１に含まれるデータ線ＤＬには、書き込み回路１６−１が接続されている。また、ブロック１１−２に含まれるデータ線ＤＬには、書き込み回路１６−２が接続されている。書き込み回路１６−１及び１６−２の構成はそれぞれ、第１の実施形態の書き込み回路１６と同じである。

このように構成された半導体記憶装置では、ブロック１１−１内のメモリセルＭＣへのデータの書き込みは、書き込み回路１６−１により行われる。例えば、データ線ＤＬ１につながる選択されたメモリセルＭＣにデータを書き込む場合、制御回路２１は、書き込みスイッチＰ_ＳＷ１をオンさせて、データ線ＤＬ１と電源線１６Ｂ−１とを接続する。これにより、データ線ＤＬ１には、書き込み回路１６−１から書き込み電圧が供給される。この書き込み電圧を用いて、データ線ＤＬ１につながる選択されたメモリセルＭＣへのデータ書き込みが行われる。この際、読み出しスイッチＳＷＨ、リファレンススイッチＳＷＲ、及びリセットスイッチＲＳＴは、オフされる。

また、ブロック１１−２内のメモリセルＭＣへのデータの書き込みは、書き込み回路１６−２により行われる。例えば、データ線ＤＬ３につながる選択されたメモリセルＭＣにデータを書き込む場合、制御回路２１は、書き込みスイッチＰ_ＳＷ３をオンさせて、データ線ＤＬ３と電源線１６Ｂ−２とを接続する。これにより、データ線ＤＬ３には、書き込み回路１６−２から書き込み電圧が供給される。この書き込み電圧を用いて、データ線ＤＬ３につながる選択されたメモリセルＭＣへのデータ書き込みが行われる。この際も、読み出しスイッチＳＷＨ、リファレンススイッチＳＷＲ、及びリセットスイッチＲＳＴは、オフされる。

従って、ブロック１１−１及び１１−２のデータ書き込み時には、イコライズ回路１４−１には、書き込み回路１６−１及び１６−２により生成される高電圧の書き込み電圧が印加されない。これにより、イコライズ回路１４に使用されるトランジスタは、低電圧用のサイズの小さいトランジスタを使用することが可能となる。また、読み出しスイッチＳＷＨ及びリファレンススイッチＳＷＲのサイズも小さくすることが可能となる。

なお、データの書き込みに使用されるデータ線ＤＬに隣接するデータ線ＤＬは、書き込み動作時のノイズ等の影響を低減するために、接地電圧Ｖｓｓに設定され、シールド線として使用される。データ線ＤＬを接地電圧Ｖｓｓに固定するリセットスイッチＰ_ＲＳＴは、書き込み回路１６−１及び１６−２にそれぞれ設けられている。

（第５の実施形態）
第５の実施形態は、ブロック１１−１及び１１−２間に、書き込み電圧を供給する書き込み回路を配置する。そして、書き込み回路がブロック１１−１及び１１−２にそれぞれ書き込みパスを用いて書き込み電圧を供給することで、イコライズ回路１４に高電圧の書き込み電圧が印加されないようにしている。

図１１は、本発明の第５の実施形態に係る１個のバンク１−１を中心に示した半導体記憶装置の主要部を示すブロック図である。バンク１−２〜１−ｎの構成も、図１１と同じである。ブロック１１−１及び１１−２間には、１個の書き込み回路１６が設けられている。書き込み回路１６は、データの書き込み時に使用される高電圧の書き込み電圧を生成し、この書き込み電圧をブロック１１−１及び１１−２にそれぞれ供給する。

図１２は、第５の実施形態に係る書き込み回路１６の構成を中心に示したバンク１の回路図である。なお、図１２には、センスアンプ回路１２に含まれる１個のセンスアンプＳＡと、この１個のセンスアンプＳＡに対応して設けられた、ブロック１１−１内の２本のデータ線ＤＬ１、ＤＬ２、及びブロック１１−２内の２本のデータ線ＤＬ３、ＤＬ４を示している。他のセンスアンプＳＡについても図１２と同じ構成である。また、スイッチ回路１５−１及び１５−２は、書き込みパス（書き込みパススイッチＳＷＰ２及び配線１５Ａ）を備えておらず、読み出しパス（読み出しスイッチＳＷＨ、リファレンススイッチＳＷＲ、及びリセットスイッチＲＳＴ）のみ備えている。

ブロック１１−１に含まれるデータ線ＤＬ、及びブロック１１−２に含まれるデータ線ＤＬには、書き込み回路１６が接続されている。書き込み回路１６は、書き込み電源回路１６Ａと、電源線１６Ｂと、ブロック１１−１及び１１−２内のデータ線ＤＬに対応した数の書き込みスイッチＰ_ＳＷとを備えている。書き込み電源回路１６Ａは、データの書き込み時に使用される高電圧の書き込み電圧を生成する。書き込み電源回路１６Ａには、電源線１６Ｂが接続されている。

スイッチの接続関係について、データ線ＤＬ１及びＤＬ３を例に挙げて説明する。書き込みスイッチＰ_ＳＷ１のドレインは、電源線１６Ｂに接続されている。書き込みスイッチＰ_ＳＷ１のソースは、データ線ＤＬ１に接続されている。書き込みスイッチＰ_ＳＷ３のドレインは、電源線１６Ｂに接続されている。書き込みスイッチＰ_ＳＷ３のソースは、データ線ＤＬ３に接続されている。なお、書き込みスイッチＰ_ＳＷのゲートは制御回路２１に接続されており、これらスイッチのオン／オフは制御回路２１により制御される。

このように構成された半導体記憶装置の書き込み動作について説明する。例えば、データ線ＤＬ１につながる選択されたメモリセルＭＣにデータを書き込む場合、制御回路２１は、書き込みスイッチＰ_ＳＷ１をオンさせて、データ線ＤＬ１と電源線１６Ｂとを接続する。これにより、データ線ＤＬ１には、書き込み回路１６から書き込み電圧が供給される。この書き込み電圧を用いて、データ線ＤＬ１につながる選択されたメモリセルＭＣへのデータ書き込みが行われる。この際、書き込みスイッチＰ_ＳＷ１以外の書き込みスイッチＰ_ＳＷは、全てオフされる。また、読み出しスイッチＳＷＨ、リファレンススイッチＳＷＲ、及びリセットスイッチＲＳＴも、オフされる。

また、ブロック１１−２内のメモリセルＭＣへのデータ書き込みも、書き込み回路１６により行われる。例えば、データ線ＤＬ３につながる選択されたメモリセルＭＣにデータを書き込む場合、制御回路２１は、書き込みスイッチＰ_ＳＷ３をオンさせて、データ線ＤＬ３と電源線１６Ｂとを接続する。これにより、データ線ＤＬ３には、書き込み回路１６から書き込み電圧が供給される。この書き込み電圧を用いて、データ線ＤＬ３につながる選択されたメモリセルＭＣへのデータ書き込みが行われる。この際、書き込みスイッチＰ_ＳＷ３以外の書き込みスイッチＰ_ＳＷは、全てオフされる。また、読み出しスイッチＳＷＨ、リファレンススイッチＳＷＲ、及びリセットスイッチＲＳＴも、オフされる。

従って、ブロック１１−１及び１１−２のデータ書き込み時には、イコライズ回路１４−１には、書き込み回路１６により生成される高電圧の書き込み電圧が印加されない。これにより、イコライズ回路１４に使用されるトランジスタは、低電圧用のサイズの小さいトランジスタを使用することが可能となる。また、読み出しスイッチＳＷＨ及びリファレンススイッチＳＷＲのサイズも小さくすることが可能となる。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係る半導体記憶装置の全体構成を示すブロック図。 第１の実施形態に係る１個のバンク１−１を中心に示した半導体記憶装置の主要部を示すブロック図。 １個のブロック１１−１の構成を示す回路図。 第１の実施形態に係るスイッチ回路１５−１及び１５−２の構成を中心に示したバンク１の回路図。 本発明の第２の実施形態に係るスイッチ回路１５−１及び１５−２の構成を中心に示したバンク１の回路図。 書き込みパスを有しない比較例に係るセンスアンプＳＡ及びスイッチ回路の構成を示すレイアウト図。 第２の実施形態に係るセンスアンプＳＡ及びスイッチ回路１５の構成を示すレイアウト図。 本発明の第３の実施形態に係るスイッチ回路１５−１及び１５−２の構成を中心に示したバンク１の回路図。 本発明の第４の実施形態に係る１個のバンク１−１を中心に示した半導体記憶装置の主要部を示すブロック図。 第４の実施形態に係る書き込み回路１６−１及び１６−２の構成を中心に示したバンク１の回路図。 本発明の第５の実施形態に係る１個のバンク１−１を中心に示した半導体記憶装置の主要部を示すブロック図。 第５の実施形態に係る書き込み回路１６の構成を中心に示したバンク１の回路図。

符号の説明

１…バンク、２…周辺回路、１１…ブロック、１２…センスアンプ回路、１３…カラムゲート、１４…イコライズ回路、１５…スイッチ回路、１５Ａ…配線、１６…書き込み回路、１６Ａ…書き込み電源回路、１６Ｂ…電源線、１７…カラムデコーダ、１８…ロウデコーダ、１９…入出力バッファ、２０…ウェル制御回路、２１…制御回路、ＭＣ…メモリセル、ＤＬ…データ線、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＣＳＬ…カラム選択線、ＣＴ…カラム選択トランジスタ、ＳＷＰ…書き込みパススイッチ、Ｓ_ＲＳＴ…シールドスイッチ、ＳＷＨ…読み出しスイッチ、ＳＷＲ…リファレンススイッチ、ＲＳＴ…リセットスイッチ、Ｐ_ＳＷ…書き込みスイッチ、Ｐ_ＲＳＴ…リセットスイッチ。

Claims (5)

1. 電気的に書き換えが可能な複数のメモリセルをそれぞれが有する第１及び第２のブロックと、
   前記第１のブロックに配設され、かつ前記第１のブロックからデータが転送される第１及び第２のデータ線と、
   前記第２のブロックに配設され、かつ前記第２のブロックからデータが転送される第３及び第４のデータ線と、
   前記第１のブロックと前記第２のブロックとに共有され、かつ第１及び第２の入力端子を有し、かつ前記第１及び第２の入力端子の電圧差を用いてデータを検知するセンスアンプと、
   データの読み出し時に、各データ線と前記第１及び第２の入力端子との接続を制御する読み出しスイッチ回路と、
   データの読み出し動作の前に、前記第１及び第２の入力端子に接続された２本のデータ線を電気的に接続するイコライズ回路と、
   前記第１及び第２のデータ線に書き込み電圧を供給する書き込み回路と、
   データの書き込み時に、前記第１のデータ線と前記第３のデータ線との接続、及び前記第２のデータ線と前記第４のデータ線との接続を制御するパススイッチ回路と、
   を具備することを特徴とする半導体記憶装置。
2. 前記パススイッチ回路は、
   第１及び第２のシールド線と、
   前記第１のデータ線と前記第１のシールド線との間に接続された第１のパススイッチと、
   前記第２のデータ線と前記第２のシールド線との間に接続された第２のパススイッチと、
   前記第３のデータ線と前記第１のシールド線との間に接続された第３のパススイッチと、
   前記第４のデータ線と前記第２のシールド線との間に接続された第４のパススイッチと、
   前記第１のシールド線と接地端子との間に接続された第１のシールドスイッチと、
   前記第２のシールド線と接地端子との間に接続された第２のシールドスイッチと、
   を含むことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記読み出しスイッチ回路は、複数の第１のトランジスタを含み、
   前記パススイッチ回路は、複数の第２のトランジスタを含み、
   前記第１のトランジスタのサイズは、前記第２のトランジスタのそれより小さいことを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 電気的に書き換えが可能な複数のメモリセルをそれぞれが有する第１及び第２のブロックと、
   前記第１のブロックに配設され、かつ前記第１のブロックからデータが転送される第１及び第２のデータ線と、
   前記第２のブロックに配設され、かつ前記第２のブロックからデータが転送される第３及び第４のデータ線と、
   前記第１のブロックと前記第２のブロックとに共有され、かつ第１及び第２の入力端子を有し、かつ前記第１及び第２の入力端子の電圧差を用いてデータを検知するセンスアンプと、
   データの読み出し時に、各データ線と前記第１及び第２の入力端子との接続を制御する読み出しスイッチ回路と、
   データの読み出し動作の前に、前記第１及び第２の入力端子に接続された２本のデータ線を電気的に接続するイコライズ回路と、
   前記第１及び第２のデータ線に書き込み電圧を供給する第１の書き込み回路と、
   前記第３及び第４のデータ線に書き込み電圧を供給する第２の書き込み回路と、
   を具備することを特徴とする半導体記憶装置。
5. 電気的に書き換えが可能な複数のメモリセルをそれぞれが有する第１及び第２のブロックと、
   前記第１のブロックに配設され、かつ前記第１のブロックからデータが転送される第１及び第２のデータ線と、
   前記第２のブロックに配設され、かつ前記第２のブロックからデータが転送される第３及び第４のデータ線と、
   前記第１のブロックと前記第２のブロックとに共有され、かつ第１及び第２の入力端子を有し、かつ前記第１及び第２の入力端子の電圧差を用いてデータを検知するセンスアンプと、
   データの読み出し時に、各データ線と前記第１及び第２の入力端子との接続を制御する読み出しスイッチ回路と、
   データの読み出し動作の前に、前記第１及び第２の入力端子に接続された２本のデータ線を電気的に接続するイコライズ回路と、
   前記第１及び第２のブロック間に配置され、かつ前記第１乃至４のデータ線に書き込み電圧を供給する書き込み回路と、
   を具備することを特徴とする半導体記憶装置。

Images