JP2008084439A - 半導体記憶装置 - Google Patents

Abstract

【課題】データの読み出し動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】第１メモリセルＭＣを有する第１メモリブロック１２と、第２メモリセルＭＣを有する第２メモリブロック１３と、前記第１メモリブロック１２に接続されるデータ線ＤＬと、前記データ線ＤＬが接続されるメインデータ線ＭＤＬと、前記メインデータ線ＭＤＬに接続される前記データ線ＤＬとは異なる別のデータ線ＤＬが接続されるリファレンス線ＲＬと、前記リファレンス線ＲＬに接続され、参照データを保持するリファレンスセル６と、前記参照データを基準に前記メインデータ線ＭＤＬ上の前記データをセンスするセンスアンプ５とを具備し、前記データ線のいずれかは、いずれかの前記第２メモリブロック１３に接続され、該第２メモリブロック１３の備える前記第２メモリセルＭＣから前記データが読み出される。
【選択図】 図１

Description

この発明は、半導体記憶装置に関する。例えば、電荷蓄積層と制御ゲートとを含む積層ゲートを備えた半導体記憶装置に関する。

従来、不良が存在するブロックをブロック単位で置き換える、ブロックリダンダンシ（block redundancy）と呼ばれる技術が用いられている（例えば特許文献１参照）。ブロックリダンダンシ技術は、不良ブロックがいずれのバンクにおけるいずれのブロックであるかに関わらず、不良ブロックをリダンダンシブロックにより置き換える。そのため、リダンダンシブロック毎にデコード回路及び電源供給回路が設けられている。

しかしながら従来のブロックリダンダンシ技術であると、選択メモリセルが接続されたデータ線の寄生容量とリファレンス用のセルが接続された配線の寄生容量とが異なる。従って、データの誤読み出しが発生するという問題があった。
特開２００５−３１０１９８号公報

この発明は、データの読み出し動作信頼性を向上出来る半導体記憶装置を提供する。

この発明の一態様に係る半導体記憶装置は、データ保持可能な複数の第１メモリセルを有する複数の第１メモリブロックと、データ保持可能な複数の第２メモリセルを有し、不良の存在する前記第１メモリブロックを置き換える複数の第２メモリブロックと、各々が、いずれかの前記第１メモリブロックに接続され、接続された前記第１メモリブロックの備える前記第１メモリセルから前記データが読み出される複数のデータ線と、前記データが読み出されたいずれかの前記データ線が接続され、該データが転送されるメインデータ線と、前記メインデータ線に接続される前記データ線とは異なる別のデータ線が接続されるリファレンス線と、前記リファレンス線に接続され、参照データを保持するリファレンスセルと、前記参照データを基準にして、前記メインデータ線上の前記データをセンスするセンスアンプとを具備し、前記データ線のいずれかは、更にいずれかの前記第２メモリブロックに接続され、接続された前記第２メモリブロックの備える前記第２メモリセルから前記データが読み出される。

本発明によれば、データの読み出し動作信頼性を向上出来る半導体記憶装置を提供出来る。

以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１の実施形態］
この発明の第１の実施形態に係る半導体記憶装置について説明する。図１は、本実施形態に係るＥＥＰＲＯＭのブロック図である。

ＥＥＰＲＯＭ１は、例えばＮＯＲ型フラッシュメモリである。図示するようにＥＥＰＲＯＭ１は、レギュラーセルアレイ（regular cell array）２、リダンダンシセルアレイ（redundancy cell array）３、データ線セレクタ４、センスアンプ５、及びリファレンスセル６を備えている。

レギュラーセルアレイ２は、複数のメモリバンク１０とブロック選択回路１１とを備えている。メモリバンク１０の各々は、第１方向に沿って一行に配置された例えば８個のメモリブロック（ＢＬＫ）１２−０〜１２−７を有している。なお、以下では８個のメモリブロック１２−０〜１２−７を、そのうちのいずれかであるかを特定しない場合には、全てメモリブロック１２と呼ぶことにする。メモリバンク１０に含まれるメモリブロック１２の数は８個に限らず、１６個や３２個などであっても良い。メモリブロック１２は、マトリクス状に配置された複数のＮＯＲ型フラッシュメモリセルを備えており、データを記憶する。メモリブロック１２の構成については後述する。各々のブロック選択回路１１は、各メモリバンク１０に対応づけて設けられる。すなわち、１つのメモリバンク１０に対して１つのブロック選択回路１１が設けられる。そして各ブロック選択回路１１は、書き込み動作時、読み出し動作時、及び消去動作時において、それぞれに対応づけられたメモリバンク１０を選択する。

更に、レギュラーセルアレイ２内においては、第１方向に交差する第２方向に沿って、データ線ＤＬ０〜ＤＬ７が設けられている。データ線ＤＬ０〜ＤＬ７の各々は、同一列にある複数のメモリブロック１２−０〜１２−７をそれぞれ共通接続する。またデータ線ＤＬ０〜ＤＬ７は、一端がデータ線セレクタ４に接続され、他端はリダンダンシセルアレイ３まで延設されている。なお、以下では８本のデータ線ＤＬ０〜ＤＬ７を、そのうちのいずれかであるかを特定しない場合には、全てデータ線ＤＬと呼ぶことにする。また、１列のメモリブロック１２毎に２本以上のデータ線が設けられても良いが、本実施形態では説明の簡単化のために１本のデータ線のみが設けられる場合について説明する。

リダンダンシセルアレイ３は、メモリセルアレイ２の端部と第２方向に沿って隣接するようにして設けられている。リダンダンシセルアレイ３は、例えば４個のメモリブロック（ＢＬＫ）１３−０、１３−３、１３−４、１３−７とブロック選択回路１４−０、１４−３、１４−４、１４−７とを備えている。なお、以下では４個のメモリブロック１３−０、１３−３、１３−４、１３−７及び４個のブロック選択回路１４−０、１４−３、１４−４、１４−７を、そのうちのいずれかであるかを特定しない場合には、全てメモリブロック１３及びブロック選択回路１４と呼ぶことにする。勿論、メモリブロック１３及びブロック選択回路１４の数は４個に限定されるものでは無い。

メモリブロック１３は、不良のあるメモリブロック１２をメモリブロック単位で置き換えるために設けられる。メモリブロック１３は、マトリクス状に配置された複数のＮＯＲ型フラッシュメモリセルを備え、データを記憶する。そして、レギュラーセルアレイ２において８列のメモリブロック１２のうち、２列毎に１つのメモリブロック１３が設けられている。換言すれば、２本のデータ線につき、１つのメモリブロック１３が設けられている。勿論、２列毎に限らず３列以上毎に１つのメモリブロック１３が設けられていても良い。図１の例であると、メモリブロック１３−０、１３−３、１３−４、１３−７が、それぞれデータ線ＤＬ０、ＤＬ３、ＤＬ４、ＤＬ７に対応づけられて設けられている。つまり、メモリブロック１３−０、１３−３、１３−４、１３−７の各々は、データ線ＤＬ０、ＤＬ３、ＤＬ４、ＤＬ７の延長上に設けられ、データ線ＤＬ０、ＤＬ３、ＤＬ４、ＤＬ７にそれぞれ接続されている。

ブロック選択回路１４−０、１４−３、１４−４、１４−７の各々は、それぞれメモリブロック１３−０、１３−３、１３−４、１３−７に対応づけられて設けられ、対応するメモリブロック１３−０、１３−３、１３−４、１３−７のいずれかを選択する。

メモリブロック１３と、該メモリブロック１３に対応したブロック選択回路１４とは、第１方向に沿って隣接して配置される。また、メモリブロック１２とメモリブロック１３とは同じメモリ容量を有しており、そのサイズも同様である。そして、１つのメモリブロック１３と、該メモリブロック１３に対応したブロック選択回路１４は、第１方向で隣接する２つのメモリブロック１２が第１方向で占める幅に対応して配置される。図１の例であると、メモリブロック１３と、該メモリブロック１３を選択するブロック選択回路１４とが占める第１方向の幅は、２つのメモリブロック１２が第１方向に占める幅に等しくされる。

すなわち、メモリブロック１３−０とブロック選択回路１４−０とは、メモリブロック１２−０、１２−１に対応づけて配置され、両者の第１方向に沿った幅は等しい。また、メモリブロック１３−３とブロック選択回路１４−３とは、メモリブロック１２−２、１２−３に対応づけて配置され、両者の第１方向に沿った幅は等しい。メモリブロック１３−４とブロック選択回路１４−４とは、メモリブロック１２−４、１２−５に対応づけて配置され、両者の第１方向に沿った幅は等しい。メモリブロック１３−７とブロック選択回路１４−７とは、メモリブロック１２−６、１２−７に対応づけて配置され、両者の第１方向に沿った幅は等しい。

また、メモリブロック１３のいずれにも対応づけられない４つのデータ線ＤＬ１、ＤＬ２、ＤＬ５、ＤＬ６は、いずれかのブロック選択回路１４上まで引き出されており、データ線ＤＬ０、ＤＬ３、ＤＬ４、ＤＬ７と同程度の長さを有している。すなわち、データ線ＤＬ１はブロック選択回路１４−０上まで引き出され、データ線ＤＬ２はブロック選択回路１４−３上まで引き出され、データ線ＤＬ５はブロック選択回路１４−４上まで引き出され、データ線ＤＬ６はブロック選択回路１４−７上まで引き出されている。

データ線セレクタ４は読み出し時において、データ線ＤＬ０〜ＤＬ７のうち、データを読み出すべきメモリセルが含まれるメモリブロック１２またはメモリブロック１３に接続されるデータ線ＤＬを選択し、選択したデータ線ＤＬをメインデータ線ＭＤＬに接続する。またデータ線セレクタ４は、選択したデータ線ＤＬに隣接する別のデータ線ＤＬをリファレンス線ＲＬに接続する。

リファレンスセル６は、メモリブロック１２、１３に含まれるＮＯＲ型フラッシュメモリセルが保持する“０”データと“１”データの中間の値を有する参照用データを保持するリファレンス用メモリセルを備えている。リファレンスセル６は、リファレンス線ＲＬに接続されており、読み出し時において参照用データがリファレンス線ＲＬに読み出される。

センスアンプ５は読み出し時において、メインデータ線ＭＤＬに読み出された読み出しデータを、リファレンスセル６から読み出された参照用データを基にしてセンス、増幅する。

次に、レギュラーセルアレイ２におけるメモリブロック１２及びブロック選択回路１１の構成について、図２を用いて説明する。図２は、メモリブロック１２及びブロック選択回路１１のブロック図であり、特にデータ線ＤＬ０、ＤＬ１に接続される２行のメモリブロック１２−０、１２−１と、これらを選択するブロック選択回路１１とを示している。その他のメモリブロック１２も同様の構成である。図示するようにメモリブロック１２は、メモリセルアレイ２０、行デコーダ２１、列デコーダ２２、行セレクタ２３、及び列セレクタ２４を備えている。

メモリセルアレイ２０は、マトリクス状に配置された複数のメモリセルＭＣを備えている。メモリセルアレイ２０の構成について図３を用いて説明する。図３はメモリセルアレイ２０の回路図である。図示するようにメモリセルアレイ２０は、メモリセルアレイ２０は（（ｍ＋１）×（ｎ＋１））個（ｍ、ｎは自然数）のメモリセルＭＣを備えている。メモリセルＭＣは、電荷蓄積層（例えばフローティングゲート）と制御ゲートとを含む積層ゲートを備えたＭＯＳトランジスタである。そして、同一行にあるメモリセルＭＣの制御ゲートは、同一のワード線ＷＬ０〜ＷＬｍのいずれかに共通接続される。また同一列にあるメモリセルＭＣのドレインは、同一のビット線ＢＬ０〜ＢＬｎのいずれかに共通接続される。更にメモリセルＭＣのソースは、同一のソース線ＳＬに共通接続される。以下では、ワード線ＷＬ０〜ＷＬｍ及びビット線ＢＬ０〜ＢＬｎを、全てワード線ＷＬ及びビット線ＢＬと呼ぶことがある。

次にメモリセルＭＣの断面構成について図４を用いて説明する。図４はメモリセルアレイ２０の一部領域の断面図である。図示するように、ｐ型半導体基板３０の表面領域内にｎ型ウェル領域３１が形成され、ｎ型ウェル領域３１の表面領域内にはｐ型ウェル領域３２が形成されている。ｐ型ウェル領域３２上にはゲート絶縁膜３３が形成され、ゲート絶縁膜３３上に、メモリセルＭＣのゲート電極が形成されている。メモリセルＭＣのゲート電極は、ゲート絶縁膜３３上に形成された多結晶シリコン層３４、多結晶シリコン層３４上にゲート間絶縁膜３５を介在して形成された多結晶シリコン層３６を有している。ゲート間絶縁膜３５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。多結晶シリコン層３４はフローティングゲート（ＦＧ）として機能し、メモリセルＭＣ毎に分離されている。他方、多結晶シリコン層３６はビット線に直交する方向で隣接するもの同士で共通接続されており、コントロールゲート（ＣＧ：ワード線ＷＬ）として機能する。隣接するゲート電極間に位置するｐ型ウェル領域３２表面内には、ｎ^＋型不純物拡散層３７が形成されている。不純物拡散層３７は隣接するトランジスタ同士で共用されており、ソース領域またはドレイン領域として機能する。そして、メモリセルＭＣのソース領域はソース線ＳＬに接続され、ドレインはビット線ＢＬに接続される。更にｐ型ウェル領域３２の表面領域内にはｐ^＋型不純物拡散層３８が形成され、ｎ型ウェル領域３１の表面領域内にはｎ^＋型不純物拡散層３９が形成されている。ｐ型ウェル領域３２に対しては、不純物拡散層３８を介してソース線ＳＬと同じ電位が与えられ、ｎ型ウェル領域３１に対しては、不純物拡散層３９を介してウェル電圧ＶＮＷが与えられる。

図２に戻って説明を続ける。行デコーダ２１は、ブロック選択回路１１から与えられる行アドレス信号をデコードして、行アドレスデコード信号を得る。行セレクタ２３は、行デコーダ２１で得られた行アドレスデコード信号に基づいて、メモリセルアレイ２０におけるいずれかのワード線ＷＬを選択する。列デコーダ２２は、ブロック選択回路１１から与えられる列アドレス信号をデコードして、列アドレスデコード信号を得る。列セレクタ２４は、列デコーダ２２で得られた列アドレスデコード信号に基づいて、メモリセルアレイ２０におけるいずれかのビット線ＢＬを選択する。そして、選択したビット線ＢＬを当該メモリブロック１２に対応するデータ線ＤＬに接続する。

次にブロック選択回路１１について説明する。ブロック選択回路１１は、バンクセレクタ２５、デコード回路２６、及び電源スイッチ回路２７を備えている。バンクセレクタ２５は、外部から与えられるアドレス信号に基づき、デコード回路２６にアドレス信号を転送し、電源スイッチ回路２７に動作を命令する。デコード回路２６は、バンクセレクタ２５から与えられるアドレス信号をデコードして、行アドレス信号及び列アドレス信号を発生し、発生した行アドレス信号及び列アドレス信号をメモリブロック１２に出力する。電源スイッチ回路２７は電源電圧を発生し、発生した電源電圧を、メモリブロック１２における少なくとも列セレクタ２４に供給する。

上記構成において、データの消去はメモリブロック１２の単位で行われる。すなわち各メモリブロック１２に保持されるデータは一括して消去される。またメモリバンク１０は、ブロック選択回路１１の各々によって選択可能な単位である。

次に、リダンダンシセルアレイ３におけるメモリブロック１３及びブロック選択回路１４の構成について、図５を用いて説明する。図５は、メモリブロック１３及びブロック選択回路１４のブロック図であり、特にデータ線ＤＬ０に接続されるメモリブロック１３−０と、ＤＬ１に対応し且つメモリブロック１３−０を選択するブロック選択回路１４−０とを示している。その他のメモリブロック１３及びブロック選択回路１４も同様の構成である。図示するようにメモリブロック１３は、メモリセルアレイ４０、行デコーダ４１、列デコーダ４２、行セレクタ４３、及び列セレクタ４４を備えている。すなわち、いずれか一つのメモリブロック１２と、それに対応したブロック選択回路１１とを組み合わせた構成と同様の構成となっている。

メモリセルアレイ４０は、マトリクス状に配置された複数のメモリセルＭＣを備えており、図３及び図４を用いて説明した構成を有している。行デコーダ４１は、ブロック選択回路１４から与えられる行アドレス信号をデコードして、行アドレスデコード信号を得る。行セレクタ４３は、行デコーダ４１で得られた行アドレスデコード信号に基づいて、メモリセルアレイ２０におけるいずれかのワード線ＷＬを選択する。列デコーダ４２は、ブロック選択回路１４から与えられる列アドレス信号をデコードして、列アドレスデコード信号を得る。列セレクタ４４は、列デコーダ４２で得られた列アドレスデコード信号に基づいて、メモリセルアレイ２０におけるいずれかのビット線ＢＬを選択する。そして、選択したビット線ＢＬを、当該メモリブロック１３に対応するデータ線ＤＬに接続する。

次にブロック選択回路１４について説明する。ブロック選択回路１４は、バンクセレクタ４５、デコード回路４６、及び電源スイッチ回路４７を備えている。バンクセレクタ４５は、外部から与えられるアドレス信号に基づき、デコード回路４６にアドレス信号を転送し、電源スイッチ回路４７に動作を命令する。デコード回路４６は、バンクセレクタ４５から与えられるアドレス信号をデコードして、行アドレス信号及び列アドレス信号を発生し、発生した行アドレス信号及び列アドレス信号をメモリブロック１３に出力する。電源スイッチ回路４７は電源電圧を発生し、発生した電源電圧を、メモリブロック１３における少なくとも列セレクタ４４に供給する。

次に、メモリブロック１２、１３及びブロック選択回路１１、１４内における各回路ブロックの配置と、これらに設けられる主な配線層のレイアウトについて、図６を用いて説明する。図６は、メモリブロック１２、１３及びブロック選択回路１１、１３の平面レイアウトを示すブロック図であり、特にデータ線ＤＬ０、ＤＬ１に接続される１行のメモリブロック１２−０、１２−１、及びこれらを選択するブロック選択回路１１、並びにメモリブロック１２−０、１２−１に対応して設けられたメモリブロック１３−０及びブロック選択回路１４−０を示している。その他のメモリブロック１２、１３及びブロック選択回路１１、１４も同様の構成である。

まずメモリブロック１２について説明する。メモリブロック１２においては、列セレクタ２４がメモリセルアレイ２０に第２方向に沿って隣接し、更に列デコーダ２２が列セレクタ２４に第２方向に沿って隣接して配置される。すなわち、列セレクタ２４はメモリセルアレイ２０と列デコーダ２２とに挟まれるようにして配置される。行セレクタ２３は、メモリセルアレイ２０に第１方向に沿って隣接し、行デコーダ２１は、列デコーダ２２と列セレクタ２４に第１方向に沿って隣接して配置される。

メモリブロック１２において列デコーダ２２、列セレクタ２４、及び行デコーダ２１が設けられた領域上には、第１方向に沿ったストライプ形状の配線層５０、５１、５２が設けられる。配線層５０、５１、５２は、同一メモリバンク１０内のメモリブロック１２につき共通に用いられる。配線層５０は、対応するブロック選択回路１１における電源スイッチ回路２７と、メモリブロック１２における列セレクタ２４とに、図示せぬコンタクトプラグによって接続される。すなわち配線層５０は、電源スイッチ回路２７で発生された電源電圧を、列セレクタ２４に伝達するための電源配線として機能する。

配線層５１は、対応するブロック選択回路１１におけるデコード回路２６と、メモリブロック１２における列デコーダ２２とに、図示せぬコンタクトプラグによって接続される。すなわち配線層５１は、デコード回路２６で得られた列アドレス信号を列デコーダ２２に伝達するためのアドレス配線として機能する。

配線層５２は、Autoデータ線として機能する。Autoデータ線とは、データの書き込み動作及び消去動作が正常に行われたか否かを確認するための読み出し用、またはデータの書き込み時における書き込みデータ転送用に用いられる。そして確認のための読み出し時には、センスアンプ５とは別に設けられたセンスアンプに接続される。Autoデータ線の詳細についてはここでは省略し、後に説明するものとする。

次にメモリブロック１３について説明する。メモリブロック１３は、メモリブロック１２と同様に、列セレクタ４４がメモリセルアレイ４０に第２方向に沿って隣接し、更に列デコーダ４２が列セレクタ４４に第２方向に沿って隣接して配置される。すなわち、列セレクタ４４はメモリセルアレイ４０と列デコーダ４２とに挟まれるようにして配置される。行セレクタ４３は、メモリセルアレイ４０に第１方向に沿って隣接し、行デコーダ４１は、列デコーダ４２と列セレクタ４４に第１方向に沿って隣接して配置される。メモリブロック１３においては、列デコーダ４２及び列セレクタ４４はメモリブロック１２に近接して配置される。すなわち、列デコーダ４２及び列セレクタ４４は、当該メモリブロック１３におけるメモリセルアレイ４０と、当該メモリブロック１３と同一データ線ＤＬに接続されたメモリブロック１２との間に配置される。

メモリブロック１３において列デコーダ４２、列セレクタ４４、及び行デコーダ４１が設けられた領域上には、第１方向に沿ったストライプ形状の配線層５３、５４、５５が設けられる。配線層５３、５４、５５は、メモリブロック１３毎に独立して設けられる。配線層５３は、対応するブロック選択回路１４における電源スイッチ回路４７と、メモリブロック１３における列セレクタ４４とに、図示せぬコンタクトプラグによって接続される。つまり、メモリブロック１３−０、１３−３、１３−４、１３−７における列セレクタ４４は、それぞれブロック選択回路１４−０、１４−３、１４−４、１４−７における電源回路４７と、配線層５３によって接続される。そして配線層５３は、電源スイッチ回路４７で発生された電源電圧を、列セレクタ４４に伝達するための電源配線として機能する。

配線層５４は、対応するブロック選択回路１４におけるデコード回路４６と、メモリブロック１３における列デコーダ４２とに、図示せぬコンタクトプラグによって接続される。つまり、メモリブロック１３−０、１３−３、１３−４、１３−７における列デコーダ４４２、それぞれブロック選択回路１４−０、１４−３、１４−４、１４−７におけるデコード回路４６と、配線層５４によって接続される。そして配線層５４は、デコード回路４６で得られた列アドレス信号を列デコーダ４２に伝達するためのアドレス配線として機能する。

配線層５５は、配線層５２と同様にAutoデータ線として機能する。そして、配線層５２と共通に接続される。

また、メモリブロック１２におけるメモリセルアレイ２０、列デコーダ２２、及び列セレクタ２４上には、第２方向に沿ったストライプ形状に配線層５７が設けられる。配線層５７は、例えばＡｌやＣｕ等の金属材料を用いた金属配線層であり、データ線ＤＬとして機能する。そして図示せぬコンタクトプラグによって、メモリブロック１２の列セレクタ２４に接続され、列セレクタ２４を介在して、いずれかのビット線ＢＬと電気的に接続される。

前述の通り、配線層５７の一端はデータ線セレクタ４に接続される。また配線層５７の他端はリダンダンシセルアレイ３内にまで引き出されている。データ線ＤＬ０、ＤＬ３、ＤＬ４、ＤＬ７として機能する配線層５７は、それぞれ対応するメモリブロック１３−０、１３−３、１３−４、１３−７における配線層５３〜５５を跨ぐようにして配置され、その他端は列セレクタ４４上に位置する。但し、これらの配線層５７はメモリセルアレイ４０上にまでは設けられない。

他方、データ線ＤＬ１、ＤＬ２、ＤＬ５、ＤＬ６として機能する配線層５７も、それぞれ対応するブロック選択回路１４−０、１４−３、１４−４、１４−７における配線層５３〜５５を跨ぐようにして配置され、その他端はブロック選択回路１４−０、１４−３、１４−４、１４−７上に位置する。但し、これらの配線層５７は、デコード回路４６、電源スイッチ回路４７、及びバンクセレクタ４５上には設けられない。

更にレギュラーセルアレイ２及びリダンダンシセルアレイ３内には、アドレス配線として機能する配線層５６が設けられている。配線層５６は、レギュラーセルアレイ２内においては第２方向に沿ったストライプ形状を有し、複数のブロック選択回路１１を跨ぐようにして形成されている。また配線層５６は、リダンダンシセルアレイ３内においては第１方向に沿ったストライプ形状を有し、ブロック選択回路１４の外側に設けられている。より具体的には、リダンダンシセルアレイ３内における配線層５６は、メモリブロック１３及びブロック選択回路１４を挟んでレギュラーセルアレイ２と対向するようにして配置される。そして配線層５６が伝達するアドレス信号が、バンクセレクタ２５、４５に与えられる。

次に、図１において説明したセンスアンプ５及びリファレンスセル６の構成について、図７を用いて説明する。図７はセンスアンプ５及びリファレンスセル６の回路、並びにこれらとメインデータ線及びリファレンス線との結線関係を示す回路図である。

図示するようにリファレンスセル６は、参照データを保持し、メモリセルＭＣと同様の構造を有するＭＯＳトランジスタである。すなわちリファレンスセル６は、電荷蓄積層（例えばフローティングゲート）とコントロールゲートとを含む積層ゲートを備えたＭＯＳトランジスタである。そして、“０”データを保持するメモリセルＭＣの閾値電圧と、“１”データを保持するメモリセルＭＣの閾値電圧との中間の閾値電圧を有する。リファレンスセル６のソースは接地され、ドレインはリファレンス線ＲＬに接続されている。

センスアンプ５は、ｐチャネルＭＯＳトランジスタ６０、６１及びｎチャネルＭＯＳトランジスタ６２、６３を備えている。ＭＯＳトランジスタ６０のソースには電源電圧ＶＤＤが印加され、ゲートはメインデータ線ＭＤＬに接続され、ドレインがＭＯＳトランジスタ６２のドレインに接続される。ＭＯＳトランジスタ６２のソースは接地され、ゲートはＭＯＳトランジスタ６３のゲート及びドレインに接続される。ＭＯＳトランジスタ６１のソースには電源電圧ＶＤＤが印加され、ゲートはリファレンス線ＲＬ及びリファレンスセル６のドレインに接続され、ドレインはＭＯＳトランジスタ６３のドレイン及びゲートに接続される。ＭＯＳトランジスタ６３のソースは接地される。

上記構成において、ＭＯＳトランジスタ６０のドレインとＭＯＳトランジスタ６２のドレインとの接続ノードが、センスアンプ５のデータ出力ノードＯＵＴとなる。そして、メモリセルＭＣから読み出されたデータが、メインデータ線ＭＤＬを介してＭＯＳトランジスタ６０のゲートに与えられ、リファレンスセル６から読み出された参照データがＭＯＳトランジスタ６１のゲートに入力される。そしてセンスアンプ５は、参照データを基準にして、メモリセルＭＣから読み出されたデータをセンス・増幅して、出力ノードＯＵＴから出力する。

次に、データ線セレクタ４の構成について説明する。図８はデータ線セレクタ４、レギュラーセルアレイ２、及びリダンダンシセルアレイ３の回路図である。

図示するように、データ線セレクタ４は、データ線ＤＬ毎に設けられたＭＯＳトランジスタ７２、７３を備えている。ＭＯＳトランジスタ７２の電流経路の一端は、対応するデータ線ＤＬの一端に接続され、他端はメインデータ線ＭＤＬに接続される。ＭＯＳトランジスタ７３の電流経路の一端は、ＭＯＳトランジスタ７２と同様に対応するデータ線ＤＬの一端に接続され、他端はリファレンス線ＲＬに接続される。メモリブロック１３と共用されるデータ線ＤＬに接続されるＭＯＳトランジスタ７２、７３のゲートには、それぞれデータ線セレクト信号ＤＳ１、ＤＳ２がそれぞれ入力される。逆にメモリブロック１３と共用されないデータ線ＤＬに接続されるＭＯＳトランジスタ７２、７３のゲートには、それぞれデータ線セレクト信号ＤＳ２、ＤＳ１がそれぞれ入力される。データ線セレクト信号ＤＳ１、ＤＳ２は互いに相補の関係があり、一方が“Ｈ”レベルであれば他方が“Ｌ”レベルとなる。そして、ＭＯＳトランジスタ７２、７３のいずれかによって、データ線ＤＬの一端はメインデータ線ＭＤＬまたはリファレンス線ＲＬに接続される。

次に、上記構成のフラッシュメモリのデータ読み出し動作について、特にリダンダンシセルアレイ３におけるメモリブロック１３−０からデータを読み出す場合について、図８及び図９を用いて説明する。図８は図１と同様に本実施形態に係るフラッシュメモリ１のブロック図であり、読み出し動作時の様子を示している。図９において、データ線セレクタ４により選択されたデータ線は実線で表記し、選択されないデータ線は破線で表記している。

図示するように、例えばメモリブロック１３−０からデータが読み出されると仮定する。すると、外部から与えられるアドレス信号に基づいて、ブロック選択回路１４−０が動作状態となる。すなわち、ブロック選択回路１４−０におけるデコード回路４６が、アドレス配線５４を介してアドレス信号を、メモリブロック１３−０の列デコーダ４２に与える。また、ブロック選択回路１４−０における電源スイッチ回路４７が、電源配線５３を介して電源を、メモリブロック１３−０の列セレクタ４４に与える。その結果、図８に示すようにメモリブロック１３−０においては、いずれかのビット線ＢＬが、列セレクタ４４の備えるＭＯＳトランジスタ７１によって、データ線ＤＬ０に接続される。ＭＯＳトランジスタ７１は、電流経路の一端がビット線ＢＬに接続され、他端がデータ線ＤＬ０に接続され、ゲートが列選択線ＣＳＬに接続される。そして列選択線ＣＳＬには、列デコーダ４２のデコード結果が入力される。

レギュラーセルアレイ２においては、いずれのメモリブロック１２も読み出し非選択とされる。従って、全てのメモリブロック１２においてビット線ＢＬは、列セレクタ２４の備えるＭＯＳトランジスタ７０によって、データ線ＤＬとは電気的に分離される。ＭＯＳトランジスタ７０は、電流経路の一端がビット線ＢＬに接続され、他端がデータ線ＤＬ０に接続され、ゲートが列選択線ＣＳＬに接続される。そして列選択線ＣＳＬには、列デコーダ３２のデコード結果が入力される。

データ線セレクタ４においては、データ線セレクト信号ＤＳ１が“Ｈ”レベル、ＤＳ２が“Ｌ”レベルとされる。これにより、データが読み出されるメモリセルＭＣを備えたメモリブロック１３−０に接続されるデータ線ＤＬ０を、メインデータ線ＭＤＬに接続する。すなわち、データ線ＤＬ０に接続されるＭＯＳトランジスタ７２がオン状態とされる。また、データ線ＤＬ０に接続されるＭＯＳトランジスタ７３はオフ状態とされる。

更にデータ線セレクタ４は、メインデータ線ＭＤＬに接続されるデータ線とは異なる別のデータ線を、リファレンス線ＲＬに接続する。リファレンス線ＲＬに接続されるデータ線は、メインデータ線ＭＤＬに接続されるデータ線がメモリブロック１３と共通に用いられている場合（メモリブロック１３に対応づけて設けられている場合）には、このメモリブロック１３を選択するブロック選択回路１４に対応するデータ線である。他方、メインデータ線に接続されるデータ線がいずれかのブロック選択回路１４に対応づけて設けられている場合（メモリブロック１３に接続されていない場合）には、このブロック選択回路１４により選択されるメモリブロック１３に接続されたデータ線がリファレンス線ＲＬに接続される。

従って、メインデータ線ＭＤＬに接続されるデータ線と、リファレンス線ＲＬに接続されるデータ線とは、隣り合った２本のデータ線である。より具体的には、データ線ＤＬ０、ＤＬ３、ＤＬ４、ＤＬ７がメインデータ線ＭＤＬに接続される場合には、データ線ＤＬ１、ＤＬ２、ＤＬ５、ＤＬ６がそれぞれリファレンス線ＲＬに接続される。逆にデータ線ＤＬ１、ＤＬ２、ＤＬ５、ＤＬ６がメインデータ線ＭＤＬに接続される場合には、データ線ＤＬ０、ＤＬ３、ＤＬ４、ＤＬ７がそれぞれリファレンス線ＲＬに接続される。

図８及び図９の場合には、データ線ＤＬ０がＭＯＳトランジスタ７２によってメインデータ線ＭＤＬに接続される。また、データ線ＤＬ１がＭＯＳトランジスタ７３によってリファレンス線ＲＬに接続される。その他のデータ線ＤＬ２〜ＤＬ７は、メインデータ線ＭＤＬにもリファレンス線ＲＬにも接続されない。

以上によって、メモリブロック１３−０内における選択ビット線ＢＬが、メインデータ線ＭＤＬに接続される。その状態で、図示せぬプリチャージ回路がメインデータ線ＭＤＬと上記選択ビット線、及びリファレンス線ＲＬを所定の電位にプリチャージする。プリチャージが終了すると、メインデータ線ＭＤＬと上記選択ビット線、及びリファレンス線ＲＬはプリチャージ電位でフローティングとされ、メモリブロック１３−０内において、いずれかのワード線ＷＬが選択される。その結果、選択ワード線ＷＬと選択ビット線ＢＬとに接続されるメモリセルＭＣから、データが選択ビット線、データ線ＤＬ０を介してメインデータ線ＭＤＬに読み出される。また、リファレンスセル６のゲートが選択され、リファレンス線ＲＬに参照データが読み出される。センスアンプ５は、上記のようにしてメインデータ線ＭＤＬに読み出されたデータを、リファレンス線ＲＬに読み出された参照データを基にセンスして増幅する。

以上の方法によって、リダンダンシセルアレイ３からデータが読み出される。なお、レギュラーセルアレイ２からデータを読み出す場合は、ブロック選択回路１４が非動作状態となり、ブロック選択回路１１が動作状態とされる。そして、いずれかのブロック選択回路１１がメモリブロック１２−０〜１２−７のいずれかを選択して、選択したメモリブロック１２からデータが読み出される。その他の動作は、上記リダンダンシセルアレイ３から読み出す場合と同じである。

上記のように、この発明の第１の実施形態に係る半導体記憶装置であると、下記（１）乃至（３）の効果が得られる。
（１）データの読み出し動作信頼性を向上出来る（その１）。
本実施形態に係る構成であると、読み出し動作時においてリファレンス線ＲＬにデータ線を接続し、またデータ線をレギュラーセルアレイ２とリダンダンシセルアレイ３とで共有している。そのため、データの読み出し動作信頼性を向上出来る。本効果について、以下詳細に説明する。

図１０は、従来の半導体記憶装置においてリダンダンシ用のメモリセルからデータを読み出した際の、メインデータ線及びリファレンス線の電位変化を示すグラフであり、横軸に時間、縦軸に電圧をプロットしたものである。図中において、実線で示したグラフがリダンダンシ用のメモリセルからデータを読み出した場合（つまりメインデータ線の電位変化）を示し、破線で示したグラフがリファレンスセルからデータを読み出した場合（つまりリファレンス線の電位変化）を示している。

従来の構成であると、メモリセルから読み出されたデータがセンスアンプに達する経路に存在する寄生抵抗及び寄生容量の大きさは、リファレンスセルから読み出されたデータがセンスアンプに達する経路に存在する寄生抵抗及び寄生容量と異なる。そのため、図１０に示すように、メインデータ線とリファレンス線とでは、その電位変化速度が異なる。図１０の場合であると、メインデータ線の電位が急速に変化するのに対して、リファレンス線の電位の変化は遅い。従って、例えば“１”データが読み出されたにもかかわらずセンスアンプは“０”データが読み出されたと判断する等、誤読み出しが発生する場合があった。

しかし本実施形態であると、メモリセルから読み出されたデータがセンスアンプに達する経路と、リファレンスセルから読み出されたデータがセンスアンプに達する経路との間における寄生抵抗及び寄生容量の差を小さくしている。図１１は、本実施形態に係るフラッシュメモリの回路図であり、特にデータ線ＤＬ０に接続されたリダンダンシ用のメモリセルＭＣからデータを読み出す場合について示している。

図示するように本実施形態の構成であると、リダンダンシ用のメモリセルＭＣから読み出されたデータは、レギュラーセルアレイ２からデータが読み出される場合と同じく、データ線ＤＬ０を介してメインデータ線ＭＤＬに与えられる。また、リファレンス線ＲＬには別のデータ線ＤＬ１が接続される。更にリダンダンシ用のメモリセルＭＣに接続されないデータ線ＤＬ１は、リダンダンシセルアレイ３内まで引き出され、その長さはデータ線ＤＬ１とほぼ等しい。従って図１１において、データ線ＤＬ０に存在する寄生抵抗８０の大きさは、データ線ＤＬ１に存在する寄生抵抗８１にほぼ等価である。場合によっては完全に等価にすることも可能である。また、データ線ＤＬ０に存在する寄生容量８２の大きさは、データ線ＤＬ１に存在する寄生容量８３にほぼ等価である。場合によっては完全に等価にすることも可能である。

従って図１２に示すように、メインデータ線とリファレンス線の電位の変化速度をほぼ等しく出来る。図１２は本実施形態に係るフラッシュメモリにおけるメインデータ線及びリファレンス線の電位変化を示すグラフであり、横軸に時間、縦軸に電圧をプロットしたものである。図中において、実線がメインデータ線を示し、破線がリファレンス線を示している。図示するように、メインデータ線ＭＤＬとリファレンス線とで寄生抵抗及び寄生容量の差分を小さく出来るため、メインデータ線ＭＤＬとリファレンス線の電位変化率はほぼ同程度となる。その結果、センスアンプ５における誤読み出しの発生を抑制出来る。

（２）データの読み出し動作信頼性を向上出来る（その２）。
本実施形態に係る構成であると、メインデータ線ＭＤＬとリファレンス線ＲＬとにノイズが与える影響と、共にほぼ等しく出来る。そのため、データの読み出し動作信頼性を向上出来る。本効果について、以下詳細に説明する。

図１３は、従来の半導体記憶装置においてリダンダンシ用のメモリセルからデータを読み出した際の、メインデータ線及びリファレンス線の電位変化を示すグラフであり、横軸に時間、縦軸に電圧をプロットしたものである。図中において、実線がメインデータ線の電位変化を示し、破線がリファレンス線の電位変化を示している。

従来の構成であると、従来の構成であると、メモリセルから読み出されたデータがセンスアンプに達する経路に存在するノイズ発生源は、リファレンスセルから読み出されたデータがセンスアンプに達する経路に存在するノイズ発生源と異なる。そのため図１３に示すように、メインデータ線とリファレンス線とでは受けるノイズが異なる。すなわち、ノイズの大きさや発生タイミングが互いに異なる。その結果、読み出しマージンが小さくなり、誤読み出しを発生させる原因となる。

しかし本実施形態であると、読み出しデータと参照データとが受けるノイズをほぼ等しく出来る。図１４は、本実施形態に係るフラッシュメモリにおけるメモリブロック１３−０及びブロック選択回路１４−０の回路図であり、主な配線層のレイアウトを示す図である。

前述のようにデータ線ＤＬ０（配線層５７）は、メモリブロック１２−０及びメモリブロック１３−０で共用されており、その他端はメモリブロック１３−０内まで引き出される。従って、データ線ＤＬ０はメモリブロック１３−０からノイズを受ける。このノイズの主な発生源は、データ線ＤＬ０の下層にある配線層５３、５４、５５である。すなわち、ブロック選択回路１４−０によって配線層５３、５４が駆動された場合や、配線層５５が駆動された場合に、これらの配線層５３、５４、５５によって生ずるノイズがデータ線ＤＬ０に発生する。

また、データ線ＤＬ０がメインデータ線ＭＤＬに接続される際には、隣接するデータ線ＤＬ１がリファレンス線に接続される。このデータ線ＤＬ１は、前述の通りブロック選択回路１４−０まで引き出され、データ線ＤＬ０と同じく配線層５３、５４、５５の上層にある。従って、データ線ＤＬ１にとっての主たるノイズの発生源は、データ線ＤＬ０と同じ配線層５３、５４、５５である。

そして、メモリブロック１３−０からデータが読み出される場合には、データ線ＤＬ０は配線層５３、５４、５５からノイズを受けるが、同時に同じノイズをデータ線ＤＬ１も受ける。逆に、メモリブロック１３−０が非選択の場合には、ブロック選択回路１４−０も非動作状態となるから、データ線ＤＬ０、ＤＬ１は共に配線層５３、５４、５５からノイズを受けない。つまり、読み出し時にデータ線セレクタ４によって選択されるデータ線ＤＬ０、ＤＬ１がリダンダンシセルアレイ３から受けるノイズの発生源は同じであり、その結果メインデータ線ＭＤＬ及びリファレンス線ＲＬに現れるノイズも互いにほぼ等しくなる。

この様子を示しているのが図１５である。図１５は、本実施形態に係るフラッシュメモリにおいてリダンダンシ用のメモリセルからデータを読み出した際の、メインデータ線及びリファレンス線の電位変化を示すグラフであり、横軸に時間、縦軸に電圧をプロットしたものである。図中において、実線がメインデータ線の電位変化を示し、破線がリファレンス線の電位変化を示している。

図示するように、本実施形態に係る構成であると、リファレンス線ＲＬに生じるノイズとメインデータ線ＭＤＬに生じるノイズはほぼ等しい。すなわち、ノイズの大きさや発生タイミングが、互いにほぼ等価である。その結果、読み出しマージンが大きくなり、誤読み出しの発生を抑制出来る。

なお、上記のことはデータ線ＤＬ２とＤＬ３、データ線ＤＬ４とＤＬ５、データ線ＤＬ６とＤＬ７との間でも同様である。例えば、データ線ＤＬ３に接続されたメモリブロック１３−３からデータが読み出される際には、このメモリブロック１３−３を選択するブロック選択回路１４−３に対応するデータ線ＤＬ２がリファレンス線に接続される。すると、メモリブロック１３−３を選択するのはブロック選択回路１４−３であるので、データ線ＤＬ２、ＤＬ３は、共に同一の配線層５３、５４、５５から共に同程度のノイズを受ける。

このように、あるメモリブロック１３に接続されるデータ線ＤＬがメインデータ線ＭＤＬに接続される際には、当該メモリブロック１３を選択するブロック選択回路１４に対応するデータ線ＤＬが、データ線セレクタ４によってリファレンス線ＲＬに接続される。換言すれば、メインデータ線ＭＤＬに接続されるデータ線ＤＬと、リファレンス線ＲＬに接続されるデータ線ＤＬとは、共に同一の配線層５３、５４、５５に交差する。そのため、配線層５３、５４、５５に起因したノイズを、メインデータ線ＭＤＬに接続されるデータ線ＤＬと、リファレンス線ＲＬに接続されるデータ線ＤＬとでほぼ等しくできる。

また本実施形態では図１４に示すように、メモリブロック１３に対応する配線層５７（図１４ではデータ線ＤＬ０）は列デコーダ４２をまたぎ、その端部は列セレクタ４４の上部に位置している。そして、メモリセルアレイ４０上にまでは設けられていない。また、ブロック選択回路１４に対応する配線層５７（図１４ではデータ線ＤＬ１）は、バンクセレクタ４５、デコード回路４６、及び電源スイッチ回路４７上には設けられていない。

これによっても、２本のデータ線５７（データ線ＤＬ０、ＤＬ１）に生じるノイズを等しくできる。これは、ブロック選択回路１４にはメモリセルアレイ４０は存在せず、またメモリブロック１３にはバンクセレクタ４５、デコード回路４６、及び電源スイッチ回路４７は存在しないからである。従って、これらの回路ブロックを発生源とするノイズが配線層５７に生じないようにすることで、互いのノイズを等しく出来る。なお、メモリブロック１３に対応する配線層５７（データ線ＤＬ０）は、ブロック選択回路１４には存在しない列デコーダ４２及び列セレクタ４４上に設けられるが、列デコーダ４２及び列セレクタ４４に起因するノイズはほぼ無視できる程度である。

更に、バンクセレクタ４５に与えるべきアドレス信号を伝送するアドレス配線５６は、ブロック選択回路１４の外側に設けられる。より具体的には図６に示すように、メモリブロック１３及びブロック選択回路１４を挟んでメモリブロック１２と相対する位置に設けられる。従って、アドレス配線５６がデータ線ＤＬとなる配線層５７のノイズ源となることを防止出来る。

（３）半導体記憶装置のチップサイズを削減できる。
本実施形態に係る構成であると、図６に示すように、リダンダンシセルアレイ３における１つのメモリブロック１３とこれを選択するブロック選択回路１４とは、レギュラーセルアレイ２における２つのメモリブロック１２に対応づけて設けられている。より具体的には、１つのメモリブロック１３と、これを選択するブロック選択回路１４との第１方向に沿った大きさは、隣接する２つのメモリブロック１２の第１方向に沿った大きさに対応する（等しい）。そして、メモリブロック１２とメモリブロック１３のサイズは等しく、ブロック選択回路１４のサイズはメモリブロック１２、１３よりも大きいことが一般的である。そこでブロック選択回路１４の形状は、メモリブロック１３よりも第２方向に沿って拡大され、且つ一部領域はメモリブロック１３を挟んでレギュラーセルアレイ２と対面するように配置される。

従って、１つのメモリブロック１３と、これを選択するブロック選択回路１４との組み合わせは矩形の形状となり、且つその第１方向に沿った幅は、２つのメモリブロック１２の第１方向に沿った幅に対応する。その結果、レギュラーセルアレイ２及びリダンダンシセルアレイ３内においては、第１方向に沿って隣接する２つのメモリブロック１２と、メモリブロック１３及びこれを選択するブロック選択回路１４とが行列状に配置される。よって、リダンダンシセルアレイ３を効率的に配置出来、デッドスペースを最小限に抑えることが出来るため、フラッシュメモリのチップサイズを削減出来る。

［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、レギュラーセルアレイ２及びリダンダンシセルアレイ３を２つずつ備えたものである。図１６は、本実施形態に係るＥＥＰＲＯＭのブロック図である。

図示するようにＥＥＰＲＯＭ１は、上記第１の実施形態で説明した図１の構成において、２つのレギュラーセルアレイ２及びリダンダンシセルアレイ３を備えている。そして、それぞれのレギュラーセルアレイ２及びリダンダンシセルアレイ３において、読み出し動作及び書き込み動作が可能である。

本構成においても、上記第１の実施形態で説明した（１）乃至（３）の効果が得られる。

［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第２の実施形態における２つのレギュラーセルアレイ２及びリダンダンシセルアレイ３を１つにまとめ、更にブートブロックを設けたものである。図１７は、本実施形態に係るＥＥＰＲＯＭのブロック図である。

図示するように、本実施形態に係るＥＥＰＲＯＭ１は、上記第１の実施形態で説明した図１の構成において、ブートブロック８及びブートブロック選択回路７を備え、更にメモリバンク１０が１６個のメモリブロックＢＬＫを備え、リダンダンシセルアレイ３が８個のメモリブロックＢＬＫを備えている。レギュラーセルアレイ２及びリダンダンシセルアレイ３の構成は、第１の実施形態においてメモリブロックＢＬＫの数を増やした以外は同じである。

ブートブロック８は、１６個のメモリブロック１５−０〜１５−１５を備えている。メモリブロック１５−０〜１５−１５の構成は、メモリブロック１２、１３と比べてメモリ容量が少ない（メモリセルＭＣの数が少ない）以外は、メモリブロック１２、１３と同様である。そして、各々は列セレクタ２４を介してデータ線ＤＬ０〜ＤＬ１５にそれぞれ接続される。ブートブロック選択回路７は、ブロック選択回路１１、１４と同様の機能を有しており、メモリブロック１５−０〜１５−１５のいずれかを選択する。

本構成であると、上記第１の実施形態で説明した（１）乃至（３）の効果に加えて、下記（４）の効果が得られる。
（４）データの管理を容易とすることが出来る。
本実施形態に係る構成であると、メモリブロック１２よりも小容量のメモリブロック１５−０〜１５−１５が設けられている。通常、ＥＥＰＲＯＭではメモリブロック単位でデータの消去が行われる。従って、小さいサイズのデータが頻繁に書き換えられるケースでは、メモリブロックのサイズが大きいとデータ管理が煩雑となりがちである。しかし本実施形態であると、レギュラーセルアレイ２内のメモリブロック１２よりもサイズの小さいメモリブロック１５−０〜１５−１５を設けている。従って、頻繁に更新され且つサイズの小さいデータをメモリブロック１５−０〜１５−１５に書き込むことで、データの管理が容易となる。

［第４の実施形態］
次に、この発明の第４の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第３の実施形態において、読み出し動作と、書き込み動作または消去動作を、異なるメモリブロックにつき同時に行う構成に関するものである。図１８は、本実施形態に係るＥＥＰＲＯＭ１のブロック図である。

図示するように本実施形態に係るＥＥＰＲＯＭ１は、上記第１の実施形態で説明した図１の構成において、更に書き込み回路９を備えている。書き込み回路９は、レギュラーセルアレイ２におけるいずれかのメモリバンク１０内のいずれかのメモリブロック１２、またはリダンダンシセルアレイ３におけるいずれかのメモリブロック１３を選択して、データの書き込みを行う。書き込み回路９はデータの書き込み時に、アドレス信号及び書き込みデータを、選択したメモリブロックに供給する。書き込みデータは、データ線ＤＬとは別の経路を用いてメモリブロックに供給される。なお図１８では、書き込み信号がメモリバンク１０に直接与えられるように記載されているが、勿論、直接与えられても良いし、ブロック選択回路１１を介して与えられても良い。リダンダンシセルアレイ３についても同様である。

次に、本実施形態に係るＥＥＰＲＯＭ１の動作について、まず図１９を用いて説明する。図１９は、ＥＥＰＲＯＭ１のブロック図である。本実施形態に係るＥＥＰＲＯＭ１であると、レギュラーセルアレイ２において異なる２つのメモリバンク１０内のメモリブロック１２に対して、データの読み出しと、データの書き込みまたは消去を同時に行うことが出来る。つまり、メモリバンク１０は、データの読み出しと書き込みまたは消去とを同時に行うことの出来る単位である。更に、レギュラーセルアレイ２におけるいずれかのメモリバンク１０内のメモリブロック１２と、リダンダンシセルアレイ３におけるいずれかのメモリブロック１３とに対して、データの読み出しと、データの書き込みまたは消去を同時に行うことが出来る。図１９では、メモリブロック１２−０〜１２−７のうち、書き込みまたは読み出しが行われるメモリブロックのみを図示している。また図１９では、あるメモリバンク１０（これをメモリバンク０と呼ぶ）のメモリブロック１２−１からデータが読み出され、同時に別のメモリバンク１０（これをメモリバンク１と呼ぶ）のメモリブロック１２−６にデータが書き込まれる場合を示している。

図示するように、メモリバンク０に対応するブロック選択回路１１が、メモリバンク０内のメモリブロック１２−１を選択する。そしてデータ線セレクタ４は、データ線ＤＬ１をメインデータ線ＭＤＬに接続し、データ線ＤＬ０をリファレンス線ＲＬに接続する。その結果、第１の実施形態で説明したように、メモリバンク１０内のメモリブロック１２−１からデータが読み出され、センスアンプ５においてセンス、増幅される。

他方、書き込み回路９は、メモリバンク１（または対応するブロック選択回路１１）に対して書き込み信号を与える。その他のメモリバンク及びブロック１３には書き込み信号は与えられない。またメモリバンク１に対応するブロック選択回路１１が、メモリバンク１内のメモリブロック１２−６を選択する。これにより、メモリブロック１２−６内においては、書き込み選択メモリセルＭＣに、書き込み回路９から与えられたデータが書き込まれる。

図２０に別の例を示す。図２０はＥＥＰＲＯＭ１のブロック図である。図２０では、メモリバンク０のメモリブロック１２−１からデータが読み出され、同時にメモリブロック１３−７にデータが書き込まれる場合を示している。

図示するように、図１９と同様の方法によって、メモリブロック１２−１からデータが読み出される。また書き込み回路９は、メモリブロック１３−７（またはブロック選択回路１４−７）に対して書き込み信号を与える。その他のメモリブロック１３及びメモリバンク１０には書き込み信号は与えられない。またメモリブロック１３−７に対応するブロック選択回路１４−７が、メモリブロック１２−７を選択する。これにより、メモリブロック１４−７においては、書き込み選択メモリセルＭＣに、書き込み回路９から与えられたデータが書き込まれる。

本構成によっても、上記第１の実施形態で説明した（１）乃至（３）の効果が得られる。特に本実施形態であると、（１）、（２）の効果が顕著に得られる。この点について、以下説明する。まず図２１を用いて説明する。図２１はレギュラーセルアレイ２及びリダンダンシセルアレイ３の一部領域のブロック図であり、特に配線層５０〜５５及び５７に着目したものである。

図示するように、例えばメモリブロック１３−０にデータが書き込まれ、同時にメモリブロック１２−０からデータが読み出される場合を仮定する。両者はデータ線ＤＬ０（配線層５７）を共通に用いている。データ線ＤＬ０となる配線層５７には、まずメモリバンク０内の配線層５０〜５２によって、読み出し時に生ずるノイズの影響（以下これを読み出しノイズと呼ぶ）を受ける。更にメモリブロック１３−０内の配線層５３〜５５によって、書き込み時に生ずるノイズの影響（以下これを書き込みノイズと呼ぶ）を受ける。これに対してデータ線ＤＬ１となる配線層５７も、メモリバンク０内の配線層５０〜５２によって、読み出し時ノイズをうけると共に、ブロック選択回路１４−０において、配線層５３〜５５によって書き込みノイズを受ける。つまり、メモリブロック１２−０から読み出されたデータが伝達される配線層５７（データ線ＤＬ０）と、リファレンスセルが接続される配線層５７（データ線ＤＬ１）とは、共に等しく書き込みノイズと読み出しノイズを受けることが出来る。従って、誤読み出しの発生を効果的に抑制出来る。

図２２も図２１と同じくレギュラーセルアレイ２及びリダンダンシセルアレイ３の一部領域のブロック図であり、メモリブロック１２−７にデータが書き込まれ、同時にメモリブロック１３−０からデータが読み出される場合について示している。図示するように、データ線ＤＬ０、ＤＬ１となる配線層５７はそれぞれ、メモリブロック１３−０及びブロック選択回路１４−０によって等しく読み出しノイズを受け、更にバンク０において等しく書き込みノイズを受ける。従って、図２２のようなケースであっても、誤読み出しの発生を抑制出来る。

なお、本実施形態は第１の実施形態に係る構成を例に説明したが、第２乃至第３の実施形態に係る構成であっても同様である。つまり、レギュラーセルアレイ２及びリダンダンシセルアレイ３が２つずつ設けられる場合や、ブートブロックが設けられる場合であっても、同様の効果が得られる。

上記のように、この発明の第１乃至第４の実施形態に係る半導体記憶装置によれば、レギュラーセルアレイ２とリダンダンシセルアレイ３とで一部のデータ線を共有している。すなわち、データ線はいずれかのレギュラーセルアレイ２内のメモリブロック１２に接続されると共に、リダンダンシセルアレイ３内のメモリブロック１３にも接続される。更に、リダンダンシセルアレイ３と共有されないデータ線は、その端部がブロック選択回路１４内部に位置するように引き出される。そして、リダンダンシセルアレイ３内のメモリブロック１４からデータを読み出す際には、当該メモリブロック１４を選択するブロック選択回路１４まで端部が引き出されたデータ線をリファレンス線に接続する。これにより、メインデータ線に接続される経路と、リファレンス線に接続される経路との間における寄生抵抗の差分及び寄生容量の差分を小さくすることが出来、読み出し動作信頼性を向上出来る。

ここで、Autoデータ線の詳細について図２３を用いて説明する。図２３は、上記実施形態に係るＥＥＰＲＯＭの一部領域の回路図であり、図８と同一の領域においてAutoデータ線とその周辺の構成について示している。図示するように、Autoデータ線ＡＤＬはレギュラーセルアレイ２において同一行にあるメモリブロック１２を共通に接続し、またリダンダンシセルアレイ３において複数のメモリブロック１３を共通に接続する。つまりレギュラーセルアレイ２では、メモリバンク１０毎にAutoデータ線ＡＤＬが設けられている。

レギュラーセルアレイ２においてAutoデータ線ＡＤＬは、各メモリブロック１２内の列セレクタ２４内に設けられたＭＯＳトランジスタ７４によって、いずれかのビット線ＢＬに接続される。リダンダンシセルアレイ３においては、各メモリブロック１３内の列セレクタ４４内に設けられたＭＯＳトランジスタ７５によって、いずれかのビット線ＢＬに接続される。ＭＯＳトランジスタ７４、７５は、カラム選択線ＡＣＳＬによって選択される。複数のAutoデータ線ＡＤＬは、トランジスタスイッチ９２を介してセンスアンプ９３に接続される。

上記構成において、Autoデータ線ＡＤＬが上記実施形態で説明した配線層５２、５５に相当する。そして、データの書き込み動作後、または消去動作後において、書き込みまたは消去が正常に行われたか否かを確認するために、当該動作が行われたメモリセルからデータがセンスアンプ９３に読み出される。また、データの書き込み時においては、書き込みデータが図１８に示した書き込み回路９から与えられる。

なお図２３に示すように、書き込み回路９の代わりに、Autoデータ線ＡＤＬ毎に書き込み回路９０を設けても良い。書き込み回路９０はＭＯＳトランジスタを備え、このＭＯＳトランジスタの電流経路を介して書き込み電圧ＶＰＰをAutoデータ線ＡＤＬに印加する。この場合には、各メモリバンク１０内に書き込み回路９０を設けても良い。また、Autoデータ線ＡＤＬ毎に書き込み回路９０を設ける代わりに、複数のAutoデータ線ＡＤＬにつき１つの書き込み回路９１を設けても良い。この場合には、ＭＯＳトランジスタ９２によっていずれかのAutoデータ線ＡＤＬが書き込み回路９１に接続される。

上記構成において、例えば１６ビット製品の場合にはAutoデータ線ＡＤＬは１６本の配線の束となり、読み出し時には約０．７Ｖ、書き込み時には６Ｖの振幅の電圧が与えられ、データ線ＤＬ０、ＤＬ１へのノイズ源となる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係るＥＥＰＲＯＭのブロック図。 この発明の第１の実施形態に係るＥＥＰＲＯＭの備えるレギュラーセルアレイのブロック図。 この発明の第１の実施形態に係るＥＥＰＲＯＭの備えるメモリセルアレイの回路図。 この発明の第１の実施形態に係るＥＥＰＲＯＭの備えるメモリセルアレイの断面図。 この発明の第１の実施形態に係るＥＥＰＲＯＭの備えるリダンダンシセルアレイの一部領域の回路図。 この発明の第１の実施形態に係るＥＥＰＲＯＭの備えるレギュラーセルアレイ及びリダンダンシセルアレイの一部領域のブロック図。 この発明の第１の実施形態に係るＥＥＰＲＯＭの備えるセンスアンプ及びリファレンスセルの回路図。 この発明の第１の実施形態に係るＥＥＰＲＯＭのレギュラーセルアレイ、リダンダンシセルアレイ、及びデータ線セレクタの回路図。 この発明の第１の実施形態に係るＥＥＰＲＯＭのブロック図であり、読み出し動作の様子を示す図。 時間に対するメインデータ線及びリファレンス線の電位変化を示すグラフ。 この発明の第１の実施形態に係るＥＥＰＲＯＭのレギュラーセルアレイ、リダンダンシセルアレイ、データ線セレクタ、及びリファレンスセルの回路図。 この発明の第１の実施形態に係るＥＥＰＲＯＭにおける、時間に対するメインデータ線及びリファレンス線の電位変化を示すグラフ。 時間に対するメインデータ線及びリファレンス線の電位変化を示すグラフであり、ノイズの発生する様子を示す図。 この発明の第１の実施形態に係るＥＥＰＲＯＭの備えるレギュラーセルアレイ及びリダンダンシセルアレイの一部領域のブロック図。 この発明の第１の実施形態に係るＥＥＰＲＯＭにおける、時間に対するメインデータ線及びリファレンス線の電位変化を示すグラフ。 この発明の第２の実施形態に係るＥＥＰＲＯＭのブロック図。 この発明の第３の実施形態に係るＥＥＰＲＯＭのブロック図。 この発明の第４の実施形態に係るＥＥＰＲＯＭのブロック図。 この発明の第４の実施形態に係るＥＥＰＲＯＭのブロック図であり、データの書き込みと読み出しとを同時に行う様子を示す図。 この発明の第４の実施形態に係るＥＥＰＲＯＭのブロック図であり、データの書き込みと読み出しとを同時に行う様子を示す図。 この発明の第４の実施形態に係るＥＥＰＲＯＭの備えるレギュラーセルアレイ及びリダンダンシセルアレイの一部領域のブロック図。 この発明の第４の実施形態に係るＥＥＰＲＯＭの備えるレギュラーセルアレイ及びリダンダンシセルアレイの一部領域のブロック図。 この発明の第１乃至第４の実施形態の変形例に係るＥＥＰＲＯＭのレギュラーセルアレイ、リダンダンシセルアレイ、及びデータ線セレクタの回路図。

符号の説明

１…ＥＥＰＲＯＭ、２…レギュラーセルアレイ、３…リダンダンシセルアレイ、４…データ線セレクタ、５…センスアンプ、６…リファレンスセル、７…ブートブロック選択回路、８…ブートブロック、９…書き込み回路、１０…メモリバンク、１１、１４−０、１４−３、１４−４、１４−７…ブロック選択回路、１２−０〜１２−１５、１３−０、１３−３、１３−４、１３−７、１５−０〜１５−１５…メモリブロック、２０、４０…メモリセルアレイ、２１、４１…行デコーダ、２２、４２…列デコーダ、２３、４３…行セレクタ、２４、４４…列セレクタ、２５、４５…バンクセレクタ、２６、４６…デコード回路、２７、４７…電源スイッチ回路、配線層…５０〜５７、８１…寄生抵抗、８２…寄生容量、

Claims (5)

1. データ保持可能な複数の第１メモリセルを有する複数の第１メモリブロックと、
   データ保持可能な複数の第２メモリセルを有し、不良の存在する前記第１メモリブロックを置き換える複数の第２メモリブロックと、
   各々が、いずれかの前記第１メモリブロックに接続され、接続された前記第１メモリブロックの備える前記第１メモリセルから前記データが読み出される複数のデータ線と、
   前記データが読み出されたいずれかの前記データ線が接続され、該データが転送されるメインデータ線と、
   前記メインデータ線に接続される前記データ線とは異なる別のデータ線が接続されるリファレンス線と、
   前記リファレンス線に接続され、参照データを保持するリファレンスセルと、
   前記参照データを基準にして、前記メインデータ線上の前記データをセンスするセンスアンプと
   を具備し、前記データ線のいずれかは、更にいずれかの前記第２メモリブロックに接続され、接続された前記第２メモリブロックの備える前記第２メモリセルから前記データが読み出される
   ことを特徴とする半導体記憶装置。
2. 行列状に配置された複数の前記第１メモリブロックを備える第１セルアレイと、
   前記第２メモリブロック毎に設けられ、対応する前記第２メモリブロックを選択するブロック選択回路と、
   複数の前記第２メモリブロック及び前記ブロック選択回路を備え、該第２メモリブロックと前記ブロック選択回路の少なくとも一部領域とが前記第１セルアレイにおける行方向に沿って配置された第２セルアレイと、
   前記データ線のいずれかを選択し、選択した前記データ線の一端を前記メインデータ線に接続するデータ線セレクタと
   を更に備え、前記データ線は、前記第１セルアレイにおける列方向に沿った形状を有し、且つ同一列にある前記第１メモリブロックを共通接続し、
   前記第２メモリブロックは、複数の前記データ線毎に設けられ、且つ対応する該複数の前記データ線のいずれかひとつの他端に接続され、
   前記第２メモリブロックに接続されないデータ線の他端は、前記第１セルアレイ内から前記第２セルアレイ内におけるいずれかの前記ブロック選択回路内まで引き出される
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記第２メモリブロックと、該第２メモリブロックに対応する前記ブロック選択回路の少なくとも一部領域とは、前記行方向に沿って隣接し、
   １つの前記第２メモリブロックと該第２メモリブロックに対応する前記ブロック選択回路とは、前記行方向で隣接する２つの前記第１メモリブロックの該行方向に占める幅に対応して配置される
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記第２メモリブロックは、行列状に配置された前記第２メモリセルを備えるメモリセルアレイと、
   前記メモリセルアレイにおいて同一列にある前記第２メモリセルに接続され、該第２メモリセルから前記データが読み出されるビット線と、
   前記ビット線のいずれかを選択する列デコーダと、
   前記列デコーダの選択動作に従って、前記ビット線を前記データ線に接続する列セレクタと
   を備え、前記列デコーダ及び前記列セレクタは、前記メモリセルアレイと前記第１メモリブロックとの間に配置され、
   前記第２メモリブロックに接続される前記データ線の他端は、対応する前記第２メモリブロックにおける前記列セレクタ上に位置する
   ことを特徴とする請求項２記載の半導体記憶装置。
5. 前記ブロック選択回路は、列アドレス信号を出力するデコード回路と、
   前記デコード回路から、対応する前記第２メモリブロックの前記列デコーダに前記列アドレス信号を転送するアドレス配線と、
   電源電圧を与える電源スイッチ回路と、
   前記電源スイッチ回路から、対応する前記第２メモリブロックの前記列セレクタに前記電源電圧を転送する電源配線と
   を備え、前記データ線は、前記アドレス配線と前記電源配線とを跨ぐようにして配置される
   ことを特徴とする請求項４記載の半導体記憶装置。

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