JP2021044315A - 不揮発性半導体記憶装置 - Google Patents

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正一 渡辺
野口　充宏
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Abstract

【課題】半導体基板のリーク電流を抑制し、高信頼性の不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置２０は、第１導電型を有し、裏面に破砕層３０Ｒを備える半導体基板３０と、半導体基板の破砕層に対向する表面上に配置されたメモリセルアレイ２１と、半導体基板上に配置され、第１導電型のチャネルを備え、メモリセルアレイに高電圧を供給する第１導電型高電圧トランジスタＨＶＰとを備える。第１導電型高電圧トランジスタは、半導体基板の表面に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域ＮＷと、ウェル領域に配置されたｐ+ソース領域及びｐ+ドレイン領域と、半導体基板の破砕層とウェル領域との間に配置され、半導体基板の不純物濃度よりも高濃度の第１導電型の第１高濃度層ＷＴ２とを備える。【選択図】図１５

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置としての３次元（３Ｄ;3 Dimensional）ＮＡＮＤフラッシュメモリが知られている。３ＤＮＡＮＤフラッシュメモリは世代が進むに従ってセルの積層数が増えるため、半導体基板上に形成されたＮＡＮＤフラッシュメモリ素子の高さもそれに伴い高くなる。
米国特許第８７１６０９７号明細書
そこで、３ＤＮＡＮＤフラッシュメモリチップ厚を規定の厚さにするために半導体基板を薄くすることが求められる。
実施の形態が解決しようとする課題は、半導体基板のリーク電流を抑制し、高信頼性の不揮発性半導体記憶装置を提供することにある。
実施の形態に係る不揮発性半導体記憶装置は、第１導電型を有し、裏面に破砕層を備える半導体基板と、半導体基板の破砕層に対向する表面上に配置されたメモリセルアレイと、半導体基板上に配置され、第１導電型のチャネルを備え、メモリセルアレイに高電圧を供給する第１導電型高電圧トランジスタとを備える。第１導電型高電圧トランジスタは、半導体基板の表面に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域と、ウェル領域に配置された第１導電型のソース領域及びドレイン領域と、破砕層とウェル領域との間に配置され、半導体基板の不純物濃度よりも高濃度の第１導電型の第１高濃度層とを備える。
実施の形態に係る不揮発性半導体記憶装置を適用したメモリシステムのブロック構成例を示す図。 実施の形態に係る不揮発性半導体記憶装置のブロック構成例を示す図。 実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの回路構成例を示す図。 実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの断面構造例を示す図。 実施の形態に係る不揮発性半導体記憶装置のロウデコーダのブロック構成例を示す図。 実施の形態に係る不揮発性半導体記憶装置の消去動作に使用される回路構成例を示す図。 （ａ）実施の形態に係る不揮発性半導体記憶装置に適用されるレベルシフタの回路構成例を示す図、（ｂ）実施の形態に係る不揮発性半導体記憶装置に適用されるレベルシフタの別の回路構成例を示す図。 （ａ）レベルシフタに適用されるＨＶＮＤの電圧関係例、（ｂ）レベルシフタに適用されるＨＶＰの電圧関係例、（ｃ）図７（ｂ）と等価な電圧関係例。 実施の形態に係る不揮発性半導体記憶装置において、（ａ）レベルシフタ５３ＡのＨＶＰの書き込み時、及び消去時に印加される電圧関係例、（ｂ）レベルシフタ５４のＨＶＰの書き込み時、及び消去時に印加される電圧関係例。 （ａ）比較例に係る不揮発性半導体記憶装置において、裏面に鏡面を備える半導体基板の模式的断面構造図、（ｂ）実施の形態に係る不揮発性半導体記憶装置において、裏面に破砕層を備える半導体基板の模式的断面構造図。 （ａ）中心線平均粗さＲaの説明図、（ｂ）最大高さＲmaxの説明図。 比較例に係る不揮発性半導体記憶装置において、周辺回路を構成するＨＶＮ、ＨＶＰ、ＬＶＮ、ＬＶＰの模式的断面構造図。 第１の実施の形態に係る不揮発性半導体記憶装置において、周辺回路を構成するＨＶＮ、ＨＶＰ、ＬＶＮ、ＬＶＰの模式的断面構造図。 （ａ）比較例として、ＷＴ２を形成しない場合のＨＶＰ部分の空乏層の到達距離のシミュレーション結果の模式図、（ｂ）第１の実施の形態に係る不揮発性半導体記憶装置において、ＨＶＰ部分の空乏層の到達距離のシミュレーション結果の模式図。 比較例として、ＷＴ２を形成しない場合の消去時のレベルシフタ５４のＨＶＰ部分及びセルアレイ部分の空乏層の広がる様子を説明する模式的断面構造図。 比較例として、ＷＴ２を形成しない場合の書込み時のレベルシフタ５３ＡのＨＶＰ部分の空乏層の広がる様子を説明する模式的断面構造図。 第１の実施の形態に係る不揮発性半導体記憶装置において、レベルシフタ５４のＨＶＰ部分及びセルアレイ部分にＷＴ２を形成する場合の消去時の空乏層の広がる様子を説明する模式的断面構造図。 第１の実施の形態に係る不揮発性半導体記憶装置において、ＨＶＰ部分にＷＴ２を形成する場合のｎウェルＮＷ及びＷＴ２の不純物密度プロファイル例。 第２の実施の形態に係る不揮発性半導体記憶装置において、周辺回路を構成するＨＶＮ、ＨＶＰ、ＬＶＮ、ＬＶＰの模式的断面構造図。 第２の実施の形態に係る不揮発性半導体記憶装置において、レベルシフタ５４のＨＶＰ部分及びセルアレイ部分にＷＴ２及びＷＴ１を形成する場合の消去時の空乏層の広がる様子を説明する模式的断面構造図。 第３の実施の形態に係る不揮発性半導体記憶装置において、周辺回路を構成するＨＶＮ、ＨＶＰ、ＬＶＮ、ＬＶＰの模式的断面構造図。 第３の実施の形態に係る不揮発性半導体記憶装置において、（ａ）ＨＶＰの模式的平面パターン構成例、（ｂ）ＨＶＰの別の模式的平面パターン構成例。 第４の実施の形態に係る不揮発性半導体記憶装置において、周辺回路を構成するＨＶＮ、ＨＶＰ、ＬＶＮ、ＬＶＰの模式的断面構造図。 第５の実施の形態に係る不揮発性半導体記憶装置において、周辺回路を構成するＨＶＮ、ＨＶＰ、ＬＶＮ、ＬＶＰの模式的断面構造図。 第６の実施の形態に係る不揮発性半導体記憶装置において、周辺回路を構成するＨＶＮ、ＨＶＰ、ＬＶＮ、ＬＶＰの模式的断面構造図。
次に、図面を参照して、実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
以下の説明において、ｎチャネル高電圧ＭＯＳトランジスタＨＶＮ、ｐチャネル高電圧ＭＯＳトランジスタＨＶＰ、ｎチャネル低電圧ＭＯＳトランジスタＬＶＮ、ｐチャネル低電圧ＭＯＳトランジスタＬＶＰは、表現を簡単化してｎチャネル高電圧トランジスタＨＶＮ、ｐチャネル高電圧トランジスタＨＶＰ、ｎチャネル低電圧トランジスタＬＶＮ、ｐチャネル低電圧トランジスタＬＶＰと表記する場合もある。また単純にＨＶＮ、ＨＶＰ、ＬＶＮ、ＬＶＰと表記する場合もある。
[実施の形態]
（メモリシステム）
実施の形態に係る不揮発性半導体記憶装置２０を適用したメモリシステム１のブロック構成例は、図１に示すように表される。
メモリシステム１は、例えば、外部のホスト機器と通信する。メモリシステム１は、ホスト機器（図示せず）からのデータを保持し、また、データをホスト機器に読み出す。
メモリシステム１は、図１に示すように、コントローラ１０及び不揮発性半導体記憶装置（ＮＡＮＤフラッシュメモリ）２０を備える。コントローラ１０は、ホスト機器から命令を受取り、受け取られた命令に基づいて不揮発性半導体記憶装置２０を制御する。具体的には、コントローラ１０は、ホスト機器から書込みを指示されたデータを不揮発性半導体記憶装置２０に書込み、ホスト機器から読出しを指示されたデータを不揮発性半導体記憶装置２０から読み出してホスト機器に送信する。コントローラ１０は、ＮＡＮＤバスによって不揮発性半導体記憶装置２０に接続される。不揮発性半導体記憶装置２０は、複数のメモリセルを備え、データを不揮発に記憶する。
ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、／ＲＢ、及びＩ／Ｏ＜７：０＞の各々について、個別の配線を介して送受信を行う。信号／ＣＥは、不揮発性半導体記憶装置２０をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥがＨ（High）レベルである間に不揮発性半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞がコマンドであることを不揮発性半導体記憶装置２０に通知する。信号ＡＬＥは、信号ＡＬＥがＨレベルである間に不揮発性半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞がアドレスであることを不揮発性半導体記憶装置２０に通知する。信号／ＷＥは、信号／ＷＥがＬ（Low）レベルである間に不揮発性半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞を不揮発性半導体記憶装置２０に取り込むことを指示する。信号／ＲＥは、不揮発性半導体記憶装置２０に信号Ｉ／Ｏ＜７：０＞を出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を不揮発性半導体記憶装置２０に指示する。信号／ＲＢは、不揮発性半導体記憶装置２０がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号Ｉ／Ｏ＜７：０＞は、例えば８ビットの信号である。信号Ｉ／Ｏ＜７：０＞は、不揮発性半導体記憶装置２０とコントローラ１０との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。データＤＡＴは、書込みデータ及び読出しデータを含む。
コントローラ１０は、図１に示すように、プロセッサ（ＣＰＵ：Central Processing U nit）１１、内蔵メモリ（ＲＡＭ：Random Access Memory）１２、ＥＣＣ（Error Check and Correction）回路１３、ＮＡＮＤインタフェース回路１４、バッファメモリ１５、及びホストインタフェース回路１６を備える。
プロセッサ１１は、コントローラ１０全体の動作を制御する。プロセッサ１１は、例えば、ホスト機器から受信したデータの読出し命令に応答して、ＮＡＮＤインタフェースに基づく読出し命令を不揮発性半導体記憶装置２０に対して発行する。この動作は、書込み及び消去の場合についても同様である。また、プロセッサ１１は、不揮発性半導体記憶装置２０からの読出しデータに対して、種々の演算を実行する機能を有する。
内蔵メモリ１２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ１１の作業領域として使用される。内蔵メモリ１２は、不揮発性半導体記憶装置２０を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
ＥＣＣ回路１３は、エラー検出及びエラー訂正処理を行う。より具体的には、データの書込み時には、ホスト機器から受信したデータに基づいて、或る数のデータの組毎にＥＣＣ符号を生成する。また、データの読出し時には、ＥＣＣ符号に基づいてＥＣＣ復号し、エラーの有無を検出する。そしてエラーが検出された際には、そのビット位置を特定し、エラーを訂正する。
ＮＡＮＤインタフェース回路１４は、ＮＡＮＤバスを介して不揮発性半導体記憶装置２０と接続され、不揮発性半導体記憶装置２０との通信を司る。ＮＡＮＤインタフェース回路１４は、プロセッサ１１の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータを不揮発性半導体記憶装置２０に送信する。また、ＮＡＮＤインタフェース回路１４は、不揮発性半導体記憶装置２０から読出しデータを受信する。
バッファメモリ１５は、コントローラ１０が不揮発性半導体記憶装置２０及びホスト機器から受信したデータ等を一時的に保持する。バッファメモリ１５は、例えば、不揮発性半導体記憶装置２０からの読出しデータ、及び読出しデータに対する演算結果等を一時的に保持する記憶領域としても使用される。
ホストインタフェース回路１６は、ホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路１６は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ１１及びバッファメモリ１５に転送する。
（不揮発性半導体記憶装置の構成）
実施の形態に係る不揮発性半導体記憶装置２０は、図２に示すように、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ドライバセット２７、ロウデコーダ２８、及びセンスアンプモジュール２９を備える。
メモリセルアレイ２１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備える。ブロックＢＬＫは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタを含む。ブロックＢＬＫは、例えばデータの消去単位となり、同一のブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備える。各ストリングユニットＳＵは、ＮＡＮＤストリングＮＳの集合である。ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタを含む。以下では、メモリセルトランジスタは、単に「セル」とも称する。なお、メモリセルアレイ２１内のブロック数、１ブロックＢＬＫ内のストリングユニット数、及び１ストリングユニットＳＵ内のＮＡＮＤストリング数は、任意の数に設定可能である。
入出力回路２２は、コントローラ１０と信号Ｉ／Ｏ＜７：０＞を送受信する。入出力回路２２は、信号Ｉ／Ｏ＜７：０＞内のコマンドＣＭＤ及びアドレスＡＤＤをレジスタ２４に転送する。入出力回路２２は、書き込みデータ及び読み出しデータをセンスアンプモジュール２９と送受信する。
ロジック制御回路２３は、コントローラ１０から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路２３は、信号／ＲＢをコントローラ１０に転送して不揮発性半導体記憶装置２０の状態を外部に通知する。
レジスタ２４は、コマンドＣＭＤ及びアドレスＡＤＤを保持する。レジスタ２４は、アドレスＡＤＤをロウデコーダ２８及びセンスアンプモジュール２９に転送すると共に、コマンドＣＭＤをシーケンサ２５に転送する。
シーケンサ２５は、コマンドＣＭＤを受け取り、受け取ったコマンドＣＭＤに基づくシーケンスに従って不揮発性半導体記憶装置２０の全体を制御する。
電圧生成回路２６は、シーケンサ２５からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２６は、生成した電圧をドライバセット２７に供給する。
ドライバセット２７は、複数のドライバを備え、レジスタ２４からのアドレスに基づいて、電圧生成回路２６からの種々の電圧をロウデコーダ２８及びセンスアンプモジュール２９に供給する。ドライバセット２７は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ２８に種々の電圧を供給する。
ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受取り、ロウアドレス内のブロックアドレスに基づいてブロックＢＬＫ等を選択する。選択されたブロックＢＬＫには、ロウデコーダ２８を介してドライバセット２７からの電圧が転送される。
センスアンプモジュール２９は、データの読出し時には、メモリセルトランジスタからビット線に読み出された読出しデータをセンスし、センスした読出しデータを入出力回路２２に転送する。センスアンプモジュール２９は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルトランジスタに転送する。また、センスアンプモジュール２９は、レジスタ２４からアドレスＡＤＤ中のカラムアドレスを受取り、カラムアドレスに基づくカラムのデータを出力する。
（メモリセルアレイの回路構成例）
実施の形態に係る不揮発性半導体記憶装置２０のメモリセルアレイ２１の回路構成例は、図３に示すように表される。ＮＡＮＤストリングＮＳの各々は、図３に示すように、例えば、ｉ（ｉは自然数）個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴｉ）と、選択トランジスタＳＴ１と、選択トランジスタＳＴ２とを備える。なお、メモリセルトランジスタＭＴの個数ｉは、例えば、８個、１６個、３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲート構造を備える。また、メモリセルトランジスタＭＴは、制御ゲートとフローティングゲートとを含む積層ゲート構造を備えていても良い。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列接続される。なお、以下の説明では『接続』とは、間に別の導電可能な要素が介在する場合も含む。
或るブロックＢＬＫ内において、ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。また、ブロックＢＬＫ内の全てのストリングユニットＳＵの選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜 ＭＴｉの制御ゲートは、それぞれワード線ＷＬ０〜ＷＬｉに接続される。すなわち、同じアドレスのワード線ＷＬは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されており、選択ゲート線ＳＧＳは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されている。一方、選択ゲート線ＳＧＤは、同一のブロックＢＬＫ内のストリングユニットＳＵの１つのみに接続される。
また、メモリセルアレイ２１内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端は、ｍ本のビット線ＢＬ（ＢＬ０〜ＢＬ（ｍ−１）（ｍは自然数））のいずれかに接続される。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、同一列のＮＡＮＤストリングＮＳに共通接続される。
また、選択トランジスタＳＴ２の他端は、ソース線ＣＥＬＳＲＣに接続される。ソース線ＣＥＬＳＲＣは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに共通接続される。
データの消去は、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。これに対して、データの読出し及び書込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、セルユニットＣＵと称される。セルユニットＣＵは、一括して書込み、又は読み出し動作が実行され得るメモリセルトランジスタＭＴの組である。
なお、１つのメモリセルトランジスタＭＴは、例えば、複数のビットデータを保持可能である。同一のセルユニットＣＵ内において、メモリセルトランジスタＭＴの各々が同位のビットにおいて保持する１ビットの集合を「ページ」と呼ぶ。「ページ」とは、同一のセルユニットＣＵ内のメモリセルトランジスタＭＴの組に形成されるメモリ空間と定義される。
（メモリセルアレイの断面構造例）
実施の形態に係る不揮発性半導体記憶装置２０のメモリセルアレイ２１の断面構造例は、図４に示すように表される。図４は、１つのブロックＢＬＫ内の２つのストリングユニットＳＵ０及びＳＵ１に関する部分を示す。具体的には、図４は、２つのストリングユニットＳＵ０及びＳＵ１のそれぞれの２つのＮＡＮＤストリングＮＳと、その周辺の部分と、を示している。そして、図４に示されるＮＡＮＤストリングＮＳの構成が、Ｘ方向及びＹ方向に複数配列されており、例えばＸ方向及びＹ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合が１つのストリングユニットＳＵに相当する。
メモリセルアレイ２１は、半導体基板３０上に設けられる。半導体基板３０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、Ｘ方向とＹ方向は、互いに直交する。
半導体基板３０の上部には、ｐ型ウェル領域３０ｐが配置される。ｐ型ウェル領域３０ｐ上に、図４に示すように、複数のＮＡＮＤストリングＮＳが配置される。すなわち、ｐ型ウェル領域３０ｐ上には、例えば、選択ゲート線ＳＧＳとして機能する配線層３１、ワード線ＷＬ０〜ＷＬｉとして機能するｉ＋１層の配線層３２（ＷＬ０〜ＷＬｉ）、及び選択ゲート線ＳＧＤとして機能する配線層３３が、順次積層される。配線層３１及び３３は、複数層積層されていてもよい。積層された配線層３１〜３３間には、図示せぬ絶縁膜が配置される。
配線層３１は、例えば、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ２のゲートに共通接続される。配線層３２は、各層毎に、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々のメモリセルトランジスタＭＴの制御ゲートに共通接続される。配線層３３は、１つのストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ１のゲートに共通接続される。
メモリホールＭＨは、配線層３３、３２、３１を通過してｐ型ウェル領域３０ｐに達するように配置される。メモリホールＭＨの側面上には、外側からブロック絶縁膜３４、電荷蓄積層（絶縁膜）３５、及びトンネル酸化膜３６が順に配置される。メモリホールＭＨ内には、半導体ピラー（導電膜）３７が埋め込まれる。半導体ピラー３７は、例えばノンドープのポリシリコンであり、ＮＡＮＤストリングＮＳの電流経路として機能する。半導体ピラー３７の上端上には、ビット線ＢＬとして機能する配線層３８が配置される。
以上のように、ｐ型ウェル領域３０ｐの上方には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホールＭＨが、１つのＮＡＮＤストリングＮＳに対応している。
ｐ型ウェル領域３０ｐの上部には、ｎ+型不純物拡散領域３９及びｐ+型不純物拡散領域４０が配置される。ｎ+型不純物拡散領域３９の上面上には、コンタクトプラグ４１が配置される。コンタクトプラグ４１の上面上には、ソース線ＣＥＬＳＲＣとして機能する配線層４２が配置される。ｐ+型不純物拡散領域４０の上面上にはコンタクトプラグ４３が配置される。コンタクトプラグ４３の上面上には、ウェル線ＣＰＷＥＬＬとして機能する配線層４４が配置される。
実施の形態に係る不揮発性半導体記憶装置２０のメモリセルアレイ２１及びその周辺回路を形成する半導体基板３０の詳細構造については、第１〜第６の実施の形態において説明する。
（ロウデコーダの構成）
実施の形態に係る不揮発性半導体記憶装置のロウデコーダ２８のブロック構成例は、図５Ａに示すように表される。
ロウデコーダ２８は、図５Ａに示すように、複数の転送スイッチ群５１（５１Ａ、５１Ｂ、…）と、複数のブロックデコーダ５２（５２Ａ、５２Ｂ、…）とを備える。
１つの転送スイッチ群５１及び１つのブロックデコーダ５２は、例えば、１つのブロックＢＬＫに割当てられる。図５Ａの例では、転送スイッチ群５１Ａ及びブロックデコーダ５２Ａは、ブロックＢＬＫ０に割当てられ、転送スイッチ群５１Ｂ及びブロックデコーダ５２Ｂは、ブロックＢＬＫ１に割当てられる。以下の説明では、書込み、読出し、及び消去の対象となるブロックＢＬＫを「選択ブロックＢＬＫ」と称し、選択ブロックＢＬＫ以外のブロックＢＬＫを「非選択ブロックＢＬＫ」と称する。
また、以下の説明では、転送スイッチ群５１Ａ及びブロックデコーダ５２Ａに対応するノードと、転送スイッチ群５１Ｂ及びブロックデコーダ５２Ｂに対応するノードとを区別する場合、符号の末尾に＿Ａ及び＿Ｂ等を付して区別する。例えば、転送スイッチ群５１Ａとブロックデコーダ５２Ａとの間を接続する選択ブロックノードＢＬＫＳＥＬは選択ブロックノードＢＬＫＳＥＬ＿Ａと言い、転送スイッチ群５１Ｂとブロックデコーダ５２Ｂとの間を接続する選択ブロックノードＢＬＫＳＥＬは選択ブロックノードＢＬＫＳＥＬ＿Ｂと言う。なお、転送スイッチ群５１Ａ及びブロックデコーダ５２Ａに対応するノードと、転送スイッチ群５１Ｂ及びブロックデコーダ５２Ｂに対応するノードとを特に区別しない場合は、符号の末尾には＿Ａ及び＿Ｂ等を付さない。
転送スイッチ群５１は、例えば、（ｉ＋６）個の転送トランジスタＴＴｒ（ＴＴｒ０〜ＴＴ（ｉ＋５））を備える。
転送トランジスタＴＴｒ０〜ＴＴｒｉはそれぞれ、ドライバセット２７から配線ＣＧ（ＣＧ０〜ＣＧｉ）に供給された電圧を、選択ブロックＢＬＫのワード線ＷＬ０〜ＷＬｉに転送する。転送トランジスタＴＴｒ０〜ＴＴｒｉはそれぞれ、対応するブロックＢＬＫのワード線ＷＬ０〜ＷＬｉに接続された第１端と、配線ＣＧ０〜ＣＧｉに接続された第２端と、ノードＢＬＫＳＥＬに共通に接続されたゲートと、を備える。
転送トランジスタＴＴｒ（ｉ＋１）〜ＴＴｒ（ｉ＋４）はそれぞれ、ドライバセット２７から配線ＳＧＤＬ（ＳＧＤＬ０〜ＳＧＤＬ３）に供給された電圧を、選択ブロックＢＬＫの選択ゲート線ＳＧＤ０〜ＳＧＤ３に転送する。転送トランジスタＴＴｒ（ｉ＋１）〜ＴＴｒ（ｉ＋４）はそれぞれ、対応するブロックＢＬＫの選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続された第１端と、配線ＳＧＤＬ０〜ＳＧＤＬ３に接続された第２端と、選択ブロックノードＢＬＫＳＥＬに共通に接続されたゲートと、を備える。
転送トランジスタＴＴｒ（ｉ＋５）は、ドライバセット２７から配線ＳＧＳＬに供給された電圧を、選択ブロックＢＬＫの選択ゲート線ＳＧＳに転送する。転送トランジスタＴＴｒ（ｉ＋５）は、対応するブロックＢＬＫの選択ゲート線ＳＧＳに接続された第１端と、配線ＳＧＳＬに接続された第２端と、ノードＢＬＫＳＥＬに接続されたゲートと、を備える。
ブロックデコーダ５２は、データの書込み、読出し、及び消去の際に、レジスタ２４から受信したブロックアドレス信号をデコードする。ブロックデコーダ５２は、デコードの結果、ブロックデコーダ５２に対応するブロックＢＬＫが選択ブロックＢＬＫであると判定した場合、Ｈレベルの信号を選択ブロックノードＢＬＫＳＥＬに出力する。
また、ブロックデコーダ５２は、対応するブロックＢＬＫが選択ブロックＢＬＫでないと判定した場合、Ｌレベルの信号を選択ブロックノードＢＬＫＳＥＬに出力する。選択ブロックノードＢＬＫＳＥＬに出力される信号は、転送トランジスタＴＴｒ０〜ＴＴｒ（ｉ＋５）を、Ｈレベルでオン状態とし、Ｌレベルでオフ状態とする。
また、ブロックデコーダ５２は、例えば、選択ブロックＢＬＫに異常が発生している（バッドブロックである）場合、保持される情報に基づいて、選択ブロックノードＢＬＫＳＥＬに出力される信号をＬレベルにし得る。
したがって、例えば、選択ブロックＢＬＫに対応する転送スイッチ群５１では、選択ブロックＢＬＫが正常である場合、転送トランジスタＴＴｒ０〜ＴＴｒ（ｉ＋５）はオン状態となる。これにより、ワード線ＷＬ０〜ＷＬｉはそれぞれ配線ＣＧ０〜ＣＧｉに接続され、選択ゲート線ＳＧＤ０〜ＳＧＤ３はそれぞれ配線ＳＧＤＬ０〜ＳＧＤＬ３に接続され、選択ゲート線ＳＧＳは配線ＳＧＳＬに接続される。
他方、選択ブロックＢＬＫに対応する転送スイッチ群５１では、選択ブロックＢＬＫがバッドブロックである場合、転送トランジスタＴＴｒ０〜ＴＴｒ（ｉ＋５）はオフ状態となる。これにより、ワード線ＷＬは配線ＣＧから電気的に切断され、選択ゲート線ＳＧＤ及びＳＧＳはそれぞれ、配線ＳＧＤＬ及びＳＧＳＬから電気的に切断される。
また、非選択ブロックＢＬＫに対応する転送スイッチ群５１では、非選択ブロックＢＬＫがバッドブロックであるか否かによらず、転送トランジスタＴＴｒ０〜ＴＴｒ（ｉ＋５）はオフ状態となる。これにより、ワード線ＷＬは配線ＣＧから電気的に切断され、選択ゲート線ＳＧＤ及びＳＧＳはそれぞれ、配線ＳＧＤＬ及びＳＧＳＬから電気的に切断される。
ドライバセット２７は、レジスタ２４から受信したアドレスＡＤＤに従って、配線ＣＧ、ＳＧＤＬ、及びＳＧＳＬに電圧を供給する。配線ＣＧ、ＳＧＤＬ、及びＳＧＳＬは、ドライバセット２７から供給された各種電圧を、転送スイッチ群５１Ａ、５１Ｂ、…の各々に対して転送する。つまり、ドライバセット２７から供給される電圧は、選択ブロックＢＬＫに対応する転送スイッチ群５１内の転送トランジスタＴＴｒ０〜ＴＴｒ（ｉ＋５）を介して、選択ブロックＢＬＫ内のワード線ＷＬ、選択ゲート線ＳＧＤ及びＳＧＳに転送される。
（レベルシフタ）
実施の形態に係る不揮発性半導体記憶装置に適用されるレベルシフタ５３Ａの回路構成例は、図６（ａ）に示すように表され、レベルシフタの別の回路構成例は、図６（ｂ）に示すように表される。
実施の形態に係る不揮発性半導体記憶装置に適用されるレベルシフタ５３Ａは、図６（ａ）に示すように、ｐチャネル高電圧ＭＯＳトランジスタＨＶＰと、ＨＶＰのソースＳ及びｎウェルＮＷにソースが接続されるｎチャネル高電圧ＭＯＳトランジスタＨＶＮＤ２と、ＨＶＰのドレインにソースが接続されるｎチャネル高電圧ＭＯＳトランジスタＨＶＮ１とを備える。図６（ｂ）の回路構成は、ｎチャネル高電圧ＭＯＳトランジスタＨＶＮ１に直列にｎチャネル低電圧ＭＯＳトランジスタＬＶＮＤが接続されており、その他の構成は、図６（ａ）と同様である。ＨＶＰのゲートにはブロック選択時には電圧０Ｖ、非選択時にはＶｄｄが印加されるようになっている。
ＨＶＮＤ２のドレインには、ＶＲＤＥＣの高電圧が供給される。ＨＶＰのドレインは、ＨＶＮＤ２のゲート及び選択ブロックノードＢＬＫＳＥＬ_Ａに接続される。同時にＨＶＮＤ１のソースも選択ブロックノードＢＬＫＳＥＬ_Ａに接続される。
ＨＶＮＤ１及び若しくはＬＶＮＤのゲート信号ＢＳＴＯＮによって、選択ブロックノードＢＬＫＳＥＬ_Ａに接続されるブロックＢＬＫ０が選択される。ＨＶＮＤ２のドレインには、ＶＲＤＥＣの高電圧が供給されると、ＨＶＮＤ２及びＨＶＰを介して、選択ブロックノードＢＬＫＳＥＬ_Ａに高電圧パルスが供給され、転送スイッチ群５１Ａの転送トランジスタＴＴｒ０〜ＴＴｒ（ｉ＋５）のゲートが高電圧駆動される。
選択ブロックでは、以下の方法でワード線ＷＬを選択する転送スイッチ群５１Ａの転送トランジスタＴＴｒ０〜ＴＴｒ（ｉ＋５）のゲートに高電圧のプログラム電圧ＶＰＧＭＨが印加される。図６（ｂ）を用いて、レベルシフタ動作（選択ブロックの書込み動作）を説明する。
（Ａ）ＨＶＮＤ１及びＬＶＮＤをオンさせて、選択ブロックノードＢＬＫＳＥＬ_Ａ(
Ｖy）を約２Ｖ程度にプリチャージする。
（Ｂ）ＨＶＮＤ１及びＬＶＮＤをオフにする。
（Ｃ）ＨＶＮＤ２はオン状態にあるので、ドレインに供給される電圧ＶＲＤＥＣの内、ＶＴＤ２をＨＶＰのソース（Ｖx）に転送する。
（Ｄ）ＨＶＰのゲートは０Ｖで、ソースＳ／ｎウェルＮＷはＶＴＤ２であるので、ＨＶＰはオン状態になり、Ｖx電位ＶＴＤ２をドレイン側(Ｖy）へ転送する。
（Ｅ）ＨＶＮＤ２のゲートは約２Ｖから転送された電圧に昇圧されているので、更にＨＶＰのソース（Ｖx）に高い電位を転送する。
（Ｆ）以下上述の動作を繰り返して、選択ブロックノードＢＬＫＳＥＬ_Ａ(Ｖy）をプログラム電圧ＶＰＧＭＨまで昇圧する。
また、レベルシフタ５３Ａに適用されるＨＶＮＤ２の電圧関係例は、図７（ａ）に示すように表され、レベルシフタ５３Ａに適用されるＨＶＰの電圧関係例は、図７（ｂ）に示すように表され、図７（ｂ）と等価な電圧関係例は、図７（ｃ）に示すように表される。
すなわち、図７（ｂ）及び図７（ｃ）に示すように、上記の（Ｄ）の時にＨＶＰがオンすれば良いので、ＨＶＰの閾値電圧＞−ＶＴＤ２であれば良い。
次に、実施の形態に係る不揮発性半導体記憶装置の消去動作に使用される回路構成について図５Ｂを用いて模式的に説明する。
消去動作時には、ｐ+型不純物拡散領域４０に接続されたウェル線ＣＰＷＥＬＬに消去電圧ＶＥＲＡを印加する必要がある。消去電圧ＶＥＲＡは転送トランジスタＴＲｅｒａを介して、ウェル線ＣＰＷＥＬＬに印加されるようになっている。転送トランジスタＴＲｅｒａをオンにするためのゲート電圧はレベルシフタ５３Ａと同様の回路形式のレベルシフタ５４により昇圧される。一方、書込み時にはウェル線ＣＰＷＥＬＬにはＶＳＳ（０Ｖ）近辺の電圧を印加する。このため、少なくとも高電圧は加わることはない。
図８（ａ）はレベルシフタ５３Ａ、図８（ｂ）はレベルシフタ５４のＨＶＰトランジスタの書き込み、及び消去時に印加される電圧関係例である。
選択ブロックの書込み動作時においては、図８（ａ）に示すように、レベルシフタ５３ＡのＨＶＰのゲート電圧＝０Ｖにおいて、ソースＳの電圧は書込み電圧ＶＰＧＭＨレベル、選択ブロックノードＢＬＫＳＥＬに接続されるドレインＤの電圧も書込み電圧ＶＰＧＭＨレベルとなる。ＨＶＰのｎウェルＮＷの電圧も書込み電圧ＶＰＧＭＨレベルとなる。ここで、書込み電圧ＶＰＧＭＨの値は例えば約３０Ｖ程度である。
図８（ｂ）に示すように、レベルシフタ５４のＨＶＰのゲート電圧＝０Ｖにおいて、ソースＳの電圧は例えば０から数Ｖ、転送トランジスタＴＲｅｒａのゲートに接続されるドレインＤの電圧も例えば０から数Ｖレベルとなる。ＨＶＰのｎウェルＮＷの電圧も例えば０から数Ｖレベルである。書き込み動作の時にはＣＰＷＥＬＬに高電圧が印加されることはないからである。
選択ブロックの消去動作時においては、図８（ａ）に示すように、レベルシフタ５３ＡのＨＶＰのゲート電圧＝０Ｖにおいて、ソースＳの電圧は例えば０〜数Ｖ程度、選択ブロックノードＢＬＫＳＥＬに接続されるドレインＤの電圧も０〜数Ｖ程度レベルとなる。ＨＶＰのｎウェルＮＷの電圧も０〜数Ｖ程度レベルとなる。消去動作時には、ワードラインに高電圧を印加する必要はないからである。
図８（ｂ）に示すように、レベルシフタ５４のＨＶＰのゲート電圧＝０Ｖにおいて、ソースＳの電圧はＶＥＲＡＨ、転送トランジスタＴＲｅｒａのゲートに接続されるドレインＤの電圧もＶＥＲＡＨとなる。ＨＶＰのｎウェルＮＷの電圧もＶＥＲＡＨである。消去動作の時には、ウェル線ＣＰＷＥＬＬ（つまりソースライン）に転送トランジスタＴＲｅｒａのドレインから消去電圧ＶＥＲＡを印加する。なお、例えば消去電圧ＶＥＲＡＨは３０Ｖ程度である。
（基板構造）
比較例に係る不揮発性半導体記憶装置において、裏面に鏡面３０ｍを備える半導体基板３０の模式的断面構造は、図９（ａ）に示すように表され、実施の形態に係る不揮発性半導体記憶装置において、裏面に破砕層３０Ｒを備える半導体基板３０の模式的断面構造は、図９（ｂ）に示すように表される。
半導体基板３０の裏面に破砕層３０Ｒを形成するプロセスとしては、例えばゲッタリングドライポリッシュ（ＧＤＰ：Gettering Dry Polish）プロセスを適用可能である。破砕層３０Ｒにおいて、中心線平均粗さＲaは、図１０（ａ）に示すように表され、最大高さＲmaxは、図１０（ｂ）に示すように表される。中心線平均粗さＲaは、図１０（ａ）に示すように、粗さ曲線を中心線から折り返し、その粗さ曲線と中心線によって得られた面積を長さＬで割った値をマイクロメートル（μｍ）で表した値である。また、最大高さＲmaxは、断面曲線を基準長さＬで抜き取った部分の最大高さを求めてマイクロメートル（μｍ）で表した値である。
実施の形態に係る不揮発性半導体記憶装置において、破砕層３０Ｒの最大高さＲmaxの値は、例えば、約数１０ｎｍである。また、中心線平均粗さＲaの値は、例えば、約数ｎｍである。
実施の形態に係る不揮発性半導体記憶装置においては、半導体基板３０の裏面を破砕層仕上げにし、裏面から侵入する、例えばＣｕイオンなどの重金属のイオンをゲッタリングしてデバイスへの侵入を防いでいる。一方、裏面の破砕層３０Ｒが空乏層に触れるまで半導体基板３０を薄層化した場合、裏面の破砕層３０Ｒでリークが発生する。
（比較例）
比較例に係る不揮発性半導体記憶装置において、周辺回路を構成するｎチャネル高電圧ＭＯＳトランジスタＨＶＮ、ｐチャネル高電圧ＭＯＳトランジスタＨＶＰ、ｎチャネル低電圧ＭＯＳトランジスタＬＶＮ、ｐチャネル低電圧ＭＯＳトランジスタＬＶＰの模式的断面構造は図１１に示すように表される。
ここで、高電圧ＭＯＳトランジスタとは、例えば、電圧約１５Ｖ〜３５Ｖ程度の電圧範囲で動作可能なトランジスタをいう。また、低電圧ＭＯＳトランジスタとは、例えば、電圧約０Ｖ〜数Ｖ程度の電圧範囲で動作可能なトランジスタをいう。ＮＡＮＤフラッシュメモリの動作電圧で規定されるプログラム電圧ＶＰＧＭ、イレース電圧ＶＥＲＡなどは、例えば、電圧約１５Ｖ〜３５Ｖ程度の電圧範囲である。ｐチャネル及びｎチャネル共に高電圧ＭＯＳトランジスタのゲート酸化膜の厚さは、例えば約４０ｎｍ程度、低電圧ＭＯＳトランジスタのゲート酸化膜の厚さは、例えば約８ｎｍ程度である。
Ｐsubはｐ型の半導体基板３０を表す。比較例に係る不揮発性半導体記憶装置において、半導体基板３０の裏面は、鏡面３０ｍを備える。ＧＰはＨＶＰ、ＬＶＰのゲートを表す。ＧＮはＨＶＮ、ＬＶＮのゲートを表す。ＮＷ、ＰＷはそれぞれｎウェル、ｐウェルを表す。
ＨＶＰにおいて、ＮＷに形成されたｎ+領域はＮＷのコンタクト領域であり、ｐ+領域はＨＶＰのソース領域及びドレイン領域を表す。ＨＶＮにおいて、ＮＷに形成されたｎ+領域はＮＷのコンタクト領域であり、ＰＷに形成されたｐ+領域はＰＷおよびＰｓｕｂのコンタクト領域である。表面のｎ+領域はＨＶＮのソース領域及びドレイン領域を表す。
ＬＶＰにおいて、ＮＷに形成されたｎ+領域はＮＷのコンタクト領域であり、ｐ+領域はＨＬＶＰのソース領域及びドレイン領域を表す。ＬＶＮにおいて、ＰＷに形成されたｐ+領域はＰＷのコンタクト領域であり、ＰＷに形成されたｎ+領域はＬＶＮのソース領域及びドレイン領域を表す。また、ＨＶＰ、ＨＶＮ、ＬＶＰ、ＬＶＮにおいて、各拡散領域やウェル領域間は、シャロートレンチアイソレーション（ＳＴＩ：Shallow Trench Isolation）などにより互いに絶縁分離されているが、図示は省略している。
以下の第１〜第６の実施の形態に係る不揮発性半導体記憶装置の説明においてもＨＶＮ、ＨＶＰ、ＬＶＮ、ＬＶＰにおいて、各拡散領域やウェル領域で比較例と共通部分は同一の表示を適用し、詳細説明は省略し、異なる構成部分について説明する。
（第１の実施の形態）
第１の実施の形態に係る不揮発性半導体記憶装置２０において、周辺回路を構成するＨＶＮ、ＨＶＰ、ＬＶＮ、ＬＶＰの模式的断面構造は、図１２に示すように表される。
第１の実施の形態に係る不揮発性半導体記憶装置２０は、図１２に示すように、ｐ型を有し、裏面に破砕層３０Ｒを備える半導体基板３０と、半導体基板３０の破砕層３０Ｒに対向する表面上に配置されたメモリセルアレイ２１（図４）と、半導体基板３０上に配置され、ｐ型のチャネルを備え、メモリセルアレイ２１に高電圧を供給するｐチャネル高電圧ＭＯＳトランジスタＨＶＰとを備える。ここで、メモリセルアレイ２１は、図４に示したように、半導体基板３０上に配置される。
ｐチャネル高電圧ＭＯＳトランジスタＨＶＰは、半導体基板３０の破砕層３０Ｒに対向する表面に配置され、ｐ型と反対導電型のｎ型を有するｎウェル領域ＮＷと、ｎウェル領域ＮＷに配置されたｐ+ソース領域及びｐ+ドレイン領域と、破砕層３０Ｒとｎウェル領域ＮＷとの間に配置され、半導体基板３０の不純物濃度よりも高濃度のｐ型の第１高濃度層ＷＴ２とを備える。第１高濃度層ＷＴ２は電気的にフローティング状態になされている。
第１の実施の形態に係る不揮発性半導体記憶装置２０は、図１２に示すように、半導体基板３０上に配置されたｎチャネル高電圧ＭＯＳトランジスタＨＶＮと、半導体基板３０上に配置されたｎチャネル低電圧ＭＯＳトランジスタＬＶＮと、半導体基板３０上に配置されたｐチャネル低電圧ＭＯＳトランジスタＬＶＰとを更に備える。
また、第１の実施の形態に係る不揮発性半導体記憶装置２０は、選択ブロックノードＢＬＫＳＥＬと、選択ブロックノードＢＬＫＳＥＬを介してメモリセルアレイ２１に接続されるレベルシフタ５３とを備え、レベルシフタ５３は、上述のｐチャネル高電圧ＭＯＳトランジスタＨＶＰを備える。レベルシフタ５３については、図６（ａ）及び図６（ｂ）において説明した通りである。
第１の実施の形態に係る不揮発性半導体記憶装置２０においては、図１２に示すように、例えば、３次元（３Ｄ）のＮＡＮＤフラッシュメモリのレベルシフタを構成するＨＶＰの半導体基板３０中の比較的深い位置にボロンなどの不純物イオンをイオン注入して高濃度層ＷＴ２を形成する。
３ＤＮＡＮＤフラッシュメモリチップをパッケージに搭載するにあたって、３ＤＮＡＮＤフラッシュメモリチップは規定の厚さ以下に形成する必要がある。チップ厚は、シリコン基板、ＮＡＮＤフラッシュメモリ素子高さ、ポリイミド等のパッシベーション膜の合計厚となる。
３ＤＮＡＮＤフラッシュメモリチップ厚を規定の厚さにするために半導体基板３０を、例えば、約数μｍ〜１０数μｍ程度まで薄層化する。半導体基板３０の薄膜化については、半導体基板３０の裏面を研削することで実現するが、ある厚さ以下にすると３ＤＮＡＮＤフラッシュメモリチップが動作不良を起こしそれ以上の薄膜化を阻害している。その不良原因としては、レベルシフタ５３を構成するＨＶＰのｎウェルＮＷからｐ型半導体基板３０中に広がる空乏層が薄膜化した半導体基板３０の底に到達し、ＨＶＰのリークを引き起こすためと考えられる。
レベルシフタ部のＨＶＰはｎウェルＮＷ上に形成されるが、書込み動作や消去動作では、前述の図８（ａ）及び図８（ｂ）に示したように、ｎウェルＮＷにプログラム電圧ＶＰＧＭＨやイレース電圧ＶＥＲＡＨなどの高電圧がかかる。その際にｐ型半導体基板３０中に空乏層が大きく伸びる。この空乏層の伸びを抑えるため、レベルシフタ部のＨＶＰのｐ型半導体基板３０中の比較的深い位置に、不純物（ボロン等）をイオン注入し、高濃度層ＷＴ２を形成する。それにより半導体基板３０の薄膜化を実現することができる。
以上説明したように、第１の実施の形態によれば、レベルシフタを構成するＨＶＰのｎウェルＮＷ下の半導体基板中に広がる空乏層の伸びを抑制可能なため、半導体基板のリーク電流を抑制し、信頼性の高い不揮発性半導体記憶装置を提供することができる。
（シミュレーション結果）
比較例として、高濃度層ＷＴ２を形成しない場合のＨＶＰ部分の空乏層の到達距離のシミュレーション結果は、模式的に図１３（ａ）に示すように表され、第１の実施の形態に係る不揮発性半導体記憶装置において、ＨＶＰ部分の空乏層の到達距離のシミュレーション結果は、模式的に図１３（ｂ）に示すように表される。図１３（ａ）及び図１３（ｂ）において横軸ｘは、約６μｍの位置を中心にしたＨＶＰ部分の横方向の寸法を表し、縦軸ｙは、半導体基板３０の深さ方向をマイナスの数値で表している。ｙ＝０近傍は半導体基板３０の表面に対応し、マイナス１０μｍが裏面の破砕層３０Ｒの位置である。すなわち、半導体基板３０は薄層化されて約１０μｍ厚さを有する場合のＨＶＰ部分の空乏層の到達距離のシミュレーション結果が示されている。
高濃度層ＷＴ２を形成しない場合、実線で示された空乏層は、図１３（ａ）に示すように、破砕層３０Ｒに到達している。一方、第１の実施の形態に係る不揮発性半導体記憶装置においては、高濃度層ＷＴ２を約２μｍの位置に備えるため、実線で示された空乏層は、図１３（ｂ）に示すように、破砕層３０Ｒには到達していない。
比較例として、ＷＴ２を形成しない場合の消去時のレベルシフタ５４のＨＶＰ部分及びセルアレイ部分の空乏層の広がる様子を説明する模式的断面構造は、図１４Ａに示すように表される。また、比較例として、ＷＴ２を形成しない場合の書込み時のレベルシフタ５３ＡのＨＶＰ部分の空乏層の広がる様子を説明する模式的断面構造は、図１４Ｂに示すように表される。ＨＶＰ部分、セルアレイ部分において、各拡散層やウェル領域間は、シャロートレンチアイソレーション（ＳＴＩ）により互いに絶縁分離されている。半導体基板３０は、ウェハプロセスの最終工程において、矢印Ｅで示すようにＧＤＰプロセスにより薄層化され、裏面には破砕層３０Ｒが形成されている。
図１４Ａ、図１４Ｂにおいて、ＣＰＷはメモリセルアレイ２１の下部の半導体基板３０に形成されたｐウェルを表し、ＤＮＷはＣＰＷの下部の半導体基板３０の相対的に深い位置に形成されたｎウェルを表す。ｎウェルＤＮＷは隣接するｎウェルＮＷに形成されたｎ+型不純物拡散領域３９を介して電位を供給可能である。また、ｐウェルＣＰＷに対してもｐ+型不純物拡散領域４０を介して電位を供給可能である。ｎ+型不純物拡散領域３９、ｐ+型不純物拡散領域４０は、図４に同一の参照符号で示された各領域に対応している。
また、図１４Ａ、図１４ＢにおいてＨＶＰは、ｎウェル領域ＮＷと、ｎウェル領域ＮＷに配置されたｐ+ソース領域及びｐ+ドレイン領域と、ｎウェル領域ＮＷに形成されたｎ+領域（ＮＷのコンタクト領域）を備える。
図１４Ａで示す消去動作時において、セルアレイ部分のＶＥＲＡで表記された電位は、消去電圧ＶＥＲＡとなる。また、レベルシフタ５３Ａ、レベルシフタ５４のＨＶＰの各部には、図８（ａ）、図８（ｂ）に示された電圧が印加される。このため、消去動作時には、図１４Ａの破線で示すように、セルアレイ部分とレベルシフタ５４のＨＶＰ部分の両方で空乏層が同じ程度伸びる。半導体基板３０の厚さは、約１０μｍ程度である。半導体基板３０の裏面には破砕層３０Ｒが形成されているため、この空乏層は破砕層３０Ｒに到達する。一方、レベルシフタ５３ＡのＨＶＰ部分では空乏層は伸びない。ワード線には、０〜０．５Ｖ程度の電圧が加わればよいからである。
図１４Ｂで示す書き込み動作時において、レベルシフタ５３Ａ、レベルシフタ５４のＨＶＰの各部には、図８（ａ）、図８（ｂ）に示された電圧が印加される。このため、書き込み動作時には、図１４Ｂの破線で示すように、レベルシフタ５３ＡのＨＶＰ部分で空乏層が伸びる。半導体基板３０の厚さは、約１０μｍ程度である。半導体基板３０の裏面には破砕層３０Ｒが形成されているため、この空乏層は破砕層３０Ｒに到達する。レベルシフタ５４のＨＶＰとセルアレイ部分の空乏層は伸びない。書き込み時には、セルアレイ部分のウェル線ＣＰＷＥＬＬに高電圧が加わる必要はないからである。
一方、第１の実施の形態に係る不揮発性半導体記憶装置２０において、レベルシフタ５４のＨＶＰ部分及びセルアレイ部分に高濃度層ＷＴ２を形成する場合の消去時の空乏層の広がる様子を説明する模式的断面構造は、図１５に示すように表される。図１５においてはレベルシフタ５４のＨＶＰのみを示すが、以下の説明はレベルシフタ５３ＡのＨＶＰにも同様にあてはまる。
第１の実施の形態に係る不揮発性半導体記憶装置２０は、図１５に示すように、ｐ型を有し、裏面に破砕層３０Ｒを備える半導体基板３０と、半導体基板３０の表面上に配置されたメモリセルアレイ２１と、半導体基板３０上に配置され、ｐ型のチャネルを備え、メモリセルアレイ２１に高電圧を供給するｐチャネル高電圧ＭＯＳトランジスタＨＶＰとを備える。ｐチャネル高電圧ＭＯＳトランジスタＨＶＰは、半導体基板３０の表面に配置され、ｐ型と反対導電型のｎ型を有するｎウェル領域ＮＷと、ｎウェル領域ＮＷに配置されたｐ+ソース領域及びｐ+ドレイン領域と、半導体基板３０の破砕層３０Ｒとｎウェル領域ＮＷ（及びＤＮＷ）との間に配置され、半導体基板３０の不純物濃度よりも高濃度のｐ型の第１高濃度層ＷＴ２とを備える。
第１の実施の形態に係る不揮発性半導体記憶装置においては、高濃度層ＷＴ２を備えるため、図１５に示すように、破線で示された空乏層は、破砕層３０Ｒには到達しない。
（不純物密度プロファイル例）
第１の実施の形態に係る不揮発性半導体記憶装置において、ＨＶＰ部分に高濃度層ＷＴ２を形成する場合のｎウェルＮＷ及び高濃度層ＷＴ２の不純物密度プロファイル例は、図１６に示すように表される。図１６に示すように、ｎウェルＮＷにおけるｎ型不純物濃度のピークレベルは、高濃度層ＷＴ２のｐ型不純物濃度のピークレベルよりも高い。また、ｎウェルＮＷにおけるｎ型不純物濃度のピークレベルの位置は、例えば、約０．５μｍ〜１μｍ程度の範囲にあり、高濃度層ＷＴ２のｐ型不純物濃度のピークレベルの位置は、例えば、約１．５μｍ〜２μｍ程度の範囲にある。
（第２の実施の形態）
第２の実施の形態に係る不揮発性半導体記憶装置２０において、周辺回路を構成するＨＶＮ、ＨＶＰ、ＬＶＮ、ＬＶＰの模式的断面構造は、図１７に示すように表される。
第２の実施の形態に係る不揮発性半導体記憶装置２０は、図１７に示すように、半導体基板３０の裏面の破砕層３０Ｒと第１高濃度層ＷＴ２との間に配置され、ｎ型の第２高濃度層ＷＴ１を備える。第２高濃度層ＷＴ１は電気的にフローティング状態である。その他の構成は、第１の実施の形態と同様である。
第２の実施の形態によれば、レベルシフタを構成するＨＶＰのｎウェルＮＷ下の半導体基板中に広がる空乏層の伸びを抑制可能なため、半導体基板のリーク電流を抑制し、信頼性の高い不揮発性半導体記憶装置を提供することができる。
第２の実施の形態に係る不揮発性半導体記憶装置において、レベルシフタ５４のＨＶＰ部分及びセルアレイ部分に第１高濃度層ＷＴ２及び第２高濃度層ＷＴ１を形成する場合の消去時の空乏層の広がる様子を説明する模式的断面構造は、図１８に示すように表される。
第２の実施の形態に係る不揮発性半導体記憶装置においても、高濃度層ＷＴ２を備えるため、図１５に示すように、破線で示された空乏層は、破砕層３０Ｒには到達しない。
（第３の実施の形態）
第３の実施の形態に係る不揮発性半導体記憶装置２０において、周辺回路を構成するＨＶＮ、ＨＶＰ、ＬＶＮ、ＬＶＰの模式的断面構造は、図１９に示すように表される。
また、第３の実施の形態に係る不揮発性半導体記憶装置２０において、ＨＶＰの模式的平面パターン構成例は、図２０（ａ）に示すように表され、ＨＶＰの別の模式的平面パターン構成例は、図２０（ｂ）に示すように表される。図２０（ａ）では、第３高濃度コンタクト層ＮＷＣは、平面視においてｎウェル領域ＮＷの周辺に配置され、図２０（ｂ）では、第３高濃度コンタクト層ＮＷＣは、平面視においてｎウェル領域ＮＷの周囲に配置されている。
第３の実施の形態に係る不揮発性半導体記憶装置２０は、図２０（ａ）に示すように、半導体基板３０上においてｎウェル領域ＮＷの周辺に配置され、第２高濃度層ＷＴ１に電気的に接続されたｎ型の第３高濃度コンタクト層ＮＷＣを更に備える。
第３の実施の形態に係る不揮発性半導体記憶装置２０は、図２０（ｂ）に示すように、半導体基板３０上においてｎウェル領域ＮＷの周囲に配置され、第２高濃度層ＷＴ１に電気的に接続されたｎ型の第３高濃度コンタクト層ＮＷＣを更に備えていても良い。
ここで、第３高濃度コンタクト層ＮＷＣは、深いレベルに形成されたｎウェルＮＷＤと、ｎウェルＮＷと、ｎウェルＮＷに形成されたｎ+拡散領域からなる。第３高濃度コンタクト層ＮＷＣに一定の電位若しくは０電位を供給することで、第２高濃度層ＷＴ１の電位をクランプすることができる。その他の構成は、第２の実施の形態と同様である。
第３の実施の形態によれば、レベルシフタを構成するＨＶＰのｎウェルＮＷ下の半導体基板中に広がる空乏層の伸びを抑制可能なため、半導体基板のリーク電流を抑制し、信頼性の高い不揮発性半導体記憶装置を提供することができる。
（第４の実施の形態）
第４の実施の形態に係る不揮発性半導体記憶装置２０において、周辺回路を構成するＨＶＮ、ＨＶＰ、ＬＶＮ、ＬＶＰの模式的断面構造は、図２１に示すように表される。
第４の実施の形態に係る不揮発性半導体記憶装置において、ＨＶＰは、第１の実施の形態（図１２）と同様の構成を備える。
第４の実施の形態に係る不揮発性半導体記憶装置２０は、図２１に示すように、半導体基板３０上に配置され、ｎ型のチャネルを備える第２導電型高電圧ＭＯＳトランジスタＨＶＮを更に備える。第２導電型高電圧ＭＯＳトランジスタＨＶＮは、半導体基板３０の裏面の破砕層３０Ｒに対向する表面に配置されたｎ+ソース領域及びｎ+ドレイン領域と、裏面の破砕層３０Ｒとｎ+ソース領域及びｎ+ドレイン領域との間に配置され、半導体基板３０の不純物濃度よりも高濃度のｐ型の第３高濃度層ＷＴ４と、裏面の破砕層３０Ｒと第３高濃度層ＷＴ４との間に配置されたｎ型の第４高濃度層ＷＴ３とを備える。
ここで、ＨＶＮ部分のｎ型の第４高濃度層ＷＴ３は、深いレベルに形成されたｎウェルＮＷＤと、ｎウェルＮＷと、ｎウェルＮＷに形成されたｎ+拡散領域からなる高濃度コンタクト層に一定の電位若しくは０電位を供給することで、ｎ型の第４高濃度層ＷＴ３の電位をクランプすることができる。その他の構成は、第１の実施の形態と同様である。
また、第４の実施の形態に係る不揮発性半導体記憶装置は、図２１に示すように、ＨＶＮ部分のｎウェルＮＷに隣接してｐウェルＰＷと、ｐウェルＰＷに形成されたｐ+拡散領域とを備える。ここで、図示は省略されているが、ｐウェルＰＷは、浅い位置に形成されるｐウェルＰＷＴと深い位置に形成されるｐウェルＰＷＤとの２層構造で形成される。結果として、第４の実施の形態に係る不揮発性半導体記憶装置において、ＨＶＮは、浅い位置に形成されるｐウェルＰＷＴと深い位置に形成されるｐウェルＰＷＤと、深いレベルに形成されたｎウェルＮＷＤとのトリプルウェル構造を備える。このようなトリプルウェル構造を備えるＨＶＮは、例えば、レベルシフタ５３Ａを構成するＨＶＮＤ１（図６（ａ）及び図６（ｂ）参照）や、転送スイッチ群５１を構成する転送トランジスタＴＴｒ０〜ＴＴｒ（ｉ＋５）（図５Ａ、図５Ｂ参照）などに適用される。
第４の実施の形態によれば、レベルシフタを構成するＨＶＰのｎウェルＮＷ下の第１高濃度層ＷＴ２と、ＨＶＮの第３高濃度層ＷＴ４とを同時に形成可能である。すなわち、工程数の増加なしでＨＶＰのｎウェルＮＷ下の第１高濃度層ＷＴ２を形成可能である。
第４の実施の形態によれば、レベルシフタを構成するＨＶＰのｎウェルＮＷ下の半導体基板中に広がる空乏層の伸びを抑制可能なため、半導体基板のリーク電流を抑制し、信頼性の高い不揮発性半導体記憶装置を提供することができる。
（第５の実施の形態）
第５の実施の形態に係る不揮発性半導体記憶装置２０において、周辺回路を構成するＨＶＮ、ＨＶＰ、ＬＶＮ、ＬＶＰの模式的断面構造は、図２２に示すように表される。
第５の実施の形態に係る不揮発性半導体記憶装置２０において、ＨＶＰは、第２の実施の形態（図１７）と同様の構成を備える。また、ＨＶＮは、第４の実施の形態（図２１）と同様の構成を備える。その他の構成は、第２の実施の形態と同様である。
第５の実施の形態によれば、レベルシフタを構成するＨＶＰのｎウェルＮＷ下の第１高濃度層ＷＴ２と、ＨＶＮの第３高濃度層ＷＴ４とを同時に形成可能である。また、ＨＶＰのｎウェルＮＷ下の第２高濃度層ＷＴ１と、ＨＶＮの第４高濃度層ＷＴ３とを同時に形成可能である。すなわち、工程数の増加なしでＨＶＰのｎウェルＮＷ下の第１高濃度層ＷＴ２及び第２高濃度層ＷＴ１を形成可能である。
第５の実施の形態によれば、レベルシフタを構成するＨＶＰのｎウェルＮＷ下の半導体基板中に広がる空乏層の伸びを抑制可能なため、半導体基板のリーク電流を抑制し、信頼性の高い不揮発性半導体記憶装置を提供することができる。
（第６の実施の形態）
第６の実施の形態に係る不揮発性半導体記憶装置２０において、周辺回路を構成するＨＶＮ、ＨＶＰ、ＬＶＮ、ＬＶＰの模式的断面構造は、図２３に示すように表される。
第６の実施の形態に係る不揮発性半導体記憶装置２０において、ＨＶＰは、第３の実施の形態（図１９）と同様の構成を備える。また、ＨＶＮは、第４の実施の形態（図２１）と同様の構成を備える。その他の構成は、第３の実施の形態と同様である。
第６の実施の形態によれば、レベルシフタを構成するＨＶＰのｎウェルＮＷ下の第１高濃度層ＷＴ２と、ＨＶＮの第３高濃度層ＷＴ４とを同時に形成可能である。また、ＨＶＰのｎウェルＮＷ下の第２高濃度層ＷＴ１と、ＨＶＮの第４高濃度層ＷＴ３とを同時に形成可能である。すなわち、工程数の増加なしでＨＶＰのｎウェルＮＷ下の第１高濃度層ＷＴ２及び第２高濃度層ＷＴ１を形成可能である。
第６の実施の形態によれば、レベルシフタを構成するＨＶＰのｎウェルＮＷ下の半導体基板中に広がる空乏層の伸びを抑制可能なため、半導体基板のリーク電流を抑制し、信頼性の高い不揮発性半導体記憶装置を提供することができる。
以上の実施の形態の説明において、第１導電型と第２導電型を反転して形成しても良い。その場合には、半導体基板、各拡散層やウェル構造の導電型も反対になる。
以上説明したように、実施の形態によれば、レベルシフタを構成するｐチャネル高電圧ＭＯＳトランジスタＨＶＰのｎウェルＮＷ下の裏面に破砕層を有する薄層化半導体基板中に広がる空乏層の伸びを抑制可能なため、半導体基板のリーク電流を抑制し、信頼性の高い不揮発性半導体記憶装置を提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、１０…コントローラ、１１…プロセッサ、１２…内蔵メモリ、１３…ＥＣＣ回路、１４…ＮＡＮＤインタフェース回路、１５…バッファメモリ、１６…ホストインタフェース回路、２０…不揮発性半導体記憶装置（ＮＡＮＤフラッシュメモリ）、２１、３０Ａ…メモリセルアレイ、２２…入出力回路、２３…ロジック制御回路、２４…レジスタ、２５…シーケンサ、２６…電圧生成回路、２７…ドライバセット、２８…ロウデコーダ、２９…センスアンプモジュール、３０…半導体基板、３０ｐ…ｐ型ウェル領域、３０Ｒ…破砕層、３１、３２、３３、３８、４２、４４…配線層、３４…ブロック絶縁膜、３５…電荷蓄積層（絶縁膜）、３６…トンネル酸化膜、３７…半導体ピラー、３９…ｎ+型不純物拡散領域、４０…ｐ+型不純物拡散領域、４１、４３…コンタクトプラグ、５１、５１Ａ、５１Ｂ…転送スイッチ群、５２、５２Ａ、５２Ｂ…ブロックデコーダ、５３、５３Ａ、５３Ｂ、５４…レベルシフタ、ＨＶＰ…ｐチャネル高電圧ＭＯＳトランジスタ、ＨＶＮ…ｎチャネル高電圧ＭＯＳトランジスタ、ＬＶＮ…ｎチャネル低電圧ＭＯＳトランジスタ、ＬＶＰ…ｐチャネル低電圧ＭＯＳトランジスタ、ＢＬＫＳＥＬ…選択ブロックノード、ＷＴ１、ＷＴ２、ＷＴ３、ＷＴ４…高濃度層、ＮＷ、ＮＷＤ、ＤＮＷ…ｎウェル、ＰＷ、ＣＰＷ…ｐウェル、ＮＷＣ…高濃度コンタクト層

Claims (10)

  1. 第１導電型を有し、裏面に破砕層を備える半導体基板と、
    前記半導体基板の前記破砕層に対向する表面上に配置されたメモリセルアレイと、
    前記半導体基板上に配置され、第１導電型のチャネルを備え、前記メモリセルアレイに高電圧を供給する第１導電型高電圧トランジスタとを備え、
    前記第１導電型高電圧トランジスタは、
    前記表面に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域と、
    前記ウェル領域に配置された第１導電型のソース領域及びドレイン領域と、
    前記破砕層と前記ウェル領域との間に配置され、前記半導体基板の不純物濃度よりも高濃度の第１導電型の第１高濃度層とを備える、不揮発性半導体記憶装置。
  2. 前記第１高濃度層は電気的にフローティング状態である、請求項１に記載の不揮発性半導体記憶装置。
  3. 前記ウェル領域における第２導電型不純物濃度のピークレベルは、前記第１高濃度層の第１導電型不純物濃度のピークレベルよりも高い、請求項１又は２に記載の不揮発性半導体記憶装置。
  4. 前記破砕層と前記第１高濃度層との間に配置され、第２導電型の第２高濃度層を更に備える、請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置。
  5. 前記第２高濃度層は電気的にフローティング状態である、請求項４に記載の不揮発性半導体記憶装置。
  6. 前記半導体基板上において、前記ウェル領域の周辺に配置され、前記第２高濃度層に電気的に接続された第２導電型の高濃度コンタクト層を更に備える、請求項４に記載の不揮発性半導体記憶装置。
  7. 前記半導体基板上に配置され、第２導電型のチャネルを備える第２導電型高電圧トランジスタを更に備え、
    前記第２導電型高電圧トランジスタは、
    前記表面に配置されたソース領域及びドレイン領域と、
    前記破砕層と前記ソース領域及び前記ドレイン領域との間に配置され、前記半導体基板の不純物濃度よりも高濃度の第１導電型の第３高濃度層と、
    前記破砕層と前記第３高濃度層との間に配置され、第２導電型の第４高濃度層とを備える、請求項１〜６のいずれか１項に記載の不揮発性半導体記憶装置。
  8. 前記半導体基板上に配置され、第２導電型のチャネルを備える第２導電型高電圧トランジスタと、
    前記半導体基板上に配置され、第２導電型のチャネルを備える第２導電型低電圧トランジスタと、
    前記半導体基板上に配置され、第１導電型のチャネルを備える第１導電型低電圧トランジスタとを更に備える、請求項１〜７のいずれか１項に記載の不揮発性半導体記憶装置。
  9. 選択ブロックノードと、
    前記選択ブロックノードを介して前記メモリセルアレイに高電圧を供給するレベルシフタとを備え、
    前記レベルシフタは、前記第１導電型高電圧トランジスタを備える、請求項１〜８のいずれか１項に記載の不揮発性半導体記憶装置。
  10. 前記レベルシフタは、
    前記第１導電型高電圧トランジスタのソース及び前記ウェル領域に接続されたソースと、高電圧を供給されるドレインと、前記第１導電型高電圧トランジスタのドレイン及び前記選択ブロックノードに接続されたゲートを有する第２の第２導電型高電圧トランジスタと、
    前記第１導電型高電圧トランジスタのドレイン及び前記選択ブロックノードに接続されたソースと、外部に接続されたドレインとを備え、前記第２の第２導電型高電圧トランジスタを駆動する第１の第２導電型高電圧トランジスタとを備える、請求項９に記載の不揮発性半導体記憶装置。
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