TWI740407B - 非揮發性半導體記憶裝置 - Google Patents

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TWI740407B
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野口充宏
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日商鎧俠股份有限公司
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Abstract

非揮發性半導體記憶裝置20具備：半導體基板30，其具有第1導電型，且於背面具備破碎層30R；記憶胞陣列21，其配置於半導體基板之與破碎層對向之正面上；及第1導電型高電壓電晶體HVP，其配置於半導體基板上，具備第1導電型通道，對記憶胞陣列供給高電壓。第1導電型高電壓電晶體具備：阱區域NW，其配置於半導體基板之正面，具有與第1導電型為相反導電型之第2導電型；p +源極區域及p +汲極區域，其等配置於阱區域；及第1導電型之第1高濃度層WT2，其配置於半導體基板之破碎層與阱區域之間，濃度較半導體基板之雜質濃度高。

Description

非揮發性半導體記憶裝置
本發明之實施形態係關於一種非揮發性半導體記憶裝置。
已知有作為非揮發性半導體記憶裝置之三維(3D；3 Dimensional)NAND(Not-And，與非)快閃記憶體。3DNAND快閃記憶體隨著一代一代地發展而單元之積層數增加，因此形成於半導體基板上之NAND快閃記憶體元件之高度亦隨之變高。
因此，為了將3DNAND快閃記憶體晶片厚度設為規定之厚度，要求使半導體基板變薄。  實施形態欲解決之問題在於提供一種抑制半導體基板之漏電流且可靠性高之非揮發性半導體記憶裝置。
實施形態之非揮發性半導體記憶裝置具備：半導體基板，其具有第1導電型，且於背面具備破碎層；記憶胞陣列，其配置於半導體基板之與破碎層對向之正面上；以及第1導電型高電壓電晶體，其配置於半導體基板上，具備第1導電型通道，對記憶胞陣列供給高電壓。第1導電型高電壓電晶體具備：阱區域，其配置於半導體基板之正面，具有與第1導電型為相反導電型之第2導電型；源極區域及汲極區域，其等配置於阱區域，且為第1導電型；以及第1導電型之第1高濃度層，其配置於破碎層與阱區域之間，濃度較半導體基板之雜質濃度高。
接下來，參考圖式對實施形態進行說明。於以下進行說明之圖式之記載中，對相同或相似之部分標註相同或相似之符號。但是，圖式係模式性之圖，應注意各構成零件之厚度與平面尺寸之關係等與實物不同。因此，具體之厚度或尺寸應斟酌以下之說明來進行判斷。又，當然圖式彼此之間亦包含彼此之尺寸關係或較率不同之部分。
又，以下所示之實施形態係例示用以實現技術性思想之裝置或方法，而並非特定出各構成零件之材質、形狀、結構、配置等。該實施形態可以於申請專利範圍中施加各種變更。
於以下之說明中，n通道高電壓MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體HVN、p通道高電壓MOS電晶體HVP、n通道低電壓MOS電晶體LVN、p通道低電壓MOS電晶體LVP有時亦為了簡化表達而記載為n通道高電壓電晶體HVN、p通道高電壓電晶體HVP、n通道低電壓電晶體LVN、p通道低電壓電晶體LVP。又，有時亦簡單地記載為HVN、HVP、LVN、LVP。
[實施形態](記憶體系統)應用了實施形態之非揮發性半導體記憶裝置20之記憶體系統1之塊構成例係以圖1所示之方式表示。
記憶體系統1例如與外部之主機設備進行通信。記憶體系統1保存來自主機設備(未圖示)之資料，又，將資料讀出到主機設備。
如圖1所示，記憶體系統1具備控制器10及非揮發性半導體記憶裝置(NAND快閃記憶體)20。控制器10自主機設備接收命令，並基於所接收到之命令來控制非揮發性半導體記憶裝置20。具體而言，控制器10將由主機設備指示寫入之資料寫入到非揮發性半導體記憶裝置20，自非揮發性半導體記憶裝置20讀出由主機設備指示讀出之資料發送到主機設備。控制器10藉由NAND匯流排而連接於非揮發性半導體記憶裝置20。非揮發性半導體記憶裝置20具備複數個記憶胞，非揮發地記憶資料。
NAND匯流排對各個按照NAND介面之信號/CE、CLE、ALE、/WE、/RE、/WP、/RB、及I/O＜7：0＞，經由個別之配線進行收發。信號/CE係用以將非揮發性半導體記憶裝置20設為賦能之信號。信號CLE係對非揮發性半導體記憶裝置20通知於信號CLE為H(High，高)位準之期間內，流到非揮發性半導體記憶裝置20之信號I/O＜7：0＞為指令。信號ALE係對非揮發性半導體記憶裝置20通知於信號ALE為H位準之期間內，流到非揮發性半導體記憶裝置20之信號I/O＜7：0＞為位址。信號/WE指示於信號/WE為L(Low，低)位準之期間內，將流至非揮發性半導體記憶裝置20之信號I/O＜7：0＞取入到非揮發性半導體記憶裝置20。信號/RE指示將信號I/O＜7：0＞輸出到非揮發性半導體記憶裝置20。信號/WP係對非揮發性半導體記憶裝置20指示禁止資料寫入及刪除。信號/RB表示非揮發性半導體記憶裝置20是就緒狀態(受理來自外部之命令之狀態)，還是忙碌狀態(不受理來自外部之命令之狀態)。信號I/O＜7：0＞例如為8位信號。信號I/O＜7：0＞係於非揮發性半導體記憶裝置20與控制器10之間收發之資料之實體，包含指令CMD、位址ADD、及資料DAT。資料DAT包含寫入資料及讀出資料。
如圖1所示，控制器10具備處理器(CPU：Central Processing Unit，中央處理單元)11、內置記憶體(RAM：Random Access Memory，隨機存取記憶體)12、ECC(Error Check and Correction，錯誤檢查及糾正)電路13、NAND介面電路14、緩衝記憶體15及主機介面電路16。
處理器11對控制器10整體之動作進行控制。處理器11例如對自主機設備接收到之資料之讀出命令進行響應，將基於NAND介面之讀出命令發佈給非揮發性半導體記憶裝置20。該動作於寫入及刪除之情形時亦相同。又，處理器11具有對來自非揮發性半導體記憶裝置20之讀出資料執行各種運算之功能。
內置記憶體12例如為DRAM(Dynamic RAM，動態隨機存取記憶體)等半導體記憶體，被用作處理器11之作業區域。內置記憶體12保存用以管理非揮發性半導體記憶裝置20之韌體、及各種管理表等。
ECC電路13進行錯誤檢測及錯誤訂正處理。更具體而言，於資料之寫入時，基於自主機設備接收到之資料，針對每個某數量之資料之組產生ECC符號。又，於資料之讀出時，基於ECC符號進行ECC解碼，檢測有無錯誤。然後，於檢測出錯誤時，特定出其位元位置，對錯誤進行訂正。
NAND介面電路14經由NAND匯流排與非揮發性半導體記憶裝置20連接，負責與非揮發性半導體記憶裝置20之通信。NAND介面電路14根據處理器11之指示，將指令CMD、位址ADD、及寫入資料發送到非揮發性半導體記憶裝置20。又，NAND介面電路14自非揮發性半導體記憶裝置20接收讀出資料。
緩衝記憶體15暫時性地保存控制器10自非揮發性半導體記憶裝置20及主機設備接收到之資料等。緩衝記憶體15例如亦被用作暫時性地保存來自非揮發性半導體記憶裝置20之讀出資料、及對於讀出資料之運算結果等之記憶區域。
主機介面電路16與主機設備連接，負責與主機設備之通信。主機介面電路16例如將自主機設備接收到之命令及資料分別傳送到處理器11及緩衝記憶體15。
(非揮發性半導體記憶裝置之構成)如圖2所示，實施形態之非揮發性半導體記憶裝置20具備記憶胞陣列21、輸入輸出電路22、邏輯控制電路23、暫存器24、定序器25、電壓產生電路26、驅動器組27、列解碼器28及感測放大器模塊29。
記憶胞陣列21具備複數個塊BLK(BLK0、BLK1、…)。塊BLK包含與字元線及位元線相關聯之複數個非揮發性記憶胞電晶體。塊BLK例如成為資料之刪除單位，同一塊BLK內之資料總括地被刪除。各塊BLK具備複數個串單元SU(SU0、SU1、SU2、…)。各串單元SU係NAND串NS之集合。NAND串NS包含複數個記憶胞電晶體。以下，記憶胞電晶體亦簡稱為「胞」。再者，記憶胞陣列21內之塊數、1個塊BLK內之串單元數、及1個串單元SU內之NAND串數能夠設定為任意數量。
輸入輸出電路22與控制器10收發信號I/O＜7：0＞。輸入輸出電路22將信號I/O＜7：0＞內之指令CMD及位址ADD傳送到暫存器24。輸入輸出電路22與感測放大器模塊29收發寫入資料及讀出資料。
邏輯控制電路23自控制器10接收信號/CE、CLE、ALE、/WE、/RE、及/WP。又，邏輯控制電路23將信號/RB傳送到控制器10而將非揮發性半導體記憶裝置20之狀態通知到外部。
暫存器24保存指令CMD及位址ADD。暫存器24將位址ADD傳送到列解碼器28及感測放大器模塊29，並且將指令CMD傳送到定序器25。
定序器25接收指令CMD，並按照基於所接收到之指令CMD之序列來控制非揮發性半導體記憶裝置20整體。
電壓產生電路26基於來自定序器25之指示，產生資料之寫入、讀出、及刪除等動作所需之電壓。電壓產生電路26將所產生之電壓供給到驅動器組27。
驅動器組27具備複數個驅動器，基於來自暫存器24之位址，將來自電壓產生電路26之各種電壓供給到列解碼器28及感測放大器模塊29。驅動器組27例如基於位址中之列位址，對列解碼器28供給各種電壓。
列解碼器28自暫存器24接收位址ADD中之列位址，並基於列位址內之塊位址選擇塊BLK等。對所選擇之塊BLK經由列解碼器28傳送來自驅動器組27之電壓。
感測放大器模塊29於資料之讀出時，感測自記憶胞電晶體讀出到位元線之讀出資料，並將所感測到之讀出資料傳送到輸入輸出電路22。感測放大器模塊29於資料之寫入時，將經由位元線寫入之寫入資料傳送到記憶胞電晶體。又，感測放大器模塊29自暫存器24接收位址ADD中之行位址，輸出基於行位址之行之資料。
(記憶胞陣列之電路構成例)實施形態之非揮發性半導體記憶裝置20之記憶胞陣列21之電路構成例係以圖3所示之方式表示。如圖3所示，各NAND串NS例如具備i(i為自然數)個記憶胞電晶體MT(MT0～MTi)、選擇電晶體ST1及選擇電晶體ST2。再者，記憶胞電晶體MT之個數i例如可以為8個、16個、32個、64個、96個、128個等，其個數並不限定。記憶胞電晶體MT具備包含控制閘極及電荷儲存層之積層閘極結構。又，記憶胞電晶體MT亦可以具備包含控制閘極及浮動閘極之積層閘極結構。各記憶胞電晶體MT串聯連接於選擇電晶體ST1及ST2之間。再者，於以下之說明中，『連接』亦包括中間介置另一能夠導電之要素之情況。
於某塊BLK內，串單元SU0～SU3之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。又，塊BLK內之全部串單元SU之選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。同一塊BLK內之記憶胞電晶體MT0～MTi之控制閘極分別連接於字元線WL0～WLi。即，同一位址之字元線WL共通連接於同一塊BLK內之全部串單元SU，選擇閘極線SGS共通連接於同一塊BLK內之全部串單元SU。另一方面，選擇閘極線SGD僅連接於同一塊BLK內串單元SU之1個。
又，記憶胞陣列21內呈矩陣狀配置之NAND串NS中之位於同一列之NAND串NS之選擇電晶體ST1之另一端連接於m條位元線BL(BL0～BL(m-1)(m為自然數))中之任一條。又，位元線BL遍及複數個塊BLK地共通連接於同一列之NAND串NS。
又，選擇電晶體ST2之另一端連接於源極線CELSRC。源極線CELSRC遍及複數個塊BLK地共通連接於複數個NAND串NS。
資料之刪除係針對處於同一塊BLK內之記憶胞電晶體MT總括地進行。與此相對，資料之讀出及寫入可以針對任一塊BLK之任一串單元SU中之、共通連接於任一字元線WL之複數個記憶胞電晶體MT總括地進行。1個串單元SU中共有字元線WL之記憶胞電晶體MT之組被稱為胞單元CU。胞單元CU係能夠總括地執行寫入、或讀出動作之記憶胞電晶體MT之組。
再者，1個記憶胞電晶體MT例如能夠保存複數位元資料。於同一胞單元CU內，將各記憶胞電晶體MT於同一位元中保存之1位之集合稱為「頁」。「頁」被定義為由同一胞單元CU內之記憶胞電晶體MT之組中所形成之記憶空間。
(記憶胞陣列之剖面結構例)實施形態之非揮發性半導體記憶裝置20之記憶胞陣列21之剖面結構例係以圖4所示之方式表示。圖4表示1個塊BLK內之2個串單元SU0及SU1相關之部分。具體而言，圖4表示2個串單元SU0及SU1各自之2個NAND串NS、及其周邊之部分。而且，圖4所示之NAND串NS之構成係於X方向及Y方向上排列有複數個，例如於X方向及Y方向上排列之複數個NAND串NS之集合相當於1個串單元SU。
記憶胞陣列21設置於半導體基板30上。將與半導體基板30之表面平行之面設為XY平面，將與XY平面垂直之方向設為Z方向。又，X方向與Y方向相互正交。
於半導體基板30之上部配置有p型阱區域30p。於p型阱區域30p上，如圖4所示，配置複數個NAND串NS。即，於p型阱區域30p上，例如依次積層作為選擇閘極線SGS發揮功能之配線層31、作為字元線WL0～WLi發揮功能之i+1層配線層32(WL0～WLi)、及作為選擇閘極線SGD發揮功能之配線層33。配線層31及33亦可以積層複數層。於所積層之配線層31～33間配置未圖示之絕緣膜。
配線層31例如共通連接於1個塊BLK內之複數個NAND串NS各自之選擇電晶體ST2之閘極。配線層32於每一層中共通連接於1個塊BLK內之複數個NAND串NS各自之記憶胞電晶體MT之控制閘極。配線層33共通連接於1個串單元SU內之複數個NAND串NS各自之選擇電晶體ST1之閘極。
記憶體孔MH係以通過配線層33、32、31到達p型阱區域30p之方式配置。於記憶體孔MH之側面上，自外側起依次配置阻擋絕緣膜34、電荷儲存層(絕緣膜)35、及隧道氧化膜36。於記憶體孔MH內嵌埋半導體柱(導電膜)37。半導體柱37例如為非摻雜之多晶矽，作為NAND串NS之電流路徑發揮功能。於半導體柱37之上端上配置作為位元線BL發揮功能之配線層38。
如上所述，於p型阱區域30p之上方依次積層有選擇電晶體ST2、複數個記憶胞電晶體MT、及選擇電晶體ST1，1個記憶體孔MH對應於1個NAND串NS。
於p型阱區域30p之上部配置n +型雜質擴散區域39及p +型雜質擴散區域40。於n +型雜質擴散區域39之上表面上，配置接觸插塞41。於接觸插塞41之上表面上，配置作為源極線CELSRC發揮功能之配線層42。於p +型雜質擴散區域40之上表面上配置接觸插塞43。於接觸插塞43之上表面上配置作為阱線CPWELL發揮功能之配線層44。
關於實施形態之非揮發性半導體記憶裝置20之記憶胞陣列21及形成其周邊電路之半導體基板30之詳細結構，於第1～第6實施形態中進行說明。
(列解碼器之構成)實施形態之非揮發性半導體記憶裝置之列解碼器28之塊構成例係以圖5A所示之方式表示。
如圖5A所示，列解碼器28具備複數個傳送開關群51(51A、51B、…)、及複數個塊解碼器52(52A、52B、…)。
1個傳送開關群51及1個塊解碼器52例如被分配於1個塊BLK中。於圖5A之示例中，傳送開關群51A及塊解碼器52A被分配於塊BLK0中，傳送開關群51B及塊解碼器52B被分配於塊BLK1中。於以下之說明中，將成為寫入、讀出、及刪除之對象之塊BLK稱為「選擇塊BLK」，將除選擇塊BLK以外之塊BLK稱為「非選擇塊BLK」。
又，於以下之說明中，當要區分與傳送開關群51A及塊解碼器52A對應之節點、和與傳送開關群51B及塊解碼器52B對應之節點時，於符號之末尾標註_A及_B等來進行區分。例如，將連接傳送開關群51A與塊解碼器52A之間之選擇塊節點BLKSEL稱為選擇塊節點BLKSEL_A，將連接傳送開關群51B與塊解碼器52B之間之選擇塊節點BLKSEL稱為選擇塊節點BLKSEL_B。再者，當不特別區分與傳送開關群51A及塊解碼器52A對應之節點、和與傳送開關群51B及塊解碼器52B對應之節點時，於符號之末尾不標註_A及_B等。
傳送開關群51例如具備(i+6)個傳送電晶體TTr(TTr0～TT(i+5))。
傳送電晶體TTr0～TTri分別將自驅動器組27供給到配線CG(CG0～CGi)之電壓傳送到選擇塊BLK之字元線WL0～WLi。傳送電晶體TTr0～TTri分別具備：第1端，其連接於對應之塊BLK之字元線WL0～WLi；第2端，其連接於配線CG0～CGi；及閘極，其共通地連接於節點BLKSEL。
傳送電晶體TTr(i+1)～TTr(i+4)分別將自驅動器組27供給到配線SGDL(SGDL0～SGDL3)之電壓傳送到選擇塊BLK之選擇閘極線SGD0～SGD3。傳送電晶體TTr(i+1)～TTr(i+4)分別具備：第1端，其連接於對應之塊BLK之選擇閘極線SGD0～SGD3；第2端，其連接於配線SGDL0～SGDL3；及閘極，其共通地連接於選擇塊節點BLKSEL。
傳送電晶體TTr(i+5)將自驅動器組27供給到配線SGSL之電壓傳送到選擇塊BLK之選擇閘極線SGS。傳送電晶體TTr(i+5)具備：第1端，其連接於對應之塊BLK之選擇閘極線SGS；第2端，其連接於配線SGSL；及閘極，其連接於節點BLKSEL。
塊解碼器52於資料之寫入、讀出、及刪除時，將自暫存器24接收到之塊位址信號解碼。塊解碼器52於解碼之結果係判定為與塊解碼器52對應之塊BLK為選擇塊BLK之情形時，將H位準之信號輸出到選擇塊節點BLKSEL。
又，塊解碼器52於判定為對應之塊BLK並非選擇塊BLK之情形時，將L位準之信號輸出到選擇塊節點BLKSEL。輸出到選擇塊節點BLKSEL之信號係將傳送電晶體TTr0～TTr(i+5)於H位準下設為導通狀態，於L位準下設為斷開狀態。
又，塊解碼器52例如能夠於選擇塊BLK產生異常(為不良塊)之情形時，基於所保存之資訊，將輸出到選擇塊節點BLKSEL之信號設為L位準。
因此，例如，於與選擇塊BLK對應之傳送開關群51中，於選擇塊BLK正常之情形時，傳送電晶體TTr0～TTr(i+5)成為導通狀態。藉此，字元線WL0～WLi分別連接於配線CG0～CGi，選擇閘極線SGD0～SGD3分別連接於配線SGDL0～SGDL3，選擇閘極線SGS連接於配線SGSL。
另一方面，於與選擇塊BLK對應之傳送開關群51中，於選擇塊BLK為不良塊之情形時，傳送電晶體TTr0～TTr(i+5)成為斷開狀態。藉此，字元線WL與配線CG電切斷，選擇閘極線SGD及SGS分別與配線SGDL及SGSL電切斷。
又，於與非選擇塊BLK對應之傳送開關群51中，無關於非選擇塊BLK是否為不良塊，傳送電晶體TTr0～TTr(i+5)成為斷開狀態。藉此，字元線WL與配線CG電切斷，選擇閘極線SGD及SGS分別與配線SGDL及SGSL電切斷。
驅動器組27按照自暫存器24接收到之位址ADD，對配線CG、SGDL、及SGSL供給電壓。配線CG、SGDL、及SGSL將自驅動器組27供給之各種電壓傳送到各傳送開關群51A、51B、…。即，自驅動器組27供給之電壓經由與選擇塊BLK對應之傳送開關群51內之傳送電晶體TTr0～TTr(i+5)，被傳送到選擇塊BLK內之字元線WL、選擇閘極線SGD及SGS。
(位準偏移器)應用於實施形態之非揮發性半導體記憶裝置中之位準偏移器53A之電路構成例係以圖6(a)所示之方式表示，位準偏移器之另一電路構成例係以圖6(b)所示之方式表示。
如圖6(a)所示，應用於實施形態之非揮發性半導體記憶裝置中之位準偏移器53A具備：p通道高電壓MOS電晶體HVP；n通道高電壓MOS電晶體HVND2，其源極連接於HVP之源極S及n阱NW；以及n通道高電壓MOS電晶體HVN1，其源極連接於HVP之汲極。圖6(b)之電路構成係於n通道高電壓MOS電晶體HVN1串聯地連接有n通道低電壓MOS電晶體LVND，其他構成與圖6(a)相同。對HVP之閘極於塊選擇時施加電壓0 V，於非選擇時施加Vdd。
對HVND2之汲極供給VRDEC之高電壓。HVP之汲極連接於HVND2之閘極及選擇塊節點BLKSEL_A。同時，HVND1之源極亦連接於選擇塊節點BLKSEL_A。
根據HVND1及/或LVND之閘極信號BSTON，選擇連接於選擇塊節點BLKSEL_A之塊BLK0。若對HVND2之汲極供給VRDEC之高電壓，則經由HVND2及HVP對選擇塊節點BLKSEL_A供給高電壓脈衝，傳送開關群51A之傳送電晶體TTr0～TTr(i+5)之閘極被高電壓驅動。
於選擇塊中，藉由以下方法對選擇字元線WL之傳送開關群51A之傳送電晶體TTr0～TTr(i+5)之閘極施加高電壓之編程電壓VPGMH。使用圖6(b)，對位準偏移器動作(選擇塊之寫入動作)進行說明。
(A)使HVND1及LVND導通，將選擇塊節點BLKSEL_A(V y)預充電至約2 V左右。
(B)將HVND1及LVND設為斷開。
(C)HVND2處於導通狀態，故而將供給到汲極之電壓VRDEC中之VTD2傳送到HVP之源極(V x)。
(D)HVP之閘極為0 V且源極S/n阱NW為VTD2，故而HVP變為導通狀態，將V x電位VTD2傳送到汲極側(V y)。
(E)HVND2之閘極自約2 V被升壓到所傳送之電壓，故而進一步對HVP之源極(V x)傳送高電位。
(F)以下，反覆進行上述動作，將選擇塊節點BLKSEL_A(V y)升壓到編程電壓VPGMH為止。
又，應用於位準偏移器53A中之HVND2之電壓關係例係以圖7(a)所示之方式表示，應用於位準偏移器53A之HVP之電壓關係例係以圖7(b)所示之方式表示，與圖7(b)等效之電壓關係例係以圖7(c)所示之方式表示。
即，如圖7(b)及圖7(c)所示，只要於上述(D)時HVP導通即可，故而只要為HVP之閾值電壓＞-VTD2即可。
接下來，使用圖5B對實施形態之非揮發性半導體記憶裝置之刪除動作中所使用之電路構成模式性地進行說明。
於刪除動作時，必須對連接於p +型雜質擴散區域40之阱線CPWELL施加刪除電壓VERA。刪除電壓VERA經由傳送電晶體TRera被施加到阱線CPWELL。用以使傳送電晶體TRera導通之閘極電壓係藉由與位準偏移器53A相同之電路形式之位準偏移器54而升壓。另一方面，於寫入時對阱線CPWELL施加VSS(0 V)附近之電壓。因此，至少不會施加高電壓。
圖8(a)係位準偏移器53A之HVP電晶體於寫入及刪除時被施加之電壓關係例，圖8(b)係位準偏移器54之HVP電晶體於寫入及刪除時被施加之電壓關係例。
於選擇塊之寫入動作時，如圖8(a)所示，於位準偏移器53A之HVP之閘極電壓＝0 V下，源極S之電壓成為寫入電壓VPGMH位準，與選擇塊節點BLKSEL連接之汲極D之電壓亦成為寫入電壓VPGMH位準。HVP之n阱NW之電壓亦成為寫入電壓VPGMH位準。此處，寫入電壓VPGMH之值例如為約30 V。
如圖8(b)所示，於位準偏移器54之HVP之閘極電壓＝0 V下，源極S之電壓成為例如0～數V，與傳送電晶體TRera之閘極連接之汲極D之電壓亦成為例如0～數V位準。HVP之n阱NW之電壓亦為例如0～數V位準。原因在於，於寫入動作時，不會對CPWELL施加高電壓。
於選擇塊之刪除動作時，如圖8(a)所示，於位準偏移器53A之HVP之閘極電壓＝0 V下，源極S之電壓成為例如約0～數V，與選擇塊節點BLKSEL連接之汲極D之電壓亦成為約0～數V之位準。HVP之n阱NW之電壓亦成為約0～數V之位準。原因在於，於刪除動作時，無需對字元線施加高電壓。
如圖8(b)所示，於位準偏移器54之HVP之閘極電壓＝0 V下，源極S之電壓成為VERAH，與傳送電晶體TRera之閘極連接之汲極D之電壓亦成為VERAH。HVP之n阱NW之電壓亦為VERAH。於刪除動作時，對阱線CPWELL(即源極線)自傳送電晶體TRera之汲極施加刪除電壓VERA。再者，例如刪除電壓VERAH為30 V左右。
(基板結構)於比較例之非揮發性半導體記憶裝置中，於背面具備鏡面30 m之半導體基板30之模式性剖面結構係以圖9(a)所示之方式表示，於實施形態之非揮發性半導體記憶裝置中，於背面具備破碎層30R之半導體基板30之模式性剖面結構係以圖9(b)所示之方式表示。
作為於半導體基板30之背面形成破碎層30R之製程，例如能夠應用去疵幹式拋光(GDP：Gettering Dry Polish)製程。於破碎層30R中，中心線平均粗糙度R a係以圖10(a)所示之方式表示，最大高度R max係以圖10(b)所示之方式表示。中心線平均粗糙度R a係如下值，即，如圖10(a)所示，將粗糙度曲線自中心線回折，使由該粗糙度曲線及中心線獲得之面積除以長度L，以微米(μm)表示所得之值。又，最大高度R max係如下值，即，求出對剖面曲線利用基準長度L抽選出之部分之最大高度，以微米(μm)表示。
於實施形態之非揮發性半導體記憶裝置中，破碎層30R之最大高度R max之值例如為約幾十nm。又，中心線平均粗糙度R a之值例如為約幾nm。
於實施形態之非揮發性半導體記憶裝置中，對半導體基板30之背面進行破碎層拋光，將自背面滲入之例如Cu離子等重金屬之離子去疵，而防止其向裝置之滲入。另一方面，於將半導體基板30薄層化至背面之破碎層30R接觸空乏層之情形時，於背面之破碎層30R中會產生洩漏。
(比較例)於比較例之非揮發性半導體記憶裝置中，構成周邊電路之n通道高電壓MOS電晶體HVN、p通道高電壓MOS電晶體HVP、n通道低電壓MOS電晶體LVN、p通道低電壓MOS電晶體LVP之模式性剖面結構係以圖11所示之方式表示。
此處，高電壓MOS電晶體例如指於電壓約15 V～35 V左右之電壓範圍內能夠動作之電晶體。又，低電壓MOS電晶體例如指於電壓約0 V～數V左右之電壓範圍內能夠動作之電晶體。由NAND快閃記憶體之動作電壓所規定之編程電壓VPGM、刪除(erase)電壓VERA等例如為電壓約15 V～35 V左右之電壓範圍。連同p通道及n通道於內高電壓MOS電晶體之閘極氧化膜之厚度例如為約40 nm，低電壓MOS電晶體之閘極氧化膜之厚度例如為約8 nm。
P sub表示p型半導體基板30。於比較例之非揮發性半導體記憶裝置中，半導體基板30之背面具備鏡面30 m。GP表示HVP、LVP之閘極。GN表示HVN、LVN之閘極。NW、PW分別表示n阱、p阱。
於HVP中，形成於NW之n +區域為NW之接觸區域，p +區域表示HVP之源極區域及汲極區域。於HVN中，形成於NW之n +區域為NW之接觸區域，形成於PW之p +區域為PW及Psub之接觸區域。正面之n +區域表示HVN之源極區域及汲極區域。
於LVP中，形成於NW之n +區域為NW之接觸區域，p +區域表示HLVP之源極區域及汲極區域。於LVN中，形成於PW之p +區域為PW之接觸區域，形成於PW之n +區域表示LVN之源極區域及汲極區域。又，於HVP、HVN、LVP、LVN中，各擴散區域或阱區域間係藉由淺溝槽隔離(STI：Shallow Trench Isolation)等而彼此絕緣分離，但省略圖示。
於以下之第1～第6實施形態之非揮發性半導體記憶裝置之說明中，亦係關於HVN、HVP、LVN、LVP，針對各擴散區域或阱區域，與比較例共通之部分應用相同之表達，而省略詳細說明，對不同之構成部分進行說明。
(第1實施形態)於第1實施形態之非揮發性半導體記憶裝置20中，構成周邊電路之HVN、HVP、LVN、LVP之模式性剖面結構係以圖12所示之方式表示。
如圖12所示，第1實施形態之非揮發性半導體記憶裝置20具備：半導體基板30，其具有p型且於背面具備破碎層30R；記憶胞陣列21(圖4)，其配置於半導體基板30之與破碎層30R對向之正面上；及p通道高電壓MOS電晶體HVP，其配置於半導體基板30上，具備p型通道，對記憶胞陣列21供給高電壓。此處，如圖4所示，記憶胞陣列21配置於半導體基板30上。
p通道高電壓MOS電晶體HVP具備：n阱區域NW，其配置於半導體基板30之與破碎層30R對向之正面，具有與p型為相反導電型之n型；p +源極區域及p +汲極區域，其等配置於n阱區域NW；以及第1高濃度層WT2，其配置於破碎層30R與n阱區域NW之間，濃度較半導體基板30之雜質濃度高，且為p型。第1高濃度層WT2為電性浮動狀態。
如圖12所示，第1實施形態之非揮發性半導體記憶裝置20進而具備：n通道高電壓MOS電晶體HVN，其配置於半導體基板30上；n通道低電壓MOS電晶體LVN，其配置於半導體基板30上；及p通道低電壓MOS電晶體LVP，其配置於半導體基板30上。
又，第1實施形態之非揮發性半導體記憶裝置20具備：選擇塊節點BLKSEL；及位準偏移器53，其經由選擇塊節點BLKSEL而連接於記憶胞陣列21；且位準偏移器53具備上述p通道高電壓MOS電晶體HVP。位準偏移器53係如圖6(a)及圖6(b)中所說明。
於第1實施形態之非揮發性半導體記憶裝置20中，如圖12所示，例如，於三維(3D)NAND快閃記憶體之構成位準偏移器之HVP之半導體基板30中之相對較深之位置，離子注入硼等雜質離子而形成高濃度層WT2。
當將3DNAND快閃記憶體晶片搭載到封裝時，3DNAND快閃記憶體晶片必須形成為規定之厚度以下。晶片厚度成為矽基板、NAND快閃記憶體元件高度、聚醯亞胺等鈍化膜之合計厚度。
為了將3DNAND快閃記憶體晶片厚度設為規定之厚度，將半導體基板30薄層化到例如約幾μm～十幾μm左右。關於半導體基板30之薄膜化，藉由對半導體基板30之背面進行研磨來實現，但若設為某厚度以下，則3DNAND快閃記憶體晶片會產生動作不良，而阻礙進一步之薄膜化。作為該不良之原因，可認為係因為構成位準偏移器53之HVP之自n阱NW擴展到p型半導體基板30中之空乏層到達薄膜化後之半導體基板30之底，而引起HVP之洩漏。
位準偏移器部之HVP形成於n阱NW上，但於寫入動作或刪除動作中，如上述圖8(a)及圖8(b)所示，對n阱NW施加編程電壓VPGMH或刪除電壓VERAH等高電壓。此時，空乏層大幅度延伸到p型半導體基板30中。為了抑制該空乏層延伸，將雜質(硼等)離子注入到位準偏移器部之HVP之p型半導體基板30中之相對較深之位置，而形成高濃度層WT2。藉此，能夠實現半導體基板30之薄膜化。
如以上所說明，根據第1實施形態，能夠抑制構成位準偏移器之HVP之擴展到n阱NW下之半導體基板中之空乏層之延伸，因此能夠提供一種抑制半導體基板之漏電流且可靠性高之非揮發性半導體記憶裝置。
(模擬結果)作為比較例，不形成高濃度層WT2之情形時之HVP部分之空乏層之到達距離之模擬結果係以圖13(a)所示之方式模式性地表示，於第1實施形態之非揮發性半導體記憶裝置中，HVP部分之空乏層之到達距離之模擬結果係以圖13(b)所示之方式模式性地表示。於圖13(a)及圖13(b)中，橫軸x表示以約6 μm之位置為中心之HVP部分之橫向之尺寸，縱軸y係以負之數值表示半導體基板30之深度方向。y＝0附近對應於半導體基板30之正面，負10 μm為背面之破碎層30R之位置。即，表示半導體基板30被薄層化而具有約10 μm厚度之情形時之HVP部分之空乏層之到達距離之模擬結果。
於不形成高濃度層WT2之情形時，實線所示之空乏層如圖13(a)所示到達破碎層30R。另一方面，於第1實施形態之非揮發性半導體記憶裝置中，將高濃度層WT2配備於約2 μm之位置，故而實線所示之空乏層如圖13(b)所示未到達破碎層30R。
作為比較例，對不形成WT2之情形時之刪除時之位準偏移器54之HVP部分及胞陣列部分之空乏層之擴展情況進行說明之模式性剖面結構係以圖14A所示之方式表示。又，作為比較例，對不形成WT2之情形時之寫入時之位準偏移器53A之HVP部分之空乏層之擴展情況進行說明之模式性剖面結構係以圖14B所示之方式表示。於HVP部分、胞陣列部分中，各擴散層或阱區域間係藉由淺溝槽隔離(STI)而彼此絕緣分離。半導體基板30於晶圓製程之最終步驟中，如箭頭E所示，藉由GDP製程予以薄層化，而於背面形成破碎層30R。
於圖14A、圖14B中，CPW表示形成於記憶胞陣列21之下部之半導體基板30之p阱，DNW表示形成於CPW之下部之半導體基板30之相對較深之位置之n阱。n阱DNW能夠經由形成於鄰接之n阱NW之n +型雜質擴散區域39供給電位。又，相對於p阱CPW亦能夠經由p +型雜質擴散區域40供給電位。n +型雜質擴散區域39、p +型雜質擴散區域40對應於圖4中以相同參考符號表示之各區域。
又，於圖14A、圖14B中，HVP具備：n阱區域NW；p +源極區域及p +汲極區域，其等配置於n阱區域NW；以及n +區域(NW之接觸區域)，其形成於n阱區域NW。
於圖14A所示之刪除動作時，胞陣列部分之以VERA標示之電位成為刪除電壓VERA。又，對位準偏移器53A、位準偏移器54之HVP之各部，施加圖8(a)、圖8(b)所示之電壓。因此，於刪除動作時，如圖14A之虛線所示，於胞陣列部分及位準偏移器54之HVP部分兩者，空乏層延伸相同程度。半導體基板30之厚度為約10 μm。因於半導體基板30之背面形成有破碎層30R，故而該空乏層到達破碎層30R。另一方面，於位準偏移器53A之HVP部分中，空乏層不延伸。原因在於，只要能夠對字元線施加約0～0.5 V左右之電壓即可。
於圖14B中所示之寫入動作時，對位準偏移器53A、位準偏移器54之HVP之各部施加圖8(a)、圖8(b)所示之電壓。因此，於寫入動作時，如圖14B之虛線所示，於位準偏移器53A之HVP部分中空乏層延伸。半導體基板30之厚度為約10 μm左右。於半導體基板30之背面形成有破碎層30R，故而該空乏層到達破碎層30R。位準偏移器54之HVP及胞陣列部分之空乏層不延伸。原因在於，於寫入時，無需對胞陣列部分之阱線CPWELL施加高電壓。
另一方面，於第1實施形態之非揮發性半導體記憶裝置20中，對於位準偏移器54之HVP部分及胞陣列部分形成高濃度層WT2之情形時之刪除時之空乏層之擴展情況進行說明之模式性剖面結構係以圖15所示之方式表示。於圖15中，只表示位準偏移器54之HVP，但以下之說明亦同樣適用於位準偏移器53A之HVP。
如圖15所示，第1實施形態之非揮發性半導體記憶裝置20具備：半導體基板30，其具有p型，於背面具備破碎層30R；記憶胞陣列21，其配置於半導體基板30之正面上；及p通道高電壓MOS電晶體HVP，其配置於半導體基板30上，具備p型通道，對記憶胞陣列21供給高電壓。p通道高電壓MOS電晶體HVP具備：n阱區域NW，其配置於半導體基板30之正面，具有與p型為相反導電型之n型；p +源極區域及p +汲極區域，其等配置於n阱區域NW；以及第1高濃度層WT2，其配置於半導體基板30之破碎層30R與n阱區域NW(及DNW)之間，濃度較半導體基板30之雜質濃度高，且為p型。
於第1實施形態之非揮發性半導體記憶裝置中，具備高濃度層WT2，故而如圖15所示，虛線所示之空乏層不會到達破碎層30R。
(雜質密度分佈例)於第1實施形態之非揮發性半導體記憶裝置中，於HVP部分形成高濃度層WT2之情形時之n阱NW及高濃度層WT2之雜質密度分佈例係以圖16所示之方式表示。如圖16所示，n阱NW中之n型雜質濃度之峰值位準較高濃度層WT2之p型雜質濃度之峰值位準高。又，n阱NW中之n型雜質濃度之峰值位準之位置例如處於約0.5 μm～1 μm左右之範圍內，高濃度層WT2之p型雜質濃度之峰值位準之位置例如處於約1.5 μm～2 μm左右之範圍內。
(第2實施形態)於第2實施形態之非揮發性半導體記憶裝置20中，構成周邊電路之HVN、HVP、LVN、LVP之模式性剖面結構係以圖17所示之方式表示。
如圖17所示，第2實施形態之非揮發性半導體記憶裝置20具備第2高濃度層WT1，其配置於半導體基板30之背面之破碎層30R與第1高濃度層WT2之間，且為n型。第2高濃度層WT1為電性浮動狀態。其他構成與第1實施形態相同。
根據第2實施形態，能夠抑制構成位準偏移器之HVP之擴展到n阱NW下之半導體基板中之空乏層之延伸，故而能夠提供一種抑制半導體基板之漏電流且可靠性高之非揮發性半導體記憶裝置。
於第2實施形態之非揮發性半導體記憶裝置中，對於位準偏移器54之HVP部分及胞陣列部分形成第1高濃度層WT2及第2高濃度層WT1之情形時之刪除時之空乏層之擴展情況進行說明之模式性剖面結構係以圖18所示之方式表示。
第2實施形態之非揮發性半導體記憶裝置中亦具備高濃度層WT2，故而如圖15所示，虛線所示之空乏層不會到達破碎層30R。
(第3實施形態)於第3實施形態之非揮發性半導體記憶裝置20中，構成周邊電路之HVN、HVP、LVN、LVP之模式性剖面結構係以圖19所示之方式表示。
又，於第3實施形態之非揮發性半導體記憶裝置20中，HVP之模式性平面圖案構成例係以圖20(a)所示之方式表示，HVP之另一模式性平面圖案構成例係以圖20(b)所示之方式表示。於圖20(a)中，第3高濃度接觸層NWC於俯視時配置於n阱區域NW之周邊，於圖20(b)中，第3高濃度接觸層NWC於俯視時配置於n阱區域NW之周圍。
如圖20(a)所示，第3實施形態之非揮發性半導體記憶裝置20進而具備第3高濃度接觸層NWC，其於半導體基板30上配置於n阱區域NW之周邊，電性連接於第2高濃度層WT1，且為n型。
如圖20(b)所示，第3實施形態之非揮發性半導體記憶裝置20亦可進而具備第3高濃度接觸層NWC，其於半導體基板30上配置於n阱區域NW之周圍，電性連接於第2高濃度層WT1，且為n型。
此處，第3高濃度接觸層NWC包含：n阱NWD，其形成於深層級(deep level)；n阱NW；及n +擴散區域，其形成於n阱NW。藉由對第3高濃度接觸層NWC供給固定之電位或0電位，能夠對第2高濃度層WT1之電位進行箝位。其他構成與第2實施形態相同。
根據第3實施形態，能夠抑制構成位準偏移器之HVP之擴展到n阱NW下之半導體基板中之空乏層之延伸，故而能夠提供一種抑制半導體基板之漏電流且可靠性高之非揮發性半導體記憶裝置。
(第4實施形態)於第4實施形態之非揮發性半導體記憶裝置20中，構成周邊電路之HVN、HVP、LVN、LVP之模式性剖面結構係以圖21所示之方式表示。
於第4實施形態之非揮發性半導體記憶裝置中，HVP具備與第1實施形態(圖12)相同之構成。
如圖21所示，第4實施形態之非揮發性半導體記憶裝置20進而具備第2導電型高電壓MOS電晶體HVN，其配置於半導體基板30上，且具備n型通道。第2導電型高電壓MOS電晶體HVN具備：n +源極區域及n +汲極區域，其等配置於半導體基板30之與背面之破碎層30R對向之正面；第3高濃度層WT4，其配置於背面之破碎層30R與n +源極區域及n +汲極區域之間，濃度較半導體基板30之雜質濃度高，且為p型；以及第4高濃度層WT3，其配置於背面之破碎層30R與第3高濃度層WT4之間，且為n型。
此處，關於HVN部分之n型第4高濃度層WT3，藉由對包含形成於深層級處之n阱NWD、n阱NW、及形成於n阱NW之n +擴散區域之高濃度接觸層供給固定之電位或0電位，能夠對n型第4高濃度層WT3之電位進行箝位。其他構成與第1實施形態相同。
又，第4實施形態之非揮發性半導體記憶裝置如圖21所示，與HVN部分之n阱NW鄰接地具備p阱PW、及形成於p阱PW之p +擴散區域。此處，雖省略圖示，但p阱PW係由形成於淺位置之p阱PWT及形成於深位置之p阱PWD之兩層結構形成。結果為，於第4實施形態之非揮發性半導體記憶裝置中，HVN具備形成於淺位置之p阱PWT、形成於深位置之p阱PWD、及形成於深層級之n阱NWD之三阱結構。具備這種三阱結構之HVN例如應用於構成位準偏移器53A之HVND1(參考圖6(a)及圖6(b))、或構成傳送開關群51之傳送電晶體TTr0～TTr(i+5)(參考圖5A、圖5B)等。
根據第4實施形態，能夠同時形成構成位準偏移器之HVP之n阱NW下之第1高濃度層WT2、與HVN之第3高濃度層WT4。即，能夠不增加步驟數地形成HVP之n阱NW下之第1高濃度層WT2。
根據第4實施形態，能夠抑制構成位準偏移器之HVP之擴展到n阱NW下之半導體基板中之空乏層之延伸，故而能夠提供一種抑制半導體基板之漏電流且可靠性高之非揮發性半導體記憶裝置。
(第5實施形態)於第5實施形態之非揮發性半導體記憶裝置20中，構成周邊電路之HVN、HVP、LVN、LVP之模式性剖面結構係以圖22所示之方式表示。
於第5實施形態之非揮發性半導體記憶裝置20中，HVP具備與第2實施形態(圖17)相同之構成。又，HVN具備與第4實施形態(圖21)相同之構成。其他構成與第2實施形態相同。
根據第5實施形態，能夠同時形成構成位準偏移器之HVP之n阱NW下之第1高濃度層WT2、與HVN之第3高濃度層WT4。又，能夠同時形成HVP之n阱NW下之第2高濃度層WT1、與HVN之第4高濃度層WT3。即，能夠不增加步驟數地形成HVP之n阱NW下之第1高濃度層WT2及第2高濃度層WT1。
根據第5實施形態，能夠抑制構成位準偏移器之HVP之擴展到n阱NW下之半導體基板中之空乏層之延伸，故而能夠提供一種抑制半導體基板之漏電流且可靠性高之非揮發性半導體記憶裝置。
(第6實施形態)於第6實施形態之非揮發性半導體記憶裝置20中，構成周邊電路之HVN、HVP、LVN、LVP之模式性剖面結構係以圖23所示之方式表示。
於第6實施形態之非揮發性半導體記憶裝置20中，HVP具備與第3實施形態(圖19)相同之構成。又，HVN具備與第4實施形態(圖21)相同之構成。其他構成與第3實施形態相同。
根據第6實施形態，能夠同時形成構成位準偏移器之HVP之n阱NW下之第1高濃度層WT2、與HVN之第3高濃度層WT4。又，能夠同時形成HVP之n阱NW下之第2高濃度層WT1、與HVN之第4高濃度層WT3。即，能夠不增加步驟數地形成HVP之n阱NW下之第1高濃度層WT2及第2高濃度層WT1。
根據第6實施形態，能夠抑制構成位準偏移器之HVP之擴展到n阱NW下之半導體基板中之空乏層之延伸，能夠提供一種抑制半導體基板之漏電流且可靠性高之非揮發性半導體記憶裝置。
於以上之實施形態之說明中，亦可將第1導電型與第2導電型顛倒地形成。於該情形時，半導體基板、各擴散層或阱結構之導電型亦變為相反。
如以上所說明，根據實施形態，能夠抑制構成位準偏移器之p通道高電壓MOS電晶體HVP之擴展到n阱NW下之於背面具有破碎層之薄層化半導體基板中之空乏層之延伸，故而能夠提供一種抑制半導體基板之漏電流且可靠性高之非揮發性半導體記憶裝置。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，可於不脫離發明之主旨之範圍內，進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。  相關申請之引用
本申請以2019年9月9日提出申請之現有之日本專利申請第2019-163798號之優先權之利益為基礎，且追求其利益，其全部內容藉由引用而包含於本文中。
1:記憶體系統 10:控制器 11:處理器 12:內置記憶體 13:ECC電路 14:NAND介面電路 15:緩衝記憶體 16:主機介面電路 20:非揮發性半導體記憶裝置 21:記憶胞陣列 22:輸入輸出電路 23:邏輯控制電路 24:暫存器 25:定序器 26:電壓產生電路 27:驅動器組 28:列解碼器 29:感測放大器模組 30:半導體基板 30p:p型阱區域 30R:破碎層 31:配線層 32:配線層 33:配線層 34:阻擋絕緣膜 35:電荷儲存層 36:隧道氧化膜 37:半導體柱(導電膜) 38:配線層 39:n +型雜質擴散區域 40:p +型雜質擴散區域 41:接觸插塞 42:配線層 43:接觸插塞 44:配線層 51(51A、51B、…):傳送開關群 52(52A、52B、…):塊解碼器 53A:位準偏移器 53B:位準偏移器 54:位準偏移器 BL(BL0～BL(m－1)):位元線 BLK:塊 CELSRC:源極線 CG(CG0～CGi):配線 CPWELL:阱線 CU:胞單元 HVN:n通道高電壓電晶體 HVP:p通道高電壓電晶體 LVN:n通道低電壓電晶體 LVP:p通道低電壓電晶體 MT0～MTi:記憶胞電晶體 NS:NAND串 NW:n阱區域 NWC:第3高濃度接觸層 SGD0～SGD3:選擇閘極線 SGDL(SGDL0～SGDL3):配線 SGS:選擇閘極線 SGSL:配線 ST1:選擇電晶體 ST2:選擇電晶體 SU(SU0、SU1、SU2、…):串單元 TTr0～TTr(i+5):傳送電晶體 WT1:第2高濃度層 WT2:第1高濃度層
圖1係表示應用實施形態之非揮發性半導體記憶裝置之記憶體系統之塊構成例之圖。  圖2係表示實施形態之非揮發性半導體記憶裝置之塊構成例之圖。  圖3係表示實施形態之非揮發性半導體記憶裝置之記憶胞陣列之電路構成例之圖。  圖4係表示實施形態之非揮發性半導體記憶裝置之記憶胞陣列之剖面結構例之圖。  圖5A係表示實施形態之非揮發性半導體記憶裝置之列解碼器之塊構成例之圖。  圖5B係表示實施形態之非揮發性半導體記憶裝置之刪除動作中所使用之電路構成例之圖。  圖6(a)表示應用於實施形態之非揮發性半導體記憶裝置中之位準偏移器之電路構成例之圖；(b)表示應用於實施形態之非揮發性半導體記憶裝置中之位準偏移器之另一電路構成例之圖。  圖7(a)係應用於位準偏移器中之HVND之電壓關係例；(b)係應用於位準偏移器中之HVP之電壓關係例；(c)係與圖7(b)等效之電壓關係例。  圖8係於實施形態之非揮發性半導體記憶裝置中，(a)位準偏移器53A之HVP於寫入時及刪除時被施加之電壓關係例；(b)位準偏移器54之HVP於寫入時及刪除時被施加之電壓關係例。  圖9(a)係於比較例之非揮發性半導體記憶裝置中，於背面具備鏡面之半導體基板之模式性剖面結構圖；(b)係於實施形態之非揮發性半導體記憶裝置中，於背面具備破碎層之半導體基板之模式性剖面結構圖。
圖10(a)係中心線平均粗糙度R a之說明圖；(b)係最大高度R max之說明圖。  圖11係於比較例之非揮發性半導體記憶裝置中，構成周邊電路之HVN、HVP、LVN、LVP之模式性剖面結構圖。  圖12係於第1實施形態之非揮發性半導體記憶裝置中，構成周邊電路之HVN、HVP、LVN、LVP之模式性剖面結構圖。  圖13(a)係作為比較例，不形成WT2之情形時之HVP部分之空乏層之到達距離之模擬結果之模式圖；(b)係於第1實施形態之非揮發性半導體記憶裝置中，HVP部分之空乏層之到達距離之模擬結果之模式圖。  圖14A係作為比較例對不形成WT2之情形時之刪除時之位準偏移器54之HVP部分及胞陣列部分之空乏層之擴展情況進行說明之模式性剖面結構圖。  圖14B係作為比較例對不形成WT2之情形時之寫入時之位準偏移器53A之HVP部分之空乏層之擴展情況進行說明之模式性剖面結構圖。  圖15係對於第1實施形態之非揮發性半導體記憶裝置中，於位準偏移器54之HVP部分及胞陣列部分形成WT2之情形時之刪除時之空乏層之擴展情況進行說明之模式性剖面結構圖。  圖16係於第1實施形態之非揮發性半導體記憶裝置中，於HVP部分形成WT2之情形時之n阱NW及WT2之雜質密度分佈例。  圖17係於第2實施形態之非揮發性半導體記憶裝置中，構成周邊電路之HVN、HVP、LVN、LVP之模式性剖面結構圖。  圖18係說明於第2實施形態之非揮發性半導體記憶裝置中，於位準偏移器54之HVP部分及胞陣列部分形成WT2及WT1之情形時之刪除時之空乏層之擴展情況之模式性剖面結構圖。  圖19係於第3實施形態之非揮發性半導體記憶裝置中，構成周邊電路之HVN、HVP、LVN、LVP之模式性剖面結構圖。  圖20係於第3實施形態之非揮發性半導體記憶裝置中，(a)HVP之模式性平面圖案構成例；(b)HVP之另一模式性平面圖案構成例。  圖21係於第4實施形態之非揮發性半導體記憶裝置中，構成周邊電路之HVN、HVP、LVN、LVP之模式性剖面結構圖。  圖22係於第5實施形態之非揮發性半導體記憶裝置中，構成周邊電路之HVN、HVP、LVN、LVP之模式性剖面結構圖。  圖23係於第6實施形態之非揮發性半導體記憶裝置中，構成周邊電路之HVN、HVP、LVN、LVP之模式性剖面結構圖。
20:非揮發性半導體記憶裝置 21:記憶胞陣列 30:半導體基板 30R:破碎層 39:n +型雜質擴散區域 40:p +型雜質擴散區域 NW:n阱區域 WT2:第1高濃度層

Claims (10)

  1. 一種非揮發性半導體記憶裝置，其具備：半導體基板，其具有第1導電型，且於背面具備破碎層；記憶胞陣列，其配置於上述半導體基板之與上述破碎層對向之正面上；及第1導電型高電壓電晶體，其配置於上述半導體基板上，具備第1導電型通道，對上述記憶胞陣列供給高電壓；且上述第1導電型高電壓電晶體具備：阱區域，其配置於上述正面，具有與第1導電型為相反導電型之第2導電型；源極區域及汲極區域，其等配置於上述阱區域，且為第1導電型；及第1導電型之第1高濃度層，其配置於上述破碎層與上述阱區域之間，濃度較上述半導體基板之雜質濃度高。
  2. 如請求項1之非揮發性半導體記憶裝置，其中上述第1高濃度層為電性浮動狀態。
  3. 如請求項1或2之非揮發性半導體記憶裝置，其中上述阱區域中之第2導電型雜質濃度之峰值位準，高於上述第1高濃度層之第1導電型雜質濃度之峰值位準。
  4. 如請求項1或2之非揮發性半導體記憶裝置，其進而具備：第2導電型之第2高濃度層，其配置於上述破碎層與上述第1高濃度層之間。
  5. 如請求項4之非揮發性半導體記憶裝置，其中上述第2高濃度層為電性浮動狀態。
  6. 如請求項4之非揮發性半導體記憶裝置，其進而具備：第2導電型之高濃度接觸層，其於上述半導體基板上，配置於上述阱區域之周邊，且電性連接於上述第2高濃度層。
  7. 如請求項1或2之非揮發性半導體記憶裝置，其進而具備配置於上述半導體基板上且具備第2導電型通道之第2導電型高電壓電晶體，上述第2導電型高電壓電晶體具備：源極區域及汲極區域，其配置於上述正面；第1導電型之第3高濃度層，其配置於上述破碎層與上述源極區域及上述汲極區域之間，濃度較上述半導體基板之雜質濃度高；及第2導電型之第4高濃度層，其配置於上述破碎層與上述第3高濃度層之間。
  8. 如請求項1或2之非揮發性半導體記憶裝置，其進而具備：第2導電型高電壓電晶體，其配置於上述半導體基板上，具備第2導電型通道；第2導電型低電壓電晶體，其配置於上述半導體基板上，具備第2導電型通道；及第1導電型低電壓電晶體，其配置於上述半導體基板上，具備第1導電型通道。
  9. 如請求項1或2之非揮發性半導體記憶裝置，其具備：選擇塊節點；及位準偏移器，其經由上述選擇塊節點對上述記憶胞陣列供給高電壓；且上述位準偏移器具備上述第1導電型高電壓電晶體。
  10. 如請求項9之非揮發性半導體記憶裝置，其中上述位準偏移器具備：第二第2導電型高電壓電晶體，其具有連接於上述第1導電型高電壓電晶體之源極及上述阱區域的源極、供給高電壓之汲極、及連接於上述第1導電型高電壓電晶體之汲極及上述選擇塊節點的閘極；以及第二第1導電型高電壓電晶體，其具備連接於上述第1導電型高電壓電晶體之汲極及上述選擇塊節點的源極、及連接於外部之汲極，且驅動上述第2第二導電型高電壓電晶體。
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