TWI737394B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI737394B
TWI737394B TW109123026A TW109123026A TWI737394B TW I737394 B TWI737394 B TW I737394B TW 109123026 A TW109123026 A TW 109123026A TW 109123026 A TW109123026 A TW 109123026A TW I737394 B TWI737394 B TW I737394B
Authority
TW
Taiwan
Prior art keywords
voltage
selection transistor
memory device
semiconductor memory
memory cell
Prior art date
Application number
TW109123026A
Other languages
English (en)
Other versions
TW202123242A (zh
Inventor
日岡健
安彦尚文
海野正樹
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202123242A publication Critical patent/TW202123242A/zh
Application granted granted Critical
Publication of TWI737394B publication Critical patent/TWI737394B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Abstract

實施方式提供一種能夠減少電路元件數量之半導體記憶裝置。 實施方式之半導體記憶裝置1包括：第1記憶胞MT；第1選擇電晶體ST2，其配置於上述第1記憶胞與源極線SL之間；第2選擇電晶體ST1，其配置於上述第1記憶胞與位元線BL之間；第3選擇電晶體ST2，其配置於上述源極線與上述位元線之間；及控制電路；上述控制電路於抹除動作時，在對上述源極線施加第1電壓VERA之期間，對上述第3選擇電晶體之閘極施加低於上述第1電壓之第2電壓VGS；藉由對上述源極線施加上述第1電壓、及對上述第3選擇電晶體之閘極施加上述第2電壓，而於對上述位元線施加第3電壓VBL之期間，對上述第2選擇電晶體之閘極施加低於上述第3電壓之第4電壓VGD。

Description

半導體記憶裝置
實施方式係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有NAND(Not AND，與非)型快閃記憶體。
實施方式提供一種能夠減少電路元件數量之半導體記憶裝置。
實施方式之半導體記憶裝置包括：源極線；位元線；第1記憶胞；第1選擇電晶體，其配置於上述第1記憶胞與上述源極線之間；第2選擇電晶體，其配置於上述第1記憶胞與上述位元線之間；與上述第1選擇電晶體不同之第3選擇電晶體，其配置於上述源極線與上述位元線之間；及控制電路；且上述第1選擇電晶體及上述第3選擇電晶體連接於上述源極線，上述控制電路於對上述第1記憶胞進行抹除動作時，在對上述源極線施加第1電壓之期間，對上述第3選擇電晶體之閘極施加低於上述第1電壓之第2電壓，藉由對上述源極線施加上述第1電壓、及對上述第3選擇電晶體之閘極施加上述第2電壓，而於對上述位元線施加第3電壓之期間，對上述第2選擇電晶體之閘極施加低於上述第3電壓之第4電壓。
以下，參照圖式對實施方式進行說明。於以下之說明中，對具有相同功能及構成之構成要素標註共通之參照符號。再者，於欲區分具有共通之參照符號之複數個構成要素之情形時，對該共通之參照符號標註下標來進行區分。於對複數個構成要素無需特別進行區分之情形時，對該複數個構成要素僅標註共通之參照符號而不標註下標。
＜第1實施方式＞  以下，對第1實施方式之半導體記憶裝置1進行說明。
[構成例]  (1)記憶系統  圖1係表示包括第1實施方式之半導體記憶裝置1之記憶系統3之構成之一例之方塊圖。
如圖1所示，記憶系統3包括半導體記憶裝置1及記憶體控制器2，且由主機裝置4進行控制。記憶系統3例如為SSD(Solid State Drive，固態磁碟)或SD TM卡等。
半導體記憶裝置1由記憶體控制器2控制。記憶體控制器2自主機裝置4接收命令，且基於該接收之命令控制半導體記憶裝置1。
記憶體控制器2包括：主機介面電路21、CPU(Central Processing Unit，中央處理單元)22、RAM(Random Access Memory，隨機存取記憶體)23、ROM(Read Only Memory，唯讀記憶體)24、及記憶體介面電路25。記憶體控制器2例如構成為SoC(System-on-a-Chip，晶片上系統)。
ROM24儲存韌體(程式)。RAM23能夠保持該韌體，且用作CPU22之作業區域。RAM23進而暫時保持資料，作為緩衝器及快取記憶體發揮功能。儲存於ROM24並加載至RAM23上之韌體由CPU22執行。藉此，記憶體控制器2執行包括寫入動作、讀出動作、及抹除動作等之各種動作、以及主機介面電路21及記憶體介面電路25之一部分功能。
主機介面電路21經由主機介面連接於主機裝置4，掌管記憶體控制器2與主機裝置4之間之通信。例如，主機介面電路21接收來自主機裝置4之命令。記憶體介面電路25經由記憶體介面連接於半導體記憶裝置1，掌管記憶體控制器2與半導體記憶裝置1之間之通信。例如，記憶體介面電路25基於來自主機裝置4之命令，發出包含指令及地址資訊之指令序列並發送至半導體記憶裝置1。記憶體介面例如傳輸晶片賦能信號CEn、指令鎖存賦能信號CLE、地址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、寫入保護信號WPn、就緒/忙碌信號R/Bn、及信號DQ。
(2)半導體記憶裝置  圖2係表示第1實施方式之半導體記憶裝置1之構成之一例之方塊圖。第1實施方式之半導體記憶裝置1例如為能夠非揮發地記憶資料之NAND型快閃記憶體。
半導體記憶裝置1包括記憶胞陣列11及周邊電路。周邊電路包括：感測放大器模組12、列解碼器模組13、輸入輸出電路14、暫存器15、邏輯控制電路16、定序器17、就緒/忙碌控制電路18、及電壓產生電路19。於半導體記憶裝置1中，執行使記憶胞陣列11記憶寫入資料DAT之寫入動作、將讀出資料DAT自記憶胞陣列11讀出之讀出動作、及將記憶胞陣列11中記憶之資料抹除之抹除動作等各種動作。
記憶胞陣列11包括塊BLK0～BLKn(n為1以上之整數)。塊BLK包括與位元線及字元線建立關聯之複數個非揮發性記憶胞，且例如成為資料之抹除單位。半導體記憶裝置1中，例如能夠應用SLC(Single-Level Cell，單層單元)方式或MLC(Multi-Level Cell，多層單元)方式。SLC方式係於各記憶胞中保持1位資料，MLC方式係於各記憶胞中保持2位資料。再者，亦可於各記憶胞中保持3位以上之資料。
輸入輸出電路14控制與記憶體控制器2之信號DQ之輸入輸出。信號DQ可包括指令CMD、資料DAT、地址資訊ADD、及狀態資訊STS等。指令CMD例如包括用以執行來自主機裝置4之命令的命令。資料DAT包括寫入資料DAT或讀出資料DAT。地址資訊ADD例如包括行地址及列地址。狀態資訊STS例如包括與關於寫入動作、讀出動作、及抹除動作之結果之半導體記憶裝置1之狀態相關之資訊。
更具體而言，輸入輸出電路14包括輸入電路及輸出電路，輸入電路及輸出電路進行以下所述之處理。輸入電路自記憶體控制器2接收寫入資料DAT、地址資訊ADD、及指令CMD。輸入電路將接收到之寫入資料DAT傳送至感測放大器模組12，且將接收到之地址資訊ADD及指令CMD傳送至暫存器15。輸出電路自暫存器15接收狀態資訊STS，且自感測放大器模組12接收讀出資料DAT。輸出電路將接收到之狀態資訊STS或讀出資料DAT發送至記憶體控制器2。輸出電路亦可將接收到之狀態資訊STS及讀出資料DAT一同發送至記憶體控制器2。此處，輸入輸出電路14與感測放大器模組12經由資料匯流排而連接。資料匯流排例如包括與信號DQ0～DQ7對應之8條資料線IO0～IO7。再者，資料線IO之條數不限於8條，例如亦可為16條或32條，能夠任意設定。
暫存器15包括狀態暫存器151、地址暫存器152、及指令暫存器153。
狀態暫存器151保持狀態資訊STS，且基於定序器17之指示將該狀態資訊STS傳送至輸入輸出電路14。
地址暫存器152保持自輸入輸出電路14傳送之地址資訊ADD，且將地址資訊ADD傳送至定序器17。又，地址暫存器152將地址資訊ADD中之行地址傳送至感測放大器模組12，且將地址資訊ADD中之列地址傳送至列解碼器模組13。
指令暫存器153保持自輸入輸出電路14傳送之指令CMD，且將指令CMD傳送至定序器17。
邏輯控制電路16自記憶體控制器2接收例如晶片賦能信號CEn、指令鎖存賦能信號CLE、地址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、及寫入保護信號WPn。邏輯控制電路16基於接收到之信號，控制輸入輸出電路14及定序器17。
晶片賦能信號Cen係用於啟用半導體記憶裝置1之信號。指令鎖存賦能信號CLE係用於對輸入輸出電路14通知輸入至半導體記憶裝置1之信號DQ為指令CMD之信號。地址鎖存賦能信號ALE係用於對輸入輸出電路14通知輸入至半導體記憶裝置1之信號DQ為地址資訊ADD之信號。寫入賦能信號WEn及讀出賦能信號REn分別係用於例如命令輸入輸出電路14輸入及輸出信號DQ之信號。寫入保護信號WPn係用於指示半導體記憶裝置1禁止資料寫入及抹除之信號。
定序器17接收指令CMD及地址資訊ADD，按照該接收之指令CMD及地址資訊ADD控制半導體記憶裝置1整體之動作。例如，定序器17控制感測放大器模組12、列解碼器模組13、及電壓產生電路19等，執行寫入動作、讀出動作、及抹除動作等各種動作。
就緒/忙碌控制電路18按照定序器17之控制，產生就緒/忙碌信號R/Bn，並將產生之就緒/忙碌信號R/Bn發送至記憶體控制器2。就緒/忙碌信號R/Bn係用於通知半導體記憶裝置1處於受理來自記憶體控制器2之命令之就緒狀態還是處於不受理命令之忙碌狀態之信號。
電壓產生電路19基於定序器17之控制，產生各種電壓，並向記憶胞陣列11、感測放大器模組12、及列解碼器模組13等供給該產生之電壓。
感測放大器模組12自地址暫存器152接收行地址，並對接收到之行地址進行解碼。感測放大器模組12基於該解碼之結果，執行記憶體控制器2與記憶胞陣列11之間之資料DAT之傳送動作。即，感測放大器模組12感測記憶胞陣列11內之記憶胞電晶體之閾值電壓，產生讀出資料DAT，且經由輸入輸出電路14將產生之讀出資料DAT輸出至記憶體控制器2。又，感測放大器模組12自記憶體控制器2經由輸入輸出電路14接收寫入資料DAT，並將接收到之寫入資料DAT傳送至記憶胞陣列11。
列解碼器模組13自地址暫存器152接收列地址，並對接收到之列地址進行解碼。列解碼器模組13基於該解碼之結果，選擇執行各種動作之對象之塊BLK。列解碼器模組13能夠將自電壓產生電路19供給之電壓傳送至該選擇之塊BLK。
(3)記憶胞陣列  圖3表示第1實施方式之半導體記憶裝置1中之記憶胞陣列11之電路構成之一例。作為記憶胞陣列11之電路構成之一例，示出記憶胞陣列11中包含之複數個塊BLK中之塊BLK0及BLK1之電路構成之一例。塊BLK0與塊BLK1具有同等之電路構成。例如，記憶胞陣列11中包含之其他塊BLK亦具有與塊BLK0及BLK1同等之電路構成。
如圖3所示，各塊BLK例如包括4個字符串單元SU0～SU3。各字符串單元SU包括複數個NAND字符串NS。各NAND字符串NS連接於位元線BL0～BLm(m為1以上之整數)中對應之位元線BL，且例如包括記憶胞電晶體MT0～MT7以及選擇電晶體ST1及ST2。各記憶胞電晶體MT包括控制閘極(以下亦稱為閘極)及電荷儲存層，且非揮發地記憶資料。選擇電晶體ST1及ST2分別用於各種動作時選擇包括該選擇電晶體ST1及ST2之NAND字符串NS。
各NAND字符串NS之選擇電晶體ST1之汲極連接於上述對應之位元線BL。於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間，串聯有記憶胞電晶體MT0～MT7。選擇電晶體ST2之源極連接於源極線SL。
同一塊BLK之同一字符串單元SUj中包含之NAND字符串NS各自之選擇電晶體ST1之閘極共通連接於選擇閘極線SGDj。此處，於圖3之例子中，j為0至3之任一整數。同一塊BLK中包含之NAND字符串NS各自之選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。同一塊BLK中包含之NAND字符串NS各自之記憶胞電晶體MTk之閘極共通連接於字元線WLk。此處，於圖3之例子中，k為0至7之任一整數。例如，不同塊BLK之間，使用未電性連接之不同之佈線作為該等選擇閘極線SGD及SGS以及字元線WL之各佈線。
各位元線BL共通連接於同一塊BLK之字符串單元SU各自中包含之對應之NAND字符串NS之選擇電晶體ST1之汲極。又，各位元線BL例如於不同塊BLK中亦同樣地連接，藉此，於塊BLK之間共用。
源極線SL共通連接於同一塊BLK中包含之NAND字符串NS各自之選擇電晶體ST2之源極，藉此，於該塊BLK之字符串單元SU之間共用。又，源極線SL例如於不同塊BLK中亦同樣地連接，藉此，於塊BLK之間共用。
1個字符串單元SU中之共通連接於某字元線WL之記憶胞電晶體MT之集合例如稱為胞單元CU。例如，將胞單元CU內之記憶胞電晶體MT各自中保持之同位之1位資料之集合例如稱為「1頁資料」。
以上對記憶胞陣列11之電路構成進行了說明，但記憶胞陣列11之電路構成不限於以上所述。例如，能夠將各塊BLK包含之字符串單元SU之個數設計成任意個數。又，能夠將各NAND字符串NS包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2分別設計成任意個數。字元線WL以及選擇閘極線SGD及SGS之條數係分別基於NAND字符串NS中之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數進行變更。
(4)半導體記憶裝置之截面構造  圖4係表示第1實施方式之半導體記憶裝置1之截面構造之一例之剖視圖。於圖4之例子中，省略層間絕緣體。圖4所圖示之截面構造僅為一例，半導體記憶裝置1之截面構造不限於圖示。
半導體記憶裝置1包括半導體基板31。此處，將與半導體基板31之面平行之例如相互正交之2個方向定義為x方向及y方向，將例如與半導體基板31之面正交且形成記憶胞陣列11之方向定義為z方向。以下，將z方向設為「上」，將與z方向相反之方向設為「下」進行說明，但該記法僅為方便起見，與例如重力方向無關。
半導體記憶裝置1包括設置於半導體基板31上方之記憶胞部100。於記憶胞部100設置有記憶胞陣列11。具體而言，於記憶胞部100中，三維狀排列著圖3所示之記憶胞電晶體MT。包括導電體43及導電體45之積層體、以及該積層體內之記憶柱MP構成記憶胞陣列11之一部分構造。於半導體基板31與記憶胞部100之間，設置有例如構成圖2所示之周邊電路之電路元件。
以下，詳細地對記憶胞部100之構造進行說明。
於半導體基板31之上方設置有導電體41。導電體41例如包含摻雜有磷等N型雜質之多晶矽(Si)、或金屬。導電體41作為源極線SL發揮功能。於導電體41之上方，介隔絕緣體設置有導電體43。導電體43作為選擇閘極線SGS發揮功能。
於圖4之例子中，於導電體43之上方，於各導電體間介隔絕緣體依次積層有9層導電體45。導電體45例如自接近半導體基板31之一側起，分別依次作為字元線WL0、字元線WL1、字元線WL2、……、字元線WL7、選擇閘極線SGD發揮功能。
於導電體45、導電體43、及導電體41中設置有記憶柱MP。1個記憶柱MP相當於1個NAND字符串NS中包含之記憶胞電晶體MT0～MT7以及選擇電晶體ST1及ST2所在之區域。記憶柱MP例如於z方向延伸。例如，記憶柱MP之上端位於較最上方的導電體45之上表面更上方，記憶柱MP之下端位於較導電體41之上表面更下方。
記憶柱MP例如包括核心部471、半導體472、隧道氧化膜473、絕緣膜474、阻擋絕緣膜475、及半導體476。柱狀核心部471之上端位於較最上方的導電體45之上表面更上方，核心部471之下端位於較導電體41之上表面更下方。核心部471之側面及下表面由半導體472所覆蓋。半導體472之上表面位於較核心部471之上表面更上方。半導體472之側面中之導電體41之上表面與下表面之間之某區域與導電體41接觸。於除該區域以外之半導體472之側面及下表面上，依序設置有隧道氧化膜473、絕緣膜474、及阻擋絕緣膜475。於核心部471之上表面上設置有半導體476。半導體476之側面由半導體472覆蓋。半導體472作為記憶胞電晶體MT及選擇電晶體ST之通道發揮功能。絕緣膜474作為電荷儲存層發揮功能。記憶柱MP中與導電體43相交之部分例如作為選擇電晶體ST2發揮功能。記憶柱MP中與導電體45相交之部分，例如自接近半導體基板31之一側起，分別依次作為記憶胞電晶體MT0、記憶胞電晶體MT1、……、記憶胞電晶體MT7、選擇電晶體ST1發揮功能。
於半導體472及476之上表面設置有柱狀接觸插塞CP。各接觸插塞CP之上表面與供設置位元線之層中之1個導電體51接觸。導電體51作為位元線BL發揮功能。導電體51例如於y方向上延伸。複數個導電體51例如沿x方向相互具有間隔地設置。
於導電體45、導電體43、及導電體41中設置有分隔區域SR。分隔區域SR例如以於與x方向及z方向對應之xz平面上板狀展開之方式設置。分隔區域SR之上端位於較最上方導電體45之上表面更上方，分隔區域SR之下端位於較導電體41之上表面更下方且較導電體41之下表面更上方。藉由分隔區域SR將導電體45及導電體43分隔。複數個分隔區域SR例如沿y方向相互具有間隔地設置。於相鄰之分隔區域SR間設置有例如1個塊BLK。如圖4所圖示，不同之塊BLK之記憶柱MP共通連接於同一導電體51。藉此，位元線BL於塊BLK之間共用。另一方面，導電體41未被分隔區域SR分隔。藉此，源極線SL於塊BLK之間共用。
又，於導電體41上設置有導電體LI。導電體LI例如以於與x方向及z方向對應之xz平面上板狀展開之方式設置。導電體LI作為源極線接點發揮功能。
(5)記憶胞電晶體之閾值電壓分佈  圖5表示圖3所示之記憶胞陣列11中之各記憶胞電晶體MT保持2位資料時之閾值電壓分佈、資料分配、及讀出電壓之一例。
記憶胞電晶體MT基於能夠將該記憶胞電晶體MT自斷開狀態切換成接通狀態之閘極、源極間之最小電位差(以下稱為閾值電壓)，保持上述2位資料。於寫入動作中，藉由將電子注入至記憶胞電晶體MT之電荷儲存層而進行使該記憶胞電晶體MT之閾值電壓上升之程式動作。
圖5表示作為這種閾值電壓之控制結果而形成之4個閾值電壓分佈。於圖5所示之閾值電壓分佈中，縱軸對應於記憶胞電晶體MT之個數，橫軸對應於記憶胞電晶體MT之閾值電壓Vth。於橫軸中，作為一例，示出了對記憶胞電晶體MT之源極施加例如基準電壓VSS時能夠將該記憶胞電晶體MT自斷開狀態切換成接通狀態之施加至該記憶胞電晶體MT之閘極之最低之電壓。
例如，根據記憶胞電晶體MT之閾值電壓包含於該4個閾值電壓分佈之哪一個中，將該記憶胞電晶體MT區分為處於「Er」狀態、「A」狀態、「B」狀態、及「C」狀態中之任一狀態。按照記憶胞電晶體MT處於「Er」狀態、「A」狀態、「B」狀態、「C」狀態之順序，該記憶胞電晶體MT之閾值電壓變高。例如，對「Er」狀態分配「11」(「高位/低位」)資料，對「A」狀態分配「01」資料，對「B」狀態分配「00」資料，對「C」狀態分配「10」資料。對各狀態分配之資料係記憶於處於該狀態之記憶胞電晶體MT中之資料。
於讀出動作中，判定記憶胞電晶體MT處於哪一個狀態。設定讀出動作中使用之讀出電壓。具體而言，對應「A」狀態設定讀出電壓AR，對應「B」狀態設定讀出電壓BR，對應「C」狀態設定讀出電壓CR。
於抹除動作中，藉由自記憶胞電晶體MT之電荷儲存層去除電子，進行使該記憶胞電晶體MT之閾值電壓下降而包含於「Er」狀態之閾值電壓分佈中之動作。
又，於抹除動作中，亦進行確認記憶胞電晶體MT之閾值電壓是否低於特定電壓之抹除驗證動作。設定抹除驗證動作中使用之抹除驗證電壓(未圖示)。抹除驗證電壓例如設定為始終高於處於「Er」狀態之記憶胞電晶體MT之閾值電壓，而且低於讀出電壓AR。
再者，以上說明之1個記憶胞電晶體MT中記憶之資料之位數與對上述閾值電壓分佈之資料分配僅為一例，並不限於此。
(6)感測放大器模組  圖6表示第1實施方式之半導體記憶裝置1之感測放大器模組12之一部分電路構成之一例。再者，以下詳細說明之感測放大器模組12之構成僅為一例，作為感測放大器模組12，能夠應用各種構成。於以下之說明中，將寫入對象或讀出對象之記憶胞電晶體MT稱為選擇記憶胞電晶體MT。
感測放大器模組12包括例如設置於每個位元線BL之感測放大器單元SAU。以下，舉例說明連接於某位元線BL之感測放大器單元SAU之構成。例如，連接於其他位元線BL之感測放大器單元SAU亦具有相同之構成。
感測放大器單元SAU例如包括n通道MOS電晶體Tr1及Tr2以及感測放大器電路SA。
電晶體Tr1之第1端子連接於位元線BL，電晶體Tr1之第2端子連接於電晶體Tr2之第1端子。對電晶體Tr1之閘極施加控制信號BLS。電晶體Tr2之第2端子連接於感測放大器電路SA，對電晶體Tr2之閘極施加控制信號BLC。藉由電晶體Tr1，能夠控制位元線BL與感測放大器電路SA之間之電性連接。藉由電晶體Tr2，能夠將位元線BL鉗位為與控制信號BLC對應之電位。控制信號BLS及BLC例如藉由定序器17供給。
對感測放大器電路SA之某端子施加電壓VDD，對感測放大器電路SA之其他端子施加電壓VSS。感測放大器電路SA能夠將該等電壓傳送至位元線BL。藉此，於讀出動作及寫入動作中，感測放大器電路SA能夠以如下所述之方式進行動作。
於讀出動作中，感測放大器電路SA基於流入位元線BL之電流或該位元線BL之電位，感測電性連接於該位元線BL之選擇記憶胞電晶體MT之閾值電壓。藉此，感測放大器電路SA讀出該選擇記憶胞電晶體MT中記憶之資料。感測放大器電路SA能夠將該讀出之資料發送至輸入輸出電路14。
又，於寫入動作中，感測放大器電路SA自輸入輸出電路14接收資料。感測放大器電路SA將基於該接收到之資料之電壓施加至位元線BL。藉此，可使電性連接於該位元線BL之選擇記憶胞電晶體MT之閾值電壓例如上升，將資料記憶於該選擇記憶胞電晶體MT。
[動作例]  對第1實施方式之半導體記憶裝置1中執行之抹除動作進行說明。以下，為使說明簡潔而省略對抹除動作中之抹除驗證動作之說明。
(1)GIDL抹除動作之概要  半導體記憶裝置1於抹除動作中分別於抹除動作之對象之塊BLK之選擇電晶體ST1及ST2中產生GIDL(Gate-Induced Drain Leakage，閘極引發汲極漏電流)電流。以下，列舉抹除動作之對象之塊BLK之某個記憶柱MP為例，對該記憶柱MP之選擇電晶體ST1及ST2之控制進行說明，該塊BLK之其他記憶柱MP亦同樣如此。
例如，於源極線SL之電位較選擇電晶體ST2之閘極之電位高電位差ΔVα以上之情形時，產生GIDL電流(以下亦稱為SL側GIDL電流)。與SL側GIDL電流對應之電子向源極線SL側移動，伴隨SL側GIDL電流產生之電洞供給至記憶柱MP內。同樣地，於對應之位元線BL之電位較選擇電晶體ST1之閘極之電位高電位差ΔVβ以上之情形時，產生GIDL電流(以下亦稱為BL側GIDL電流)。與BL側GIDL電流對應之電子向位元線BL側移動，伴隨BL側GIDL電流產生之電洞供給至記憶柱MP內。於該等GIDL電流之產生中，例如較佳為於成為選擇電晶體ST1及/或ST2之汲極之區域摻雜N型雜質。又，產生該等GIDL電流時之源極線SL與選擇電晶體ST2之閘極之電位差、及位元線BL與選擇電晶體ST1之閘極之電位差例如出於防止選擇電晶體ST1及ST2破壞之目的，較佳為電位差ΔVg th以內。電位差ΔVg th大於電位差ΔVα及ΔVβ。
半導體記憶裝置1利用該原理產生GIDL電流。供給至記憶柱MP內之電洞與該記憶柱MP之記憶胞電晶體MT之電荷儲存層中之電子結合。藉此，使該記憶胞電晶體MT之閾值電壓下降，包含於「Er」狀態之閾值電壓分佈中。
(2)GIDL抹除動作中使用之各種電壓之例子  圖7係表示第1實施方式之半導體記憶裝置1中之抹除動作中利用之對各種佈線施加之電壓之時間變化之一例之時序圖。以下詳細說明之抹除動作僅為一例，本實施方式之抹除動作不限於此。再者，以下，於對施加至某佈線之電壓等進行說明之情形時，除非其後明確說明對該佈線施加其他電壓、或將該佈線設為浮動狀態，否則繼續對該佈線施加該電壓。
圖7表示對抹除動作之對象之塊BLK之佈線施加之電壓之時間變化之一例。以下，將抹除動作之對象之塊BLK稱為選擇塊BLK(sel)。又，將選擇塊BLK(sel)之字元線WL以及選擇閘極線SGS及SGD分別稱為字元線WL(sel)以及選擇閘極線SGS(sel)及SGD(sel)。圖7表示分別對與選擇塊BLK(sel)中舉例說明之記憶柱MP對應之某個字元線WL(sel)及某個選擇閘極線SGD(sel)施加之電壓之時間變化。以下，對分別施加至該字元線WL(sel)及該選擇閘極線SGD(sel)之電壓之控制進行說明，但分別施加至其他字元線WL(sel)及選擇閘極線SGD(sel)之電壓亦以同樣方式控制。
又，圖7亦表示對與選擇塊BLK(sel)不同之某塊BLK之佈線施加之電壓之時間變化之一例。以下，為了使說明簡潔，而將該塊BLK稱為偏壓塊BLK(bias)。又，將偏壓塊BLK(bias)之字元線WL以及選擇閘極線SGS及SGD分別稱為字元線WL(bias)以及選擇閘極線SGS(bias)及SGD(bias)。圖7表示分別對與偏壓塊BLK(bias)中舉例說明之記憶柱MP對應之某個字元線WL(bias)及某個選擇閘極線SGD(bias)施加之電壓之時間變化。以下，對分別施加至該字元線WL(bias)及該選擇閘極線SGD(bias)之電壓之控制進行說明，但分別施加至其他字元線WL(bias)及選擇閘極線SGD(bias)之電壓亦以同樣方式控制。以下，列舉偏壓塊BLK(bias)之1個記憶柱MP為例，進行與該記憶柱MP中之GIDL電流之產生之控制相關之說明，該塊BLK(bias)之其他記憶柱MP亦同樣如此。
列解碼器模組13按照定序器17之控制，選擇用作偏壓塊BLK(bias)之塊BLK。該偏壓塊BLK(bias)之選擇亦可基於經選擇之抹除動作對象之塊BLK。或者，用作偏壓塊BLK(bias)之塊BLK亦可於半導體記憶裝置1中預先設定。於此情形時，例如亦可於包含以沿某方向依次相鄰之方式設置之複數個塊BLK之平面，將位於端之塊BLK設定為偏壓塊BLK(sel)。
列解碼器模組13能夠將自電壓產生電路19供給之電壓傳送至偏壓塊BLK(bias)。可用作偏壓塊BLK(bias)之塊BLK例如不用作供資料記憶之區域。即，偏壓塊BLK(bias)中之記憶胞電晶體MT分別具有包含於「Er」狀態之閾值電壓分佈中之閾值電壓。或者，可用作偏壓塊BLK(bias)之塊BLK亦可用作供資料記憶之區域。
如上所述，於選擇塊BLK(sel)與偏壓塊BLK(bias)之間，共用各位元線BL及源極線SL。舉例說明之2個記憶柱MP設為連接於同一位元線BL。圖7中示出分別對與該2個記憶柱對應之1個位元線BL及源極線SL施加之電壓之時間變化。以下，對施加至該位元線BL之電壓之控制進行說明，施加至該等位元線BL中之其他位元線BL之電壓亦以同樣方式控制。
對字元線WL以及選擇閘極線SGS及SGD之電壓之施加例如藉由定序器17對電壓產生電路19及列解碼器模組13之控制而執行。對源極線SL之電壓之施加例如藉由定序器17對電壓產生電路19之控制而執行。對位元線BL之電壓之施加例如藉由定序器17對電壓產生電路19及感測放大器模組12之控制而執行。
於圖7之例子中，開始抹除動作前，分別對字元線WL(sel)及WL(bias)、選擇閘極線SGS(sel)、SGD(sel)、SGS(bias)、及SGD(bias)、位元線BL、以及源極線SL施加電壓VSS。
於時刻T0，施加至源極線SL之電壓升壓至電壓VERA，對字元線WL(sel)施加電壓VE。電壓VE係對選擇塊BLK(sel)之記憶胞電晶體MT之閘極施加之選擇電壓。圖7中示出電壓VE高於電壓VSS，但不限於此，例如可為電壓VSS，亦可低於電壓VSS。電壓VERA高於電壓VE。
又，於時刻T0，字元線WL(bias)及選擇閘極線SGD(bias)設為浮動狀態。相應於施加至源極線SL之電壓升壓，被施加至浮動狀態之字元線WL(bias)及選擇閘極線SGD(bias)各者之電壓升壓。其原因在於，於字元線WL(bias)及選擇閘極線SGD(bias)各者與連接於源極線SL之導電體LI之間存在電容耦合。例如，字元線WL(bias)及選擇閘極線SGD(bias)各自之電位上升至接近源極線SL之電位。再者，字元線WL(bias)及選擇閘極線SGD(bias)被設為浮動狀態之時點不限定於時刻T0，可早於時刻T0，亦可晚於時刻T0。
於如上所述對各佈線施加電壓之狀況下，於偏壓塊BLK(bias)及選擇塊BLK(sel)中之任一個中，選擇電晶體ST2皆為斷開狀態，電子不自源極線SL流向記憶柱MP內。
其後，於時刻T1，施加至選擇閘極線SGS(bias)之電壓升壓成電壓VGS。電壓VGS高於電壓VE。時刻T1例如為如下時刻，即，於如上所述施加電壓從而源極線SL之電位上升之過程中，源極線SL之電位較被施加電壓VSS之選擇閘極線SGS(bias)之電位僅高出電位差ΔVg。電位差ΔVg例如為電位差ΔVα及ΔVβ以上且為電位差ΔVg th以下。電壓VGS例如為如下電壓：當以如上方式施加了電壓之源極線SL及選擇閘極線SGS(bias)之電位穩定時，源極線SL之電位較選擇閘極線SGS(bias)之電位僅高出例如電位差ΔVg。於此種情形時，例如，於時刻T1以後，可視作源極線SL之電位較選擇閘極線SGS(bias)之電位僅高出電位差ΔVg。
因此，於時刻T1以後，於偏壓塊BLK(bias)之記憶柱MP產生SL側GIDL電流。於偏壓塊BLK(bias)中，字元線WL(bias)為浮動狀態。因此，伴隨該SL側GIDL電流而產生之電洞，於偏壓塊BLK(bias)之中不會被擷取至電荷儲存層，而能夠於該記憶柱MP內移動。
又，於時刻T1，施加至連接於位元線BL之電晶體Tr1之閘極之控制信號BLS被設為低位準。電晶體Tr1於低位準之控制信號BLS被施加至閘極期間為斷開狀態。施加至以此方式控制之位元線BL之電壓相應於SL側GIDL電流產生而升壓，並升壓至電壓VBL。其原因在於，如上所述電洞能夠於記憶柱內移動，從而施加至源極線SL之電壓VERA會被傳送。經施加電壓VBL之位元線BL之電位較經施加電壓VERA之源極線SL之電位僅低了電位差ΔVd。電位差ΔVd相當於例如偏壓塊BLK(bias)之選擇電晶體ST1之二極體閾值及選擇電晶體ST2之二極體閾值之和。再者，電晶體Tr1成為斷開狀態之時點不限定於時刻T1。
進而，於時刻T1，施加至選擇閘極線SGS(sel)之電壓與選擇閘極線SGS(bias)同樣地升壓至電壓VGS。於此種情形時，例如，於時刻T1以後，可視作源極線SL之電位較選擇閘極線SGS(sel)之電位僅高出電位差ΔVg。再者，施加至選擇閘極線SGS(sel)之電壓之該升壓不限定於時刻T1。
因此，於時刻T1以後，於選擇塊BLK(sel)之記憶柱MP產生SL側GIDL電流。於選擇塊BLK(sel)中，對字元線WL(sel)施加如電壓VE之低電壓。因此，伴隨該SL側GIDL電流而產生之電洞進入該記憶柱MP之記憶胞電晶體MT之電荷儲存層，與該電荷儲存層中之電子耦合。
其後，於時刻T2，施加至選擇閘極線SGD(sel)之電壓升壓至電壓VGD。電壓VGD高於電壓VE。時刻T2例如為如下時刻：於如上所述施加電壓而使位元線BL之電位上升之過程中，位元線BL之電位較被施加電壓VSS之選擇閘極線SGD(sel)之電位僅高出電位差ΔVg。電壓VGD例如為如下電壓，即，於以此方式施加了電壓之位元線BL及選擇閘極線SGD(sel)之電位穩定時，位元線BL之電位較選擇閘極線SGD(sel)之電位僅高出例如電位差ΔVg。於此種情形時，例如，於時刻T2以後，可視作位元線BL之電位較選擇閘極線SGD(sel)之電位僅高出電位差ΔVg。又，於此種情形時，經施加電壓VGD之選擇閘極線SGD(sel)之電位較經施加電壓VGS之選擇閘極線SGS(sel)之電位僅低了電位差ΔVd。
因此，於時刻T2以後，於選擇塊BLK(sel)之記憶柱MP產生BL側GIDL電流。與對選擇塊BLK(sel)中之SL側GIDL電流進行說明同樣地，伴隨BL側GIDL電流而產生之電洞進入該記憶柱MP之記憶胞電晶體MT之電荷儲存層，與該電荷儲存層中之電子耦合。
於上述內容中，對如下情形時之例子進行了說明：對選擇閘極線SGS(bias)及SGS(sel)施加電壓VGS，對選擇閘極線SGD(sel)施加低於電壓VGS之電壓VGD。但本實施方式並不限於此。例如，亦可對選擇閘極線SGS(bias)、SGS(sel)、及SGD(sel)施加同一電壓VGD。
又，於上述內容中，對於偏壓塊BLK(bias)中字元線WL(bias)及選擇閘極線SGD(bias)成為浮動狀態之情形時之例子進行了說明。但本實施方式並不限於此。只要分別對字元線WL(bias)及選擇閘極線SGD(bias)施加例如使於時刻T1以後伴隨SL側GIDL電流而產生之電洞能夠於記憶柱MP內移動之電壓即可。
又，於上述內容中，對於選擇塊BLK(sel)中產生SL側GIDL電流與BL側GIDL電流兩者之情形時之例子進行了說明。但本實施方式並不限於此。例如，亦可將半導體記憶裝置1構成為於選擇塊BLK(sel)中僅產生BL側GIDL電流。
進而，於上述內容中，對分別於選擇電晶體ST1及ST2中以同一電位差ΔVg產生GIDL電流之情形時進行了說明，但本實施方式並不限於此。
(3)GIDL抹除動作之機制  圖8係用以說明第1實施方式之半導體記憶裝置1中之抹除動作之模式圖。圖8對應於圖4所圖示之半導體記憶裝置1之截面構造。
於圖8中，圖示了偏壓塊BLK(bias)之某記憶柱MP與選擇塊BLK(sel)之某記憶柱MP。一面參照圖8，一面對與圖7所示之時序圖對應之抹除動作進行說明。
首先，於時刻T0，對源極線SL施加電壓VERA。其後，於時刻T1，一面對源極線SL施加電壓VERA，一面分別對選擇閘極線SGS(bias)及SGS(sel)施加電壓VGS。
以此方式對各佈線施加電壓，源極線SL之電位變得較選擇閘極線SGS(bias)及SGS(sel)之電位僅高出例如電位差ΔVg。
與之相應地，於時刻T1以後，於偏壓塊BLK(bias)之記憶柱MP之選擇電晶體ST2繼續產生SL側GIDL電流(圖中之「GIDL1」)，又，於選擇塊BLK(sel)之記憶柱MP之選擇電晶體ST2亦繼續產生SL側GIDL電流(圖中之「GIDL2」)。伴隨該等GIDL電流而產生之電洞分別供給至偏壓塊BLK(bias)及選擇塊BLK(sel)之記憶柱MP內。
又，相應於偏壓塊BLK(bias)中之SL側GIDL電流之產生，而對位元線BL施加電壓VBL。電壓VBL例如高於感測放大器模組12所能夠施加之最高電壓。其後，於時刻T2，一面對位元線BL施加電壓VBL，一面對選擇閘極線SGD(sel)施加電壓VGD。
以此方式對各佈線施加電壓，位元線BL之電位較選擇閘極線SGD(sel)之電位僅高出例如電位差ΔVg。
與之相應地，於選擇塊BLK(sel)之記憶柱MP之選擇電晶體ST1產生BL側GIDL電流(圖中之「GIDL3」)。伴隨BL側GIDL電流而產生之電洞供給至選擇塊BLK(sel)之記憶柱MP內。另一方面，與BL側GIDL電流對應之電子流經位元線BL，該電子與於偏壓塊BLK(bias)中伴隨SL側GIDL電流之產生而產生之電洞耦合(圖中之「再耦合」)。如此，即便電子流經位元線BL，位元線BL之電位亦不會下降而得以維持，於時刻T2以後，於選擇塊BLK(sel)中亦繼續產生BL側GIDL電流。
如上所述，對選擇塊BLK(sel)之記憶柱MP內繼續供給電洞。該供給之電洞與該記憶柱MP之記憶胞電晶體MT之電荷儲存層中之電子耦合。藉此，該記憶胞電晶體MT之閾值電壓下降而包含於「Er」狀態之閾值電壓分佈中。
[效果]  第1實施方式之半導體記憶裝置1於抹除動作中，於抹除動作之對象之塊BLK產生SL側GIDL電流及BL側GIDL電流。伴隨該等GIDL電流而產生之電洞供給至該塊BLK之記憶柱MP內。該供給之電洞與該記憶柱MP之記憶胞電晶體MT之電荷儲存層中之電子耦合。藉此，該記憶胞電晶體MT之閾值電壓下降。
半導體記憶裝置1為了產生BL側GIDL電流，而對位元線BL施加某電壓(以下，亦稱為抹除電壓)，於執行抹除動作期間，例如繼續施加該電壓。
此處，於不對位元線BL繼續施加抹除電壓之情形時，與BL側GIDL電流對應之電子流經位元線BL，該位元線BL之電位可降低。其結果，可能會發生如下情況：上述電洞亦可自記憶柱MP內流向位元線BL、及/或無法於抹除動作中繼續產生BL側GIDL電流。其可能與目標資料抹除不完整有關。
抹除電壓例如高於感測放大器模組12所能夠施加之電壓。因此，為了對位元線BL施加抹除電壓，例如考慮於各位元線BL設置能夠傳送抹除電壓之高耐壓MOS電晶體。但若於各位元線BL設置高耐壓MOS電晶體，則對半導體記憶裝置1之晶片尺寸之不良影響較大。
對此，半導體記憶裝置1於抹除動作中利用偏壓塊BLK(bias)對位元線BL施加抹除電壓，並繼續施加該電壓。更具體而言，半導體記憶裝置1於偏壓塊BLK(bias)產生SL側GIDL電流。相應於SL側GIDL電流之產生，將抹除電壓VBL施加至位元線BL。
因此，於半導體記憶裝置1中，無需如上所述於各位元線BL設置高耐壓MOS電晶體。即，於半導體記憶裝置1中，能夠減少電路元件之數量。特別是能夠減少佔有面積相對較大之高耐壓MOS電晶體之數量。因此，根據半導體記憶裝置1，例如能夠提供晶片尺寸小型化、及/或位成本降低之半導體記憶裝置。進而，藉由減少電路元件之數量，電路元件與佈線之間之接點之數量亦減少。因此，根據半導體記憶裝置1，例如能夠提供接點間產生之寄生電容小且性能提高之半導體記憶裝置。
＜其他實施方式＞  於本說明書中，於使用同一、一致、固定、及維持等表述之情形時，亦可包括包含設計範圍內之誤差之情形。
又，於表述為施加或供給某電壓之情形時，亦包括進行如施加或供給該電壓之控制、以及實際上施加或供給該電壓中之任一種情況。進而，施加或供給某電壓亦可包括施加或供給例如0 V之電壓。
於本說明書中，「連接」表示電性連接，不排除例如於其間介隔其他元件。
又，於表述為第1電路元件配置於第2電路元件與第3電路元件之間之情形時，包括如下情況：第1電路元件具有如第1電路元件之第1端子連接於第2電路元件且第1電路元件之第2端子連接於第3電路元件之連接關係。於此情形時，不排除於第1電路元件與第2電路元件之間、及/或第1電路元件與第3電路元件之間介隔其他元件。
上述內容中說明了若干實施方式，但該等實施方式係作為例子提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他各種方式實施，能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式及其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。  [相關申請案]
本申請案享有以日本專利申請案2019-222788號(申請日：2019年12月10日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置 2:記憶體控制器 3:記憶系統 4:主機裝置 11:記憶胞陣列 12:感測放大器模組 13:列解碼器模組 14:輸入輸出電路 15:暫存器 16:邏輯控制電路 17:定序器 18:就緒/忙碌控制電路 19:電壓產生電路 21:主機介面電路 22:CPU 23:RAM 24:ROM 25:記憶體介面電路 31:半導體基板 41, 43, 45, 51, LI:導電體 100:記憶胞部 151:狀態暫存器 152:地址暫存器 153:指令暫存器 471:核心部 472, 476:半導體 473:隧道氧化膜 474:絕緣膜 475:阻擋絕緣膜 BL:位元線 BLK:塊 CU:胞單元 CP:接觸插塞 MT:記憶胞電晶體 MP:記憶柱 NS:NAND字符串 SU:字符串單元 SGD, SGS:選擇閘極線 SL:源極線 ST:選擇電晶體 SAU:感測放大器單元 SA:感測放大器電路 SR:分隔區域 Tr:電晶體 Tr1, Tr2:電晶體 T0, T1, T2:時刻 VERA:電壓(第1電壓) VGS:電壓(第2電壓) VBL:電壓(第3電壓) VGD:電壓(第4電壓) VE:電壓 VSS:電壓(基準電壓) VDD:電壓 WL:字元線 ΔVd:電位差 ΔVg:電位差
圖1係表示包括第1實施方式之半導體記憶裝置之記憶系統之構成之一例之方塊圖。  圖2係表示第1實施方式之半導體記憶裝置之構成之一例之方塊圖。  圖3係表示第1實施方式之半導體記憶裝置中之記憶胞陣列之電路構成之一例之圖。  圖4係表示第1實施方式之半導體記憶裝置之截面構造之一例之剖視圖。  圖5係表示第1實施方式之半導體記憶裝置之由記憶胞電晶體形成之閾值電壓分佈之一例之圖。  圖6係表示第1實施方式之半導體記憶裝置之感測放大器模組之電路構成之一例之圖。  圖7係表示第1實施方式之半導體記憶裝置中之抹除動作中利用之對各種佈線施加之電壓之時間變化之一例之時序圖。  圖8係用以說明第1實施方式之半導體記憶裝置中之抹除動作之模式圖。
BL:位元線 SL:源極線 SGD,SGS:選擇閘極線 T0,T1,T2:時刻 VERA:電壓(第1電壓) VGS:電壓(第2電壓) VBL:電壓(第3電壓) VGD:電壓(第4電壓) VE:電壓 WL:字元線 ΔVd:電位差 ΔVg:電位差

Claims (18)

  1. 一種半導體記憶裝置，其具備： 源極線； 位元線； 第1記憶胞； 第1選擇電晶體，其配置於上述第1記憶胞與上述源極線之間； 第2選擇電晶體，其配置於上述第1記憶胞與上述位元線之間； 與上述第1選擇電晶體不同之第3選擇電晶體，其配置於上述源極線與上述位元線之間；及 控制電路； 上述第1選擇電晶體及上述第3選擇電晶體連接於上述源極線， 上述控制電路於對上述第1記憶胞進行抹除動作時， 在對上述源極線施加第1電壓之期間，對上述第3選擇電晶體之閘極施加低於上述第1電壓之第2電壓， 藉由對上述源極線施加上述第1電壓、及對上述第3選擇電晶體之閘極施加上述第2電壓，而於對上述位元線施加第3電壓之期間，對上述第2選擇電晶體之閘極施加低於上述第3電壓之第4電壓。
  2. 如請求項1之半導體記憶裝置，其中上述第3電壓低於上述第1電壓。
  3. 如請求項2之半導體記憶裝置，其中上述第4電壓低於上述第2電壓。
  4. 如請求項3之半導體記憶裝置，其中上述第1電壓與第3電壓之差等於上述第2電壓與上述第4電壓之差。
  5. 如請求項2之半導體記憶裝置，其中上述半導體記憶裝置進而具備配置於上述第3選擇電晶體與上述位元線之間之第4選擇電晶體，且 上述第1電壓與上述第3電壓之差係以上述第3選擇電晶體之二極體閾值及上述第4選擇電晶體之二極體閾值為基準。
  6. 如請求項1之半導體記憶裝置，其中上述第3選擇電晶體含在與包含上述第1記憶胞之塊不同之塊中。
  7. 如請求項1之半導體記憶裝置，其中相應於對上述位元線施加上述第3電壓之期間內對上述第2選擇電晶體之閘極施加上述第4電壓，從而上述第1記憶胞之閾值電壓降低。
  8. 如請求項1之半導體記憶裝置，其中上述控制電路進而於對上述位元線施加上述第3電壓、對上述第2選擇電晶體之閘極施加上述第4電壓之期間，對上述第1記憶胞之閘極施加低於上述第4電壓之第5電壓。
  9. 如請求項1之半導體記憶裝置，其中上述源極線包含金屬或多晶矽。
  10. 如請求項1之半導體記憶裝置，其中 上述半導體記憶裝置進而具備配置於上述第3選擇電晶體與上述位元線之間之第2記憶胞，且 開始對上述源極線施加上述第1電壓時，上述第2記憶胞具有抹除狀態之閾值電壓。
  11. 如請求項1之半導體記憶裝置，其中 上述半導體記憶裝置進而具備配置於上述第3選擇電晶體與上述位元線之間之第2記憶胞，且 上述控制電路進而於對上述源極線施加上述第1電壓、對上述第3選擇電晶體之閘極施加上述第2電壓之期間，將上述第2記憶胞之閘極設為浮動狀態。
  12. 如請求項11之半導體記憶裝置，其中 上述半導體記憶裝置進而具備配置於上述第2記憶胞與上述位元線之間之第4選擇電晶體，且 上述控制電路進而於對上述源極線施加上述第1電壓、對上述第3選擇電晶體之閘極施加上述第2電壓之期間，將上述第4選擇電晶體之閘極設為浮動狀態。
  13. 如請求項1之半導體記憶裝置，其中上述控制電路進而於對上述位元線施加上述第3電壓、對上述第2選擇電晶體之閘極施加上述第4電壓、及對上述源極線施加上述第1電壓之期間，對上述第1選擇電晶體之閘極施加上述第2電壓。
  14. 如請求項1之半導體記憶裝置，其中於開始對上述位元線施加上述第3電壓之後，開始對上述第2選擇電晶體之閘極施加上述第4電壓。
  15. 如請求項1之半導體記憶裝置，其中於開始對上述源極線施加上述第1電壓之後，開始對上述第3選擇電晶體之閘極施加上述第2電壓。
  16. 如請求項1之半導體記憶裝置，其中上述控制電路進而於開始對上述第3選擇電晶體之閘極施加上述第2電壓之同時，開始對上述第1選擇電晶體之閘極施加上述第2電壓。
  17. 如請求項16之半導體記憶裝置，其中於開始對上述源極線施加上述第1電壓之後，開始對上述第1選擇電晶體之閘極施加上述第2電壓。
  18. 如請求項1之半導體記憶裝置，其中 上述半導體記憶裝置進而具備： 第1佈線； 電壓施加電路，其對上述第1佈線施加電壓；及 第1電晶體，其連接於上述位元線及上述第1佈線； 上述控制電路進而於對上述位元線施加上述第3電壓之期間，將上述第1電晶體設為斷開狀態。
TW109123026A 2019-12-10 2020-07-08 半導體記憶裝置 TWI737394B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019222788A JP2021093230A (ja) 2019-12-10 2019-12-10 半導体記憶装置
JP2019-222788 2019-12-10

Publications (2)

Publication Number Publication Date
TW202123242A TW202123242A (zh) 2021-06-16
TWI737394B true TWI737394B (zh) 2021-08-21

Family

ID=76211021

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109123026A TWI737394B (zh) 2019-12-10 2020-07-08 半導體記憶裝置

Country Status (4)

Country Link
US (1) US11189348B2 (zh)
JP (1) JP2021093230A (zh)
CN (1) CN112951296B (zh)
TW (1) TWI737394B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021237642A1 (en) * 2020-05-29 2021-12-02 Yangtze Memory Technologies Co., Ltd. Method and apparatus for data erase in memory devices
JP2023028175A (ja) * 2021-08-18 2023-03-03 キオクシア株式会社 半導体記憶装置
WO2024057519A1 (ja) * 2022-09-16 2024-03-21 キオクシア株式会社 記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7512014B2 (en) * 2004-05-28 2009-03-31 Sandisk Corporation Comprehensive erase verification for non-volatile memory
US7894263B2 (en) * 2007-09-28 2011-02-22 Sandisk Corporation High voltage generation and control in source-side injection programming of non-volatile memory
US8873296B2 (en) * 2010-09-22 2014-10-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8976603B2 (en) * 2010-09-22 2015-03-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US10090054B2 (en) * 2010-11-29 2018-10-02 Toshiba Memory Corporation Nonvolatile semiconductor memory device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3332152B2 (ja) * 1998-02-18 2002-10-07 日本電気株式会社 不揮発性半導体記憶装置
JP3866460B2 (ja) * 1998-11-26 2007-01-10 株式会社東芝 不揮発性半導体記憶装置
US8014209B2 (en) * 2008-07-02 2011-09-06 Sandisk Technologies Inc. Programming and selectively erasing non-volatile storage
JP2010199235A (ja) * 2009-02-24 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置
KR101658479B1 (ko) * 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101742790B1 (ko) * 2010-11-16 2017-06-01 삼성전자주식회사 비휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템
FR2987696B1 (fr) * 2012-03-05 2014-11-21 St Microelectronics Rousset Procede de lecture ecriture de cellules memoire non volatiles
JP2014241180A (ja) * 2013-06-11 2014-12-25 株式会社東芝 不揮発性半導体記憶装置及びその動作方法
US8929141B1 (en) * 2013-10-02 2015-01-06 Sandisk Technologies Inc. Three-dimensional NAND memory with adaptive erase
KR20150063851A (ko) * 2013-12-02 2015-06-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 소거 방법
US9607702B2 (en) * 2015-03-25 2017-03-28 Macronix International Co., Ltd. Sub-block page erase in 3D p-channel flash memory
JP2017152066A (ja) * 2016-02-23 2017-08-31 東芝メモリ株式会社 不揮発性半導体記憶装置及びメモリシステム
KR102611851B1 (ko) * 2016-12-29 2023-12-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
JP2019117679A (ja) * 2017-12-27 2019-07-18 東芝メモリ株式会社 半導体記憶装置
JP2019160380A (ja) * 2018-03-16 2019-09-19 東芝メモリ株式会社 半導体記憶装置
US11081186B2 (en) * 2018-06-08 2021-08-03 Samsung Electronics Co., Ltd. Non-volatile memory device and erasing method of the same
KR102606826B1 (ko) * 2018-06-08 2023-11-27 삼성전자주식회사 비휘발성 메모리 장치 및 그 소거 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7512014B2 (en) * 2004-05-28 2009-03-31 Sandisk Corporation Comprehensive erase verification for non-volatile memory
US7894263B2 (en) * 2007-09-28 2011-02-22 Sandisk Corporation High voltage generation and control in source-side injection programming of non-volatile memory
US8873296B2 (en) * 2010-09-22 2014-10-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8976603B2 (en) * 2010-09-22 2015-03-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US10090054B2 (en) * 2010-11-29 2018-10-02 Toshiba Memory Corporation Nonvolatile semiconductor memory device

Also Published As

Publication number Publication date
JP2021093230A (ja) 2021-06-17
CN112951296A (zh) 2021-06-11
TW202123242A (zh) 2021-06-16
CN112951296B (zh) 2024-04-12
US11189348B2 (en) 2021-11-30
US20210174879A1 (en) 2021-06-10

Similar Documents

Publication Publication Date Title
US11594285B2 (en) Semiconductor memory device
TWI517160B (zh) 半導體記憶體系統
JP5814867B2 (ja) 半導体記憶装置
TWI527038B (zh) 半導體儲存裝置、其控制器及進行其中之資料運算之方法
US8659950B1 (en) Semiconductor memory device
US11037634B2 (en) Semiconductor storage device having a group adjacent bit lines connected to sense circuits that are each connected to a different data bus
TW202042309A (zh) 半導體記憶體裝置
TWI737394B (zh) 半導體記憶裝置
JP2019036374A (ja) 半導体記憶装置
JP2008204545A (ja) 不揮発性半導体メモリ
TW202025458A (zh) 半導體記憶裝置
US10861865B2 (en) Semiconductor storage device
US10796771B1 (en) Semiconductor memory device
CN112530486A (zh) 半导体存储装置
CN112466367B (zh) 非易失性半导体存储装置
TWI713037B (zh) 半導體記憶裝置
TWI797988B (zh) 半導體記憶裝置
TWI810780B (zh) 半導體記憶裝置
US20240013821A1 (en) Nonvolatile semiconductor memory device
US20230307051A1 (en) Semiconductor memory device
TW202303597A (zh) 非揮發性半導體記憶裝置
JP2024025470A (ja) 半導体メモリ