CN112466367B - 非易失性半导体存储装置 - Google Patents

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Abstract

非易失性半导体存储装置(20)具备：半导体衬底(30)，具有第1导电型，且在背面具备破碎层(30R)；存储单元阵列(21)，配置在半导体衬底的与破碎层相反侧的正面上；及第1导电型高电压晶体管(HVP)，配置在半导体衬底上，具备第1导电型通道，对存储单元阵列供给高电压。第1导电型高电压晶体管具备：阱区域(NW)，配置在半导体衬底的正面，具有与第1导电型为相反导电型的第2导电型；p+源极区域及p+漏极区域，配置在阱区域；及第1高浓度层(WT2)，配置在半导体衬底的破碎层与阱区域之间，浓度比半导体衬底的杂质浓度高，且为第1导电型。

Description

非易失性半导体存储装置
相关申请的引用
本申请以2019年9月9日提出申请的现有的日本专利申请第2019-163798号的优先权的利益为基础，且追求其利益，它的全部内容通过引用而包含在本文中。
技术领域
本发明的实施方式涉及一种非易失性半导体存储装置。
背景技术
已知作为非易失性半导体存储装置的三维(3D；3Dimensional)NAND(Not-And，与非)闪速存储器。3DNAND闪速存储器随着一代一代地发展而单元的积层数增加，因此形成在半导体衬底上的NAND闪速存储器元件的高度也随之变高。
发明内容
因此，为了将3DNAND闪速存储器芯片厚度设为规定的厚度，要求使半导体衬底变薄。
实施方式要解决的问题在于提供一种抑制半导体衬底的漏电流且可靠性高的非易失性半导体存储装置。
实施方式的非易失性半导体存储装置具备：半导体衬底，具有第1导电型，且在背面具备破碎层；存储单元阵列，配置在半导体衬底的与破碎层相反侧的正面上；以及第1导电型高电压晶体管，配置在半导体衬底上，具备第1导电型通道，对存储单元阵列供给高电压。第1导电型高电压晶体管具备：阱区域，配置在半导体衬底的正面，具有与第1导电型为相反导电型的第2导电型；源极区域及漏极区域，配置在阱区域，且为第1导电型；以及第1高浓度层，配置在破碎层与阱区域之间，浓度比半导体衬底的杂质浓度高，且为第1导电型。
附图说明
图1是表示应用实施方式的非易失性半导体存储装置的存储器系统的块构成例的图。
图2是表示实施方式的非易失性半导体存储装置的块构成例的图。
图3是表示实施方式的非易失性半导体存储装置的存储单元阵列的电路构成例的图。
图4是表示实施方式的非易失性半导体存储装置的存储单元阵列的剖面结构例的图。
图5A是表示实施方式的非易失性半导体存储装置的行解码器的块构成例的图。
图5B是表示实施方式的非易失性半导体存储装置的删除动作中所使用的电路构成例的图。
图6是(a)表示应用在实施方式的非易失性半导体存储装置中的电平转换器的电路构成例的图；(b)表示应用在实施方式的非易失性半导体存储装置中的电平转换器的另一电路构成例的图。
图7是(a)应用在电平转换器中的HVND的电压关系例；(b)应用在电平转换器中的HVP的电压关系例；(c)与图7(b)等效的电压关系例。
图8是在实施方式的非易失性半导体存储装置中，(a)电平转换器53A的HVP在写入时及删除时被施加的电压关系例；(b)电平转换器54的HVP在写入时及删除时被施加的电压关系例。
图9是(a)在比较例的非易失性半导体存储装置中，在背面具备镜面的半导体衬底的示意性剖面结构图；(b)在实施方式的非易失性半导体存储装置中，在背面具备破碎层的半导体衬底的示意性剖面结构图。
图10是(a)中心线平均粗糙度Ra的说明图；(b)最大高度Rmax的说明图。
图11是在比较例的非易失性半导体存储装置中，构成周边电路的HVN、HVP、LVN、LVP的示意性剖面结构图。
图12是在第1实施方式的非易失性半导体存储装置中，构成周边电路的HVN、HVP、LVN、LVP的示意性剖面结构图。
图13是(a)作为比较例，不形成WT2的情况下的HVP部分的耗尽层的到达距离的模拟结果的示意图；(b)在第1实施方式的非易失性半导体存储装置中，HVP部分的耗尽层的到达距离的模拟结果的示意图。
图14A是作为比较例对不形成WT2的情况下的删除时的电平转换器54的HVP部分及单元阵列部分的耗尽层的扩展情况进行说明的示意性剖面结构图。
图14B是作为比较例对不形成WT2的情况下的写入时的电平转换器53A的HVP部分的耗尽层的扩展情况进行说明的示意性剖面结构图。
图15是对在第1实施方式的非易失性半导体存储装置中，在电平转换器54的HVP部分及单元阵列部分形成WT2的情况下的删除时的耗尽层的扩展情况进行说明的示意性剖面结构图。
图16是在第1实施方式的非易失性半导体存储装置中，在HVP部分形成WT2的情况下的n阱NW及WT2的杂质密度分布例。
图17是在第2实施方式的非易失性半导体存储装置中，构成周边电路的HVN、HVP、LVN、LVP的示意性剖面结构图。
图18是说明在第2实施方式的非易失性半导体存储装置中，在电平转换器54的HVP部分及单元阵列部分形成WT2及WT1的情况下的删除时的耗尽层的扩展情况的示意性剖面结构图。
图19是在第3实施方式的非易失性半导体存储装置中，构成周边电路的HVN、HVP、LVN、LVP的示意性剖面结构图。
图20是在第3实施方式的非易失性半导体存储装置中，(a)HVP的示意性平面图案构成例；(b)HVP的另一示意性平面图案构成例。
图21是在第4实施方式的非易失性半导体存储装置中，构成周边电路的HVN、HVP、LVN、LVP的示意性剖面结构图。
图22是在第5实施方式的非易失性半导体存储装置中，构成周边电路的HVN、HVP、LVN、LVP的示意性剖面结构图。
图23是在第6实施方式的非易失性半导体存储装置中，构成周边电路的HVN、HVP、LVN、LVP的示意性剖面结构图。
具体实施方式
接下来，参考附图对实施方式进行说明。以下进行说明的附图的记载中，对相同或相似的部分标注相同或相似的符号。但，附图是示意性的图，应注意各构成零件的厚度与平面尺寸的关系等与实物不同。因此，具体的厚度或尺寸应斟酌以下的说明来进行判断。另外，当然附图彼此之间也包含彼此的尺寸关系或比率不同的部分。
另外，以下所示的实施方式是例示用来实现技术性思想的装置或方法，而并非特定出各构成零件的材质、形状、结构、配置等。该实施方式可以在权利要求书中施加各种变更。
在以下的说明中，n通道高电压MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管HVN、p通道高电压MOS晶体管HVP、n通道低电压MOS晶体管LVN、p通道低电压MOS晶体管LVP有时也为了简化表达而记载为n通道高电压晶体管HVN、p通道高电压晶体管HVP、n通道低电压晶体管LVN、p通道低电压晶体管LVP。另外，有时也简单地记载为HVN、HVP、LVN、LVP。
[实施方式](存储器系统)应用了实施方式的非易失性半导体存储装置20的存储器系统1的块构成例是如图1所示那样表示。
存储器系统1例如与外部的主机设备进行通信。存储器系统1保存来自主机设备(未图示)的数据，另外，将数据读出到主机设备。
如图1所示，存储器系统1具备控制器10及非易失性半导体存储装置(NAND闪速存储器)20。控制器10从主机设备接收命令，并基于所接收到的命令来控制非易失性半导体存储装置20。具体来说，控制器10将由主机设备指示写入的数据写入到非易失性半导体存储装置20，从非易失性半导体存储装置20读出由主机设备指示读出的数据发送到主机设备。控制器10通过NAND总线而连接在非易失性半导体存储装置20。非易失性半导体存储装置20具备多个存储单元，非易失地存储数据。
NAND总线对各个按照NAND接口的信号/CE、CLE、ALE、/WE、/RE、/WP、/RB、及I/O＜7：0＞，经由个别的配线进行收发。信号/CE是用来将非易失性半导体存储装置20设为使能的信号。信号CLE是对非易失性半导体存储装置20通知在信号CLE为H(High，高)电平的期间内，流到非易失性半导体存储装置20的信号I/O＜7：0＞为指令。信号ALE是对非易失性半导体存储装置20通知在信号ALE为H电平的期间内，流到非易失性半导体存储装置20的信号I/O＜7：0＞为地址。信号/WE指示在信号/WE为L(Low，低)电平的期间内，将流至非易失性半导体存储装置20的信号I/O＜7：0＞取入到非易失性半导体存储装置20。信号/RE指示将信号I/O＜7：0＞输出到非易失性半导体存储装置20。信号/WP是对非易失性半导体存储装置20指示禁止数据写入及删除。信号/RB表示非易失性半导体存储装置20是就绪状态(受理来自外部的命令的状态)，还是忙碌状态(不受理来自外部的命令的状态)。信号I/O＜7：0＞例如为8位信号。信号I/O＜7：0＞是在非易失性半导体存储装置20与控制器10之间收发的数据的实体，包含指令CMD、地址ADD、及数据DAT。数据DAT包含写入数据及读出数据。
如图1所示，控制器10具备处理器(CPU：Central Processing Unit，中央处理器)11、内置存储器(RAM：Random Access Memory，随机存取存储器)12、ECC(Error Check andCorrection，错误检查及纠正)电路13、NAND接口电路14、缓冲存储器15及主机接口电路16。
处理器11控制控制器10整体的动作。处理器11例如对从主机设备接收到的数据的读出命令进行响应，将基于NAND接口的读出命令发布给非易失性半导体存储装置20。该动作在写入及删除的情况下也相同。另外，处理器11具有对来自非易失性半导体存储装置20的读出数据执行各种运算的功能。
内置存储器12例如为DRAM(Dynamic RAM，动态随机存取存储器)等半导体存储器，被用作处理器11的作业区域。内置存储器12保存用来管理非易失性半导体存储装置20的固件、及各种管理表等。
ECC电路13进行错误检测及错误订正处理。更具体来说，在数据的写入时，基于从主机设备接收到的数据，针对每个某数量的数据的组产生ECC符号。另外，在数据的读出时，基于ECC符号进行ECC解码，检测错误的有无。然后，在检测出错误时，特定出其位位置，对错误进行订正。
NAND接口电路14经由NAND总线与非易失性半导体存储装置20连接，负责与非易失性半导体存储装置20的通信。NAND接口电路14根据处理器11的指示，将指令CMD、地址ADD、及写入数据发送到非易失性半导体存储装置20。另外，NAND接口电路14从非易失性半导体存储装置20接收读出数据。
缓冲存储器15暂时性地保存控制器10从非易失性半导体存储装置20及主机设备接收到的数据等。缓冲存储器15例如也被用作暂时性地保存来自非易失性半导体存储装置20的读出数据、及对于读出数据的运算结果等的存储区域。
主机接口电路16与主机设备连接，负责与主机设备的通信。主机接口电路16例如将从主机设备接收到的命令及数据分别传送到处理器11及缓冲存储器15。
(非易失性半导体存储装置的构成)
如图2所示，实施方式的非易失性半导体存储装置20具备存储单元阵列21、输入输出电路22、逻辑控制电路23、寄存器24、定序器25、电压产生电路26、驱动器组27、行解码器28及感测放大器模块29。
存储单元阵列21具备多个块BLK(BLK0、BLK1、…)。块BLK包含与字线及位线相关联的多个非易失性存储单元晶体管。块BLK例如成为数据的删除单位，同一块BLK内的数据总括地被删除。各块BLK具备多个串组件SU(SU0、SU1、SU2、…)。各串组件SU是NAND串NS的集合。NAND串NS包含多个存储单元晶体管。以下，存储单元晶体管也简称为“单元”。此外，存储单元阵列21内的块数、1个块BLK内的串组件数、及1个串组件SU内的NAND串数能够设定为任意数量。
输入输出电路22与控制器10收发信号I/O＜7：0＞。输入输出电路22将信号I/O＜7：0＞内的指令CMD及地址ADD传送到寄存器24。输入输出电路22与感测放大器模块29收发写入数据及读出数据。
逻辑控制电路23从控制器10接收信号/CE、CLE、ALE、/WE、/RE、及/WP。另外，逻辑控制电路23将信号/RB传送到控制器10而将非易失性半导体存储装置20的状态通知到外部。
寄存器24保存指令CMD及地址ADD。寄存器24将地址ADD传送到行解码器28及感测放大器模块29，并且将指令CMD传送到定序器25。
定序器25接收指令CMD，并按照基于所接收到的指令CMD的序列来控制非易失性半导体存储装置20整体。
电压产生电路26基于来自定序器25的指示，产生数据的写入、读出、及删除等动作所需的电压。电压产生电路26将所产生的电压供给到驱动器组27。
驱动器组27具备多个驱动器，基于来自寄存器24的地址，将来自电压产生电路26的各种电压供给到行解码器28及感测放大器模块29。驱动器组27例如基于地址中的行地址，对行解码器28供给各种电压。
行解码器28从寄存器24接收地址ADD中的行地址，并基于行地址内的块地址选择块BLK等。对所选择的块BLK经由行解码器28传送来自驱动器组27的电压。
感测放大器模块29在数据的读出时，感测从存储单元晶体管读出到位线的读出数据，并将所感测到的读出数据传送到输入输出电路22。感测放大器模块29在数据的写入时，将经由位线写入的写入数据传送到存储单元晶体管。另外，感测放大器模块29从寄存器24接收地址ADD中的列地址，输出基于列地址的列的数据。
(存储单元阵列的电路构成例)实施方式的非易失性半导体存储装置20的存储单元阵列21的电路构成例是如图3所示那样表示。如图3所示，各NAND串NS例如具备i(i为自然数)个存储单元晶体管MT(MT0～MTi)、选择晶体管ST1及选择晶体管ST2。此外，存储单元晶体管MT的个数i例如可以为8个、16个、32个、64个、96个、128个等，其个数并不限定。存储单元晶体管MT具备包含控制栅极及电荷蓄积层的积层栅极结构。另外，存储单元晶体管MT也可以具备包含控制栅极及浮动栅极的积层栅极结构。各存储单元晶体管MT串联连接在选择晶体管ST1及ST2之间。此外，在以下的说明中，“连接”也包括中间介置另一能够导电的要素的情况。
在某块BLK内，串组件SU0～SU3的选择晶体管ST1的栅极分别连接在选择栅极线SGD0～SGD3。另外，块BLK内的全部串组件SU的选择晶体管ST2的栅极共通连接在选择栅极线SGS。同一块BLK内的存储单元晶体管MT0～MTi的控制栅极分别连接在字线WL0～WLi。即，同一地址的字线WL共通连接在同一块BLK内的全部串组件SU，选择栅极线SGS共通连接在同一块BLK内的全部串组件SU。另一方面，选择栅极线SGD仅连接在同一块BLK内串组件SU的1个。
另外，存储单元阵列21内呈矩阵状配置的NAND串NS中的位于同一行的NAND串NS的选择晶体管ST1的另一端连接在m条位线BL(BL0～BL(m－1)(m为自然数))中的任一条。另外，位线BL遍及多个块BLK地共通连接在同一列的NAND串NS。
另外，选择晶体管ST2的另一端连接在源极线CELSRC。源极线CELSRC遍及多个块BLK地共通连接在多个NAND串NS。
数据的删除是针对处于同一块BLK内的存储单元晶体管MT总括地进行。与此相对，数据的读出及写入可以针对任一块BLK的任一串组件SU中的、共通连接在任一字线WL的多个存储单元晶体管MT总括地进行。1个串组件SU中共有字线WL的存储单元晶体管MT的组被称为单元组件CU。单元组件CU是能够总括地执行写入、或读出动作的存储单元晶体管MT的组。
此外，1个存储单元晶体管MT例如能够保存多位数据。在同一单元组件CU内，将各存储单元晶体管MT在同一位中保存的1位的集合称为“页”。“页”被定义为由同一单元组件CU内的存储单元晶体管MT的组中所形成的存储空间。
(存储单元阵列的剖面结构例)
实施方式的非易失性半导体存储装置20的存储单元阵列21的剖面结构例是如图4所示那样表示。图4表示1个块BLK内的2个串组件SU0及SU1相关的部分。具体来说，图4表示2个串组件SU0及SU1各自的2个NAND串NS、及其周边的部分。而且，图4所示的NAND串NS的构成是在X方向及Y方向上排列着多个，例如在X方向及Y方向上排列的多个NAND串NS的集合相当于1个串组件SU。
存储单元阵列21设置在半导体衬底30上。将与半导体衬底30的表面平行的面设为XY平面，将与XY平面垂直的方向设为Z方向。另外，X方向与Y方向相互正交。
在半导体衬底30的上部配置着p型阱区域30p。在p型阱区域30p上，如图4所示那样配置多个NAND串NS。即，在p型阱区域30p上，例如依次积层作为选择栅极线SGS发挥功能的配线层31、作为字线WL0～WLi发挥功能的i+1层配线层32(WL0～WLi)、及作为选择栅极线SGD发挥功能的配线层33。配线层31及33也可以积层多层。在所积层的配线层31～33间配置未图示的绝缘膜。
配线层31例如共通连接在1个块BLK内的多个NAND串NS各自的选择晶体管ST2的栅极。配线层32在每一层中共通连接在1个块BLK内的多个NAND串NS各自的存储单元晶体管MT的控制栅极。配线层33共通连接在1个串组件SU内的多个NAND串NS各自的选择晶体管ST1的栅极。
存储器孔MH是以通过配线层33、32、31到达p型阱区域30p的方式配置。在存储器孔MH的侧面上，从外侧起依次配置阻挡绝缘膜34、电荷蓄积层(绝缘膜)35、及隧道氧化膜36。在存储器孔MH内，嵌埋着半导体柱(导电膜)37。半导体柱37例如为非掺杂的多晶硅，作为NAND串NS的电流路径发挥功能。在半导体柱37的上端上配置作为位线BL发挥功能的配线层38。
如上所述，在p型阱区域30p的上方依次积层着选择晶体管ST2、多个存储单元晶体管MT、及选择晶体管ST1，1个存储器孔MH对应于1个NAND串NS。
在p型阱区域30p的上部配置n+型杂质扩散区域39及p+型杂质扩散区域40。在n+型杂质扩散区域39的上表面上，配置接触插塞41。在接触插塞41的上表面上，配置作为源极线CELSRC发挥功能的配线层42。在p+型杂质扩散区域40的上表面上配置接触插塞43。在接触插塞43的上表面上配置作为阱线CPWELL发挥功能的配线层44。
关于实施方式的非易失性半导体存储装置20的存储单元阵列21及形成其周边电路的半导体衬底30的详细结构，在第1～第6实施方式中进行说明。
(行解码器的构成)实施方式的非易失性半导体存储装置的行解码器28的块构成例是如图5A所示那样表示。
如图5A所示，行解码器28具备多个传送开关群51(51A、51B、…)、及多个块解码器52(52A、52B、…)。
1个传送开关群51及1个块解码器52例如被分配在1个块BLK中。在图5A的示例中，传送开关群51A及块解码器52A被分配在块BLK0中，传送开关群51B及块解码器52B被分配在块BLK1中。在以下的说明中，将成为写入、读出、及删除的对象的块BLK称为“选择块BLK”，将除选择块BLK以外的块BLK称为“非选择块BLK”。
另外，在以下的说明中，当要区分与传送开关群51A及块解码器52A对应的节点、和与传送开关群51B及块解码器52B对应的节点时，在符号的末尾标注_A及_B等来进行区分。例如，将连接传送开关群51A与块解码器52A之间的选择块节点BLKSEL称为选择块节点BLKSEL_A，将连接传送开关群51B与块解码器52B之间的选择块节点BLKSEL称为选择块节点BLKSEL_B。此外，当不特别区分与传送开关群51A及块解码器52A对应的节点、和与传送开关群51B及块解码器52B对应的节点时，在符号的末尾不标注_A及_B等。
传送开关群51例如具备(i+6)个传送晶体管TTr(TTr0～TT(i+5))。
传送晶体管TTr0～TTri分别将从驱动器组27供给到配线CG(CG0～CGi)的电压传送到选择块BLK的字线WL0～WLi。传送晶体管TTr0～TTri分别具备：第1端，连接在对应的块BLK的字线WL0～WLi；第2端，连接在配线CG0～CGi；及栅极，共通地连接在节点BLKSEL。
传送晶体管TTr(i+1)～TTr(i+4)分别将从驱动器组27供给到配线SGDL(SGDL0～SGDL3)的电压传送到选择块BLK的选择栅极线SGD0～SGD3。传送晶体管TTr(i+1)～TTr(i+4)分别具备：第1端，连接在对应的块BLK的选择栅极线SGD0～SGD3；第2端，连接在配线SGDL0～SGDL3；及栅极，共通地连接在选择块节点BLKSEL。
传送晶体管TTr(i+5)将从驱动器组27供给在配线SGSL的电压传送到选择块BLK的选择栅极线SGS。传送晶体管TTr(i+5)具备：第1端，连接在对应的块BLK的选择栅极线SGS；第2端，连接在配线SGSL；及栅极，连接在节点BLKSEL。
块解码器52在数据的写入、读出、及删除时，将从寄存器24接收到的块地址信号解码。块解码器52在解码的结果是判定为与块解码器52对应的块BLK为选择块BLK的情况下，将H电平的信号输出到选择块节点BLKSEL。
另外，块解码器52在判定为对应的块BLK并非选择块BLK的情况下，将L电平的信号输出到选择块节点BLKSEL。输出到选择块节点BLKSEL的信号是将传送晶体管TTr0～TTr(i+5)在H电平下设为导通状态，在L电平下设为断开状态。
另外，块解码器52例如能够在选择块BLK产生异常(为不良块)的情况下，基于所保存的信息，将输出到选择块节点BLKSEL的信号设为L电平。
因此，例如，在与选择块BLK对应的传送开关群51中，在选择块BLK正常的情况下，传送晶体管TTr0～TTr(i+5)成为导通状态。由此，字线WL0～WLi分别连接在配线CG0～CGi，选择栅极线SGD0～SGD3分别连接在配线SGDL0～SGDL3，选择栅极线SGS连接在配线SGSL。
另一方面，在与选择块BLK对应的传送开关群51中，在选择块BLK为不良块的情况下，传送晶体管TTr0～TTr(i+5)成为断开状态。由此，字线WL与配线CG电切断，选择栅极线SGD及SGS分别与配线SGDL及SGSL电切断。
另外，在与非选择块BLK对应的传送开关群51中，无关于非选择块BLK是否为不良块，传送晶体管TTr0～TTr(i+5)成为断开状态。由此，字线WL与配线CG电切断，选择栅极线SGD及SGS分别与配线SGDL及SGSL电切断。
驱动器组27按照从寄存器24接收到的地址ADD，对配线CG、SGDL、及SGSL供给电压。配线CG、SGDL、及SGSL将从驱动器组27供给的各种电压传送到各传送开关群51A、51B、…。也就是说，从驱动器组27供给的电压经由与选择块BLK对应的传送开关群51内的传送晶体管TTr0～TTr(i+5)，被传送到选择块BLK内的字线WL、选择栅极线SGD及SGS。
(电平转换器)应用在实施方式的非易失性半导体存储装置中的电平转换器53A的电路构成例是如图6(a)所示那样表示，电平转换器的另一电路构成例是如图6(b)所示那样表示。
如图6(a)所示，应用在实施方式的非易失性半导体存储装置中的电平转换器53A具备：p通道高电压MOS晶体管HVP；n通道高电压MOS晶体管HVND2，源极连接在HVP的源极S及n阱NW；以及n通道高电压MOS晶体管HVN1，源极连接在HVP的漏极。图6(b)的电路构成是在n通道高电压MOS晶体管HVN1串联地连接着n通道低电压MOS晶体管LVND，其它构成与图6(a)相同。对HVP的栅极在块选择时施加电压0V，在非选择时施加Vdd。
对HVND2的漏极供给VRDEC的高电压。HVP的漏极连接在HVND2的栅极及选择块节点BLKSEL_A。同时，HVND1的源极也连接在选择块节点BLKSEL_A。
根据HVND1及/或LVND的栅极信号BSTON，选择连接在选择块节点BLKSEL_A的块BLK0。如果对HVND2的漏极供给VRDEC的高电压，则经由HVND2及HVP对选择块节点BLKSEL_A供给高电压脉冲，传送开关群51A的传送晶体管TTr0～TTr(i+5)的栅极被高电压驱动。
在选择块中，通过以下方法对选择字线WL的传送开关群51A的传送晶体管TTr0～TTr(i+5)的栅极施加高电压的程序电压VPGMH。使用图6(b)，对电平转换器动作(选择块的写入动作)进行说明。
(A)使HVND1及LVND导通，将选择块节点BLKSEL_A(Vy)预充电至约2V左右。
(B)将HVND1及LVND设为断开。
(C)HVND2处于导通状态，所以将供给到漏极的电压VRDEC中的VTD2传送到HVP的源极(Vx)。
(D)HVP的栅极为0V且源极S/n阱NW为VTD2，所以HVP变为导通状态，将Vx电位VTD2传送到漏极侧(Vy)。
(E)HVND2的栅极从约2V被升压到所传送的电压，所以进一步对HVP的源极(Vx)传送高电位。
(F)以下，反复进行所述动作，将选择块节点BLKSEL_A(Vy)升压到程序电压VPGMH为止。
另外，应用在电平转换器53A中的HVND2的电压关系例是如图7(a)所示那样表示，应用在电平转换器53A的HVP的电压关系例是如图7(b)所示那样表示，与图7(b)等效的电压关系例是如图7(c)所示那样表示。
即，如图7(b)及图7(c)所示，只要在所述(D)时HVP导通即可，所以也可为HVP的阈值电压＞-VTD2。
接下来，使用图5B对实施方式的非易失性半导体存储装置的删除动作中所使用的电路构成示意性地进行说明。
在删除动作时，必须对连接在p+型杂质扩散区域40的阱线CPWELL施加删除电压VERA。删除电压VERA经由传送晶体管TRera被施加到阱线CPWELL。用来使传送晶体管TRera导通的栅极电压是通过与电平转换器53A相同的电路形式的电平转换器54而升压。另一方面，在写入时对阱线CPWELL施加VSS(0V)附近的电压。因此，至少不会施加高电压。
图8(a)是电平转换器53A的HVP晶体管在写入及删除时被施加的电压关系例，图8(b)是电平转换器54的HVP晶体管在写入及删除时被施加的电压关系例。
在选择块的写入动作时，如图8(a)所示，在电平转换器53A的HVP的栅极电压＝0V下，源极S的电压成为写入电压VPGMH电平，与选择块节点BLKSEL连接的漏极D的电压也成为写入电压VPGMH电平。HVP的n阱NW的电压也成为写入电压VPGMH电平。此处，写入电压VPGMH的值例如为约30V。
如图8(b)所示，在电平转换器54的HVP的栅极电压＝0V下，源极S的电压成为例如0～数V，与传送晶体管TRera的栅极连接的漏极D的电压也成为例如0～数V电平。HVP的n阱NW的电压也为例如0～数V电平。原因在于，在写入动作时，不会对CPWELL施加高电压。
在选择块的删除动作时，如图8(a)所示，在电平转换器53A的HVP的栅极电压＝0V下，源极S的电压成为例如约0～数V，与选择块节点BLKSEL连接的漏极D的电压也成为约0～数V的电平。HVP的n阱NW的电压也成为约0～数V的电平。原因在于，在删除动作时，无需对字线施加高电压。
如图8(b)所示，在电平转换器54的HVP的栅极电压＝0V下，源极S的电压成为VERAH，与传送晶体管TRera的栅极连接的漏极D的电压也成为VERAH。HVP的n阱NW的电压也为VERAH。在删除动作时，对阱线CPWELL(也就是源极线)从传送晶体管TRera的漏极施加删除电压VERA。此外，例如删除电压VERAH为30V左右。
(衬底结构)在比较例的非易失性半导体存储装置中，在背面具备镜面30m的半导体衬底30的示意性剖面结构是如图9(a)所示那样，在实施方式的非易失性半导体存储装置中，在背面具备破碎层30R的半导体衬底30的示意性剖面结构是如图9(b)所示那样表示。
作为在半导体衬底30的背面形成破碎层30R的工艺，例如可以应用去疵干式抛光(GDP：Gettering Dry Polish)工艺。在破碎层30R中，中心线平均粗糙度Ra是如图10(a)所示那样表示，最大高度Rmax是如图10(b)所示那样表示。中心线平均粗糙度Ra是如下值，即，如图10(a)所示那样，将粗糙度曲线从中心线回折，使由该粗糙度曲线及中心线获得的面积除以长度L，以微米(μm)表示所得的值。另外，最大高度Rmax是如下值，即，求出对剖面曲线利用基准长度L抽选出的部分的最大高度，以微米(μm)表示。
在实施方式的非易失性半导体存储装置中，破碎层30R的最大高度Rmax的值例如为约几十nm。另外，中心线平均粗糙度Ra的值例如为约几nm。
在实施方式的非易失性半导体存储装置中，对半导体衬底30的背面进行破碎层抛光，将从背面渗入的例如Cu离子等重金属的离子去疵，而防止其向装置的渗入。另一方面，在将半导体衬底30薄层化至背面的破碎层30R接触耗尽层的情况下，在背面的破碎层30R中会产生泄漏。
(比较例)在比较例的非易失性半导体存储装置中，构成周边电路的n通道高电压MOS晶体管HVN、p通道高电压MOS晶体管HVP、n通道低电压MOS晶体管LVN、p通道低电压MOS晶体管LVP的示意性剖面结构是如图11所示那样表示。
此处，高电压MOS晶体管例如指在电压约15V～35V左右的电压范围内能够动作的晶体管。另外，低电压MOS晶体管例如指在电压约0V～数V左右的电压范围内能够动作的晶体管。由NAND闪速存储器的动作电压所规定的程序电压VPGM、删除(erase)电压VERA等例如为电压约15V～35V左右的电压范围。连同p通道及n通道在内高电压MOS晶体管的栅极氧化膜的厚度例如为约40nm，低电压MOS晶体管的栅极氧化膜的厚度例如为约8nm。
Psub表示p型半导体衬底30。在比较例的非易失性半导体存储装置中，半导体衬底30的背面具备镜面30m。GP表示HVP、LVP的栅极。GN表示HVN、LVN的栅极。NW、PW分别表示n阱、p阱。
在HVP中，形成在NW的n+区域为NW的接触区域，p+区域表示HVP的源极区域及漏极区域。在HVN中，形成在NW的n+区域为NW的接触区域，形成在PW的p+区域为PW及Psub的接触区域。正面的n+区域表示HVN的源极区域及漏极区域。
在LVP中，形成在NW的n+区域为NW的接触区域，p+区域表示HLVP的源极区域及漏极区域。在LVN中，形成在PW的p+区域为PW的接触区域，形成在PW的n+区域表示LVN的源极区域及漏极区域。另外，在HVP、HVN、LVP、LVN中，各扩散区域或阱区域间是通过浅沟槽隔离(STI：Shallow Trench Isolation)等而彼此绝缘分离，但省略图示。
在以下的第1～第6实施方式的非易失性半导体存储装置的说明中，也是关于HVN、HVP、LVN、LVP，针对各扩散区域或阱区域，与比较例共通的部分应用相同的表达，而省略详细说明，对不同的构成部分进行说明。
(第1实施方式)在第1实施方式的非易失性半导体存储装置20中，构成周边电路的HVN、HVP、LVN、LVP的示意性剖面结构是如图12所示那样表示。
如图12所示，第1实施方式的非易失性半导体存储装置20具备：半导体衬底30，具有p型且在背面具备破碎层30R；存储单元阵列21(图4)，配置在半导体衬底30的与破碎层30R相反侧的正面上；及p通道高电压MOS晶体管HVP，配置在半导体衬底30上，具备p型通道，对存储单元阵列21供给高电压。此处，如图4所示，存储单元阵列21配置在半导体衬底30上。
p通道高电压MOS晶体管HVP具备：n阱区域NW，配置在半导体衬底30的与破碎层30R相反侧的正面，具有与p型为相反导电型的n型；p+源极区域及p+漏极区域，配置在n阱区域NW；以及第1高浓度层WT2，配置在破碎层30R与n阱区域NW之间，浓度比半导体衬底30的杂质浓度高，且为p型。第1高浓度层WT2为电浮动状态。
如图12所示，第1实施方式的非易失性半导体存储装置20还具备：n通道高电压MOS晶体管HVN，配置在半导体衬底30上；n通道低电压MOS晶体管LVN，配置在半导体衬底30上；及p通道低电压MOS晶体管LVP，配置在半导体衬底30上。
另外，第1实施方式的非易失性半导体存储装置20具备：选择块节点BLKSEL；及电平转换器53，经由选择块节点BLKSEL而连接在存储单元阵列21；且电平转换器53具备所述p通道高电压MOS晶体管HVP。电平转换器53是如图6(a)及图6(b)中所说明那样。
在第1实施方式的非易失性半导体存储装置20中，如图12所示，例如，在三维(3D)NAND闪速存储器的构成电平转换器的HVP的半导体衬底30中的相对较深的位置，离子注入硼等杂质离子而形成高浓度层WT2。
当将3DNAND闪速存储器芯片搭载到封装时，3DNAND闪速存储器芯片必须形成为规定的厚度以下。芯片厚度成为硅衬底、NAND闪速存储器元件高度、聚酰亚胺等钝化膜的合计厚度。
为了将3DNAND闪速存储器芯片厚度设为规定的厚度，将半导体衬底30薄层化到例如约几μm～十几μm左右。关于半导体衬底30的薄膜化，通过对半导体衬底30的背面进行研磨来实现，但如果设为某厚度以下，则3DNAND闪速存储器芯片会产生动作不良，而阻碍进一步的薄膜化。作为该不良的原因，可认为是因为构成电平转换器53的HVP的从n阱NW扩展到p型半导体衬底30中的耗尽层到达薄膜化后的半导体衬底30的底，而引起HVP的泄漏。
电平转换器部的HVP形成在n阱NW上，但在写入动作或删除动作中，如所述图8(a)及图8(b)所示那样，对n阱NW施加程序电压VPGMH或删除电压VERAH等高电压。此时，耗尽层大幅度延伸到p型半导体衬底30中。为了抑制该耗尽层延伸，将杂质(硼等)离子注入到电平转换器部的HVP的p型半导体衬底30中的相对较深的位置，而形成高浓度层WT2。由此，能够实现半导体衬底30的薄膜化。
如以上所说明那样，根据第1实施方式，能够抑制构成电平转换器的HVP的扩展到n阱NW下的半导体衬底中的耗尽层的延伸，因此能够提供一种抑制半导体衬底的漏电流且可靠性高的非易失性半导体存储装置。
(模拟结果)作为比较例，不形成高浓度层WT2的情况下的HVP部分的耗尽层的到达距离的模拟结果是如图13(a)所示那样示意性地表示，在第1实施方式的非易失性半导体存储装置中，HVP部分的耗尽层的到达距离的模拟结果是如图13(b)所示那样示意性地表示。在图13(a)及图13(b)中，横轴x表示以约6μm的位置为中心的HVP部分的横向的尺寸，纵轴y是以负的数值表示半导体衬底30的深度方向。y＝0附近对应于半导体衬底30的正面，负10μm为背面的破碎层30R的位置。即，表示半导体衬底30被薄层化而具有约10μm厚度的情况下的HVP部分的耗尽层的到达距离的模拟结果。
在不形成高浓度层WT2的情况下，实线所示的耗尽层如图13(a)所示那样到达破碎层30R。另一方面，在第1实施方式的非易失性半导体存储装置中，将高浓度层WT2配备在约2μm的位置，所以实线所示的耗尽层如图13(b)所示那样未到达破碎层30R。
作为比较例，对不形成WT2的情况下的删除时的电平转换器54的HVP部分及单元阵列部分的耗尽层的扩展情况进行说明的示意性剖面结构是如图14A所示那样表示。另外，作为比较例，对不形成WT2的的情况下的写入时的电平转换器53A的HVP部分的耗尽层的扩展情况进行说明的示意性剖面结构是如图14B所示那样表示。在HVP部分、单元阵列部分，各扩散层或阱区域间是通过浅沟槽隔离(STI)而彼此绝缘分离。半导体衬底30在晶圆工艺的最终步骤中，如箭头E所示那样通过GDP工艺进行薄层化，而在背面形成破碎层30R。
在图14A、图14B中，CPW表示形成在存储单元阵列21的下部的半导体衬底30的p阱，DNW表示形成在CPW的下部的半导体衬底30的相对较深的位置的n阱。n阱DNW能够经由形成在邻接的n阱NW的n+型杂质扩散区域39供给电位。另外，相对于p阱CPW也能够经由p+型杂质扩散区域40供给电位。n+型杂质扩散区域39、p+型杂质扩散区域40对应于图4中以相同参考符号表示的各区域。
另外，在图14A、图14B中，HVP具备：n阱区域NW；p+源极区域及p+漏极区域，配置在n阱区域NW；以及n+区域(NW的接触区域)，形成在n阱区域NW。
在图14A所示的删除动作时，单元阵列部分的以VERA记载的电位成为删除电压VERA。另外，对电平转换器53A、电平转换器54的HVP的各部，施加图8(a)、图8(b)所示的电压。因此，在删除动作时，如图14A的虚线所示，在单元阵列部分及电平转换器54的HVP部分这两部分，耗尽层延伸相同程度。半导体衬底30的厚度为约10μm。在半导体衬底30的背面形成着破碎层30R，所以该耗尽层到达破碎层30R。另一方面，在电平转换器53A的HVP部分中，耗尽层不延伸。原因在于，只要能够对字线施加约0～0.5V左右的电压即可。
在图14B中所示的写入动作时，对电平转换器53A、电平转换器54的HVP的各部施加图8(a)、图8(b)所示的电压。因此，在写入动作时，如图14B的虚线所示，在电平转换器53A的HVP部分中耗尽层延伸。半导体衬底30的厚度为约10μm左右。在半导体衬底30的背面形成着破碎层30R，所以该耗尽层到达破碎层30R。电平转换器54的HVP及单元阵列部分的耗尽层不延伸。原因在于，在写入时，无需对单元阵列部分的阱线CPWELL施加高电压。
另一方面，在第1实施方式的非易失性半导体存储装置20中，对在电平转换器54的HVP部分及单元阵列部分形成高浓度层WT2的情况下的删除时的耗尽层的扩展情况进行说明的示意性剖面结构是如图15所示那样表示。在图15中，只表示电平转换器54的HVP，但以下的说明也同样适用于电平转换器53A的HVP。
如图15所示，第1实施方式的非易失性半导体存储装置20具备：半导体衬底30，具有p型，在背面具备破碎层30R；存储单元阵列21，配置在半导体衬底30的正面上；及p通道高电压MOS晶体管HVP，配置在半导体衬底30上，具备p型通道，对存储单元阵列21供给高电压。p通道高电压MOS晶体管HVP具备：n阱区域NW，配置在半导体衬底30的正面，具有与p型为相反导电型的n型；p+源极区域及p+漏极区域，配置在n阱区域NW；以及第1高浓度层WT2，配置在半导体衬底30的破碎层30R与n阱区域NW(及DNW)之间，浓度比半导体衬底30的杂质浓度高，且为p型。
在第1实施方式的非易失性半导体存储装置中，具备高浓度层WT2，所以如图15所示，虚线所示的耗尽层不会到达破碎层30R。
(杂质密度分布例)在第1实施方式的非易失性半导体存储装置中，在HVP部分形成高浓度层WT2的情况下的n阱NW及高浓度层WT2的杂质密度分布例是如图16所示那样表示。如图16所示，n阱NW中的n型杂质浓度的峰值位准比高浓度层WT2的p型杂质浓度的峰值位准高。另外，n阱NW中的n型杂质浓度的峰值位准的位置例如处于约0.5μm～1μm左右的范围内，高浓度层WT2的p型杂质浓度的峰值位准的位置例如处于约1.5μm～2μm左右的范围内。
(第2实施方式)在第2实施方式的非易失性半导体存储装置20中，构成周边电路的HVN、HVP、LVN、LVP的示意性剖面结构是如图17所示那样表示。
如图17所示，第2实施方式的非易失性半导体存储装置20具备第2高浓度层WT1，其配置在半导体衬底30的背面的破碎层30R与第1高浓度层WT2之间，且为n型。第2高浓度层WT1为电浮动状态。其它构成与第1实施方式相同。
根据第2实施方式，能够抑制构成电平转换器的HVP的扩展到n阱NW下的半导体衬底中的耗尽层的延伸，所以能够提供一种抑制半导体衬底的漏电流且可靠性高的非易失性半导体存储装置。
在第2实施方式的非易失性半导体存储装置中，对在电平转换器54的HVP部分及单元阵列部分形成第1高浓度层WT2及第2高浓度层WT1的情况下的删除时的耗尽层的扩展情况进行说明的示意性剖面结构是如图18所示那样表示。
第2实施方式的非易失性半导体存储装置中也具备高浓度层WT2，所以如图15所示，虚线所示的耗尽层不会到达破碎层30R。
(第3实施方式)在第3实施方式的非易失性半导体存储装置20中，构成周边电路的HVN、HVP、LVN、LVP的示意性剖面结构是如图19所示那样表示。
另外，在第3实施方式的非易失性半导体存储装置20中，HVP的示意性平面图案构成例是如图20(a)所示那样表示，HVP的另一示意性平面图案构成例是如图20(b)所示那样表示。在图20(a)中，第3高浓度接触层NWC在俯视时配置在n阱区域NW的周边，在图20(b)中，第3高浓度接触层NWC在俯视时配置在n阱区域NW的周围。
如图20(a)所示，第3实施方式的非易失性半导体存储装置20还具备第3高浓度接触层NWC，其在半导体衬底30上配置在n阱区域NW的周边，电连接在第2高浓度层WT1，且为n型。
如图20(b)所示，第3实施方式的非易失性半导体存储装置20也可以还具备第3高浓度接触层NWC，其在半导体衬底30上配置在n阱区域NW的周围，电连接在第2高浓度层WT1，且为n型。
此处，第3高浓度接触层NWC包含：n阱NWD，形成在深层级(deep level)；n阱NW；及n+扩散区域，形成在n阱NW。通过对第3高浓度接触层NWC供给固定的电位或0电位，能够对第2高浓度层WT1的电位进行箝位。其它构成与第2实施方式相同。
根据第3实施方式，能够抑制构成电平转换器的HVP的扩展到n阱NW下的半导体衬底中的耗尽层的延伸，所以能够提供一种抑制半导体衬底的漏电流且可靠性高的非易失性半导体存储装置。
(第4实施方式)在第4实施方式的非易失性半导体存储装置20中，构成周边电路的HVN、HVP、LVN、LVP的示意性剖面结构是如图21所示那样表示。
在第4实施方式的非易失性半导体存储装置中，HVP具备与第1实施方式(图12)相同的构成。
如图21所示，第4实施方式的非易失性半导体存储装置20还具备第2导电型高电压MOS晶体管HVN，其配置在半导体衬底30上，且具备n型通道。第2导电型高电压MOS晶体管HVN具备：n+源极区域及n+漏极区域，配置在半导体衬底30的与背面的破碎层30R相反侧的正面；第3高浓度层WT4，配置在背面的破碎层30R与n+源极区域及n+漏极区域之间，浓度比半导体衬底30的杂质浓度高，且为p型；以及第4高浓度层WT3，配置在背面的破碎层30R与第3高浓度层WT4之间，且为n型。
此处，关于HVN部分的n型第4高浓度层WT3，通过对包含形成在深层级处的n阱NWD、n阱NW、及形成在n阱NW的n+扩散区域的高浓度接触层供给固定的电位或0电位，能够对n型第4高浓度层WT3的电位进行箝位。其它构成与第1实施方式相同。
另外，第4实施方式的非易失性半导体存储装置如图21所示那样与HVN部分的n阱NW邻接地具备p阱PW、及形成在p阱PW的p+扩散区域。此处，虽省略图示，但p阱PW是由形成在浅位置的p阱PWT及形成在深位置的p阱PWD的两层结构形成。结果为，在第4实施方式的非易失性半导体存储装置中，HVN具备形成在浅位置的p阱PWT、形成在深位置的p阱PWD、及形成在深层级的n阱NWD的三阱结构。具备这种三阱结构的HVN例如应用于构成电平转换器53A的HVND1(参考图6(a)及图6(b))、或构成传送开关群51的传送晶体管TTr0～TTr(i+5)(参考图5A、图5B)等。
根据第4实施方式，能够同时形成构成电平转换器的HVP的n阱NW下的第1高浓度层WT2、与HVN的第3高浓度层WT4。即，能够不增加步骤数地形成HVP的n阱NW下的第1高浓度层WT2。
根据第4实施方式，能够抑制构成电平转换器的HVP的扩展到n阱NW下的半导体衬底中的耗尽层的延伸，所以能够提供一种抑制半导体衬底的漏电流且可靠性高的非易失性半导体存储装置。
(第5实施方式)在第5实施方式的非易失性半导体存储装置20中，构成周边电路的HVN、HVP、LVN、LVP的示意性剖面结构是如图22所示那样表示。
在第5实施方式的非易失性半导体存储装置20中，HVP具备与第2实施方式(图17)相同的构成。另外，HVN具备与第4实施方式(图21)相同的构成。其它构成与第2实施方式相同。
根据第5实施方式，能够同时形成构成电平转换器的HVP的n阱NW下的第1高浓度层WT2、与HVN的第3高浓度层WT4。另外，能够同时形成HVP的n阱NW下的第2高浓度层WT1、与HVN的第4高浓度层WT3。即，能够不增加步骤数地形成HVP的n阱NW下的第1高浓度层WT2及第2高浓度层WT1。
根据第5实施方式，能够抑制构成电平转换器的HVP的扩展到n阱NW下的半导体衬底中的耗尽层的延伸，所以能够提供一种抑制半导体衬底的漏电流且可靠性高的非易失性半导体存储装置。
(第6实施方式)在第6实施方式的非易失性半导体存储装置20中，构成周边电路的HVN、HVP、LVN、LVP的示意性剖面结构是如图23所示那样表示。
在第6实施方式的非易失性半导体存储装置20中，HVP具备与第3实施方式(图19)相同的构成。另外，HVN具备与第4实施方式(图21)相同的构成。其它构成与第3实施方式相同。
根据第6实施方式，能够同时形成构成电平转换器的HVP的n阱NW下的第1高浓度层WT2、与HVN的第3高浓度层WT4。另外，能够同时形成HVP的n阱NW下的第2高浓度层WT1、与HVN的第4高浓度层WT3。即，能够不增加步骤数地形成HVP的n阱NW下的第1高浓度层WT2及第2高浓度层WT1。
根据第6实施方式，能够抑制构成电平转换器的HVP的扩展到n阱NW下的半导体衬底中的耗尽层的延伸，能够提供一种抑制半导体衬底的漏电流且可靠性高的非易失性半导体存储装置。
在以上的实施方式的说明中，也可以将第1导电型与第2导电型颠倒地形成。在该情况下，半导体衬底、各扩散层或阱结构的导电型也变为相反。
如以上所说明，根据实施方式，能够抑制构成电平转换器的p通道高电压MOS晶体管HVP的扩展到n阱NW下的在背面具有破碎层的薄层化半导体衬底中的耗尽层的延伸，所以能够提供一种抑制半导体衬底的漏电流且可靠性高的非易失性半导体存储装置。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，能够在不脱离发明的主旨的范围内，进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (15)

1.一种非易失性半导体存储装置，具备：
半导体衬底，具有第1导电型，且在背面具备粗糙层；
存储单元阵列，配置在所述半导体衬底的与所述粗糙层相反侧的正面上；及
第1导电型高电压晶体管，配置在所述半导体衬底上，具备第1导电型通道，对所述存储单元阵列供给高电压；且
所述第1导电型高电压晶体管具备：
阱区域，配置在所述正面，具有与第1导电型为相反导电型的第2导电型；
源极区域及漏极区域，配置在所述阱区域，且为第1导电型；及
第1高浓度层，配置在所述粗糙层与所述阱区域之间，浓度比所述半导体衬底的杂质浓度高，且为第1导电型，
所述非易失性半导体存储装置还具备：第2高浓度层，所述第2高浓度层配置在所述粗糙层与所述第1高浓度层之间，且为第2导电型。
2.根据权利要求1所述的非易失性半导体存储装置，其中所述第1高浓度层为电浮动状态。
3.根据权利要求1所述的非易失性半导体存储装置，其中所述阱区域中的第2导电型杂质浓度的峰值位准比所述第1高浓度层的第1导电型杂质浓度的峰值位准高。
4.根据权利要求1所述的非易失性半导体存储装置，其中所述第2高浓度层为电浮动状态。
5.根据权利要求1所述的非易失性半导体存储装置，其还具备高浓度接触层，所述高浓度接触层在所述半导体衬底上，配置在所述阱区域的周边，电连接在所述第2高浓度层，且为第2导电型。
6.根据权利要求1所述的非易失性半导体存储装置，其还具备：
第2导电型高电压晶体管，配置在所述半导体衬底上，具备第2导电型通道；
第2导电型低电压晶体管，配置在所述半导体衬底上，具备第2导电型通道；及
第1导电型低电压晶体管，配置在所述半导体衬底上，具备第1导电型通道。
7.一种非易失性半导体存储装置，具备：
半导体衬底，具有第1导电型，且在背面具备粗糙层；
存储单元阵列，配置在所述半导体衬底的与所述粗糙层相反侧的正面上；
第1导电型高电压晶体管，配置在所述半导体衬底上，具备第1导电型通道，对所述存储单元阵列供给高电压；及
第2导电型高电压晶体管，配置在所述半导体衬底上且具备第2导电型通道；且
所述第1导电型高电压晶体管具备：
阱区域，配置在所述正面，具有与第1导电型为相反导电型的第2导电型；
源极区域及漏极区域，配置在所述阱区域，且为第1导电型；及
第1高浓度层，配置在所述粗糙层与所述阱区域之间，浓度比所述半导体衬底的杂质浓度高，且为第1导电型，
所述第2导电型高电压晶体管具备：
源极区域及漏极区域，配置在所述正面；
第3高浓度层，配置在所述粗糙层与所述源极区域及所述漏极区域之间，浓度比所述半导体衬底的杂质浓度高，且为第1导电型；及
第4高浓度层，配置在所述粗糙层与所述第3高浓度层之间，且为第2导电型。
8.根据权利要求7所述的非易失性半导体存储装置，其还具备：
第2导电型高电压晶体管，配置在所述半导体衬底上，具备第2导电型通道；
第2导电型低电压晶体管，配置在所述半导体衬底上，具备第2导电型通道；及
第1导电型低电压晶体管，配置在所述半导体衬底上，具备第1导电型通道。
9.根据权利要求7所述的非易失性半导体存储装置，其中所述第1高浓度层为电浮动状态。
10.根据权利要求7所述的非易失性半导体存储装置，其中所述阱区域中的第2导电型杂质浓度的峰值位准比所述第1高浓度层的第1导电型杂质浓度的峰值位准高。
11.一种非易失性半导体存储装置，具备：
半导体衬底，具有第1导电型，且在背面具备粗糙层；
存储单元阵列，配置在所述半导体衬底的与所述粗糙层相反侧的正面上；
第1导电型高电压晶体管，配置在所述半导体衬底上，具备第1导电型通道，对所述存储单元阵列供给高电压；
选择块节点；及
电平转换器，经由所述选择块节点对所述存储单元阵列供给高电压；且
所述第1导电型高电压晶体管具备：
阱区域，配置在所述正面，具有与第1导电型为相反导电型的第2导电型；
源极区域及漏极区域，配置在所述阱区域，且为第1导电型；及
第1高浓度层，配置在所述粗糙层与所述阱区域之间，浓度比所述半导体衬底的杂质浓度高，且为第1导电型，所述电平转换器具备所述第1导电型高电压晶体管。
12.根据权利要求11所述的非易失性半导体存储装置，其中所述电平转换器具备：
第2第二导电型高电压晶体管，具有与所述第1导电型高电压晶体管的源极及所述阱区域连接的源极、供给高电压的漏极、及与所述第1导电型高电压晶体管的漏极及所述选择块节点连接的栅极；以及
第1第二导电型高电压晶体管，具备与所述第1导电型高电压晶体管的漏极及所述选择块节点连接的源极、及连接在外部的漏极，且驱动所述第2第二导电型高电压晶体管。
13.根据权利要求11所述的非易失性半导体存储装置，其中所述第1高浓度层为电浮动状态。
14.根据权利要求11所述的非易失性半导体存储装置，其中所述阱区域中的第2导电型杂质浓度的峰值位准比所述第1高浓度层的第1导电型杂质浓度的峰值位准高。
15.根据权利要求11所述的非易失性半导体存储装置，其还具备：
第2导电型高电压晶体管，配置在所述半导体衬底上，具备第2导电型通道；
第2导电型低电压晶体管，配置在所述半导体衬底上，具备第2导电型通道；及
第1导电型低电压晶体管，配置在所述半导体衬底上，具备第1导电型通道。
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