CN102693982A - 半导体器件结构及其制备方法 - Google Patents

半导体器件结构及其制备方法 Download PDF

Info

Publication number
CN102693982A
CN102693982A CN2011100709368A CN201110070936A CN102693982A CN 102693982 A CN102693982 A CN 102693982A CN 2011100709368 A CN2011100709368 A CN 2011100709368A CN 201110070936 A CN201110070936 A CN 201110070936A CN 102693982 A CN102693982 A CN 102693982A
Authority
CN
China
Prior art keywords
layer
semiconductor device
passivation layer
device structure
silicon dioxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011100709368A
Other languages
English (en)
Inventor
胡敏达
张海洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN2011100709368A priority Critical patent/CN102693982A/zh
Publication of CN102693982A publication Critical patent/CN102693982A/zh
Pending legal-status Critical Current

Links

Images

Abstract

本发明公开了一种半导体器件结构，该半导体器件结构通过在半导体衬底的背面形成第二钝化层，从而阻断了栅极漏电流的通路，避免了栅氧化层被击穿，保护了栅氧化层的完整性，提高了半导体器件的性能；同时，本发明还公开了一种半导体器件结构的制备方法，该方法通过在半导体衬底的背面形成第二钝化层，从而阻断了栅极漏电流的通路，避免了栅氧化层被击穿，保护了栅氧化层的完整性，提高了半导体器件的性能。

Description

半导体器件结构及其制备方法
技术领域
本发明涉及半导体集成电路制备技术领域，尤其涉及一种半导体器件结构及其制备方法。
背景技术
随着半导体技术的不断发展，半导体器件的特征尺寸不断减小，MOS晶体管的栅氧化层的厚度也随之不断降低，当集成电路进入65nm技术节点以下时，栅氧化层的厚度已降低至1nm以下。由于栅氧化层的厚度如此之薄，因此栅氧化层的性能成为一个突出的问题，栅氧化层的可靠性变得至关重要。栅氧化层的可靠性通常由栅氧化层完整性(GOI，Gate Oxide Integrity)进行衡量。而栅氧化层完整性一般通过斜坡电压(Voltage Ramp)法进行检测。通过斜坡电压测试可以反映被测半导体器件在斜坡电压应力下的击穿特性，从而对检测半导体器件的栅氧化层完整性起到参考作用。
请参考图1，图1为现有的半导体器件结构的剖面图，如图1所示，现有的半导体器件结构包括：
半导体衬底101；
形成于所述半导体衬底101上的半导体器件区102；具体地，所述半导体器件区包括阱区、形成于阱区上的栅氧化层和栅极、以及形成于阱区内的源漏区；其中，一阱区与另一阱区之间通过浅沟槽(STI，Shallow Trench Isolation)隔离；
形成于所述半导体衬底101上的金属互连线；具体地，所述金属互连线包括从底层金属层至顶层金属层103的多层金属层；
底层钝化层104，覆盖所述金属互连线中的顶层金属层103；
金属铝105，沉积于所述底层钝化层104上，且与顶层金属层103电性连接；
第一钝化层，覆盖所述底层钝化层104及所述金属铝105；具体地，所述第一钝化层包括二氧化硅层106及形成于所述二氧化硅层106上的氮化硅层107；所述二氧化硅层106及所述氮化硅层107通过CVD工艺形成。
请参考图2A至图2B，其为现有的制备半导体器件结构的方法中的器件剖面图，如图2A至图2B所示，现有的制备半导体器件结构的方法包括如下步骤：
首先，提供半导体衬底101；
然后，在所述半导体衬底101上形成器件区102；具体地，在所述半导体衬底101内形成阱区，在所述阱区上依次形成栅氧化层及栅极，并在所述阱区内形成源漏区，其中，阱区之间通过STI进行隔离；
随后，在所述半导体衬底101上形成金属互连线；具体地，完成从底层金属层(Bottom Metal)至顶层金属层(Top Metal)103的制备；
之后，在所述半导体衬底101上制备底层钝化层104，所述底层钝化层104覆盖所述金属互连线中的顶层金属层103；
其后，对所述底层钝化层104进行光刻及刻蚀，露出部分所述顶层金属103；
接着，在所述底层钝化层104上沉积金属铝105，所述金属铝105与所述部分顶层金属层103相连；
接下来，沉积第一钝化层，所述第一钝化层覆盖所述金属铝105及所述底层钝化层104；其中，所述第一钝化层包括二氧化硅层106及位于所述二氧化硅层106上的氮化硅层107；该步骤完成后的半导体器件结构的剖面图如图1所示；
接着，依次形成垫圈(Seal Ring)结构108及焊接点(Pad)109；其中垫圈结构108设置在切割道旁边，其存在是为了在封装的时候能够把芯片切割开；
具体地，形成垫圈结构108的步骤包括：在所述第一钝化层上涂光刻胶，并在所述光刻胶内形成垫圈结构图形；以所述图形化的光刻胶为掩模，对所述第一钝化层及所述底层钝化层104进行刻蚀，在所述第一钝化层及所述底层钝化层104中形成垫圈结构108，如图2A所示。
具体地，形成焊接点的步骤包括：在所述第一钝化层上涂光刻胶，并在所述光刻胶内形成焊接点图形；以所述图形化的光刻胶为掩模，对所述第一钝化层进行刻蚀，露出所述金属铝105，形成焊接点109，如图2B所示。
由于现有的半导体器件结构没有在半导体衬底的背面形成钝化层，而栅氧化层的厚度又很薄，因此，在栅极漏电流的作用下，极易造成栅氧化层击穿，从而破坏栅氧化层的完整性。
因此，有必要对现有的半导体器件的结构及其制备方法进行改进。
发明内容
本发明的目的在于提供一种半导体器件结构及其制备方法，以提高半导体器件的性能。
为解决上述问题，本发明提出一种半导体器件结构，制备在一半导体衬底上，包括半导体器件区及金属互连线，所述金属互连线上形成有第一钝化层，所述半导体衬底的背面形成有第二钝化层。
可选的，所述第二钝化层包括第二二氧化硅层及位于所述第二二氧化硅层上的第二氮化硅层。
可选的，所述第二二氧化硅层及所述第二氮化硅层通过炉管工艺形成。
可选的，所述炉管工艺的条件为：气压为0.2～2Torr，温度为350～450℃，反应气体为SiH2Cl2和NH3。
可选的，所述第二二氧化硅层的厚度为50～200埃，所述第二氮化硅层的厚度为300～500埃。
可选的，所述第一钝化层包括第一二氧化硅层及位于所述第一二氧化硅层上的第一氮化硅层。
可选的，所述第一二氧化硅层及所述第一氮化硅层通过CVD工艺形成。
可选的，所述金属互连线包括一顶层金属层，所述顶层金属层上形成有底层钝化层，所述底层钝化层上形成有金属铝，且所述金属铝与所述顶层金属层相连，所述第一钝化层形成于所述金属铝上。
可选的，所述第一钝化层上也形成有第二钝化层。
同时，为解决上述问题，本发明还提出一种上述半导体器件结构的制备方法，该方法包括如下步骤：
提供半导体衬底，并在所述半导体衬底上完成前段工艺制程(FEOL，Front End OfLine)及后段工艺制程(BEOL，Back End OfLine)；
在所述半导体衬底的背面形成第二钝化层。
可选的，所述第二钝化层包括第二二氧化硅层及位于所述第二二氧化硅层上的第二氮化硅层。
可选的，所述第二二氧化硅层及所述第二氮化硅层通过炉管工艺形成。
可选的，所述炉管工艺的条件为：气压为0.2～2Torr，温度为350～450℃，反应气体为SiH2Cl2和NH3。
可选的，所述第二二氧化硅层的厚度为50～200埃，所述第二氮化硅层的厚度为300～500埃。
可选的，所述第一钝化层包括第一二氧化硅层及位于所述第一二氧化硅层上的第一氮化硅层。
可选的，所述第一二氧化硅层及所述第一氮化硅层通过CVD工艺形成。
可选的，在所述半导体衬底上完成前段工艺制程及后段工艺制程包括如下步骤：
在所述半导体衬底上形成半导体器件区及金属互连线；
形成底层钝化层，所述底层钝化层覆盖所述金属互连线中的顶层金属层；
对所述底层钝化层进行刻蚀，露出所述顶层金属层；
沉积金属铝，所述金属铝覆盖所述底层钝化层，且与所述顶层金属层相连；
沉积第一钝化层，所述第一钝化层覆盖所述金属铝及所述底层钝化层。
可选的，所述第一钝化层上也形成有第二钝化层。
可选的，该方法还包括对所述第二钝化层及所述第一钝化层进行刻蚀，形成垫圈结构及焊接点。
与现有技术相比，本发明提供的半导体器件结构，通过在半导体衬底的背面形成第二钝化层，从而阻断了栅极漏电流的通路，避免了栅氧化层被击穿，保护了栅氧化层的完整性，提高了半导体器件的性能。
与现有技术相比，本发明提供的半导体器件结构的制备方法，通过在半导体衬底的背面形成第二钝化层，从而阻断了栅极漏电流的通路，避免了栅氧化层被击穿，保护了栅氧化层的完整性，提高了半导体器件的性能。
附图说明
图1为现有的半导体器件结构的剖面图；
图2A至图2B为现有的制备半导体器件结构的方法中的器件剖面图；
图3为本发明实施例提供的半导体器件结构的剖面图；
图4A至图4B为本发明实施例提供的半导体器件结构的制备方法中对应的器件剖面图。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体器件结构及其制备方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供一种半导体器件结构，该半导体器件结构通过在半导体衬底的背面形成第二钝化层，从而阻断了栅极漏电流的通路，避免了栅氧化层被击穿，保护了栅氧化层的完整性，提高了半导体器件的性能；同时，本发明还提供一种半导体器件结构的制备方法，该方法通过在半导体衬底的背面形成第二钝化层，从而阻断了栅极漏电流的通路，避免了栅氧化层被击穿，保护了栅氧化层的完整性，提高了半导体器件的性能。
请参考图3，图3为本发明实施例提供的半导体器件结构的剖面图，如图3所示，本发明实施例提供的半导体器件结构制备在一半导体衬底201上，包括半导体器件区202及与所述半导体器件区202电性相连的金属互连线，所述金属互连线上形成有第一钝化层，所述半导体衬底201的背面形成有第二钝化层。由于本发明实施例提供的半导体器件结构在半导体衬底的背面形成第二钝化层，从而阻断了栅极漏电流的通路，避免了栅氧化层被击穿，保护了栅氧化层的完整性，提高了半导体器件的性能。
进一步地，所述第二钝化层包括第二二氧化硅层208及位于所述第二二氧化硅层208上的第二氮化硅层209。所述第二二氧化硅层208及所述第二氮化硅层209通过炉管工艺形成；这是因为炉管工艺形成的二氧化硅层及氮化硅层比其它方法(例如CVD法)形成的二氧化硅层及氮化硅层更致密。所述炉管工艺的条件为：气压为0.2～2Torr，温度为350～450℃，反应气体为SiH2Cl2和NH3。所述第二二氧化硅层208的厚度为50～200埃，所述第二氮化硅层209的厚度为300～500埃。
进一步地，所述第一钝化层包括第一二氧化硅层206及位于所述第一二氧化硅层206上的第一氮化硅层207。所述第一二氧化硅层206及所述第一氮化硅层207通过CVD工艺形成。
进一步地，所述金属互连线包括一顶层金属层203，所述顶层金属层203上形成有底层钝化层204，所述底层钝化层204上形成有金属铝205，且所述金属铝205与所述顶层金属层203相连，所述第一钝化层形成于所述金属铝203上。
进一步地，所述第一钝化层上也形成有第二钝化层；这是因为利用炉管工艺形成的钝化层通常同时形成在半导体衬底的正反面。
请继续参考图4A至图4B，其为本发明实施例提供的半导体器件结构的制备方法中对应的器件剖面图，如图4A至图4B所示，本发明实施例提供的半导体器件结构的制备方法包括如下步骤：
提供半导体衬底201，并在所述半导体衬底201上完成前段工艺制程及后段工艺制程；
在所述半导体衬底201的背面形成第二钝化层。
进一步地，所述第二钝化层包括第二二氧化硅层208及位于所述第二二氧化硅层208上的第二氮化硅层209。
进一步地，所述第二二氧化硅层208及第二氮化硅层209通过炉管工艺形成。所述炉管工艺的条件为：气压为0.2～2Torr，温度为350～450℃，反应气体为SiH2Cl2和NH3。所述第二二氧化硅层208的厚度为50～200埃，所述第二氮化硅层209的厚度为300～500埃。
进一步地，所述第一钝化层包括第一二氧化硅层206及位于所述第一二氧化硅层206上的第一氮化硅层207。所述第一二氧化硅层206及所述第一氮化硅层207通过CVD工艺形成。
进一步地，在所述半导体衬底201上完成前段工艺制程及后段工艺制程包括如下步骤：
首先，在所述半导体衬底201上形成半导体器件区202及金属互连线；
然后，形成底层钝化层204，所述底层钝化层204覆盖所述金属互连线中的顶层金属层203；
然后，对所述底层钝化层204进行刻蚀，露出所述顶层金属层203；
然后，沉积金属铝205，所述金属铝205覆盖所述底层钝化层204，且与所述顶层金属层203相连；
然后，沉积第一钝化层，所述第一钝化层覆盖所述金属铝205及所述底层钝化层204。
进一步地，所述第一钝化层上也形成有第二钝化层；这是因为利用炉管工艺形成的钝化层通常同时形成在半导体衬底的正反面。
进一步地，该方法还包括对所述第二钝化层及所述第一钝化层进行刻蚀，形成垫圈结构210及焊接点211；其中形成垫圈结构210后的器件剖面图如图2A所示；形成焊接点211后的器件剖面图如图2B所示。
综上所述，本发明提供了一种半导体器件结构，该半导体器件结构通过在半导体衬底的背面形成第二钝化层，从而阻断了栅极漏电流的通路，避免了栅氧化层被击穿，保护了栅氧化层的完整性，提高了半导体器件的性能；同时，本发明还提供了一种半导体器件结构的制备方法，该方法通过在半导体衬底的背面形成第二钝化层，从而阻断了栅极漏电流的通路，避免了栅氧化层被击穿，保护了栅氧化层的完整性，提高了半导体器件的性能。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (19)

1.一种半导体器件结构，制备在一半导体衬底上，所述半导体器件结构包括半导体器件区及与所述半导体器件区电性相连的金属互连线，所述金属互连线上形成有第一钝化层，其特征在于，所述半导体衬底的背面形成有第二钝化层。
2.如权利要求1所述的半导体器件结构，其特征在于，所述第二钝化层包括第二二氧化硅层及位于所述第二二氧化硅层上的第二氮化硅层。
3.如权利要求2所述的半导体器件结构，其特征在于，所述第二二氧化硅层及所述第二氮化硅层通过炉管工艺形成。
4.如权利要求3所述的半导体器件结构，其特征在于，所述炉管工艺的条件为：气压为0.2～2Torr，温度为350～450℃，反应气体为SiH2Cl2和NH3。
5.如权利要求3所述的半导体器件结构，其特征在于，所述第二二氧化硅层的厚度为50～200埃，所述第二氮化硅层的厚度为300～500埃。
6.如权利要求1所述的半导体器件结构，其特征在于，所述第一钝化层包括第一二氧化硅层及位于所述第一二氧化硅层上的第一氮化硅层。
7.如权利要求6所述的半导体器件结构，其特征在于，所述第一二氧化硅层及所述第一氮化硅层通过CVD工艺形成。
8.如权利要求7所述的半导体器件结构，其特征在于，所述金属互连线包括顶层金属层，所述顶层金属层上形成有底层钝化层，所述底层钝化层上形成有金属铝，且所述金属铝与所述顶层金属层相连，所述第一钝化层形成于所述金属铝上。
9.如权利要求8所述的半导体器件结构，其特征在于，所述第一钝化层上也形成有第二钝化层。
10.一种如权利要求1所述的半导体器件结构的制备方法，其特征在于，包括如下步骤：
提供半导体衬底；
在所述半导体衬底上完成前段工艺制程及后段工艺制程，以形成半导体器件区及金属互连线；
在所述半导体衬底的背面形成第二钝化层。
11.如权利要求10所述的半导体器件结构的制备方法，其特征在于，所述第二钝化层包括第二二氧化硅层及位于所述第二二氧化硅层上的第二氮化硅层。
12.如权利要求11所述的半导体器件结构的制备方法，其特征在于，所述第二二氧化硅层及第二氮化硅层通过炉管工艺形成。
13.如权利要求12所述的半导体器件结构的制备方法，其特征在于，所述炉管工艺的条件为：气压为0.2～2Torr，温度为350～450℃，反应气体为SiH2Cl2和NH3。
14.如权利要求12所述的半导体器件结构的制备方法，其特征在于，所述第二二氧化硅层的厚度为50～200埃，所述第二氮化硅层的厚度为300～500埃。
15.如权利要求10所述的半导体器件结构的制备方法，其特征在于，所述第一钝化层包括第一二氧化硅层及位于第一二氧化硅层上的第一氮化硅层。
16.如权利要求15所述的半导体器件结构的制备方法，其特征在于，所述第一二氧化硅层和第一氮化硅层通过CVD工艺形成。
17.如权利要求16所述的半导体器件结构的制备方法，其特征在于，在所述半导体衬底上完成前段工艺制程及后段工艺制程包括如下步骤：
在所述半导体衬底上形成半导体器件区及金属互连线；
形成底层钝化层，所述底层钝化层覆盖所述金属互连线中的顶层金属层；
对所述底层钝化层进行刻蚀，露出所述顶层金属层；
沉积金属铝，所述金属铝覆盖所述底层钝化层，且与所述顶层金属层相连；
沉积第一钝化层，所述第一钝化层覆盖所述金属铝及所述底层钝化层。
18.如权利要求17所述的半导体器件结构的制备方法，其特征在于，所述第一钝化层上也形成有第二钝化层。
19.如权利要求18所述的半导体器件结构的制备方法，其特征在于，还包括对所述第二钝化层及所述第一钝化层进行刻蚀，形成垫圈结构及焊接点。
CN2011100709368A 2011-03-23 2011-03-23 半导体器件结构及其制备方法 Pending CN102693982A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2011100709368A CN102693982A (zh) 2011-03-23 2011-03-23 半导体器件结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2011100709368A CN102693982A (zh) 2011-03-23 2011-03-23 半导体器件结构及其制备方法

Publications (1)

Publication Number Publication Date
CN102693982A true CN102693982A (zh) 2012-09-26

Family

ID=46859337

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011100709368A Pending CN102693982A (zh) 2011-03-23 2011-03-23 半导体器件结构及其制备方法

Country Status (1)

Country Link
CN (1) CN102693982A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112466367A (zh) * 2019-09-09 2021-03-09 铠侠股份有限公司 非易失性半导体存储装置
CN115410906A (zh) * 2022-10-31 2022-11-29 合肥晶合集成电路股份有限公司 半导体器件及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040063263A1 (en) * 2002-09-30 2004-04-01 Norio Suzuki Manufacturing method of semiconductor devices
US20080160647A1 (en) * 2006-12-29 2008-07-03 Texas Instruments Inc. Thick oxide film for wafer backside prior to metalization loop
JP2009182133A (ja) * 2008-01-30 2009-08-13 Fujitsu Microelectronics Ltd 半導体装置の製造方法
US20090317956A1 (en) * 2008-06-23 2009-12-24 Fujitsu Microelectronics Limited Method for manufacturing semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040063263A1 (en) * 2002-09-30 2004-04-01 Norio Suzuki Manufacturing method of semiconductor devices
US20080160647A1 (en) * 2006-12-29 2008-07-03 Texas Instruments Inc. Thick oxide film for wafer backside prior to metalization loop
JP2009182133A (ja) * 2008-01-30 2009-08-13 Fujitsu Microelectronics Ltd 半導体装置の製造方法
US20090317956A1 (en) * 2008-06-23 2009-12-24 Fujitsu Microelectronics Limited Method for manufacturing semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112466367A (zh) * 2019-09-09 2021-03-09 铠侠股份有限公司 非易失性半导体存储装置
CN112466367B (zh) * 2019-09-09 2024-04-19 铠侠股份有限公司 非易失性半导体存储装置
CN115410906A (zh) * 2022-10-31 2022-11-29 合肥晶合集成电路股份有限公司 半导体器件及其制作方法

Similar Documents

Publication Publication Date Title
CN103367334B (zh) 具有硅通孔内连线的半导体封装及其封装方法
CN103137554B (zh) 形成半导体装置的方法
CN100495705C (zh) 半导体组件、封环结构及其形成方法
US20150162448A1 (en) Integrated circuit device with power gating switch in back end of line
CN103972213B (zh) 具有多级互连的半导体器件及其形成方法
TWI670808B (zh) 積體電路及其形成方法
CN105720058A (zh) 用于HKMG CMOS技术的嵌入式多晶SiON CMOS或NVM的边界方案
US10763262B2 (en) Method of preparing semiconductor structure
US7888777B2 (en) Semiconductor device and method for manufacturing the same
CN101299418B (zh) 半导体元件及其制造方法
US20210358865A1 (en) Ic product comprising a single active fin finfet device and an electrically inactive fin stress reduction structure
US10199297B2 (en) Semiconductor structure and fabrication method thereof
US20110180922A1 (en) Semiconductor chip, seal-ring structure and manufacturing process thereof
US20160079188A1 (en) Semiconductor device and manufacturing method thereof, and mounting method of semiconductor device
US11756885B2 (en) Method for fabricating semiconductor device with metal spacers
CN104733374A (zh) 金属互连结构及其形成方法
US8872305B2 (en) Integrated circuit structure having air-gap trench isolation and related design structure
CN102693982A (zh) 半导体器件结构及其制备方法
US20230369203A1 (en) Method for preparing semiconductor device with composite passivation structure
CN105990222A (zh) 半导体器件制作方法、半导体器件及电子装置
CN109830464A (zh) 半导体结构及其形成方法
CN101692425B (zh) 一种esd保护的设计方法
CN106340444A (zh) 隔离结构上具有抗蚀保护氧化物的半导体结构及其制造方法
CN107731730A (zh) 半导体结构的形成方法
TW202125636A (zh) 半導體結構及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20120926