JP2003152192A - 電界効果半導体装置及びその駆動方法 - Google Patents
電界効果半導体装置及びその駆動方法Info
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- JP2003152192A JP2003152192A JP2001353232A JP2001353232A JP2003152192A JP 2003152192 A JP2003152192 A JP 2003152192A JP 2001353232 A JP2001353232 A JP 2001353232A JP 2001353232 A JP2001353232 A JP 2001353232A JP 2003152192 A JP2003152192 A JP 2003152192A
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Abstract
(57)【要約】
【課題】 しきい値電圧の制御（調整）効果に優れ、ス
タンバイリークを減少させ、不揮発性メモリとして構成
した場合の高駆動能力化、高密度記録化が可能であり、
しかも、デバイスの作製が簡便となる完全空乏型のＳＯ
Ｉ ＭＯＳＦＥＴトランジスタ等の電界効果半導体装
置、及びその駆動方法を提供すること。 【解決手段】 ＳＯＩ型シリコン層１６に形成されたソ
ース領域２及びドレイン領域３と、これらの間にゲート
絶縁膜４を介して設けられたゲート電極１とによって完
全空乏型のＳＯＩ ＭＯＳＦＥＴ２０が構成されている
と共に、窒化シリコン膜７を電荷蓄積層として有する絶
縁膜（窒化シリコン膜７と酸化シリコン膜８の積層膜）
がシリコン層１６下に形成され、窒化シリコン膜７への
電荷の書き込み及び消去が、その下部のウェル１１又は
半導体基板１２から印加した電圧によって制御され、こ
れによって例えばしきい値電圧が調整されるように構成
した電界効果半導体装置。
タンバイリークを減少させ、不揮発性メモリとして構成
した場合の高駆動能力化、高密度記録化が可能であり、
しかも、デバイスの作製が簡便となる完全空乏型のＳＯ
Ｉ ＭＯＳＦＥＴトランジスタ等の電界効果半導体装
置、及びその駆動方法を提供すること。 【解決手段】 ＳＯＩ型シリコン層１６に形成されたソ
ース領域２及びドレイン領域３と、これらの間にゲート
絶縁膜４を介して設けられたゲート電極１とによって完
全空乏型のＳＯＩ ＭＯＳＦＥＴ２０が構成されている
と共に、窒化シリコン膜７を電荷蓄積層として有する絶
縁膜（窒化シリコン膜７と酸化シリコン膜８の積層膜）
がシリコン層１６下に形成され、窒化シリコン膜７への
電荷の書き込み及び消去が、その下部のウェル１１又は
半導体基板１２から印加した電圧によって制御され、こ
れによって例えばしきい値電圧が調整されるように構成
した電界効果半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体層に形成さ
れたソース領域及びドレイン領域と、これらの間にゲー
ト絶縁膜を介して前記半導体層上に設けられたゲート電
極とによって絶縁ゲート型電界効果トランジスタが構成
されている電界効果半導体装置、特に完全空乏型のＳＯ
Ｉ ＭＯＳＦＥＴ（Silicon-on-Insulator Metal Oxide
Semiconductor Field Effect Transistor）及びその駆
動方法に関するものである。
れたソース領域及びドレイン領域と、これらの間にゲー
ト絶縁膜を介して前記半導体層上に設けられたゲート電
極とによって絶縁ゲート型電界効果トランジスタが構成
されている電界効果半導体装置、特に完全空乏型のＳＯ
Ｉ ＭＯＳＦＥＴ（Silicon-on-Insulator Metal Oxide
Semiconductor Field Effect Transistor）及びその駆
動方法に関するものである。
【０００２】
【従来の技術】ＳＯＩ構造によって、素子間の完全分離
が容易になり、またソフトエラーやＣＭＯＳ（Compleme
ntary MOS）トランジスタに特有のラッチアップの抑制
が可能になることが知られ、Ｓｉ活性層を薄くして、Ｃ
ＭＯＳトランジスタを有するＬＳＩ（大規模集積回路）
の高速化、高信頼性化を図ることが検討されている。
が容易になり、またソフトエラーやＣＭＯＳ（Compleme
ntary MOS）トランジスタに特有のラッチアップの抑制
が可能になることが知られ、Ｓｉ活性層を薄くして、Ｃ
ＭＯＳトランジスタを有するＬＳＩ（大規模集積回路）
の高速化、高信頼性化を図ることが検討されている。
【０００３】特に、Ｓｉ活性層を１００ｎｍ程度にまで
薄くし、またチャネルの不純物濃度も比較的低い状態に
制御して、オフ時にほぼＳｉ活性層全体が空乏化するよ
うな条件にすると、短チャネル効果の抑制やＭＯＳトラ
ンジスタの電流駆動能力、駆動速度の向上など、さらに
優れた性能が得られることが分ってきた。
薄くし、またチャネルの不純物濃度も比較的低い状態に
制御して、オフ時にほぼＳｉ活性層全体が空乏化するよ
うな条件にすると、短チャネル効果の抑制やＭＯＳトラ
ンジスタの電流駆動能力、駆動速度の向上など、さらに
優れた性能が得られることが分ってきた。
【０００４】このような完全空乏型のＳＯＩ ＭＯＳＦ
ＥＴを図１９に例示する。
ＥＴを図１９に例示する。
【０００５】このＭＯＳＦＥＴ８０によれば、支持基板
５２上の埋め込み酸化膜５６上にシリコン半導体層７６
が設けられ、この半導体層７６が素子分離層５５で分離
されてなる活性層にソース領域７２及びドレイン領域７
３がそれぞれ形成され、更に、これら両領域間のチャネ
ル領域（ボディ部）８６上にゲート絶縁膜５４を介して
ゲート電極６８が形成されている。
５２上の埋め込み酸化膜５６上にシリコン半導体層７６
が設けられ、この半導体層７６が素子分離層５５で分離
されてなる活性層にソース領域７２及びドレイン領域７
３がそれぞれ形成され、更に、これら両領域間のチャネ
ル領域（ボディ部）８６上にゲート絶縁膜５４を介して
ゲート電極６８が形成されている。
【０００６】他方、図２０に示すように、ＳＯＩ型半導
体層を用いた不揮発性半導体メモリ装置が、特開平９−
９７８５１号公報において提起されている。
体層を用いた不揮発性半導体メモリ装置が、特開平９−
９７８５１号公報において提起されている。
【０００７】この半導体メモリ装置では、支持基板８２
の上に、ＳＯＩ型絶縁層８６が形成され、この絶縁層８
６の上に、ＳＯＩ型半導体層１０６が島状に形成され、
更に、各半導体層１０６のチャネル領域１１６の両側
（上下）には、第１ゲート絶縁層１０２と第２ゲート絶
縁層８４とが積層され、第１ゲート絶縁層１０２側には
第１ゲート電極９６が積層され、第２ゲート絶縁層８４
側には第２ゲート電極９８が積層され、これらはチャネ
ル領域１１６の両側に位置している。
の上に、ＳＯＩ型絶縁層８６が形成され、この絶縁層８
６の上に、ＳＯＩ型半導体層１０６が島状に形成され、
更に、各半導体層１０６のチャネル領域１１６の両側
（上下）には、第１ゲート絶縁層１０２と第２ゲート絶
縁層８４とが積層され、第１ゲート絶縁層１０２側には
第１ゲート電極９６が積層され、第２ゲート絶縁層８４
側には第２ゲート電極９８が積層され、これらはチャネ
ル領域１１６の両側に位置している。
【０００８】そして、半導体層１０６のチャネル領域１
１６の平面方向に沿った両側には、第２ゲート電極９８
に対して自己整合的にソース領域９２とドレイン領域９
３が形成され、また、これらのソース及びドレイン領域
に対して電気的に接続されるビット線となる配線層１０
４、１０５が絶縁層８６上に形成されている。
１６の平面方向に沿った両側には、第２ゲート電極９８
に対して自己整合的にソース領域９２とドレイン領域９
３が形成され、また、これらのソース及びドレイン領域
に対して電気的に接続されるビット線となる配線層１０
４、１０５が絶縁層８６上に形成されている。
【０００９】ここで、第１ゲート絶縁層１０２はＯＮＯ
膜（酸化シリコン膜と窒化シリコン膜と酸化シリコン膜
との三層膜）で構成され、電荷蓄積層を形成し、また第
１ゲート電極１０２がデータの書き込み用（データの消
去を兼ねる）電極となり、第２ゲート電極９８がデータ
の読み出し用電極となる（第２ゲート電極９８はデータ
の書き込み用として機能してもよい）。
膜（酸化シリコン膜と窒化シリコン膜と酸化シリコン膜
との三層膜）で構成され、電荷蓄積層を形成し、また第
１ゲート電極１０２がデータの書き込み用（データの消
去を兼ねる）電極となり、第２ゲート電極９８がデータ
の読み出し用電極となる（第２ゲート電極９８はデータ
の書き込み用として機能してもよい）。
【００１０】
【発明が解決しようとする課題】しかしながら、図１９
に示した完全空乏型のＳＯＩ ＭＯＳＦＥＴには、次の
（１）〜（３）に示す問題点がある。
に示した完全空乏型のＳＯＩ ＭＯＳＦＥＴには、次の
（１）〜（３）に示す問題点がある。
【００１１】（１）しきい値電圧の制御（又は調整）が
困難であること。 完全空乏型のＳＯＩ ＭＯＳＦＥＴのしきい値電圧の制
御は難しい。これは、微細化に伴ってボディ部の不純物
濃度が高濃度化しており、低しきい値電圧に設計するこ
とが難しくなってきているためである。また、活性層と
してのＳｉ膜厚が製造時にばらつき易く、これに起因し
てしきい値電圧がばらつくことも、歩留まりを下げる一
因となる。
困難であること。 完全空乏型のＳＯＩ ＭＯＳＦＥＴのしきい値電圧の制
御は難しい。これは、微細化に伴ってボディ部の不純物
濃度が高濃度化しており、低しきい値電圧に設計するこ
とが難しくなってきているためである。また、活性層と
してのＳｉ膜厚が製造時にばらつき易く、これに起因し
てしきい値電圧がばらつくことも、歩留まりを下げる一
因となる。
【００１２】（２）スタンバイリーク電流が生じるこ
と。 低電圧、高駆動能力を実現するために、低しきい値トラ
ンジスタを採用する例が増えてきており、また、微細化
に伴って、１チップ中のトランジスタ数が増加する傾向
にある。これらの要因によって、素子が動作していない
ときに流れるオフリーク電流に起因した、いわゆるスタ
ンバイリーク電流が消費電力を増加させる一因となる。
と。 低電圧、高駆動能力を実現するために、低しきい値トラ
ンジスタを採用する例が増えてきており、また、微細化
に伴って、１チップ中のトランジスタ数が増加する傾向
にある。これらの要因によって、素子が動作していない
ときに流れるオフリーク電流に起因した、いわゆるスタ
ンバイリーク電流が消費電力を増加させる一因となる。
【００１３】（３）記憶素子としての駆動能力が低く、
高密度化も困難であること。 完全空乏層型のＳＯＩ型ＭＯＳＦＥＴをＭＮＯＳ型不揮
発性記憶素子として構成するときには、ＭＯＳＦＥＴが
キャリアの転送と記憶機能とを兼ねているので、電界強
度などの問題から、ゲート酸化膜厚を薄く設計できず、
このために駆動能力が向上し難い。また、単一素子で記
憶できるビット数、すなわち記憶密度の上昇は、記憶容
量を増加させる工夫として望まれているが、これに十分
に対応できない。
高密度化も困難であること。 完全空乏層型のＳＯＩ型ＭＯＳＦＥＴをＭＮＯＳ型不揮
発性記憶素子として構成するときには、ＭＯＳＦＥＴが
キャリアの転送と記憶機能とを兼ねているので、電界強
度などの問題から、ゲート酸化膜厚を薄く設計できず、
このために駆動能力が向上し難い。また、単一素子で記
憶できるビット数、すなわち記憶密度の上昇は、記憶容
量を増加させる工夫として望まれているが、これに十分
に対応できない。
【００１４】また、図２０に示したＳＯＩ型不揮発性半
導体メモリ装置の場合は、第１ゲート電極９６によるデ
ータ書き込みによって、しきい値電圧の制御は可能では
あるが、次の（４）〜（６）に示す問題点がある。
導体メモリ装置の場合は、第１ゲート電極９６によるデ
ータ書き込みによって、しきい値電圧の制御は可能では
あるが、次の（４）〜（６）に示す問題点がある。
【００１５】（４）ＭＯＳＦＥＴとしての動作にとっ
て、第１ゲート電極９６と第２ゲート電極９８とは上下
方向で位置が一致していることが必要であるが、第１ゲ
ート電極９６と第２ゲート電極９８とを別々の工程でパ
ターン化するためにそれら両電極の位置合わせが困難で
あり、位置ずれが生じ易い。
て、第１ゲート電極９６と第２ゲート電極９８とは上下
方向で位置が一致していることが必要であるが、第１ゲ
ート電極９６と第２ゲート電極９８とを別々の工程でパ
ターン化するためにそれら両電極の位置合わせが困難で
あり、位置ずれが生じ易い。
【００１６】（５）データの書き込みを行う第１ゲート
電極９６に電圧を供給するための配線を引き廻す必要が
あり、これも工程が複雑となり、信頼性の点でも問題が
ある。
電極９６に電圧を供給するための配線を引き廻す必要が
あり、これも工程が複雑となり、信頼性の点でも問題が
ある。
【００１７】（６）上下のゲート電極９８と９６とは一
対一に対応して設けるため、上下の一対のトランジスタ
の組み合せでしか動作させることができない。
対一に対応して設けるため、上下の一対のトランジスタ
の組み合せでしか動作させることができない。
【００１８】そこで、本発明の目的は、特に、完全空乏
型のＳＯＩ型トランジスタのしきい値電圧の制御（調
整）効果に優れ、スタンバイリークを減少させ、不揮発
性メモリとして構成した場合の高駆動能力化、高密度記
録化が可能であり、しかも、プレーナ技術によりアライ
メント（位置合わせ）を必要としないで配線の問題も解
消でき、フローティングゲート又は第１ゲートを裏面
（下部側）に用いる構造と比較してデバイスの作製が簡
便となる完全空乏型のＳＯＩ型トランジスタ等の電界効
果半導体装置、及びその駆動方法を提供することにあ
る。
型のＳＯＩ型トランジスタのしきい値電圧の制御（調
整）効果に優れ、スタンバイリークを減少させ、不揮発
性メモリとして構成した場合の高駆動能力化、高密度記
録化が可能であり、しかも、プレーナ技術によりアライ
メント（位置合わせ）を必要としないで配線の問題も解
消でき、フローティングゲート又は第１ゲートを裏面
（下部側）に用いる構造と比較してデバイスの作製が簡
便となる完全空乏型のＳＯＩ型トランジスタ等の電界効
果半導体装置、及びその駆動方法を提供することにあ
る。
【００１９】
【課題を解決するための手段】即ち、本発明は、半導体
層（例えばＳＯＩ型シリコン層）に形成されたソース領
域及びドレイン領域と、これらの間にゲート絶縁膜を介
して前記半導体層上に設けられたゲート電極とによって
絶縁ゲート型電界効果トランジスタ（例えば完全空乏型
のＳＯＩ ＭＯＳＦＥＴ）が構成されていると共に、電
荷蓄積層（例えば窒化シリコン膜）を有する絶縁膜（例
えば窒化シリコン膜と酸化シリコン膜の積層膜）が前記
半導体層下に形成され、前記電荷蓄積層への電荷の書き
込み及び消去が、前記電荷蓄積層下のウェル又は半導体
基板から印加した電圧によって制御され、これによって
例えば前記ＭＯＳＦＥＴのしきい値電圧が調整されるよ
うに構成した電界効果半導体装置に係るものである。
層（例えばＳＯＩ型シリコン層）に形成されたソース領
域及びドレイン領域と、これらの間にゲート絶縁膜を介
して前記半導体層上に設けられたゲート電極とによって
絶縁ゲート型電界効果トランジスタ（例えば完全空乏型
のＳＯＩ ＭＯＳＦＥＴ）が構成されていると共に、電
荷蓄積層（例えば窒化シリコン膜）を有する絶縁膜（例
えば窒化シリコン膜と酸化シリコン膜の積層膜）が前記
半導体層下に形成され、前記電荷蓄積層への電荷の書き
込み及び消去が、前記電荷蓄積層下のウェル又は半導体
基板から印加した電圧によって制御され、これによって
例えば前記ＭＯＳＦＥＴのしきい値電圧が調整されるよ
うに構成した電界効果半導体装置に係るものである。
【００２０】本発明はまた、本発明の電界効果半導体装
置を駆動するに際し、前記電荷蓄積層下の前記ウェル又
は半導体基板から印加した電圧によって、前記電荷蓄積
層への電荷の書き込み及び消去を制御する、駆動方法も
提供するものである。
置を駆動するに際し、前記電荷蓄積層下の前記ウェル又
は半導体基板から印加した電圧によって、前記電荷蓄積
層への電荷の書き込み及び消去を制御する、駆動方法も
提供するものである。
【００２１】本発明によれば、絶縁ゲート型電界効果ト
ランジスタの活性層又はボディ部（又はチャネル領域）
としての前記半導体層下に、窒化シリコン層等の前記電
荷蓄積層を有する前記絶縁膜を形成し、前記電荷蓄積層
への電荷の書き込み及び消去をその下部のウェル又は半
導体基板からの印加電圧によって制御しているので、前
記半導体層からの前記電荷蓄積層へのキャリアの蓄積量
に応じて前記半導体層に対するバイアス電圧を変化させ
ることによって、製造時に前記半導体層の膜厚にばらつ
きが生じたとしてもトランジスタのしきい値電圧を容易
かつ任意に制御でき、低しきい値電圧に設計することが
容易となり、また高しきい値電圧化すれば、オフ状態の
トランジスタからスタンバイリーク電流が生じることが
なくなり、更に転送トランジスタとしての前記電界効果
トランジスタのゲート絶縁膜を薄くして駆動能力を向上
させ、またこのトランジスタを記憶素子として構成する
ことによって記憶密度も上昇させることができる。
ランジスタの活性層又はボディ部（又はチャネル領域）
としての前記半導体層下に、窒化シリコン層等の前記電
荷蓄積層を有する前記絶縁膜を形成し、前記電荷蓄積層
への電荷の書き込み及び消去をその下部のウェル又は半
導体基板からの印加電圧によって制御しているので、前
記半導体層からの前記電荷蓄積層へのキャリアの蓄積量
に応じて前記半導体層に対するバイアス電圧を変化させ
ることによって、製造時に前記半導体層の膜厚にばらつ
きが生じたとしてもトランジスタのしきい値電圧を容易
かつ任意に制御でき、低しきい値電圧に設計することが
容易となり、また高しきい値電圧化すれば、オフ状態の
トランジスタからスタンバイリーク電流が生じることが
なくなり、更に転送トランジスタとしての前記電界効果
トランジスタのゲート絶縁膜を薄くして駆動能力を向上
させ、またこのトランジスタを記憶素子として構成する
ことによって記憶密度も上昇させることができる。
【００２２】しかも、前記トランジスタは、面積の大き
い前記ウェル又は半導体基板上に設け、これらから前記
電圧を供給しているので、トランジスタ作製時のアライ
メントが容易若しくは不要となり、配線の引き廻しも不
要となって、デバイスの製造工程が簡略化することにな
る。
い前記ウェル又は半導体基板上に設け、これらから前記
電圧を供給しているので、トランジスタ作製時のアライ
メントが容易若しくは不要となり、配線の引き廻しも不
要となって、デバイスの製造工程が簡略化することにな
る。
【００２３】
【発明の実施の形態】本発明の電界効果半導体装置及び
その駆動方法においては、前記半導体層がＳＯＩ型半導
体層として埋め込み絶縁膜上に形成され、この埋め込み
絶縁膜が、前記半導体層との間で前記半導体層中のキャ
リアの出し入れを行える電荷蓄積層を有していて、前記
ウェル又は半導体基板と共にキャパシタ構造の不揮発性
メモリを構成していることが望ましい。
その駆動方法においては、前記半導体層がＳＯＩ型半導
体層として埋め込み絶縁膜上に形成され、この埋め込み
絶縁膜が、前記半導体層との間で前記半導体層中のキャ
リアの出し入れを行える電荷蓄積層を有していて、前記
ウェル又は半導体基板と共にキャパシタ構造の不揮発性
メモリを構成していることが望ましい。
【００２４】この電界効果半導体装置を駆動するに際
し、前記電荷蓄積層に蓄積された電荷による電界で、前
記絶縁ゲート型電界効果トランジスタのしきい値電圧を
制御することができる。
し、前記電荷蓄積層に蓄積された電荷による電界で、前
記絶縁ゲート型電界効果トランジスタのしきい値電圧を
制御することができる。
【００２５】また、前記ウェル又は半導体基板上に少な
くとも１つの前記絶縁ゲート型電界効果トランジスタが
設けられ、前記絶縁膜に形成されたコンタクトホールを
介して前記ウェル又は半導体基板に前記電圧が印加され
てよい。
くとも１つの前記絶縁ゲート型電界効果トランジスタが
設けられ、前記絶縁膜に形成されたコンタクトホールを
介して前記ウェル又は半導体基板に前記電圧が印加され
てよい。
【００２６】また、前記絶縁ゲート型電界効果トランジ
スタが複数個設けられ、これらの少なくとも１つがＰチ
ャネル型又はＮチャネル型であってよい。
スタが複数個設けられ、これらの少なくとも１つがＰチ
ャネル型又はＮチャネル型であってよい。
【００２７】この場合、蓄積電荷制御用の電圧を印加す
るウェルが、これを取り囲むウェルによって外部から電
気的に絶縁されているのがよい。
るウェルが、これを取り囲むウェルによって外部から電
気的に絶縁されているのがよい。
【００２８】また、前記複数個の絶縁ゲート型電界効果
トランジスタがＣＭＯＳ（Complementary Metal Oxide
Semiconductor）論理ゲートを構成してよい。
トランジスタがＣＭＯＳ（Complementary Metal Oxide
Semiconductor）論理ゲートを構成してよい。
【００２９】前記絶縁ゲート型電界効果トランジスタが
複数個設けられる場合、これらのうちオフ状態とすべき
トランジスタについては、前記電荷蓄積層の蓄積電荷の
制御によってしきい値電圧を上昇させることが望まし
い。
複数個設けられる場合、これらのうちオフ状態とすべき
トランジスタについては、前記電荷蓄積層の蓄積電荷の
制御によってしきい値電圧を上昇させることが望まし
い。
【００３０】また、前記絶縁ゲート型電界効果トランジ
スタが完全空乏型のＳＯＩ型トランジスタであり、キャ
リア転送ゲートとして動作すること以外に、ゲート絶縁
膜中に電荷蓄積機能を有する不揮発性メモリを構成して
もよい。後者の場合、前記絶縁ゲート型電界効果トラン
ジスタが前記キャパシタ構造と共に２値（２ビット）不
揮発性メモリとして動作することができる。また、前者
の場合、前記電荷蓄積層へのキャリアの出し入れのみに
よって２値（２ビット）不揮発性メモリを構成すること
ができる。
スタが完全空乏型のＳＯＩ型トランジスタであり、キャ
リア転送ゲートとして動作すること以外に、ゲート絶縁
膜中に電荷蓄積機能を有する不揮発性メモリを構成して
もよい。後者の場合、前記絶縁ゲート型電界効果トラン
ジスタが前記キャパシタ構造と共に２値（２ビット）不
揮発性メモリとして動作することができる。また、前者
の場合、前記電荷蓄積層へのキャリアの出し入れのみに
よって２値（２ビット）不揮発性メモリを構成すること
ができる。
【００３１】次に、本発明の好ましい実施の形態を図面
参照下に説明する。
参照下に説明する。
【００３２】＜デバイス基本構造＞図１には、本発明に
基づく電界効果半導体装置の構造例（１）−１を示す。
この半導体装置は、基板１２上に、ＳＯＩ ＭＯＳＦＥ
Ｔ（電界効果トランジスタ）２０とキャパシタ２１とが
上下に設けられたものである。
基づく電界効果半導体装置の構造例（１）−１を示す。
この半導体装置は、基板１２上に、ＳＯＩ ＭＯＳＦＥ
Ｔ（電界効果トランジスタ）２０とキャパシタ２１とが
上下に設けられたものである。
【００３３】トランジスタ２０は、ゲート１、ソース領
域２、ドレイン領域３、ゲート絶縁膜４、素子分離層５
及びボディ部１６によって構成され、完全空乏（以下、
ＦＤ：Fully-Depleted）型Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎ
ｓｕｌａｔｏｒ ＭＯＳＦＥＴ（SOI MOSFET）として埋
め込み酸化膜６上に設けられている。
域２、ドレイン領域３、ゲート絶縁膜４、素子分離層５
及びボディ部１６によって構成され、完全空乏（以下、
ＦＤ：Fully-Depleted）型Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎ
ｓｕｌａｔｏｒ ＭＯＳＦＥＴ（SOI MOSFET）として埋
め込み酸化膜６上に設けられている。
【００３４】そして、これに加えて、ＳＯＩ ＭＯＳＦ
ＥＴ２０の下部には、埋め込み酸化膜中（シリコン酸化
膜６−８間）に、キャリア保持層（電荷蓄積層）となる
シリコン窒化膜７と、このキャリア保持層へのキャリア
の出し入れを制御するためのウェル（電極）１１、ウェ
ルコンタクト拡散層１０、ウェルコンタクト開口部９が
設けられている。なお、上記において、各部の電極はい
ずれも図示省略した（以下、同様）。
ＥＴ２０の下部には、埋め込み酸化膜中（シリコン酸化
膜６−８間）に、キャリア保持層（電荷蓄積層）となる
シリコン窒化膜７と、このキャリア保持層へのキャリア
の出し入れを制御するためのウェル（電極）１１、ウェ
ルコンタクト拡散層１０、ウェルコンタクト開口部９が
設けられている。なお、上記において、各部の電極はい
ずれも図示省略した（以下、同様）。
【００３５】＜物理的な動作原理＞このデバイスの動作
原理を説明する。
原理を説明する。
【００３６】図２に示すように、埋め込み窒化膜７に、
キャリアを出し入れし、トラップされた電荷１４の量Ｑ
tを制御することによって機能し、この蓄積された電荷
量によって、ＳＯＩ ＭＯＳＦＥＴ２０のしきい値電圧
が変化することを利用している。
キャリアを出し入れし、トラップされた電荷１４の量Ｑ
tを制御することによって機能し、この蓄積された電荷
量によって、ＳＯＩ ＭＯＳＦＥＴ２０のしきい値電圧
が変化することを利用している。
【００３７】図２ａ、図２ｂはそれぞれ、埋め込み窒化
膜７に電荷Ｑtが書き込まれた状態、この電荷が完全に
消去された状態を示している。図２ａでは、窒化膜７に
電荷Ｑtが蓄積されることによって、窒化膜７−酸化膜
８−ウェル１１又は基板１２で構成されるＮＯＳキャパ
シタ２１に電位ΔＶesが発生する。その値は、電荷量を
Ｑt、ＮＯＳキャパシタの容量をＣbox2として、次の
（１）式で計算される。
膜７に電荷Ｑtが書き込まれた状態、この電荷が完全に
消去された状態を示している。図２ａでは、窒化膜７に
電荷Ｑtが蓄積されることによって、窒化膜７−酸化膜
８−ウェル１１又は基板１２で構成されるＮＯＳキャパ
シタ２１に電位ΔＶesが発生する。その値は、電荷量を
Ｑt、ＮＯＳキャパシタの容量をＣbox2として、次の
（１）式で計算される。
【００３８】
【数１】
（但し、Ｔbox2は埋め込み酸化膜８の厚さ、εoxは酸化
膜８の誘電率を示す。）
膜８の誘電率を示す。）
【００３９】この電位ΔＶesがＳＯＩ ＭＯＳＦＥＴ２
０の基板バイアスＶesに重畳されて印加されることにな
るので、この場合、実効的な基板バイアスＶes’は次の
（２）式のようになる。 Ｖ'es＝Ｖes＋ΔＶes （２）
０の基板バイアスＶesに重畳されて印加されることにな
るので、この場合、実効的な基板バイアスＶes’は次の
（２）式のようになる。 Ｖ'es＝Ｖes＋ΔＶes （２）
【００４０】ＦＤ ＳＯＩ ＭＯＳＦＥＴのしきい値電圧
は、基板バイアスＶesに強く影響される。この現象はバ
ックバイアス効果として知られ、Ｐ（又はＮ）型ＭＯＳ
ＦＥＴの場合、しきい値電圧の絶対値は、基板バイアス
を正（又は負）に印加すると小さくなる方向に、負（又
は正）に印加すると大きくなる方向にシフトする。
は、基板バイアスＶesに強く影響される。この現象はバ
ックバイアス効果として知られ、Ｐ（又はＮ）型ＭＯＳ
ＦＥＴの場合、しきい値電圧の絶対値は、基板バイアス
を正（又は負）に印加すると小さくなる方向に、負（又
は正）に印加すると大きくなる方向にシフトする。
【００４１】従って、電荷Ｑtが蓄積された場合（図２
ａ）と、蓄積されていない場合（図２ｂ）とでは、実効
的な基板バイアスの違いにより、しきい値電圧の差異Δ
Ｖthが発生する。その変化量ΔＶthは、次の（３）式に
て与えられる。 ΔＶth＝Ｖth（Ｖ'es）−Ｖth（Ｖes） ＝Ｖth（Ｖes＋Ｑt／Ｃbox2）−Ｖth（Ｖes） （３）
ａ）と、蓄積されていない場合（図２ｂ）とでは、実効
的な基板バイアスの違いにより、しきい値電圧の差異Δ
Ｖthが発生する。その変化量ΔＶthは、次の（３）式に
て与えられる。 ΔＶth＝Ｖth（Ｖ'es）−Ｖth（Ｖes） ＝Ｖth（Ｖes＋Ｑt／Ｃbox2）−Ｖth（Ｖes） （３）
【００４２】すなわち、電荷量Ｑtの増減により、しき
い値電圧をΔＶth変化させることが可能となるのであ
る。
い値電圧をΔＶth変化させることが可能となるのであ
る。
【００４３】次に、その電荷Ｑtの制御方法、すなわ
ち、書き込み（電荷数の増加、図２ａ）と消去（電荷数
の減少、図２ｂ）の方法について説明する。
ち、書き込み（電荷数の増加、図２ａ）と消去（電荷数
の減少、図２ｂ）の方法について説明する。
【００４４】図２に示すように、ソース領域２の電位を
基準とし、ゲート電極１、ソース領域２、ドレイン領
域、ウェル１１の電位をそれぞれ、Ｖgs、Ｖds、Ｖesと
定義する。例えば、ＮＭＯＳＦＥＴを仮定し、Ｖgs＝Ｖ
ds＝０Ｖとした場合を述べる。
基準とし、ゲート電極１、ソース領域２、ドレイン領
域、ウェル１１の電位をそれぞれ、Ｖgs、Ｖds、Ｖesと
定義する。例えば、ＮＭＯＳＦＥＴを仮定し、Ｖgs＝Ｖ
ds＝０Ｖとした場合を述べる。
【００４５】この場合、図２ａに示すように、ウェル１
１に０Ｖから正方向に電圧Ｖesを印加していくと、ある
電圧でボディ部１６と埋め込み酸化膜６との界面付近に
裏面反転層１３が発生する。さらに、電圧を印加する
と、埋め込み酸化膜６において、キャリアのトンネル現
象が発生し、反転層１３から窒化膜７に電子が、また、
窒化膜７からボディ部１６に正孔が流れ込む。この状態
で、ウェル電圧Ｖesをもとの状態０Ｖに戻すことによ
り、窒化膜７中のキャリアトラップの電荷Ｑtを増加さ
せることができる。
１に０Ｖから正方向に電圧Ｖesを印加していくと、ある
電圧でボディ部１６と埋め込み酸化膜６との界面付近に
裏面反転層１３が発生する。さらに、電圧を印加する
と、埋め込み酸化膜６において、キャリアのトンネル現
象が発生し、反転層１３から窒化膜７に電子が、また、
窒化膜７からボディ部１６に正孔が流れ込む。この状態
で、ウェル電圧Ｖesをもとの状態０Ｖに戻すことによ
り、窒化膜７中のキャリアトラップの電荷Ｑtを増加さ
せることができる。
【００４６】逆に、図２ｂに示すように、ウェルに０Ｖ
から負方向に電圧Ｖesを印加していくと、反転層１３か
ら窒化膜７に正孔が、また、窒化膜７からボディ部１６
に電子が流れ込み、裏面蓄積層１５が発生する。この状
態で、ウェル電圧Ｖesをもとの状態０Ｖに戻すことによ
り、窒化膜７中のキャリアトラップの電荷Ｑtを減少さ
せることができる。
から負方向に電圧Ｖesを印加していくと、反転層１３か
ら窒化膜７に正孔が、また、窒化膜７からボディ部１６
に電子が流れ込み、裏面蓄積層１５が発生する。この状
態で、ウェル電圧Ｖesをもとの状態０Ｖに戻すことによ
り、窒化膜７中のキャリアトラップの電荷Ｑtを減少さ
せることができる。
【００４７】この電荷の増減量は、書き込み／消去時の
時間やウェル電位によって制御することが可能であり、
任意の値に調整可能である。従って、上述したＱtによ
るしきい値電圧制御能によって、本発明に基づくＳＯＩ
ＭＯＳＦＥＴ２０のしきい値電圧をある範囲において
制御することが可能となるのである。
時間やウェル電位によって制御することが可能であり、
任意の値に調整可能である。従って、上述したＱtによ
るしきい値電圧制御能によって、本発明に基づくＳＯＩ
ＭＯＳＦＥＴ２０のしきい値電圧をある範囲において
制御することが可能となるのである。
【００４８】図３には、共通の基板１２及びウェル１１
上に、図１に示した構造の複数のＳＯＩ ＭＯＳＦＥＴ
２０Ａ、２０ＢとＮＯＳキャパシタ２１Ａ、２１Ｂがそ
れぞれ設けられた構造例（１）−２を示す。これらの２
個又はそれ以上のトランジスタのしきい値電圧が、共通
のウェル１１の電位によって同時に制御可能であること
は、上記の説明から理解されよう。
上に、図１に示した構造の複数のＳＯＩ ＭＯＳＦＥＴ
２０Ａ、２０ＢとＮＯＳキャパシタ２１Ａ、２１Ｂがそ
れぞれ設けられた構造例（１）−２を示す。これらの２
個又はそれ以上のトランジスタのしきい値電圧が、共通
のウェル１１の電位によって同時に制御可能であること
は、上記の説明から理解されよう。
【００４９】＜具体例＞次に、本発明に基づくデバイス
の具体例とその特性について説明する。
の具体例とその特性について説明する。
【００５０】１）完全空乏型ＳＯＩ ＭＯＳＦＥＴにお
けるしきい値電圧の調整 ＦＤ ＳＯＩ ＭＯＳＦＥＴ作製後に、そのしきい値電圧
を回路設計値に従って調整する例を示す。例えばＣＭＯ
Ｓ回路への適用例として、図４に示すようなインバータ
回路を用いて説明する。
けるしきい値電圧の調整 ＦＤ ＳＯＩ ＭＯＳＦＥＴ作製後に、そのしきい値電圧
を回路設計値に従って調整する例を示す。例えばＣＭＯ
Ｓ回路への適用例として、図４に示すようなインバータ
回路を用いて説明する。
【００５１】この回路は、従来の回路構成と同様、電源
３０とＧＮＤ３１との間に、ＰＭＯＳＦＥＴ２６とＮＭ
ＯＳＦＥＴ２７が直列に接続されており、その入力２２
に対して、論理演算を行って出力２３に反映する機能を
有している。ここで、本発明に基づくＰＭＯＳＦＥＴ２
６とＮＭＯＳＦＥＴ２７とを採用していることが特徴的
であり、このため、それぞれのＭＯＳＦＥＴ用に制御用
のウェル信号線（ＰＭＯＳウェル信号２４とＮＭＯＳウ
ェル信号２５）が採用されている。
３０とＧＮＤ３１との間に、ＰＭＯＳＦＥＴ２６とＮＭ
ＯＳＦＥＴ２７が直列に接続されており、その入力２２
に対して、論理演算を行って出力２３に反映する機能を
有している。ここで、本発明に基づくＰＭＯＳＦＥＴ２
６とＮＭＯＳＦＥＴ２７とを採用していることが特徴的
であり、このため、それぞれのＭＯＳＦＥＴ用に制御用
のウェル信号線（ＰＭＯＳウェル信号２４とＮＭＯＳウ
ェル信号２５）が採用されている。
【００５２】・しきい値電圧のセット動作
ＦＥＴ構造の設計上、もしくは、製造プロセス上のばら
つき要因などによって、しきい値電圧が回路設計値と異
なる場合を想定する。前者の例としてはボディ部１６の
不純物濃度の高濃度化、後者の例としてはボディ部１６
のＳｉ膜厚値のばらつきなどが挙げられる。
つき要因などによって、しきい値電圧が回路設計値と異
なる場合を想定する。前者の例としてはボディ部１６の
不純物濃度の高濃度化、後者の例としてはボディ部１６
のＳｉ膜厚値のばらつきなどが挙げられる。
【００５３】これらのしきい値電圧に関する問題点が検
知された時、例えば、電源３０とＧＮＤ３１を０Ｖに設
定し、ＰＭＯＳＦＥＴ２６、ＮＭＯＳＦＥＴ２７のしき
い値電圧が所望の値になるように、ＰＭＯＳウェル信号
２４、ＮＭＯＳウェル信号２５との値を設定することに
よって、上述したようにしてそれぞれの窒化膜７中のト
ラップ電荷１４を制御することができる。その後、ＰＭ
ＯＳウェル信号２４とＮＭＯＳウェル信号２５は、電荷
１４の量を保持するのに適切な電位に設定することによ
り、理想的なしきい電圧値にセットすることができる。
ウェル信号電圧は外部から直接与えられてもよいし、内
部回路設計により回路的に制御されたものでもよい。
知された時、例えば、電源３０とＧＮＤ３１を０Ｖに設
定し、ＰＭＯＳＦＥＴ２６、ＮＭＯＳＦＥＴ２７のしき
い値電圧が所望の値になるように、ＰＭＯＳウェル信号
２４、ＮＭＯＳウェル信号２５との値を設定することに
よって、上述したようにしてそれぞれの窒化膜７中のト
ラップ電荷１４を制御することができる。その後、ＰＭ
ＯＳウェル信号２４とＮＭＯＳウェル信号２５は、電荷
１４の量を保持するのに適切な電位に設定することによ
り、理想的なしきい電圧値にセットすることができる。
ウェル信号電圧は外部から直接与えられてもよいし、内
部回路設計により回路的に制御されたものでもよい。
【００５４】・しきい値電圧のセット動作
仮に、経時的な要因によって固定電荷数が変化し、しき
い値電圧が理想的な値からずれた場合でも、その変化を
内部回路又は外部から検知して、上述したようにしてし
きい値電圧のセット動作を行うことにより、しきい値電
圧を理想的な値に戻すことが可能である。
い値電圧が理想的な値からずれた場合でも、その変化を
内部回路又は外部から検知して、上述したようにしてし
きい値電圧のセット動作を行うことにより、しきい値電
圧を理想的な値に戻すことが可能である。
【００５５】こうしたしきい値電圧のセット・再セット
動作は、ＭＯＳＦＥＴ素子単位で行っても構わないし、
複数素子ブロックごと又は回路チップ全体規模で行って
も構わない。なるべく、多くの素子単位で行った方が、
制御信号が少なくて済む分、好適である。また、これら
のしきい値電圧セット機能により、素子ごと、ブロック
ごとに異なるしきい値電圧を有する回路も実現可能とな
る。
動作は、ＭＯＳＦＥＴ素子単位で行っても構わないし、
複数素子ブロックごと又は回路チップ全体規模で行って
も構わない。なるべく、多くの素子単位で行った方が、
制御信号が少なくて済む分、好適である。また、これら
のしきい値電圧セット機能により、素子ごと、ブロック
ごとに異なるしきい値電圧を有する回路も実現可能とな
る。
【００５６】上記のＣＭＯＳ回路として示した例では、
ＰＭＯＳＦＥＴ２６、ＮＭＯＳＦＥＴ２７用として、そ
れぞれに独立に電位を設定できるようなウェル構造が必
要である。これは、たとえば、図５に示す構造例（１）
−３のウェル構造によって実現可能である。
ＰＭＯＳＦＥＴ２６、ＮＭＯＳＦＥＴ２７用として、そ
れぞれに独立に電位を設定できるようなウェル構造が必
要である。これは、たとえば、図５に示す構造例（１）
−３のウェル構造によって実現可能である。
【００５７】このウェル構造は、ＮＭＯＳＦＥＴ２７制
御用のＰ型ウェル（ＰＷ）４０と、このＰ型ウェル４０
の電位を他から分離するためのディープＮ型ウェル（Ｄ
ＮＷ）４１と、ＰＭＯＳＦＥＴ２６制御用のＮ型ウェル
（ＮＷ）４２と、このＮ型ウェル４２の電位を他から分
離するためのディープＰ型ウェル（ＤＰＷ）４３と、そ
れぞれのウェルにコンタクトを取るためのＰ型ウェルコ
ンタクト拡散層３６と、Ｐ型ウェルコンタクト開口部３
２と、ディープＮ型ウェルコンタクト拡散層３７と、デ
ィープＮ型ウェルコンタクト開口部３３と、Ｎ型ウェル
コンタクト拡散層３９と、Ｎ型ウェルコンタクト開口部
３５と、ディープＰ型ウェルコンタクト拡散層３８と、
ディープＰ型ウェルコンタクト開口部３４とから構成さ
れている。
御用のＰ型ウェル（ＰＷ）４０と、このＰ型ウェル４０
の電位を他から分離するためのディープＮ型ウェル（Ｄ
ＮＷ）４１と、ＰＭＯＳＦＥＴ２６制御用のＮ型ウェル
（ＮＷ）４２と、このＮ型ウェル４２の電位を他から分
離するためのディープＰ型ウェル（ＤＰＷ）４３と、そ
れぞれのウェルにコンタクトを取るためのＰ型ウェルコ
ンタクト拡散層３６と、Ｐ型ウェルコンタクト開口部３
２と、ディープＮ型ウェルコンタクト拡散層３７と、デ
ィープＮ型ウェルコンタクト開口部３３と、Ｎ型ウェル
コンタクト拡散層３９と、Ｎ型ウェルコンタクト開口部
３５と、ディープＰ型ウェルコンタクト拡散層３８と、
ディープＰ型ウェルコンタクト開口部３４とから構成さ
れている。
【００５８】ここで、Ｐ型ウェル４０、ディープＮ型ウ
ェル４１、Ｎ型ウェル４２、ディープＰ型ウェル４３の
電位をそれぞれ、Ｖpw、Ｖdnw、Ｖnw、Ｖdpwと定義した
場合、ＮＭＯＳＦＥＴ２７、ＰＭＯＳＦＥＴ２６の書き
込み（窒化膜７中の電荷数増加）および消去（窒化膜７
中の電荷数減少）時におけるそれぞれの値は、たとえ
ば、下記の表１のように設定すればよい。絶対値の条件
はデバイスの設計値に従って、それぞれの物理現象との
兼ね合いで設計すべきである（ただし、Ｖdnw＞
Ｖdpw）。
ェル４１、Ｎ型ウェル４２、ディープＰ型ウェル４３の
電位をそれぞれ、Ｖpw、Ｖdnw、Ｖnw、Ｖdpwと定義した
場合、ＮＭＯＳＦＥＴ２７、ＰＭＯＳＦＥＴ２６の書き
込み（窒化膜７中の電荷数増加）および消去（窒化膜７
中の電荷数減少）時におけるそれぞれの値は、たとえ
ば、下記の表１のように設定すればよい。絶対値の条件
はデバイスの設計値に従って、それぞれの物理現象との
兼ね合いで設計すべきである（ただし、Ｖdnw＞
Ｖdpw）。
【００５９】
【表１】
【００６０】２）スタンバイリーク電流の制御
ＬＳＩチップ中の回路機能ブロックのすべてが、常に動
作しているわけではない場合がある。例えば、図６に示
すように、ある演算フェーズにおいて、チップＡとＣの
ブロックがアクティブ（ＯＮ、動作中）、チップＢとＤ
のブロックがスリープ（ＯＦＦ、休止中）である場合が
ある。
作しているわけではない場合がある。例えば、図６に示
すように、ある演算フェーズにおいて、チップＡとＣの
ブロックがアクティブ（ＯＮ、動作中）、チップＢとＤ
のブロックがスリープ（ＯＦＦ、休止中）である場合が
ある。
【００６１】本発明に基づく装置により、このスリープ
状態（ＯＦＦ）にある回路ブロックのしきい値電圧の絶
対値を上述したようにして一時的に高く変更することに
より、そのブロックにおけるＯＦＦリーク（スタンバイ
リーク）電流を低減し、消費電力を低減化させることが
可能である。そのブロックがアクティブとなる直前に、
本来のしきい値電圧に戻す操作を行えば、回路演算速度
に何ら影響を与えることはない。
状態（ＯＦＦ）にある回路ブロックのしきい値電圧の絶
対値を上述したようにして一時的に高く変更することに
より、そのブロックにおけるＯＦＦリーク（スタンバイ
リーク）電流を低減し、消費電力を低減化させることが
可能である。そのブロックがアクティブとなる直前に、
本来のしきい値電圧に戻す操作を行えば、回路演算速度
に何ら影響を与えることはない。
【００６２】こうした例を表したものが、図７である。
図７はＣＭＯＳインバータ回路の例であり、図７ａはア
クティブ（ＯＮ）状態の動作状態、図７ｂはスリープ
（ＯＦＦ）状態の動作状態を表している。
図７はＣＭＯＳインバータ回路の例であり、図７ａはア
クティブ（ＯＮ）状態の動作状態、図７ｂはスリープ
（ＯＦＦ）状態の動作状態を表している。
【００６３】構造上は、図４に示した構成と同一である
が、ＭＯＳＦＥＴの動作が異なる。図４の例では、セッ
ト・再セット後は回路設計理想値付近に固定されている
のに対し、図７の例では、アクティブ状態では低しきい
値電圧（低しきい値ＰＭＯＳＦＥＴ５１、低しきい値Ｎ
ＭＯＳＦＥＴ５２）となるようにし、スリープ状態では
高しきい値電圧（高しきい値ＰＭＯＳＦＥＴ５１’、高
しきい値ＮＭＯＳＦＥＴ５２’）となるように、回路動
作が設計されていることが特徴的である。
が、ＭＯＳＦＥＴの動作が異なる。図４の例では、セッ
ト・再セット後は回路設計理想値付近に固定されている
のに対し、図７の例では、アクティブ状態では低しきい
値電圧（低しきい値ＰＭＯＳＦＥＴ５１、低しきい値Ｎ
ＭＯＳＦＥＴ５２）となるようにし、スリープ状態では
高しきい値電圧（高しきい値ＰＭＯＳＦＥＴ５１’、高
しきい値ＮＭＯＳＦＥＴ５２’）となるように、回路動
作が設計されていることが特徴的である。
【００６４】なお、このようなしきい値電圧変更の原理
は、上述した完全空乏型ＳＯＩ ＭＯＳＦＥＴにおける
しきい値電圧の調整と同一である。
は、上述した完全空乏型ＳＯＩ ＭＯＳＦＥＴにおける
しきい値電圧の調整と同一である。
【００６５】３）記憶素子の駆動能力向上と高密度化
この素子は、ある範囲でしきい値電圧を任意に変更可能
である。高しきい値状態と低しきい値状態を、電流値に
より観測・分別することによって、不揮発性メモリとし
て利用することが可能である。
である。高しきい値状態と低しきい値状態を、電流値に
より観測・分別することによって、不揮発性メモリとし
て利用することが可能である。
【００６６】不揮発性メモリとしては、従来、ＭＮＯＳ
（Metal Nitride Oxide Semiconductor）型メモリが考
案されている。しかしながら、電荷蓄積層である窒化膜
へのキャリア出し入れが、チャネル側のゲート酸化膜を
通して行われるため、データリテンションの観点からゲ
ート酸化膜を薄く設計できず、これによってＦＥＴの駆
動能力が上がらない。一方、本発明に基づけば、データ
の蓄積を行うＮＯＳキャパシタと駆動用ゲート２０と
が、チャネルに対して異なる側に存在するため、リテン
ションの問題なしに駆動用ゲートの酸化膜を薄く設計で
き、読み出し速度を高速化できる。
（Metal Nitride Oxide Semiconductor）型メモリが考
案されている。しかしながら、電荷蓄積層である窒化膜
へのキャリア出し入れが、チャネル側のゲート酸化膜を
通して行われるため、データリテンションの観点からゲ
ート酸化膜を薄く設計できず、これによってＦＥＴの駆
動能力が上がらない。一方、本発明に基づけば、データ
の蓄積を行うＮＯＳキャパシタと駆動用ゲート２０と
が、チャネルに対して異なる側に存在するため、リテン
ションの問題なしに駆動用ゲートの酸化膜を薄く設計で
き、読み出し速度を高速化できる。
【００６７】また、本発明に基づく構造において、表面
側のゲートに従来のＭＮＯＳ型又はＭＯＮＯＳ型構造を
採用することによって、単一トランジスタあたりのデー
タ蓄積量を増やすことができる。この構造例（１）−４
の模式図を図８に例示する。図中の６４は表面側の窒化
膜、６５、６６はゲート酸化膜である。
側のゲートに従来のＭＮＯＳ型又はＭＯＮＯＳ型構造を
採用することによって、単一トランジスタあたりのデー
タ蓄積量を増やすことができる。この構造例（１）−４
の模式図を図８に例示する。図中の６４は表面側の窒化
膜、６５、６６はゲート酸化膜である。
【００６８】ここで、たとえば、裏面側の窒化膜７に電
子が蓄積されたときのしきい値電圧シフトをΔＶ１、表
面側の窒化膜６４に電子が蓄積されたときのしきい値電
圧シフトをΔＶ２、表面側及び裏面側の窒化膜６及び６
４に電子が蓄積されたときのしきい値電圧シフトをΔＶ
３とし、それぞれのシフト量が互いに異なるように設計
する。この結果、各々の場合、ＦＥＴのＩｄ−Ｖｇ特性
は図９のようになり、Ｖ１〜Ｖ３の判定電圧のいずれか
の組み合わせで判定を行うことによって、２ビットの記
録を識別可能である。
子が蓄積されたときのしきい値電圧シフトをΔＶ１、表
面側の窒化膜６４に電子が蓄積されたときのしきい値電
圧シフトをΔＶ２、表面側及び裏面側の窒化膜６及び６
４に電子が蓄積されたときのしきい値電圧シフトをΔＶ
３とし、それぞれのシフト量が互いに異なるように設計
する。この結果、各々の場合、ＦＥＴのＩｄ−Ｖｇ特性
は図９のようになり、Ｖ１〜Ｖ３の判定電圧のいずれか
の組み合わせで判定を行うことによって、２ビットの記
録を識別可能である。
【００６９】さらに、これらの構造は、チャネルホット
キャリアを用いた片側２値記憶にも適用できる。即ち、
図１０ａ、図１０ｂに示すように、基板バイアスＶes及
びドレイン電位Ｖds、基板バイアスＶed及びドレイン電
位Ｖdsをそれぞれ＞０とすることによって、ボディ部１
６からのキャリアの注入量をドレイン又はソースの一方
側に偏らせることによって、２値記憶が可能となる。
キャリアを用いた片側２値記憶にも適用できる。即ち、
図１０ａ、図１０ｂに示すように、基板バイアスＶes及
びドレイン電位Ｖds、基板バイアスＶed及びドレイン電
位Ｖdsをそれぞれ＞０とすることによって、ボディ部１
６からのキャリアの注入量をドレイン又はソースの一方
側に偏らせることによって、２値記憶が可能となる。
【００７０】本発明に基づくデバイス基本構造は、図１
に示した構造例（１）以外に図１０に示す構造例（２）
も挙げられる。構造例（２）では、素子分離層５がウェ
ル１１に達していて、素子間分離を一層確実に行えるよ
うに構成しているが、その動作は構造例（１）と同様で
ある。これらの構造例（１）、（２）は素子分離層形成
時のプロセスによって作り分けることが可能である。
に示した構造例（１）以外に図１０に示す構造例（２）
も挙げられる。構造例（２）では、素子分離層５がウェ
ル１１に達していて、素子間分離を一層確実に行えるよ
うに構成しているが、その動作は構造例（１）と同様で
ある。これらの構造例（１）、（２）は素子分離層形成
時のプロセスによって作り分けることが可能である。
【００７１】＜デバイス作製プロセス＞以下に、これら
の構造の作製方法を、その作製プロセスの順に説明す
る。
の構造の作製方法を、その作製プロセスの順に説明す
る。
【００７２】・基板加工プロセス
ＳＯＩ基板の作製には基本的にボンディングの手法を採
用する。まず、図１２に示すように、半導体基板１１０
側に、酸化膜６、窒化膜７、酸化膜８を熱酸化法及びＣ
ＶＤ（化学的気相成長）法により順次堆積させる。
用する。まず、図１２に示すように、半導体基板１１０
側に、酸化膜６、窒化膜７、酸化膜８を熱酸化法及びＣ
ＶＤ（化学的気相成長）法により順次堆積させる。
【００７３】次いで、図１３に示すように、酸化膜８の
表面に、半導体基板１２を当て、熱処理によりボンディ
ングさせる。
表面に、半導体基板１２を当て、熱処理によりボンディ
ングさせる。
【００７４】次いで、図１４に示すように、デバイスウ
ェハ側（基板１１０側）をＣＭＰ（化学的機械的研磨）
などにより研磨し、酸化膜６上に残る基板１１０の厚さ
を空乏型ＳＯＩのＳｉ層１６の膜厚に見合う厚さに作製
する。
ェハ側（基板１１０側）をＣＭＰ（化学的機械的研磨）
などにより研磨し、酸化膜６上に残る基板１１０の厚さ
を空乏型ＳＯＩのＳｉ層１６の膜厚に見合う厚さに作製
する。
【００７５】次いで、図１５に示すように、Ｓｉ層１６
の側から所定のイオン１１１を注入し、上述のウェル１
１、４０、４２又はディープウェル４１、４３をＳｉ基
板１２に形成する（図ではウェル１１のみを示す）。
の側から所定のイオン１１１を注入し、上述のウェル１
１、４０、４２又はディープウェル４１、４３をＳｉ基
板１２に形成する（図ではウェル１１のみを示す）。
【００７６】・素子分離プロセス
トレンチ手法により、デバイス間の素子分離層を形成す
る（以下に、上述の基本構造例（１）を（Ａ）、上述の
基本構造例（２）を（Ｂ）で表わす）。まず、図１６に
示すように、素子分離層となる領域の半導体層１６をマ
スキングし、選択エッチングによって所定部分を除去し
て、素子分離開口部１１２を形成する。この際、エッチ
ングの深さを窒化膜７の上面で終了させるか、ウェル１
１又は基板１２の上面で終了させるかによって、それぞ
れ、構造例（１）、（２）を作り分けることができる。
る（以下に、上述の基本構造例（１）を（Ａ）、上述の
基本構造例（２）を（Ｂ）で表わす）。まず、図１６に
示すように、素子分離層となる領域の半導体層１６をマ
スキングし、選択エッチングによって所定部分を除去し
て、素子分離開口部１１２を形成する。この際、エッチ
ングの深さを窒化膜７の上面で終了させるか、ウェル１
１又は基板１２の上面で終了させるかによって、それぞ
れ、構造例（１）、（２）を作り分けることができる。
【００７７】次いで、ＣＶＤ法で素子分離開口部１１２
に酸化膜を塗布し、ＣＭＰ法で表面の凹凸を研磨平坦化
し、図１７に示すように、素子分離層５を形成する。
に酸化膜を塗布し、ＣＭＰ法で表面の凹凸を研磨平坦化
し、図１７に示すように、素子分離層５を形成する。
【００７８】・ウェルコンタクト形成及びデバイス作製
次いで、図１８に示すように、常法に従って、ゲート絶
縁膜４及びゲート電極１からなるゲート構造を作製した
後、ウェルのコンタクトをとる部分の素子分離層をマス
キングし、選択エッチングして、コンタクト用の開口部
９を形成する。その後、ソース領域２、ドレイン領域
３、ウェル拡散層１０をそれぞれ不純物イオンインプラ
ンテーションによって形成する。
縁膜４及びゲート電極１からなるゲート構造を作製した
後、ウェルのコンタクトをとる部分の素子分離層をマス
キングし、選択エッチングして、コンタクト用の開口部
９を形成する。その後、ソース領域２、ドレイン領域
３、ウェル拡散層１０をそれぞれ不純物イオンインプラ
ンテーションによって形成する。
【００７９】以降は、標準のＦＥＴ作製プロセスに従
い、層間膜を塗布し、コンタクトホール形成、コンタク
ト形成、電極形成を繰り返すことにより、所望の設計に
即した結線を施す。
い、層間膜を塗布し、コンタクトホール形成、コンタク
ト形成、電極形成を繰り返すことにより、所望の設計に
即した結線を施す。
【００８０】以上に説明した本実施の形態によれば、次
の（Ｉ）〜（VI）に示す顕著な作用効果を奏することが
できる。
の（Ｉ）〜（VI）に示す顕著な作用効果を奏することが
できる。
【００８１】（Ｉ）しきい値電圧の制御（又は調整）が
容易であること。 例えば完全空乏型のＳＯＩ ＭＯＳＦＥＴにおいて、微
細化に伴ってボディ部１６の不純物濃度が高濃度化して
も、ボディ部１６からの埋め込み窒化膜７（電荷蓄積
層）へのキャリアの蓄積量に応じてボディ部１６に対す
る基板バイアス電圧を変化させることによって、トラン
ジスタのしきい値電圧を容易かつ任意に制御でき、低し
きい値電圧に設計することが容易となる。しかも、活性
層としてのボディ部１６の膜厚が製造時にばらついたと
しても、これを前記キャリアの蓄積量に応じた基板バイ
アス電圧の変化により相殺し、しきい値電圧を常に目的
とする値に設定でき、歩留まりを向上させることができ
る。
容易であること。 例えば完全空乏型のＳＯＩ ＭＯＳＦＥＴにおいて、微
細化に伴ってボディ部１６の不純物濃度が高濃度化して
も、ボディ部１６からの埋め込み窒化膜７（電荷蓄積
層）へのキャリアの蓄積量に応じてボディ部１６に対す
る基板バイアス電圧を変化させることによって、トラン
ジスタのしきい値電圧を容易かつ任意に制御でき、低し
きい値電圧に設計することが容易となる。しかも、活性
層としてのボディ部１６の膜厚が製造時にばらついたと
しても、これを前記キャリアの蓄積量に応じた基板バイ
アス電圧の変化により相殺し、しきい値電圧を常に目的
とする値に設定でき、歩留まりを向上させることができ
る。
【００８２】（II）スタンバイリーク電流を抑制できる
こと。 １チップ中のトランジスタ数が増加する場合、動作させ
ないトランジスタでは、前記した埋め込み窒化膜７（電
荷蓄積層）へのキャリアの蓄積量に応じてしきい値電圧
を高くしてオフ状態を保持できるため、オフリーク電流
に起因した、いわゆるスタンバイリーク電流を減少さ
せ、消費電力を低減することができる。
こと。 １チップ中のトランジスタ数が増加する場合、動作させ
ないトランジスタでは、前記した埋め込み窒化膜７（電
荷蓄積層）へのキャリアの蓄積量に応じてしきい値電圧
を高くしてオフ状態を保持できるため、オフリーク電流
に起因した、いわゆるスタンバイリーク電流を減少さ
せ、消費電力を低減することができる。
【００８３】（III）記憶素子としての駆動能力を向上
させ、高密度化も容易であること。 前記したトランジスタ、例えば完全空乏型のＳＯＩ Ｍ
ＯＳＦＥＴが、キャリアの転送機能は有するが記憶機能
を有しないように構成すると同時に、記憶機能は埋め込
み窒化膜７（電荷蓄積層）の側に付与することができる
ので、ＭＯＳＦＥＴのゲート酸化膜厚を小さくして駆動
能力を向上させることができる。また、ＭＯＳＦＥＴも
例えばＭＮＯＳ型の不揮発性記憶素子として構成すれ
ば、前記電荷蓄積層による記憶と共に、上下で記憶機能
を発揮できることから、単一の構造単位で記憶可能なビ
ット数を増加させ、記憶密度、記憶容量の向上を容易に
実現することができる。
させ、高密度化も容易であること。 前記したトランジスタ、例えば完全空乏型のＳＯＩ Ｍ
ＯＳＦＥＴが、キャリアの転送機能は有するが記憶機能
を有しないように構成すると同時に、記憶機能は埋め込
み窒化膜７（電荷蓄積層）の側に付与することができる
ので、ＭＯＳＦＥＴのゲート酸化膜厚を小さくして駆動
能力を向上させることができる。また、ＭＯＳＦＥＴも
例えばＭＮＯＳ型の不揮発性記憶素子として構成すれ
ば、前記電荷蓄積層による記憶と共に、上下で記憶機能
を発揮できることから、単一の構造単位で記憶可能なビ
ット数を増加させ、記憶密度、記憶容量の向上を容易に
実現することができる。
【００８４】（IV）前記ＭＯＳＦＥＴは、面積の大きい
半導体基板１２又はウェル１１上に設けることができる
ので、これら（及び前記電荷蓄積層）に対して前記トラ
ンジスタのゲート電極は位置合せを必要とせず、アライ
メントの自由度を大きくとれ、また前記電荷蓄積層を含
む絶縁膜は通常のプレーナ技術により形成可能であっ
て、この点でもアライメントが容易となり、デバイスの
製造が容易となる。
半導体基板１２又はウェル１１上に設けることができる
ので、これら（及び前記電荷蓄積層）に対して前記トラ
ンジスタのゲート電極は位置合せを必要とせず、アライ
メントの自由度を大きくとれ、また前記電荷蓄積層を含
む絶縁膜は通常のプレーナ技術により形成可能であっ
て、この点でもアライメントが容易となり、デバイスの
製造が容易となる。
【００８５】（Ｖ）キャリアの書き込みを行う埋め込み
窒化膜７（電荷蓄積層）への電圧の供給は、その下部の
ウェル１１又は半導体基板１２から行うので、電圧供給
のための配線を引き廻す必要がなく、工程が簡略化し、
信頼性も向上する。
窒化膜７（電荷蓄積層）への電圧の供給は、その下部の
ウェル１１又は半導体基板１２から行うので、電圧供給
のための配線を引き廻す必要がなく、工程が簡略化し、
信頼性も向上する。
【００８６】（VI）上部のトランジスタは、共通のウェ
ル１１又は半導体基板１２上に単数のみならず、複数設
けることができるため、複数のトランジスタを同時に或
いは選択的にしきい値電圧制御、オン・オフ動作させる
ことができ、駆動モードの多様化や記憶ビットの向上を
図ることができる。
ル１１又は半導体基板１２上に単数のみならず、複数設
けることができるため、複数のトランジスタを同時に或
いは選択的にしきい値電圧制御、オン・オフ動作させる
ことができ、駆動モードの多様化や記憶ビットの向上を
図ることができる。
【００８７】以上に説明した本実施の形態は、本発明の
技術的思想に基づいて種々に変形可能である。
技術的思想に基づいて種々に変形可能である。
【００８８】例えば、上述の電荷蓄積層としての埋め込
み窒化膜を含む埋め込み絶縁膜の形成方法やパターン、
更には材質、構造等は上述したものに限られることはな
い。
み窒化膜を含む埋め込み絶縁膜の形成方法やパターン、
更には材質、構造等は上述したものに限られることはな
い。
【００８９】また、上述の例では、電荷蓄積層への電圧
印加は、ウェルから行ったが、半導体基板から行うこと
もできる。
印加は、ウェルから行ったが、半導体基板から行うこと
もできる。
【００９０】また、本発明はＳＯＩ型又は完全空乏型の
トランジスタに好適であるが、通常のＭＯＳＦＥＴに適
用してもよいし、少なくとも下部キャパシタにメモリ機
能を有する電界効果半導体装置として、各種デバイスに
適用することができる。
トランジスタに好適であるが、通常のＭＯＳＦＥＴに適
用してもよいし、少なくとも下部キャパシタにメモリ機
能を有する電界効果半導体装置として、各種デバイスに
適用することができる。
【００９１】
【発明の作用効果】本発明は、上述したように、絶縁ゲ
ート型電界効果トランジスタの活性層としての半導体層
下に、電荷蓄積層を有する絶縁膜を形成し、前記電荷蓄
積層への電荷の書き込み及び消去をその下部のウェル又
は半導体基板からの印加電圧によって制御しているの
で、前記半導体層からの前記電荷蓄積層へのキャリアの
蓄積量に応じて前記半導体層に対するバイアス電圧を変
化させることによって、製造時に前記半導体層の膜厚に
ばらつきが生じたとしてもトランジスタのしきい値電圧
を容易かつ任意に制御でき、低しきい値電圧に設計する
ことが容易となり、また高しきい値電圧化すれば、オフ
状態のトランジスタからスタンバイリーク電流が生じる
ことがなくなり、更に転送トランジスタとしての前記電
界効果トランジスタのゲート絶縁膜を薄くして駆動能力
を向上させ、またこのトランジスタを記憶素子として構
成することによって記憶密度も上昇させることができ
る。しかも、前記トランジスタは、面積の大きい前記ウ
ェル又は半導体基板上に設け、これらから前記電圧を供
給しているので、トランジスタ作製時のアライメントが
容易若しくは不要となり、配線の引き廻しも不要となっ
て、デバイスの製造工程が簡略化することになる。
ート型電界効果トランジスタの活性層としての半導体層
下に、電荷蓄積層を有する絶縁膜を形成し、前記電荷蓄
積層への電荷の書き込み及び消去をその下部のウェル又
は半導体基板からの印加電圧によって制御しているの
で、前記半導体層からの前記電荷蓄積層へのキャリアの
蓄積量に応じて前記半導体層に対するバイアス電圧を変
化させることによって、製造時に前記半導体層の膜厚に
ばらつきが生じたとしてもトランジスタのしきい値電圧
を容易かつ任意に制御でき、低しきい値電圧に設計する
ことが容易となり、また高しきい値電圧化すれば、オフ
状態のトランジスタからスタンバイリーク電流が生じる
ことがなくなり、更に転送トランジスタとしての前記電
界効果トランジスタのゲート絶縁膜を薄くして駆動能力
を向上させ、またこのトランジスタを記憶素子として構
成することによって記憶密度も上昇させることができ
る。しかも、前記トランジスタは、面積の大きい前記ウ
ェル又は半導体基板上に設け、これらから前記電圧を供
給しているので、トランジスタ作製時のアライメントが
容易若しくは不要となり、配線の引き廻しも不要となっ
て、デバイスの製造工程が簡略化することになる。
【図１】本発明に基づくデバイス構造例の要部断面図で
ある。
ある。
【図２】同、電荷書き込み及び消去動作を説明する要部
断面図である。
断面図である。
【図３】本発明に基づく他のデバイス構造例の要部断面
図である。
図である。
【図４】本発明に基づく他のデバイスからなるＣＭＯＳ
ロジックの等価回路図である。
ロジックの等価回路図である。
【図５】同、デバイス構造例の要部断面図である。
【図６】本発明に基づくデバイスからなるＬＳＩ動作状
態の概略図である。
態の概略図である。
【図７】同、オン・オフ状態での等価回路図である。
【図８】本発明に基づく他のデバイス構造例の要部断面
図である。
図である。
【図９】同、２値記憶特性図である。
【図１０】本発明に基づくデバイスからなる片側２値記
憶素子の要部断面図である。
憶素子の要部断面図である。
【図１１】本発明に基づく更に他のデバイス構造例の要
部断面図である。
部断面図である。
【図１２】本発明に基づくデバイスの製造方法の一工程
での要部断面図である。
での要部断面図である。
【図１３】本発明に基づくデバイスの製造方法の一工程
での要部断面図である。
での要部断面図である。
【図１４】本発明に基づくデバイスの製造方法の一工程
での要部断面図である。
での要部断面図である。
【図１５】本発明に基づくデバイスの製造方法の一工程
での要部断面図である。
での要部断面図である。
【図１６】本発明に基づくデバイスの製造方法の一工程
での要部断面図である。
での要部断面図である。
【図１７】本発明に基づくデバイスの製造方法の一工程
での要部断面図である。
での要部断面図である。
【図１８】本発明に基づくデバイスの製造方法の一工程
での要部断面図である。
での要部断面図である。
【図１９】従来のデバイス構造例の要部断面図である。
【図２０】従来の他のデバイス構造例の要部断面図であ
る。
る。
１、６８、９６、９８…ゲート電極、２、７２、９２…
ソース領域、３、７３、９３…ドレイン領域、４、５
４、８４…ゲート絶縁膜、５、５５…素子分離層、６…
埋め込み酸化膜（１）、７…埋め込み窒化膜、８…埋め
込み酸化膜（２）、１０、３６、３７、３８、３９…コ
ンタクト用の拡散層、１１、４０、４１、４２、４３…
ウェル、１２…半導体基板、１３…裏面反転層、１４…
トラップ電荷、１５…裏面蓄積層、１６、８６…ボディ
部（チャネル領域）、２０、２０Ａ、２０Ｂ、８０…Ｓ
ＯＩ ＭＯＳＦＥＴ、２１、２１Ａ、２１Ｂ…ＮＯＳキ
ャパシタ、５２、８２…基板、５６…埋め込み酸化膜、
６４…窒化膜、６５、６６…ゲート酸化膜、８６…絶縁
層、１０２…ゲート絶縁層（ＯＮＯ膜）、１０６…半導
体層、１１６…チャネル領域、Ｑt…トラップ電荷量、
Ｖes…基板バイアス
ソース領域、３、７３、９３…ドレイン領域、４、５
４、８４…ゲート絶縁膜、５、５５…素子分離層、６…
埋め込み酸化膜（１）、７…埋め込み窒化膜、８…埋め
込み酸化膜（２）、１０、３６、３７、３８、３９…コ
ンタクト用の拡散層、１１、４０、４１、４２、４３…
ウェル、１２…半導体基板、１３…裏面反転層、１４…
トラップ電荷、１５…裏面蓄積層、１６、８６…ボディ
部（チャネル領域）、２０、２０Ａ、２０Ｂ、８０…Ｓ
ＯＩ ＭＯＳＦＥＴ、２１、２１Ａ、２１Ｂ…ＮＯＳキ
ャパシタ、５２、８２…基板、５６…埋め込み酸化膜、
６４…窒化膜、６５、６６…ゲート酸化膜、８６…絶縁
層、１０２…ゲート絶縁層（ＯＮＯ膜）、１０６…半導
体層、１１６…チャネル領域、Ｑt…トラップ電荷量、
Ｖes…基板バイアス
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 29/78 ６２６Ｃ
27/115 27/10 ４３４
29/788 27/08 ３２１Ｄ
29/792 ３２１Ｋ
Ｆターム(参考） 5F048 AB01 AB04 AC04 BA16 BE09
BE10 BF17 BG01 BG13
5F083 EP18 EP22 EP49 ER02 ER03
ER05 ER06 ER09 ER11 ER19
HA02 JA04 NA01 PR40 ZA21
5F101 BA45 BA46 BB02 BB06 BC01
BC11 BD30 BD35 BD36 BE05
BE07 BF05
5F110 AA06 AA08 AA30 BB04 BB08
CC02 DD05 DD13 DD14 DD17
DD22 EE30 GG02 GG12 GG41
HJ13 NN62 NN72 QQ17 QQ19
Claims (21)
- 【請求項１】 半導体層に形成されたソース領域及びド
レイン領域と、これらの間にゲート絶縁膜を介して前記
半導体層上に設けられたゲート電極とによって絶縁ゲー
ト型電界効果トランジスタが構成されていると共に、電
荷蓄積層を有する絶縁膜が前記半導体層下に形成され、
前記電荷蓄積層への電荷の書き込み及び消去が、前記電
荷蓄積層下のウェル又は半導体基板から印加した電圧に
よって制御されるように構成した電界効果半導体装置。 - 【請求項２】 前記半導体層がＳＯＩ（Silicon-on-Ins
ulator:以下、同様）型半導体層として埋め込み絶縁膜
上に形成され、この埋め込み絶縁膜が、前記半導体層と
の間で前記半導体層中のキャリアの出し入れを行える電
荷蓄積層を有していて、前記ウェル又は半導体基板と共
にキャパシタ構造の不揮発性メモリを構成している、請
求項１に記載した電界効果半導体装置。 - 【請求項３】 前記ウェル又は半導体基板上に少なくと
も１つの前記絶縁ゲート型電界効果トランジスタが設け
られ、前記絶縁膜に形成されたコンタクトホールを介し
て前記ウェル又は半導体基板に前記電圧が印加される、
請求項１に記載した電界効果半導体装置。 - 【請求項４】 前記絶縁ゲート型電界効果トランジスタ
が複数個設けられ、これらの少なくとも１つがＰチャネ
ル型又はＮチャネル型である、請求項１に記載した電界
効果半導体装置。 - 【請求項５】 蓄積電荷制御用の電圧を印加するウェル
が、これを取り囲むウェルによって外部から電気的に絶
縁されている、請求項４に記載した電界効果半導体装
置。 - 【請求項６】 前記複数個の絶縁ゲート型電界効果トラ
ンジスタがＣＭＯＳ(Complementary Metal Oxide Semic
onductor：以下、同様)論理ゲートを構成している、請
求項４に記載した電界効果半導体装置。 - 【請求項７】 前記絶縁ゲート型電界効果トランジスタ
が完全空乏型のＳＯＩ型トランジスタであり、キャリア
転送ゲートとして動作する、請求項２に記載した電界効
果半導体装置。 - 【請求項８】 前記絶縁ゲート型電界効果トランジスタ
が完全空乏型のＳＯＩ型トランジスタであり、前記ゲー
ト絶縁膜中に電荷蓄積機能を有する不揮発性メモリを構
成している、請求項２に記載した電界効果半導体装置。 - 【請求項９】 前記絶縁ゲート型電界効果トランジスタ
が前記キャパシタ構造と共に２値不揮発性メモリを構成
している、請求項８に記載した電界効果半導体装置。 - 【請求項１０】 前記電荷蓄積層へのキャリアの出し入
れによって２値不揮発性メモリを構成している、請求項
７に記載した電界効果半導体装置。 - 【請求項１１】 半導体層に形成されたソース領域及び
ドレイン領域と、これらの間にゲート絶縁膜を介して前
記半導体層上に設けられたゲート電極とによって、絶縁
ゲート型電界効果トランジスタが構成されていると共
に、電荷蓄積層を有する絶縁膜が前記半導体層下に形成
されている電界効果型半導体装置を駆動するに際し、前
記キャリア蓄積層下のウェル又は半導体基板から印加し
た電圧によって前記電荷蓄積層への電荷の書き込み及び
消去を制御する、電界効果半導体装置の駆動方法。 - 【請求項１２】 前記半導体層がＳＯＩ型半導体層とし
て埋め込み絶縁膜上に形成され、この埋め込み絶縁膜
が、前記半導体層との間で前記半導体層中のキャリアの
出し入れを行える電荷蓄積層を有していて、前記ウェル
又は半導体基板と共にキャパシタ構造の不揮発性メモリ
を構成している電界効果半導体装置を駆動するに際し、
前記電荷蓄積層に蓄積された電荷による電界で、前記絶
縁ゲート型電界効果トランジスタのしきい値電圧を制御
する、請求項１１に記載した電界効果半導体装置の駆動
方法。 - 【請求項１３】 前記ウェル又は半導体基板上に少なく
とも１つの前記絶縁ゲート型電界効果トランジスタが設
けられている電界効果半導体装置において、前記絶縁膜
に形成されたコンタクトホールを介して前記半導体基板
又はウェルに前記電圧を印加する、請求項１１に記載し
た電界効果半導体装置の駆動方法。 - 【請求項１４】 前記絶縁ゲート型電界効果トランジス
タが複数個設けられ、これらの少なくとも１つがＰチャ
ネル型又はＮチャネル型である、請求項１１に記載した
電界効果半導体装置の駆動方法。 - 【請求項１５】 蓄積電荷制御用の電圧を印加するウェ
ルを、これを取り囲むウェルによって外部から電気的に
絶縁する、請求項１４に記載した電界効果半導体装置の
駆動方法。 - 【請求項１６】 前記複数個の絶縁ゲート型電界効果ト
ランジスタがＣＭＯＳ論理ゲートを構成している、請求
項１４に記載した電界効果半導体装置の駆動方法。 - 【請求項１７】 前記絶縁ゲート型電界効果トランジス
タが複数個設けられ、これらのうちオフ状態とすべきト
ランジスタについては、前記電荷蓄積層の蓄積電荷の制
御によってしきい値電圧を上昇させる、請求項１１に記
載した電界効果半導体装置の駆動方法。 - 【請求項１８】 前記絶縁ゲート型電界効果トランジス
タを完全空乏型のＳＯＩ型トランジスタとし、キャリア
転送ゲートとして動作させる、請求項１２に記載した電
界効果半導体装置の駆動方法。 - 【請求項１９】 前記絶縁ゲート型電界効果トランジス
タを完全空乏型のＳＯＩ型トランジスタとし、前記ゲー
ト絶縁膜中に電荷蓄積機能を有する不揮発性メモリとし
て動作させる、請求項１２に記載した電界効果半導体装
置の駆動方法。 - 【請求項２０】 前記絶縁ゲート型電界効果トランジス
タを前記キャパシタ構造と共に２値不揮発性メモリとし
て動作させる、請求項１９に記載した電界効果半導体装
置の駆動方法。 - 【請求項２１】 前記電荷蓄積層へのキャリアの出し入
れによって２値不揮発性メモリとして動作させる、請求
項１８に記載した電界効果半導体装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001353232A JP2003152192A (ja) | 2001-11-19 | 2001-11-19 | 電界効果半導体装置及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001353232A JP2003152192A (ja) | 2001-11-19 | 2001-11-19 | 電界効果半導体装置及びその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003152192A true JP2003152192A (ja) | 2003-05-23 |
Family
ID=19165288
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001353232A Pending JP2003152192A (ja) | 2001-11-19 | 2001-11-19 | 電界効果半導体装置及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003152192A (ja) |
Cited By (12)
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