JPH09185891A

JPH09185891A - 単一ポリシリコン・ゲートを有する不揮発性メモリ・セル

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Publication number: JPH09185891A
Application number: JP21542096A
Authority: JP
Inventors: Patrice M Parris; パトリス・エム・パーリス; Yee-Chaung See; イー−チャン・シー
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1995-07-28
Filing date: 1996-07-26
Publication date: 1997-07-15
Anticipated expiration: 2016-07-26
Also published as: DE69625755D1; EP0756328B1; DE69625755T2; EP0756328A3; JP3916695B2; EP0756328A2; US5604700A

Abstract

(57)【要約】【目的】直列に接続された２つのトランジスタ（１
１，１２）を用いた不揮発性メモリ・セル（１０）を提
供する。【構成】単一ポリシリコンの堆積で形成されたフロー
ティング・ゲート構造（１３）が、各トランジスタによ
って共有され、メモリ・セルの論理状態を記憶する。メ
モリ・セルのプログラムおよび消去を行うために、電圧
電位をフローティング・ゲート上に印加し、リード動作
の間一方のみが導通するように、トランジスタを変調す
る。トランジスタのゲート容量を用いて、フローティン
グ・ゲート構造に対する電子の移動方向を変化させ、記
憶された電圧電位の印加または除去を行う。２トランジ
スタ・メモリ・セルは、２つの電圧電位の一方を出力電
圧として結合するので、センス・アンプやバッファメモ
リは必要ない。メモリ・セルは、従来のＣＭＯＳ処理方
法を用いて構成可能なので、付加的なプロセス工程や素
子要素は不要である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に不揮発性
メモリ素子に関し、更に特定すれば、単一ポリシリコン
・フローティング・ゲート構造を組み込んだメモリ・セ
ルに関するものである。

【０００２】

【従来の技術】電気的消去可能リード・オンリ・メモリ
（ＥＥＰＲＯＭ）は、当技術では既知であり、広く使わ
れている。これらは、メモリへの電力を除去してもデー
タを保持することができる方法を提供するものである。
殆どのＥＥＰＲＯＭは、単一のトランジスタの状態を制
御するために用いられる、電気的に絶縁されたフローテ
ィング・ゲート(floating gate)上に電荷を蓄積する。
ＥＥＰＲＯＭ設計には２つの課題があり、それらは、絶
縁されたフローティング・ゲート上にいかにして電圧電
位を配置するか、および単一トランジスタの状態をいか
にして判断するか、という２点である。

【０００３】フローティング・ゲート構造を絶縁し、フ
ローティング・ゲートを容量的に結合することにより、
プログラムまたは消去を可能にするには、一般に２つの
手法がある。第１の手法は、二重誘電体／導体スタック
(double dielectric/conductor stack)を用いて、２枚
の誘電体層の間にフローティング・ゲートを形成し、制
御ゲートと呼ばれる第２導体によってこれを制御すると
いうものである。制御ゲートは、フローティング・ゲー
トに電圧電位を配し、フローティング・ゲートとの間の
電荷の移動を制御するために用いられる。電圧を制御ゲ
ートから除去すると、捕獲された電荷が停留し、メモリ
・セル内に電圧電位が蓄積される。この構造は、２枚の
導電層の形成を必要とするか、通常ポリシリコンを２回
堆積することによって達成される。

【０００４】フローティング・ゲート構造を絶縁する第
２の手法は、単一ポリシリコン層を用いて基板上にコン
デンサを形成するというものである。コンデンサの一部
分が単一トランジスタの絶縁ゲートとなり、これを用い
て、絶縁ゲート上にプログラミング電圧を与える。この
コンデンサは、絶縁ゲートを、回路の残りの部分から絶
縁し、コンデンサの誘電体層を通じて、絶縁ゲートとの
間の電子の移動を制御する。

【０００５】単一トランジスタの状態を判定するため
に、トランジスタが２つのレベルの一方で導通している
か否かを判定する必要がある。通常、トランジスタが
「オン」の場合、論理「１」と解釈され、トランジスタ
がオフの場合、論理「０」が想定され、この逆も同様で
ある。かかる技法は、センス・アンプ回路(sense amp c
ircuitry)に基づいて、読み取られるトランジスタの電
流がどちらの論理レベルを表わすのかを判断する。次
に、センス・アンプによって一旦論理状態が判定された
なら、メモリ・セルの出力として作用するリード電圧(r
ead voltage)を発生しなければならない。

【０００６】殆どのＥＥＰＲＯＭの設計では、上述の考
慮点のために、従来のＣＭＯＳプロセスおよび設計手順
の複雑化を招いている。二重ポリシリコン・スタックを
形成するために、付加的なプロセス工程が必要となる。
即ち、従来のＣＭＯＳ素子に近接して、ＥＥＰＲＯＭの
ための高い電圧電位を付加することによる、複雑化が生
じる。更に、センス・アンプや読み取り電圧回路の付加
によって、貴重なレイアウト空間も消費され、最終製品
のコストを上昇させることになる。

【０００７】

【発明が解決しようとする課題】したがって、単一ポリ
シリコンの堆積のみで構成でき、一般的なＣＭＯＳ素子
のゲート構造を形成するのと同じプロセス工程の間に、
フローティング・ゲート構造を形成可能とする、不揮発
性メモリ・セルの構造を提供できれば、有利であろう。
更に、センス・アンプまたはバッファ回路の使用を必要
としないリード電圧を発生することができ、しかも付加
プロセス工程が一切なく、ＣＭＯＳプロセス・フローの
従来からの制約を用いて形成可能なＥＥＰＲＯＭセルを
形成することができれば、利点となろう。

【０００８】

【課題を解決するための手段】電気的消去可能プログラ
マブル・リード・オンリ・メモリ（ＥＥＰＲＯＭ）は、
メモリへの電力が除去されてもデータを記憶できる能力
のために、半導体業界で広く用いられつつある。かかる
メモリ・セルは、不揮発性と命名され、絶縁されたフロ
ーティング・ゲート構造上に電圧電位を蓄積することを
基本とするものである。フローティング・ゲート構造
は、通常、トランジスタのゲートとして用いられ、蓄積
される電圧電位は、当該トランジスタをイネーブルまた
はディゼーブルするのに十分である。リード・トランジ
スタのステータスを判定する回路をメモリ・セルに付加
し、リード動作の間に論理「１」または論理「０」を与
える。

【０００９】本発明では、ポリシリコン層を用いてフロ
ーティング・ゲートを形成し、これを２つのトランジス
タで共有する、単一ポリシリコン・ゲートを有する構造
が提供される。この２トランジスタ構造は、センス・ア
ンプ回路の必要性をなくし、ＥＥＰＲＯＭメモリ・セル
を構成するのに必要なプロセス工程を簡素化する。ＣＭ
ＯＳトランジスタを形成するのと同一プロセス工程を用
いて、プロセス・コストを追加することなく、回路に機
能性を追加する不揮発性メモリ・セルを形成可能とな
る。

【００１０】

【発明の実施の形態】本発明は、従来の電界効果トラン
ジスタ（ＦＥＴ）の形成に合せて構成することができる
ので、不揮発性メモリ・セルの構成図を用意してその形
成方法を説明することにする。図１は、本発明の第１実
施例を示す電気回路構成図である。不揮発性メモリ、Ｅ
ＥＰＲＯＭメモリ・セル、またはＥＥＰＲＯＭメモリ素
子１０は、直列に接続された、ＮＭＯＳ素子、即ち、ｎ
−チャネル・トランジスタ１２と、ＰＭＯＳ素子、即
ち、ｐ−チャネル・トランジスタ１１とから成る。

【００１１】ＮＭＯＳトランジスタ１２の一方の端子
は、ＰＭＯＳトランジスタ１１の一方の端子に電気的に
結合され、出力ノード１９に出力リード電圧を与える。
ＮＭＯＳトランジスタ１２の他端は入力端子１４に接続
され、ＰＭＯＳトランジスタ１１の他端は入力端子１６
に接続されている。ＮＭＯＳトランジスタ１２とＰＭＯ
Ｓトランジスタ１１は、リード、プログラミング、また
は消去動作の間、電圧電位との電気的接触によってバイ
アスを与える必要がある、ウエルまたは基板領域に形成
することができる。ＮＭＯＳトランジスタ１２のｐ−ウ
エルまたはｐ−基板への接触は、基板端子１７によって
達成される。ＰＭＯＳトランジスタ１１のｎ−ウエルま
たはｎ−基板への接触は、基板端子１８によって達成さ
れる。

【００１２】出力ノード１９における電圧は、ＮＭＯＳ
トランジスタ１２およびＰＭＯＳトランジスタ１１の状
態によって決まり、これらは双方ともフローティング・
ゲート構造１３によって制御される。フローティング・
ゲート１３は、ゲート構造に電気的に接続されるか、あ
るいはゲート構造として作用し、ＮＭＯＳトランジスタ
１２およびＰＭＯＳトランジスタ１１の動作を変調する
(modulate)。フローティング・ゲート１３上にある電荷
によって、これら２つのトランジスタのどちらが導通し
ているのかが判定される。各トランジスタのスレシホル
ド電圧は、これら２つのトランジスタの一方のみが支配
的に出力電圧を与えることを保証するように予め決めら
れている。理想的なのは、一方のトランジスタのみが導
通状態となって出力電圧を与え、他方のトランジスタは
完全にディゼーブルとなっていることである。

【００１３】メモリ・セル１０の通常のリード動作の
間、出力ノード１９における電圧電位は、メモリ・セル
１０に記憶されているデータの値を判定するために用い
られる。フローティング・ゲート構造１３が、ＮＭＯＳ
トランジスタ１２のスレシホルド電圧以上の電圧電位を
有する場合、出力ノード１９は、入力端子１４にある電
圧にほぼ等しい電圧電位を有する。フローティング・ゲ
ート１３上の電圧がＰＭＯＳトランジスタ１１をオンに
すると、出力ノード１９は入力端子１６に電気的に接続
される。入力端子１４，１６が当該回路内で用いられて
いる逆の電源電位（ＶｄｄおよびＶｓｓ）に接続される
と、メモリ・セル１０は、全く増幅せずに、他のＣＭＯ
Ｓ素子によって直接使用可能な電圧電位を与えること
は、当業者には明白であろう。２つのトランジスタを用
いてメモリ・セル１０を形成しているので、センス・ア
ンプやバッファ回路を用いてリード電圧を発生する必要
がなく、記憶されている論理レベルを判定することがで
きる。出力電圧が直接従来のＣＭＯＳトランジスタのゲ
ートに接続されている場合、メモリ・セル１０は、電流
漏れを全く起こすことなく、記憶されている論理値を与
える。その結果、電力消費を最少に抑えて、メモリ・セ
ル１０をＣＭＯＳ回路に付加することができる。

【００１４】メモリ・セル１０をプログラムするために
は、電子を引き寄せ、フローティング・ゲート１３上で
捕獲しなければならない。フローティング・ゲート１３
をプログラムするには、２つの機構を用いることができ
る。それは、ファウラー・ノルドハイム・トンネリング
(Fowler-Nordheim Tunneling)と、ホット・キャリア注
入（ＨＣＩ:Hot Carrier Injection)である。ＮＭＯＳ
トランジスタ１２およびＰＭＯＳトランジスタ１１の容
量性ゲート構造は、フローティング・ゲート１３上に電
圧電位を配するために用いられる。トランジスタの容量
性という性質は、導電性制御層、即ち、ポリシリコン層
と半導体基板との間に形成されるゲート酸化物層に由来
する。寄生容量を無視すれば、メモリ・セル１０は、入
力端子１４，１６間に直接接続された２つのコンデンサ
としてモデル化することができる。ＮＭＯＳトランジス
タ１２の容量Ｃ１とＰＭＯＳトランジスタ１１の容量Ｃ
２とを含む分圧回路によって、電圧電位（Ｖ_fg）をフロ
ーティング・ゲート１３上に配する。フローティング・
ゲート１３上の電圧（Ｖ_fg）は、入力端子１４，１６間
に存在する電圧電位（Ｖ₁₂）に各ゲート構造の容量値
（Ｃ₁およびＣ₂）の比を乗算したものに等しく、以下の
式で表わされる。Ｖ_fg＝Ｖ₁₂＊（Ｃ₂／（Ｃ₁＋Ｃ₂））各トランジスタのゲート酸化物のサイズおよび厚さを調
節し、各ゲート構造の容量値を変更することができる。
ＮＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ
１１の容量値を制御することにより、フローティング・
ゲート１３上に存在する電圧電位を判定し、電子の移動
を制御することができる。

【００１５】２つのトランジスタを有するメモリ・セル
１０は、各トランジスタの端子における種々の電圧電位
をいくつか組み合わせることによって、プログラム可能
であることは、当業者には明白であろう。プログラミン
グのために、かかる組み合わせの１つをＮＭＯＳトラン
ジスタ１２に適用すると、入力端子１４と基板端子１７
とが接地電位となり、出力ノード１９がフローティング
状態となり、更に入力端子１６と基板端子１８が、７ボ
ルトないし２１ボルトのように、入力端子１４に対して
正のプログラミング電圧となる。次に、上述の状態に
て、ファウラー・ノルドハイム・トンネリングをＮＭＯ
Ｓトランジスタ１２に用いて、フローティング・ゲート
構造１３に電荷を蓄積する。

【００１６】上述のプログラミング技法を用いると、よ
り大きな容量値を有するＰＭＯＳトランジスタ１１が作
成されるので、ＮＭＯＳトランジスタ１２のゲート構造
間に大きなプログラミング電位が現われる。上述の式に
よれば、ＮＭＯＳトランジスタ１２の容量Ｃ１がＰＭＯ
Ｓトランジスタ１２の容量Ｃ２よりも小さい場合、電圧
電位（Ｖ_fg）は、入力端子１４，１６間の電圧電位（Ｖ
₁₂）の５０％よりも大きくなる。したがって、ＮＭＯＳ
トランジスタ１２のソースとフローティング・ゲート１
３との間の電圧は、フローティング・ゲート１３とＰＭ
ＯＳトランジスタ１１のソースとの間の電圧よりも大き
くなる。結果的に、ＰＭＯＳトランジスタ１１のゲート
を潜り抜けることによってフローティング・ゲート１３
を離れる電子よりも、多くの電子がＮＭＯＳトランジス
タ１２のゲートを通り抜けてフローティング・ゲート１
３上に達することになる。こうして、メモリ・セル１０
をプログラムする、フローティング・ゲート１３上の正
味の電荷(net charge)が生成される。

【００１７】ＨＣＩを用いてフローティング・ゲート構
造１３をプログラムするためには、基板端子１７および
出力ノード１９を接地電位とし、入力端子１６をフロー
ティング状態とし、入力端子１４をＶｄｄに接続し、接
地電位に対して正のプログラミング電圧を基板端子１８
に加える。ＮＭＯＳトランジスタのソースおよびドレイ
ン間を電子が導通すると、フローティング・ゲート１３
上の電圧電位が熱電子を引き寄せ、捕獲する。ＮＭＯＳ
トランジスタ１２およびＰＭＯＳトランジスタ１１の容
量値は、ＮＭＯＳトランジスタ１２のゲート構造間に大
きなプログラミング電位が得られるように調整しなけれ
ばならない。

【００１８】メモリ・セル１０の消去するには、フロー
ティング・ゲート１３から、既に蓄積されている電荷を
除去する。ファウラー・ノルドハイム・トンネリングを
用いて、いずれかのトランジスタのゲート構造を通じて
電子を除去する。この場合も、当業者には電圧電位の様
々な組み合わせが使用可能であり、かかる方法の１つを
ここで提供する。消去のためにＮＭＯＳトランジスタ１
２を用いる場合、基板端子１７，１８を接地電位とし、
入力端子１６および出力端子１９をフローティング状態
とし、７ボルトないし２１ボルトのような、接地電位に
対して大きな消去電圧を入力端子１４に加える。フロー
ティング・ゲート１３上に捕獲されている電子はＮＭＯ
Ｓトランジスタ１２のゲート酸化物を潜り抜け、入力端
子１４を通じてメモリ・セル１０から離れる。

【００１９】図２は、本発明の第２実施例を示す電気回
路構成図である。不揮発性メモリ・セル、ＥＥＰＲＯＭ
メモリ・セル、またはＥＥＰＲＯＭメモリ素子２０は、
直列接続された２つのＰＭＯＳ素子、即ち、ｐ−チャネ
ル・トランジスタ２１，２２から成る。フローティング
・ゲート２３を用いて、これら２つのトランジスタのい
ずれかが導通するように変調を行い(modulate)、出力ノ
ード２９へのリード電圧として、入力端子２４または２
６のいずれかに電圧電位を与える。ＰＭＯＳトランジス
タ２１，２２は、異なるスレシホルド電圧を有し、リー
ド動作の間、一方のみが支配的に(dominantly)イネーブ
ルされて出力電圧を与えるように作成される。各素子に
バイアスを与えるために、基板端子２７，２８によっ
て、基板またはウエルをある電圧電位に接続する。

【００２０】図３は、本発明の第３実施例を示す電気回
路構成図である。不揮発性メモリ・セル、ＥＥＰＲＯＭ
メモリ・セル、またはＥＥＰＲＯＭメモリ素子３０は、
直列に接続された２つのＮＭＯＳ素子、即ち、ｎ−チャ
ネル・トランジスタ３１，３２から成る。フローティン
グ・ゲート３３を用いて、これら２つのトランジスタの
いずれかが導通するように変調を行い、出力ノード３９
へのリード電圧として、入力端子３４または３６のいず
れかに電圧電位を与える。ＮＭＯＳトランジスタ３１，
３２は、異なるスレシホルド電圧を有し、リード動作の
間、一方のみが支配的に(dominantly)イネーブルされて
出力電圧を与えるように作成される。各素子にバイアス
を与えるために、基板端子３７，３８によって、基板ま
たはウエルをある電圧電位に接続する。

【００２１】本発明の第２および第３実施例では、出力
ノード２９，３９は、基板の同一領域で形成することが
できる。両トランジスタのソースおよびドレイン領域は
同一導電性を有するので、１つのドープ領域または２つ
の重複する領域を、両トランジスタによって共有するこ
とができる。場合によって、「ソース」および「ドレイ
ン」という用語は、単にトランジスタの２つの端子を指
すのみで、トランジスタのいずれの端子においても、特
定の電流方向または電圧電位を暗示しようとするもので
はない。メモリ・セル１０をプログラムおよび消去する
ための技法と同じものを用いて、メモリ・セル２０，３
０をプログラムすることができる。全ての実施例では、
正確な寸法、ドーピング・レベル、および所望の性能特
性によって、プログラムおよび消去に必要な電圧電位が
異なることは、当業者には明白であろう。

【００２２】本発明の第２および第３実施例の双方で
は、非相補型トランジスタを形成することができる。ト
ランジスタ２１，２２、または３１，３２のチャネル領
域は同一導電性を有し、スレシホルド電圧は双方とも
正、または双方とも負である。その結果、メモリ・セル
２０または３０のプログラム状態の一方において、両ト
ランジスタが導通する。フローティング・ゲート２３ま
たは３３が第１トランジスタ２１または３１のスレシホ
ルド電圧にあるとき、これらトランジスタの一方のみが
導通して、出力リード電圧を与える。メモリ・セル２０
または３０をプログラムした後、両トランジスタは導通
状態にある。適正な電圧が出力端子２９または３９に存
在することを保証するために、２つのトランジスタの一
方についてそのサイズを十分に大きくし、他方のトラン
ジスタの電流引き込み(current draw)を打ち消し、これ
を補償し得るものとしなければならない。

【００２３】図４は、図１のメモリ・セルのいくつかの
素子の拡大断面図である。既知の処理技法を用いて、Ｎ
ＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ１
１を半導体基板、半導体物質の一領域、あるいは半導体
物質４０の本体上に形成する。Ｐ−ウエル４１、Ｎ−ウ
エル４２およびフィールド酸化物領域４３を形成し、Ｎ
ＭＯＳトランジスタ１２とＰＭＯＳトランジスタ１１と
を電気的に絶縁する。バイアス電圧を与えるために、ウ
エル接点領域４７をＰ−ウエル４１内に形成し、ウエル
接点領域５３をＮ−ウエル４２内に形成する。ウエル接
点領域４７，５３は、それらが形成されるウエルと同一
導電性を有する。

【００２４】次に、表面４５上にゲート酸化物を成長さ
せることにより、トランジスタ１１，１２のゲート酸化
物４４を形成する。あるいは、トランジスタ１１，１２
のゲート酸化物４４は、２回の別個の成長プロセスによ
っても、形成することができる。かかる技法を用いる
と、ゲート酸化物４４の厚さを変化させることができ、
したがって、各トランジスタの容量およびスレシホルド
電圧も変化させることができる。フローティング・ゲー
ト構造１３を形成するために、ポリシリコン４６の単一
層をゲート酸化物４４上に堆積し、次いでゲート酸化物
４４およびポリシリコン・ゲート層４６にパターニング
およびエッチングを行う。単一ポリシリコンまたはポリ
サイド層４６には、１ｘ１０¹⁵原子／ｃｍ³ないし１ｘ
１０²²原子／ｃｍ³の濃度の硼素または燐をドープする
ことができる。ＮＭＯＳトランジスタ１２のソース、即
ち、ソース領域４８、およびドレイン、即ち、ドレイン
領域４９を、Ｐ−ウエル４１内に形成する。ＰＭＯＳト
ランジスタ１１のソース、即ち、ソース領域５２、およ
びドレイン、即ち、ドレイン領域５１を、Ｎ−ウエル４
２に形成する。また、ソース４８およびドレイン４９を
形成する前に、ソース５２およびドレイン５１を形成す
ることも可能である。

【００２５】基板４０上に誘電体層５４を堆積し、ＥＥ
ＰＲＯＭセル１０の各素子間に電気的絶縁を与える。通
常、誘電体層５４は二酸化シリコンで作られ、これにド
ープして、メモリ・セル１０を応力およびナトリウムの
マイグレーション(sodium migration)から保護する。メ
モリ・セル１０に各電気接続部を形成するために、誘電
体層５４にパターニングおよびエッチングを行い、各領
域の部分を露出させる。ＣＭＯＳ処理において当業者に
は既知のメタライゼーション技法を用いて、ウエル接点
領域４７に電気的接触部を作り、基板接点１７を形成す
る。また、電気接点をソース４８に作り、入力端子１４
を形成する。更に、電気接点をソース５２に作り、入力
端子１６を形成する。更に、電気接点をウエル接点領域
５３に形成し、基板端子１８を形成する。ドレイン４９
およびドレイン５１間の電気接点は、導電性領域、即
ち、メタライズ領域によって与えられ、出力ノード１９
としても機能する。

【００２６】図５は、メモリ・セル１０のいくつかの素
子の拡大断面図である。図５の断面はメモリ・セル１０
を別の視点から示す図であり、フローティング・ゲート
構造１３をいかにして両トランジスタに接続できるかを
示すものである。図５は、ゲート酸化物４４と単一ポリ
シリコン層４６とで作られた、フローティング・ゲート
構造１３を示す。ここでも、ゲート酸化物４４の厚さ
は、各トランジスタ間で変化させて、メモリ・セル１０
内の２つのトランジスタのスレシホルド電圧を調節する
ことも可能である。また、これら２つのトランジスタの
形成の間に、パンチスルー(punchthrough)およびＶｔ調
節注入(Vt adjust implant)を変化させることによっ
て、メモリ・セル１０内の２つのトランジスタのスレシ
ホルド電圧を調節することも可能である。このようにド
ーパントの注入によってトランジスタのスレシホルド電
圧を調節する方法は、当技術では既知である。

【００２７】以上の説明から、本発明は、それぞれ、共
通のフローティング・ゲート構造１３，２３，３３によ
って制御される、２つのトランジスタ１１，１２、２
１，２２、または３１，３２によって形成された不揮発
性メモリを提供することが認められよう。上述の実施例
は、当技術では既知である、従来からのＣＭＯＳ処理技
術を用いて製造することができる。このメモリ・セル
は、セルがプログラムされた後、２つのトランジスタの
一方のみが出力電圧の転送を支配するように形成され
る。各トランジスタは別個の入力電圧電位に接続されて
いるので、メモリ・セル１０は、センス・アンプやバッ
ファ回路を用いることなく、出力電圧電位を与えること
ができる。メモリ・セル１０は、付加プロセス工程を必
要とせず、従来のＣＭＯＳ回路と共に構成できるので、
付加的な処理コストや動的な電力消費を伴うことなく、
回路の機能性を改善することができる。

【図面の簡単な説明】

【図１】本発明によるメモリ・セルを表わす構成図。

【図２】本発明によるメモリ・セルを表わす構成図。

【図３】本発明によるメモリ・セルを表わす構成図。

【図４】本発明によるメモリ・セルの拡大断面図。

【図５】本発明によるメモリ・セルの拡大断面図。

【符号の説明】

１０メモリ・セル１１ｐ−チャネル・トランジスタ１２ｎ−チャネル・トランジスタ１３フローティング・ゲート１４，１６入力端子１７，１８基板端子１９出力ノード２０メモリ・セル２１，２２ｐ−チャネル・トランジスタ２３フローティング・ゲート２７，２８基板端子３０メモリ・セル３１，３２ｎ−チャネル・トランジスタ３３フローティング・ゲート３４，３６入力端子３７，３８基板端子３９出力ノード４０半導体物質４１Ｐ−ウエル４２Ｎ−ウエル４３フィールド酸化物領域４４ゲート酸化物４６ポリシリコン・ゲート層４７，５３ウエル接点領域４８ソース領域５１ドレイン領域５２ソース領域５３ウエル接点領域５４誘電体層

Claims

【特許請求の範囲】

【請求項１】単一ポリシリコン・ゲート（１３）を有す
る不揮発性メモリ・セル（１０）であって：半導体物質
（４０）の本体；前記半導体物質（４０）内に形成され
たソース（４８）およびドレイン（４９）を有する第１
トランジスタ（１２）であって、前記第１トランジスタ
（１２）のドレイン（４９）は、前記第１トランジスタ
（１２）の動作中に第１リード電圧を与え、前記第１ト
ランジスタ（１２）は第１ゲート領域によって制御され
る第１スレシホルド電圧を有する、第１トランジスタ
（１２）；前記半導体物質（４０）内に形成されたソー
ス（５２）およびドレイン（５１）を有する第２トラン
ジスタ（１１）であって、前記第２トランジスタ（１
１）のドレイン（５１）は、前記第２トランジスタ（１
１）の動作中に第２リード電圧を与え、前記第２トラン
ジスタ（１１）は第２ゲート領域によって制御される第
２スレシホルド電圧を有する、第２トランジスタ（１
１）；および前記第１ゲート領域および前記第２ゲート
領域に接続され、前記単一ポリシリコンゲート（１３）
を与えるフローティング・ゲート構造；から成ることを
特徴とする不揮発性メモリ（１０）。
【請求項２】前記第１トランジスタ（１２）のドレイン
（４９）、および前記第２トランジスタ（１１）のドレ
イン（５１）は、メタライズ領域（１９）によって電気
的に結合されることを特徴とする、請求項１記載の単一
ポリシリコン・ゲート（１３）を有する不揮発性メモリ
・セル（１０）。
【請求項３】前記第１トランジスタ（１２）のドレイン
（４９）、および前記第２トランジスタ（１１）のドレ
イン（５１）は、前記半導体物質（４０）内で互いに重
なり合うことを特徴とする、請求項１記載の単一ポリシ
リコン・ゲート（１３）を有する不揮発性メモリ・セル
（１０）。
【請求項４】前記第１トランジスタ（１２）のドレイン
（４９）、および前記第２トランジスタ（１１）のドレ
イン（５１）は、前記半導体物質（４０）の共通部分(c
ommon portion)で形成されていることを特徴とする、請
求項１記載の単一ポリシリコン・ゲート（１３）を有す
る不揮発性メモリ・セル（１０）。
【請求項５】前記第１トランジスタ（１２）はｎ−チャ
ネル・トランジスタであり、前記第２トランジスタ（１
１）はｐ−チャネル・トランジスタであることを特徴と
する、請求項１記載の単一ポリシリコン・ゲート（１
３）を有する不揮発性メモリ・セル（１０）。