KR101435727B1 - 2-트랜지스터 비휘발성 메모리 셀과 관련 프로그램 및 판독 방법 - Google Patents
2-트랜지스터 비휘발성 메모리 셀과 관련 프로그램 및 판독 방법 Download PDFInfo
- Publication number
- KR101435727B1 KR101435727B1 KR1020120147316A KR20120147316A KR101435727B1 KR 101435727 B1 KR101435727 B1 KR 101435727B1 KR 1020120147316 A KR1020120147316 A KR 1020120147316A KR 20120147316 A KR20120147316 A KR 20120147316A KR 101435727 B1 KR101435727 B1 KR 101435727B1
- Authority
- KR
- South Korea
- Prior art keywords
- channel transistor
- terminal
- source terminal
- voltage
- drain terminal
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 22
- 238000002347 injection Methods 0.000 claims description 14
- 239000007924 injection Substances 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 10
- 239000000758 substrate Substances 0.000 description 10
- 101100232386 Arabidopsis thaliana IBL1 gene Proteins 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000005055 memory storage Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
Abstract
메모리 디바이스는 N-채널 트랜지스터 및 P-채널 트랜지스터를 포함한다. 워드 라인은 N-채널 트랜지스터의 드레인 단자 및 P-채널 트랜지스터의 소스 단자에 전기 접속된다. 제1 비트 라인은 N-채널 트랜지스터의 소스 단자에 전기 접속된다. 제2 비트 라인은 P-채널 트랜지스터의 드레인 단자에 전기 접속된다. N-채널 트랜지스터 및 P-채널 트랜지스터의 게이트 단자는 전기 접속되고 플로팅된다.
Description
비휘발성 메모리(NVM : Non-volatile memory)는 컴퓨터들 등의 여러가지 디바이스에 사용된다. NVM은 파워 온(powered on)되지 않은 동안에도 데이터가 유지될 수 있는 타입의 메모리 스토리지이다. NVM은 전기적으로 어드레싱(addressing)되거나 기계적으로 어드레싱될 수 있다. 전기적으로 어드레싱된 NVM의 예들은 플래시 메모리(flash memory), EPROM, 및 EEPROM을 포함한다. NVM은 OTP(one-time programmable) 또는 MTP(multiple-times programmable)가 될 수도 있다. "로직-컴패터블(logic-compatible)"인 NVM은 특별한 스텝 또는 물질을 추가하지 않고 기존의 로직 반도체 프로세스를 사용하여 NVM이 제조될 수 있다는 것을 나타낸다.
반도체 프로세스에 있어서의 최소선폭(CD : critical dimension)의 스켈링 다운(scaling down)에 의해, 특히 디자인 복잡도, 사이클 타임, 비용, 리텐션(retention), 및 오퍼레이팅 마진[판독(read), 기록(write), 삭제(erase)]의 영역에 있어서 NVM 퍼포먼스를 달성하기가 더 어렵게 되었다. NVM 디바이스는 상기 영역에서 고성능을 유지하면서 잘 스케일 다운될 필요가 있다.
메모리 디바이스는 N-채널 트랜지스터 및 P-채널 트랜지스터를 포함한다. 워드 라인은 N-채널 트랜지스터의 드레인 단자 및 P-채널 트랜지스터의 소스 단자에 전기 접속된다. 제1 비트 라인은 N-채널 트랜지스터의 소스 단자에 전기 접속된다. 제2 비트 라인은 P-채널 트랜지스터의 드레인 단자에 전기 접속된다. N-채널 트랜지스터 및 P-채널 트랜지스터의 게이트 단자는 전기 접속되고 플로팅된다.
이제, 본 실시형태 및 그 장점에 대한 더 완전한 이해를 위해, 첨부 도면과 결합된 이하의 설명에 대한 참조가 이루어진다.
도 1은 본 발명의 몇가지 실시형태에 따른 메모리 셀의 회로도(circuit diagram)이다.
도 2는 본 발명의 다양한 실시형태에 따른 메모리 셀의 상부 레이아웃도(top layout view)이다.
도 3은 도 2의 섹션 라인 3-3을 따라 취해진 메모리 셀의 단면도이다.
도 4는 도 2의 섹션 라인 4-4를 따라 취해진 메모리 셀의 단면도이다.
도 5는 본 발명의 다양한 실시형태에 따른 메모리 셀의 어레이의 회로도이다.
도 6은 본 발명의 다양한 실시형태에 따른 프로그램 동작(program operation)의 다이어그램이다.
도 7은 본 발명의 다양한 실시형태에 따른 프로그램 동작의 다이어그램이다.
도 8은 본 발명의 다양한 실시형태에 따른 프로그램 동작의 다이어그램이다.
도 9는 본 발명의 다양한 실시형태에 따른 삭제 동작의 다이어그램이다.
도 10은 본 발명의 다양한 실시형태에 따른 삭제 동작의 다이어그램이다.
도 11은 본 발명의 다양한 실시형태에 따른 삭제 동작의 다이어그램이다.
도 12 및 도 13은 본 발명의 다양한 실시형태에 따른 판독 동작의 다이어그램이다.
도 14는 메모리 셀을 사용하는 집적 회로 다이의 블록 다이어그램이다.
도 15는 도 14의 비휘발성 메모리의 다이어그램이다.
도 1은 본 발명의 몇가지 실시형태에 따른 메모리 셀의 회로도(circuit diagram)이다.
도 2는 본 발명의 다양한 실시형태에 따른 메모리 셀의 상부 레이아웃도(top layout view)이다.
도 3은 도 2의 섹션 라인 3-3을 따라 취해진 메모리 셀의 단면도이다.
도 4는 도 2의 섹션 라인 4-4를 따라 취해진 메모리 셀의 단면도이다.
도 5는 본 발명의 다양한 실시형태에 따른 메모리 셀의 어레이의 회로도이다.
도 6은 본 발명의 다양한 실시형태에 따른 프로그램 동작(program operation)의 다이어그램이다.
도 7은 본 발명의 다양한 실시형태에 따른 프로그램 동작의 다이어그램이다.
도 8은 본 발명의 다양한 실시형태에 따른 프로그램 동작의 다이어그램이다.
도 9는 본 발명의 다양한 실시형태에 따른 삭제 동작의 다이어그램이다.
도 10은 본 발명의 다양한 실시형태에 따른 삭제 동작의 다이어그램이다.
도 11은 본 발명의 다양한 실시형태에 따른 삭제 동작의 다이어그램이다.
도 12 및 도 13은 본 발명의 다양한 실시형태에 따른 판독 동작의 다이어그램이다.
도 14는 메모리 셀을 사용하는 집적 회로 다이의 블록 다이어그램이다.
도 15는 도 14의 비휘발성 메모리의 다이어그램이다.
본 실시형태의 제작 및 사용이 이하 상세히 논의된다. 그러나, 본 발명은 광범위한 특정 콘텍스트에서 실시될 수 있는 다수의 적용 가능한 독창적인 개념을 제공한다는 것이 인식되어야 한다. 논의되는 특정 실시형태는 개시된 대상을 제작하고 사용하기 위한 특정 방식의 예시일 뿐이며, 상이한 실시형태의 범위를 제한하지 않는다.
실시형태는 특정 콘텍스트(context), 즉 비휘발성 메모리(NVM) 디바이스 등에 관하여 설명될 것이다. 그러나, 메모리 스토리지를 제공하는 다른 디바이스들에 다른 실시형태들이 적용될 수도 있다.
다양한 도면과 논의를 통해 유사한 도면번호는 유사한 콤포넌트들을 나타낸다. 또한, 일부의 도면에서 단일 콤포넌트가 도시될 수 있지만, 이것은 도시의 간략함과 논의의 편의를 위한 것이다. 당업자는 이러한 논의 및 도시(depiction)가 구조내의 다수의 콤포넌트들을 위해 적용 가능하다는 것을 용이하게 인식할 것이다.
다양한 실시형태에 따른 새로운 2-트랜지스터(2T) 비휘발성 메모리(NVM) 셀이 개시된다. 2T NVM 셀은 CHEI(channel hot electron injection) 및/또는 CHHIHE(channel hot hole induced hot electron)를 통해 프로그래밍될 수 있고, BBHH(band-to-band hot hole) 주입(injection) 및/또는 FN(Fowler-Nordheim) 전자 방출(electron ejection)을 통해 삭제될 수 있다. 2T NVM 셀의 치수(dimension)를 감소시키기(shrink) 위해 디퍼렌셜 리드 스킴(differential read scheme)이 사용될 수 있다. 2T NVM 셀은 플로팅 게이트(floating gate)를 공유하는 P-채널 트랜지스터 및 N-채널 트랜지스터를 포함할 수 있다. N-채널 및 P-채널 트랜지스터는 표준 MOSFET, 고전압 MOSFET, 코어(core) MOSFET, 및/또는 입출력(I/O: input/output) MOSFET을 포함하는 MOSFET이 될 수 있다.
도 1은 본 발명의 다양한 실시형태에 따른 N-채널 트랜지스터(110) 및 P-채널 트랜지스터(120)를 포함하는 메모리 셀(10)을 나타낸다. 도 2 내지 도 4에 메모리 셀(10)의 레이아웃도(layout view)가 도시되어 있다. 도 5에는 메모리 셀(10)과 동일한 메모리 셀의 메모리 어레이(50)의 회로도가 도시되어 있다. 일반적으로, 메모리 어레이(50)는, 예컨대 1024x1024 어레이 등의 M과 N이 모두 동일하거나 상이한 양의 정수인 MxN 어레이가 될 수 있다.
N-채널 트랜지스터(110)와 P-채널 트랜지스터(120)는 기판 상에 그리고 기판 내에 형성되고, 플로팅 게이트(FG) 구조(150)를 공유한다. 일부 실시형태에서, 기판은, 결정, 다결정, 또는 비결정 구조의 실리콘 또는 게르마늄을 포함하는 기본적인 반도체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및 GaInAsP를 포함하는 합금 반도체; 다른 적합한 물질; 또는 그것들의 조합을 포함할 수 있다.
예컨대, N-채널 트랜지스터(110)는 N-채널 금속 산화물 반도체(NMOS) 트랜지스터가 될 수 있다. N-채널 트랜지스터(110)는, P-타입 웰(PW)(115) 내에 형성되고 채널 영역에 의해 분리된, N-타입 소스 및 드레인 영역(터미널, 전극)을 포함한다. P-타입 웰(115)은 일부 실시형태에서 간단하게 P-타입 기판이 될 수 있다. 플로팅 게이트 구조(150)의 제1 부분(151)(도 2에 도시됨)은 N-채널 트랜지스터(110)의 소스 및 드레인 영역 사이의 채널 영역 위로 연장된다. 플로팅 게이트 구조(150)는 예컨대 실리콘 산화물 등의 게이트 절연체(gate dielectric) 위에 형성된 폴리실리콘 게이트가 될 수 있다. 예컨대, 소스 및 드레인 영역은 인, 비소, 안티몬 등의 V족 원소들을 기판으로 적절히 주입(implantation) 또는 확산(diffusion)시킴으로써 기판에 형성된 N+ 영역이 될 수 있다.
예컨대, P-채널 트랜지스터(120)는 P-채널 금속 산화물 반도체(PMOS) 트랜지스터가 될 수 있다. P-채널 트랜지스터(120)는, N-타입 웰(NW)(125) 내에 형성되고 채널 영역에 의해 분리된, P-타입 소스 및 드레인 영역(터미널, 전극)을 포함한다. 예컨대, P-타입 소스 및 드레인 영역은 붕소, 알루미늄 등의 III족 원소들을 N-타입 웰(125)로 적절히 주입(implantation) 또는 확산(diffusion)시킴으로써 N-타입 웰(125)에 형성된 P+ 영역이 될 수 있다. 플로팅 게이트 구조(150)의 제2 부분(152)(도 2에 도시됨)은 P-채널 트랜지스터(120)의 소스 및 드레인 영역 사이의 채널 영역 위로 연장된다. 플로팅 게이트 구조(150)의 제2 부분(152) 및 제1 부분(151)은 모놀리식(monolithic)이 되거나, 메탈 라인 등의 상호접속 구조에 의해 전기적으로 접속된 물리적으로 분리된 부분이 될 수 있다.
메모리 셀(10)은 2-트랜지스터(2T) 메모리 셀로 간주될 수 있다. 싱글 엔드형(single-ended) 판독을 사용하는 이전의 2T 메모리 셀은 감소된 최소선폭에서 주입의 어려움에 봉착한다는 것이 실험을 통해 판명되었다. 전형적인 2T 메모리 셀은 약 70 옹스트롬으로부터 약 85 옹스트롬까지 범위의 최소 플로팅 게이트 산화물(Gox) 두께를 사용하여 주입될 수 있다. 2T 메모리 셀을 위해 게이트 산화물 두께가 약 50 옹스트롬까지 감소될 수 있도록 새로운 상호접속 스킴(scheme)이 메모리 셀(10)에서 사용된다. 특히, N-채널 트랜지스터(110)의 드레인 단자와 P-채널 트랜지스터(120)의 소스 단자는 모두 워드 라인(WL : word line)(160)에 전기적으로 접속된다. N-채널 트랜지스터(110)의 소스 단자는 제1 비트 라인(BL1)(130)에 전기적으로 접속되고, P-채널 트랜지스터(120)의 드레인 단자는 제2 비트 라인(BL2)(140)에 전기적으로 접속된다. MOSFET 내의 소스 및 드레인 영역은 일반적으로 교체가능하다는 것이 알려져 있다.
도 3 및 도 4는 각각 도 2의 섹션 라인 3-3 및 4-4를 따라 취해진 메모리 셀(10)의 부분을 나타낸 단면도이다. 도 2 내지 도 4에 도시된 메모리 셀(10) 레이아웃은 단지 다수의 가능한 레이아웃 중 하나이다. P-타입 반도체 기판 또는 반도체 기판 내의 P-타입 웰 영역 등의 P-타입 영역 내에 N-채널 트랜지스터(110)가 형성된다. P-타입 웰 영역 또는 P-타입 반도체 기판 내에 형성된 N-타입 웰 영역 내에 P-채널 트랜지스터(120)가 형성된다. 플로팅 게이트(150)은 폴리실리콘 게이트가 될 수 있고, N-채널 트랜지스터(110) 및 P-채널 트랜지스터(120) 모두의 소스 및 드레인 영역을 통해 연장된다. N-채널 트랜지스터(110)의 드레인(171)(도 3 참조) 및 P-채널 트랜지스터(120)의 소스(173)(도 4 참조)는, 예컨대 BEOL(back-end-of-line) 프로세스에서 제1 메탈(M1)층 내에 형성될 수 있는 워드 라인(160)에 전기적으로 접속되어 있다. N-채널 트랜지스터(110)의 소스(172)(도 3 참조)는 제2 메탈(M2) 라인(131), M1 라인(132), 및 M2-M1 콘택트 비아(133)를 포함할 수 있는 제1 비트 라인(130)에 전기적으로 접속되어 있다. P-채널 트랜지스터(120)의 드레인(174)(도 4 참조)은 제2 메탈(M2) 라인(141), M1 라인(142), 및 M2-M1 콘택트 비아(143)를 포함할 수 있는 제2 비트 라인(140)에 전기적으로 접속되어 있다. 제1 및 제2 비트 라인(130, 140)은 워드 라인(160)에 실질적으로 수직인 부분(131, 141)을 가질 수 있다. 워드 라인(160), 제1 비트 라인(130), 및 제2 비트 라인(140)을 실현하기 위해 상이한 메탈층을 사용하는 실시형태가 고려된다. 따라서, 예컨대 약 50 옹스트롬의 얇은 게이트 산화물 두께에 관하여 상기한 유익(benefits)을 나타내는 비휘발성 메모리 디바이스가 제공된다.
메모리 셀(10)은 CHEI(channel hot electron injection) 및/또는 CHHIHE(channel hot hole induced hot electron)에 의해 프로그래밍되고, BBHH(band-to-band hot hole) 주입 및/또는 FN(Fowler-Nordheim) 전자 방출(electron ejection)을 통해 삭제되고, 상이하게 판독될 수 있다. 이러한 동작들을 용이하게 하기 위해, 메모리 셀(10)에서, 워드 라인(160)은 워드 라인 신호(VWL)을 수신하기 위해 전압원(미도시)에 전기적으로 접속되어 있다. 제1 비트 라인(130)은 제1 비트 라인 신호(VBL1)을 수신하기 위해 전압원(미도시)에 전기적으로 접속되어 있다. 제2 비트 라인(140)은 제2 비트 라인 신호(VBL2)을 수신하기 위해 전압원(미도시)에 전기적으로 접속되어 있다. N-타입 웰(125)은 N-웰 바이어스 신호(VNW)에 의해 바이어싱되기 위해 전압원(미도시)에 전기적으로 접속되어 있다. P-타입 웰(115)은 P-웰 바이어스 신호(VPW)에 의해 바이어싱되기 위해 전압원(미도시)에 전기적으로 접속될 수 있다.
이하의 내용에서, 플로팅 게이트(150)는 네트 음전하(net negative charge)를 저장하는 경우에 "프로그래밍되는" 것으로 간주되고, 네트 양전하(net positive charge)를 저장하는 경우에 "삭제되는" 것으로 간주된다. 특히, P-채널 트랜지스터(120)를 턴 온(turn on)하고 워드 라인(160)을 통해 메모리 셀(10)에 판독 전압이 인가될 때 N-채널 트랜지스터(110)를 턴 오프로 유지하기 위해 충분한 음전하를 저장하는 경우에, 플로팅 게이트(150)가 프로그래밍된다. 특히, N-채널 트랜지스터(110)를 턴 온(turn on)하고 워드 라인(160)을 통해 메모리 셀(10)에 판독 전압이 인가될 때 P-채널 트랜지스터(120)를 턴 오프로 유지하기 위해 충분한 양전하를 저장하는 경우에, 플로팅 게이트(150)가 삭제된다.
P-채널 트랜지스터(120)와 N-채널 트랜지스터(110)의 동작을 제어하기 위해 워드 라인(160), 제1 및 제2 비트 라인(130, 140), 및 N-타입 웰(125)과 P-타입 웰(115)을 사용함으로써, 메모리 셀(10)은 CHEI 등의 HCI(hot carrier injection)에 의해 프로그래밍되고, 후술하게 될 BBHH(band-to-band hot hole) 주입에 의해 삭제된다.
메모리 셀(10)은 도 6에 도시된 여러가지 프로그램 동작들 중 하나에 의해 프로그래밍될 수 있다. 도 6에 도시된 프로그램 동작 중에, 워드 라인을 통해 N-채널 트랜지스터(110)의 드레인 단자와 P-채널 트랜지스터(120)의 소스 단자에 약 4V 내지 약 7V 범위 내에 있는 프로그래밍 전압이 인가된다. N-채널 트랜지스터(110)의 소스 단자는 접지되고, P-채널 트랜지스터(120)의 드레인 단자는 예컨대 4V-7V가 될 수 있다. 이러한 전압 조건하에서, P-채널 트랜지스터(120) 및 플로팅 게이트(floating gate)(150)가 플로팅 게이트(150)에 연결된 프로그래밍 전압에 의해 N-채널 트랜지스터(110)의 적층된 게이트와 유사하게 동작하도록 하기 위해, P-채널 트랜지스터(120)의 소스, 드레인, 및 웰 단자들은 프로그래밍 전압에서 모두 바이어싱된다. 따라서, N-채널 트랜지스터(110)의 드레인 영역 내에 전자-홀 쌍이 생성된다. 전자들은 N-채널 트랜지스터(110)의 채널 영역을 향하는 측면 전계(lateral electric field)에 의해 가속되고, 일부의 전자들은 핫 캐리어 인젝션(hot carrier injection)[또는 CHEI(channel hot electron injection)]으로 공지된 플로팅 게이트(150) 내에 주입될 충분한 에너지를 획득한다. 설명한 바와 같이, 프로그래밍 전압은 약 4V 내지 약 7V의 범위[핫 채널 인젝션 프로그래밍 역치(hot channel injection programming threshold)보다 높음] 내에 있을 수 있지만, 예컨대 임계 치수(critical dimension) 및 게이트 산화물 두께가 감소됨에 따라, 상기한 바와 같은 유사한 핫 캐리어 인젝션 효과(hot carrier injection effect)를 얻기 위해 요구되는 프로그래밍 전압이 감소될 수 있는 것으로 이해된다. 일부 실시형태에서, 약 5.5V 내지 약 6.5V의 범위가 프로그래밍 전압을 위해 사용될 수 있다.
도 7에 다양한 실시형태들에 따른 프로그램 동작이 도시되어 있다. 도 7에 도시된 프로그램 동작은 접지 노드가 P-채널 트랜지스터(120)의 드레인 단자인 것을 제외하고 도 6에 도시된 것과 유사하다. 도 7에 도시된 바와 같이, 이러한 전압 조건하에서, P-채널 트랜지스터(120)의 드레인 영역 내의 CHHIHE(channel hot hole induced hot electron)에 의해 전자-홀 쌍이 생성되고, 플로팅 게이트(150) 내에 주입될 충분한 에너지를 전자들이 획득할 수 있다. 프로그래밍 전압은 약 4V 내지 약 7V의 범위[핫 채널 인젝션 프로그래밍 역치(hot channel injection programming threshold)보다 높음] 내에 있을 수 있지만, 임계 치수(critical dimension) 및 게이트 산화물 두께가 감소됨에 따라, 상기한 바와 같은 유사한 핫 캐리어 인젝션 효과(hot carrier injection effect)를 얻기 위해 요구되는 프로그래밍 전압이 감소될 수 있는 것으로 이해된다. 일부 실시형태에서, 약 5.5V 내지 약 6.5V의 범위가 프로그래밍 전압을 위해 사용될 수 있다.
도 8에 다양한 실시형태들에 따른 프로그램 동작이 도시되어 있다. 도 8에 도시된 프로그램 동작은 N-채널 트랜지스터(110)의 소스 단자와 P-채널 트랜지스터(120)의 드레인 단자가 접지되는 것을 제외하고 도 6에 도시된 것과 유사하다. 도 8에 도시된 바와 같이, 이러한 전압 조건하에서, 전자들은 플로팅 게이트(150)에 주입될 충분한 에너지를 획득할 수 있다. 프로그래밍 전압은 약 4V 내지 약 7V의 범위[핫 채널 인젝션 프로그래밍 역치(hot channel injection programming threshold)보다 높음] 내에 있을 수 있지만, 임계 치수(critical dimension) 및 게이트 산화물 두께가 감소됨에 따라, 상기한 바와 같은 유사한 핫 캐리어 인젝션 효과(hot carrier injection effect)를 얻기 위해 요구되는 프로그래밍 전압이 감소될 수 있는 것으로 이해된다. 일부 실시형태에서, 약 5.5V 내지 약 6.5V의 범위가 프로그래밍 전압을 위해 사용될 수 있다.
도 9에 다양한 실시형태들에 따른 삭제 동작이 도시되어 있다. 우선, 워드 라인(160) 상의 판독 전압이 있는 경우에 P-채널 트랜지스터(120)를 턴 온(turn on)하기 위해 플로팅 게이트(150) 내에 전자들의 네트 익세스(net excess)가 존재하도록 플로팅 게이트(150)가 프로그래밍될 수 있다. 삭제 동작 중에, 약 4V 내지 7V의 삭제 전압이 제1 비트 라인(130)을 통해 N-채널 트랜지스터(110)의 소스 단자에 인가되고, P-채널 트랜지스터(120)의 드레인 단자가 접지되고, N-채널 트랜지스터(110)의 드레인 단자와 P-채널 트랜지스터(120)의 소스 단자가 플로팅(floating)된다. N-채널 트랜지스터(110)의 웰 단자는 접지되어, N-채널 트랜지스터(110)의 N+ 소스와 P-웰(또는 P-기판) 사이의 바이어싱이 역으로 설정(set up)된다. 도 9에 도시된 바와 같이, 이러한 전압 조건하에서, N-채널 트랜지스터(110)의 소스 영역 내에 전자-홀 쌍이 생성된다. 홀들은 N-채널 트랜지스터(110)의 채널 영역을 향하는 측면 전계(lateral electric field)에 의해 가속되고, 일부의 홀들은 BBHH(band-to-band hot hole) 인젝션(injection)으로 공지된 프로세스로 플로팅 게이트(150) 내에 주입될 충분한 에너지를 획득한다. 플로팅 게이트(150) 내에 홀들이 증가됨에 따라, 판독 전압이 워드 라인(160)에 인가될 때 N-채널 트랜지스터(110)를 턴 온하고, P-채널 트랜지스터(120)를 턴 오프하도록 작동하게 될 네트 양전하(net positive charge)가 만들어진다. P-채널 트랜지스터(120)의 소스 단자가 접지되어 플로팅 게이트(150)에 주입될 핫 홀(hot hole)을 끌어당기는 것을 용이하게 한다. 플로팅 게이트(150)에 더 많은 홀들을 주입함으로써, 메모리 셀(10) 내에서 판독 마진(read margin)이 향상될 수 있다. 설명한 바와 같이, 삭제 전압은 약 4V 내지 약 7V의 범위 내에 있을 수 있지만, 임계 치수(critical dimension) 및 게이트 산화물 두께가 감소됨에 따라, 상기한 바와 같은 유사한 BBHH 주입을 달성하기 위해 요구되는 삭제 전압이 감소될 수 있는 것으로 이해된다. 일부 실시형태에서, 약 5.5V 내지 약 6.5V의 범위가 프로그래밍 전압을 위해 사용될 수 있다.
도 10에 다양한 실시형태들에 따른 삭제 동작이 도시되어 있다. 도 10에 도시된 삭제 동작은 P-채널 트랜지스터(120)의 N-웰 단자가 접지되는 것을 제외하고 도 9에 도시된 것과 유사하다. 도 10에 도시된 바와 같이, 이러한 전압 조건하에서, 홀들은 플로팅 게이트(150)에 주입될 충분한 에너지를 획득할 수 있다. 삭제 전압은 약 4V 내지 약 7V의 범위 내에 있을 수 있지만, 임계 치수(critical dimension) 및 게이트 산화물 두께가 감소됨에 따라, 상기한 바와 같은 유사한 BBHH 주입을 달성하기 위해 요구되는 삭제 전압이 감소될 수 있는 것으로 이해된다. 일부 실시형태에서, 약 5.5V 내지 약 6.5V의 범위가 프로그래밍 전압을 위해 사용될 수 있다.
도 11에 다양한 실시형태들에 따른 삭제 동작이 도시되어 있다. 삭제 동작 중에, 약 8V보다 큰 삭제 전압이 제2 비트 라인(140)을 통해 P-채널 트랜지스터(120)의 드레인 단자에 인가되고, P-채널 트랜지스터(120)의 소스 단자 및 N-채널 트랜지스터(110)의 드레인 단자가 플로팅되고, N-채널 트랜지스터(110)의 소스 단자가 접지된다. 이러한 전압 조건하에서, 플로팅 게이트(150)로부터 전자들을 제거함으로써 플로팅 게이트(150)를 삭제하는 Fowler-Nordheim 터널링(tunneling)이 발생할 수 있다.
도 12 및 도 13에 다양한 실시형태들에 따른 판독 동작이 도시되어 있다. 판독 전압, 예컨대 3.3V가 워드 라인(160)을 통해 N-채널 트랜지스터(110)의 드레인 및 P-채널 트랜지스터(120)의 소스 단자에 인가되면, P-채널 트랜지스터(120)가 턴 온되고, N-채널 트랜지스터(110)가 턴 오프(도 12에 도시됨)되도록 하기 위해, 메모리 셀(10)이 프로그래밍될 때, 플로팅 게이트(150)에서 네트 음전하(net negative charge)가 트래핑된다(trapped). 따라서, N-채널 트랜지스터(110)을 통해 흐르는 제1 비트 라인 전류(IBL1)는 낮고, P-채널 트랜지스터(120)를 통해 흐르는 제2 비트 라인 전류(IBL2)는 높다. 제1 및 제2 비트 라인 전류(IBL1, IBL2)는 개별적으로 또는 별도로 센싱될 수 있다. 개별적으로 센싱하기 위해, 제2 비트 라인(140)이 플로팅되는 동안 제1 비트 라인 전류(IBL1)이 센싱될 수 있고, 제1 비트 라인(130)이 플로팅되는 동안 제2 비트 라인 전류(IBL2)이 센싱될 수 있다. 상이한 판독 스킴을 사용함으로써, 메모리 셀(10)은 50 옹스트롬 이하의 게이트 산화물 두께로 스케일 다운(scale down)될 수 있고, 약 2.5V 이하의 판독 전압을 사용할 수 있다.
도 13을 참조하면, 판독 전압, 예컨대 3.3V가 워드 라인(160)을 통해 N-채널 트랜지스터(110)의 드레인 및 P-채널 트랜지스터(120)의 소스 단자에 인가되면, N-채널 트랜지스터(110)를 턴 온하고, P-채널 트랜지스터(120)를 턴 오프하기 위해, 메모리 셀(10)이 삭제될 때, 플로팅 게이트(150)에서 네트 양전하(net positive charge)가 트래핑된다(trapped). 따라서, N-채널 트랜지스터(110)를 통해 흐르는 제1 비트 라인 전류(IBL1)는 높고, P-채널 트랜지스터(120)를 통해 흐르는 제2 비트 라인 전류(IBL2)는 낮다. 제1 및 제2 비트 라인 전류(IBL1, IBL2)는 개별적으로 또는 별도로 센싱될 수 있다. 개별적으로 센싱하기 위해, 제2 비트 라인(140)이 플로팅되는 동안 제1 비트 라인 전류(IBL1)이 센싱될 수 있고, 제1 비트 라인(130)이 플로팅되는 동안 제2 비트 라인 전류(IBL2)이 센싱될 수 있다. 상이한 판독 스킴을 사용함으로써, 메모리 셀(10)은 50 옹스트롬 이하의 게이트 산화물 두께로 스케일 다운(scale down)될 수 있고, 약 2.5V 이하의 판독 전압을 사용할 수 있다.
표 1은 본 개시의 다양한 실시형태들에 따른 프로그램, 삭제, 및 판독 모드들을 위한 메모리 셀(10)의 동작 전압들을 요약한 것이다.
| VWL | VBL1 | VPW | VBL2 | VNW | ||
| 프로그램 |
1 | 4V-7V | 접지 | 접지 | 4V-7V | 4V-7V |
| 2 | 4V-7V | 4V-7V | 4V-7V | 접지 | 4V-7V | |
| 3 | 4V-7V | 접지 | 접지 | 접지 | 4V-7V | |
| 삭제 |
1 | 플로팅 | 4V-7V | 접지 | 접지 | 플로팅 |
| 2 | 플로팅 | 4V-7V | 접지 | 접지 | 접지 | |
| 3 | 플로팅 | 접지 | 접지 | > 8V | 플로팅 | |
| 판독 |
1 | 3.3V | 접지 | 접지 | 접지 | 3.3V |
| 2 | 3.3V | 접지 | 접지 | 플로팅 | 3.3V | |
| 3 | 3.3V | 플로팅 | 접지 | 접지 | 3.3V |
도 14에 메모리 셀(10)을 사용하는 집적 회로 다이(1400)가 도시되어 있다. 일반적으로 집적 회로 다이(1400)는 로직 회로(1410), 아날로그 회로(1420), 하나 이상의 프로세서(1430), 하나 이상의 컨트롤러(1440), 및 휘발성 메모리(1450) 중 적어도 하나를 포함할 수 있다. 로직 호로(1410)의 예는 로직 게이트, 멀티플렉서, 레지스터, 카운터, 타이머, 베이스밴드 디코더, 디지털 필터 등을 포함한다. 아날로그 회로(1420)는 증폭기, 필터, 픽서, 전력 증폭기, 위상 고정 루프, 주파수 신시사이저(frequency synthesizer), 수신 전처리부(receiver front end), 센서 등을 포함할 수 있다. 휘발성 메모리 회로(1450)는 DRAM(dynamic random access memory), SRAM(static random access memory) 등을 포함할 수 있다. 도 15에 상세히 도시된 비휘발성 메모리(1460)는 도 5에 도시된 메모리 어레이(50)와 같은 메모리 셀(10)과 동일한 복수의 메모리 셀을 포함한다. 비휘발성 메모리(1460)는 어드레싱 로직(addressing logic)(1461), 워드 라인(160)에 워드 라인 전압(VWL)을 제공하는 워드 라인 드라이버(1462), 제1 및 제2 비트 라인(130, 140)에 제1 및 제2 비트 라인 전압(VBL1, VBL2)을 제공하는 비트 라인 드라이버(1463), 및 제1 및 제2 비트 라인(130, 140)의 상이한 전류를 검출하는 센스 회로(1465)를 포함하는 판독 회로(1464)를 더 포함할 수 있다. 센스 회로(1465)는 예컨대 연산 증폭기를 포함한다.
실시형태들은 장점을 성취할 수 있다. 메모리 셀(10)은 로직 호환 가능(logic-compatible)하고, 이것은 보통의 로직 반도체 제조 프로세스에서 메모리 셀(10)을 집적하기 위해 추가 프로세스 스텝이 요구되지 않는 것을 의미한다. 메모리 셀(10)은 또한 MTP(multi-time programmable)이다. 판독 마진을 증가시키고, 메모리 셀(10)을 50 옹스트롬의 게이트 산화물로 확장 가능(scalable)하게 하는 메모리 셀(10)에 의해 차동 판독(differential read)이 가능하게 된다. 메모리 셀(10)은 작은 면적을 필요로 하는 애플리케이션을 위해 효과적인 솔루션이 되게 하는 2개의 트랜지스터만을 사용한다.
본 개시의 다양한 실시형태에 의하면, 비휘발성 메모리 셀은 워드 라인에 전기 접속된 드레인 단자 및 제1 비트 라인에 전기 접속된 소스 단자를 갖는 N-채널 트랜지스터, 워드 라인에 전기 접속된 소스 단자 및 제2 비트 라인에 전기 접속된 드레인 단자를 갖는 P-채널 트랜지스터를 포함한다. N-채널 트랜지스터 및 P-채널 트랜지스터의 게이트 단자는 전기 접속되고 플로팅된다.
본 개시의 다양한 실시형태들에 따른 메모리 디바이스의 프로그래밍 방법이 제공된다. 상기 방법은 N-채널 트랜지스터의 드레인 단자 및 N-채널 트랜지스터와 플로팅 게이트를 공유하는 P-채널 트랜지스터의 소스 단자에 제1 전압을 인가하는 단계와; N-채널 트랜지스터의 소스 단자, P-채널 트랜지스터의 드레인 단자, 및 P-채널 트랜지스터의 웰 단자 중 적어도 하나에 제2 전압을 인가하는 단계를 포함한다. 제1 전압은 채널 핫 인젝션 프로그래밍 역치(channel hot injection programming threshold)에 의해 제2 전압보다 높다.
본 개시의 다양한 실시형태들에 따른 메모리 디바이스의 판독 방법이 제공된다. 상기 방법은 N-채널 트랜지스터의 드레인 단자 및 N-채널 트랜지스터와 플로팅 게이트를 공유하는 P-채널 트랜지스터의 소스 단자에 판독 전압을 인가하는 단계와; N-채널 트랜지스터의 소스 단자에서의 제1 출력 전류 및 P-채널 트랜지스터의 드레인 단자에서의 제2 출력 전류 중 적어도 하나를 센싱하는 단계를 포함한다.
본 발명과 그 장점을 상세히 설명했지만, 청구범위에 의해 규정되는 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 수정, 대체, 및 개조가 이루어질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 명세서에 개시된 프로세스, 머신, 제조, 상황의 조합, 수단, 방법 및 스텝의 특정 실시형태에 한정되는 것을 의도하지 않는다. 통상의 기술자는, 여기에 개시된 대응 실시형태가 본 발명에 따라 사용될 수 있음에 따라 실질적으로 동일 기능을 수행하거나 실질적으로 동일 결과를 달성하는 기존의 또는 나중에 개발될 프로세스, 머신, 제조, 상황의 조합, 수단, 방법, 또는 스텝을 본 발명으로부터 용이하게 인식할 것이다. 그러나, 일례에 따르면, 특히 더 작은 임계 치수 및 박막 두께를 허용하기 위한 프로세싱 기술이 발달함에 따라, 여기 개시된 것보다 낮은 프로그래밍 전압도 본 발명의 고려된 범위 내에 있다. 따라서, 청구범위는 이러한 프로세스, 머신, 제조, 상황의 조합, 수단, 방법, 또는 스텝 등이 그 범위 내에 포함되는 것으로 의도된다.
Claims (10)
- 메모리 디바이스에 있어서,
워드 라인에 전기 접속된 드레인 단자 및 제1 비트 라인에 전기 접속된 소스 단자를 갖는 N-채널 트랜지스터; 및
상기 워드 라인에 전기 접속된 소스 단자 및 제2 비트 라인에 전기 접속된 드레인 단자를 갖는 P-채널 트랜지스터를 포함하고,
상기 N-채널 트랜지스터와 상기 P-채널 트랜지스터의 게이트 단자는 전기 접속되고 플로팅되고,
상기 메모리 디바이스의 프로그램 동작 중, 상기 N-채널 트랜지스터의 소스 단자 및 상기 P-채널 트랜지스터의 드레인 단자 중 적어도 하나가 접지되는 것인, 메모리 디바이스. - 제1항에 있어서,
상기 N-채널 트랜지스터와 상기 P-채널 트랜지스터의 상기 게이트 단자는 공유 플로팅 게이트인, 메모리 디바이스. - 제1항에 있어서,
상기 N-채널 트랜지스터의 게이트 단자는 메탈 라인에 의해 상기 P-채널 트랜지스터의 게이트 단자에 전기 접속되는, 메모리 디바이스. - 메모리 디바이스의 프로그래밍 방법에 있어서,
N-채널 트랜지스터의 드레인 단자 및 상기 N-채널 트랜지스터와 플로팅 게이트를 공유하는 P-채널 트랜지스터의 소스 단자에 제1 전압을 인가하는 단계; 및
상기 N-채널 트랜지스터의 소스 단자, 상기 P-채널 트랜지스터의 드레인 단자, 및 상기 P-채널 트랜지스터의 웰 단자 중 적어도 하나에 제2 전압을 인가하는 단계를 포함하고,
상기 제1 전압은 채널 핫 인젝션 프로그래밍 역치(channel hot injection programming threshold)만큼 상기 제2 전압보다 높고,
상기 제2 전압을 인가하는 단계는 상기 N-채널 트랜지스터의 소스 단자 및 상기 P-채널 트랜지스터의 드레인 단자 중 적어도 하나를 접지하는 단계인, 메모리 디바이스의 프로그래밍 방법. - 삭제
- 제4항에 있어서,
상기 접지 단계는 상기 N-채널 트랜지스터의 소스 단자가 플로팅되는 동안 상기 P-채널 트랜지스터의 드레인 단자를 접지하는 것인, 메모리 디바이스의 프로그래밍 방법. - 삭제
- 메모리 디바이스의 판독 방법에 있어서,
N-채널 트랜지스터의 드레인 단자 및 상기 N-채널 트랜지스터와 플로팅 게이트를 공유하는 P-채널 트랜지스터의 소스 단자에 판독 전압을 인가하는 단계; 및
상기 N-채널 트랜지스터의 소스 단자에서의 제1 출력 전류와 상기 P-채널 트랜지스터의 드레인 단자에서의 제2 출력 전류 중 적어도 하나를 센싱하는 단계를 포함하고,
상기 센싱 단계는 상기 제1 출력 전류와 상기 제2 출력 전류 사이의 전류차를 센싱하는 단계인, 메모리 디바이스의 판독 방법. - 메모리 디바이스의 판독 방법에 있어서,
N-채널 트랜지스터의 드레인 단자 및 상기 N-채널 트랜지스터와 플로팅 게이트를 공유하는 P-채널 트랜지스터의 소스 단자에 판독 전압을 인가하는 단계; 및
상기 N-채널 트랜지스터의 소스 단자에서의 제1 출력 전류와 상기 P-채널 트랜지스터의 드레인 단자에서의 제2 출력 전류 중 적어도 하나를 센싱하는 단계를 포함하고,
상기 센싱 단계는 상기 P-채널 트랜지스터의 드레인 단자를 플로팅하는 동안 상기 제1 출력 전류를 센싱하는 것인, 메모리 디바이스의 판독 방법. - 메모리 디바이스의 판독 방법에 있어서,
N-채널 트랜지스터의 드레인 단자 및 상기 N-채널 트랜지스터와 플로팅 게이트를 공유하는 P-채널 트랜지스터의 소스 단자에 판독 전압을 인가하는 단계; 및
상기 N-채널 트랜지스터의 소스 단자에서의 제1 출력 전류와 상기 P-채널 트랜지스터의 드레인 단자에서의 제2 출력 전류 중 적어도 하나를 센싱하는 단계를 포함하고,
상기 센싱 단계는 상기 N-채널 트랜지스터의 소스 단자를 플로팅하는 동안 상기 제2 출력 전류를 센싱하는 것인, 메모리 디바이스의 판독 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/624,291 | 2012-09-21 | ||
| US13/624,291 US8947938B2 (en) | 2012-09-21 | 2012-09-21 | Two-transistor non-volatile memory cell and related program and read methods |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140038859A KR20140038859A (ko) | 2014-03-31 |
| KR101435727B1 true KR101435727B1 (ko) | 2014-09-01 |
Family
ID=50318710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120147316A KR101435727B1 (ko) | 2012-09-21 | 2012-12-17 | 2-트랜지스터 비휘발성 메모리 셀과 관련 프로그램 및 판독 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US8947938B2 (ko) |
| KR (1) | KR101435727B1 (ko) |
| CN (1) | CN103681682B (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8947938B2 (en) * | 2012-09-21 | 2015-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Two-transistor non-volatile memory cell and related program and read methods |
| KR102167600B1 (ko) * | 2014-04-29 | 2020-10-19 | 에스케이하이닉스 주식회사 | 이피롬 셀 어레이 및 그 동작 방법과, 이피롬 셀 어레이를 포함하는 메모리소자 |
| KR102591119B1 (ko) * | 2016-04-19 | 2023-10-19 | 에스케이하이닉스 주식회사 | 폴딩회로 및 이를 포함하는 불휘발성 메모리 소자 |
| US10170186B1 (en) | 2017-09-13 | 2019-01-01 | International Business Machines Corporation | High-density EEPROM arrays utilizing stacked field effect transistors |
| TWI652683B (zh) * | 2017-10-13 | 2019-03-01 | 力旺電子股份有限公司 | 用於記憶體的電壓驅動器 |
| WO2019113921A1 (zh) * | 2017-12-15 | 2019-06-20 | 成都锐成芯微科技股份有限公司 | 快闪存储器的编程电路、编程方法及快闪存储器 |
| US10283516B1 (en) | 2018-06-27 | 2019-05-07 | International Business Machines Corporation | Stacked nanosheet field effect transistor floating-gate EEPROM cell and array |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0623959A2 (en) * | 1993-05-07 | 1994-11-09 | International Business Machines Corporation | EEPROM cell |
| JPH09185891A (ja) * | 1995-07-28 | 1997-07-15 | Motorola Inc | 単一ポリシリコン・ゲートを有する不揮発性メモリ・セル |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5986492A (en) * | 1995-06-05 | 1999-11-16 | Honeywell Inc. | Delay element for integrated circuits |
| US5719427A (en) * | 1997-01-14 | 1998-02-17 | Pericom Semiconductor Corp. | Avalanche-enhanced CMOS transistor for EPROM/EEPROM and ESD-protection structures |
| US6404006B2 (en) * | 1998-12-01 | 2002-06-11 | Vantis Corporation | EEPROM cell with tunneling across entire separated channels |
| US6222764B1 (en) * | 1999-12-13 | 2001-04-24 | Agere Systems Guardian Corp. | Erasable memory device and an associated method for erasing a memory cell therein |
| US6950342B2 (en) | 2002-07-05 | 2005-09-27 | Impinj, Inc. | Differential floating gate nonvolatile memories |
| US6788576B2 (en) | 2002-10-28 | 2004-09-07 | Tower Semiconductor Ltd. | Complementary non-volatile memory cell |
| CN1917209A (zh) * | 2005-08-16 | 2007-02-21 | 力晶半导体股份有限公司 | 可编程且可抹除数字开关元件及其制造方法与操作方法 |
| US7339829B2 (en) | 2006-03-27 | 2008-03-04 | Tower Semiconductor Ltd. | Ultra low power non-volatile memory module |
| US7700994B2 (en) | 2006-12-07 | 2010-04-20 | Tower Semiconductor Ltd. | Single poly CMOS logic memory cell for RFID application and its programming and erasing method |
| US7679119B2 (en) | 2006-12-11 | 2010-03-16 | Tower Semiconductor Ltd. | CMOS inverter based logic memory |
| US8064274B2 (en) * | 2007-05-30 | 2011-11-22 | Micron Technology, Inc. | Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same |
| US7859043B2 (en) * | 2008-02-25 | 2010-12-28 | Tower Semiconductor Ltd. | Three-terminal single poly NMOS non-volatile memory cell |
| US20110216596A1 (en) * | 2010-03-04 | 2011-09-08 | Mosys, Inc. | Reliability Protection for Non-Volatile Memories |
| US8947938B2 (en) * | 2012-09-21 | 2015-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Two-transistor non-volatile memory cell and related program and read methods |
-
2012
- 2012-09-21 US US13/624,291 patent/US8947938B2/en active Active
- 2012-12-17 KR KR1020120147316A patent/KR101435727B1/ko active IP Right Grant
- 2012-12-18 CN CN201210553733.9A patent/CN103681682B/zh active Active
-
2014
- 2014-12-18 US US14/575,761 patent/US9780106B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0623959A2 (en) * | 1993-05-07 | 1994-11-09 | International Business Machines Corporation | EEPROM cell |
| JPH09185891A (ja) * | 1995-07-28 | 1997-07-15 | Motorola Inc | 単一ポリシリコン・ゲートを有する不揮発性メモリ・セル |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20140038859A (ko) | 2014-03-31 |
| US20150102397A1 (en) | 2015-04-16 |
| CN103681682A (zh) | 2014-03-26 |
| CN103681682B (zh) | 2017-08-08 |
| US9780106B2 (en) | 2017-10-03 |
| US20140085984A1 (en) | 2014-03-27 |
| US8947938B2 (en) | 2015-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6326265B1 (en) | Device with embedded flash and EEPROM memories | |
| KR101435727B1 (ko) | 2-트랜지스터 비휘발성 메모리 셀과 관련 프로그램 및 판독 방법 | |
| US5896315A (en) | Nonvolatile memory | |
| US6211011B1 (en) | Method for fabricating asymmetric virtual ground P-channel flash cell | |
| US8344443B2 (en) | Single poly NVM devices and arrays | |
| US6841821B2 (en) | Non-volatile memory cell fabricated with slight modification to a conventional logic process and methods of operating same | |
| US6026017A (en) | Compact nonvolatile memory | |
| US7791955B2 (en) | Method of erasing a block of memory cells | |
| US9196363B2 (en) | Semiconductor device | |
| US6457108B1 (en) | Method of operating a system-on-a-chip including entering a standby state in a non-volatile memory while operating the system-on-a-chip from a volatile memory | |
| US8228726B2 (en) | N-channel SONOS non-volatile memory for embedded in logic | |
| US20150001608A1 (en) | Simple and cost-free mtp structure | |
| CN111508541A (zh) | 非易失性存储器的非对称传输场效应晶体管 | |
| US7612397B2 (en) | Memory cell having first and second capacitors with electrodes acting as control gates for nonvolatile memory transistors | |
| US20080211001A1 (en) | Semiconductor device and a method of manufacturing the same | |
| US8344440B2 (en) | Three-terminal single poly NMOS non-volatile memory cell with shorter program/erase times | |
| US7869279B1 (en) | EEPROM memory device and method of programming memory cell having N erase pocket and program and access transistors | |
| EP1173887A1 (en) | Nonvolatile memory | |
| US10008267B2 (en) | Method for operating flash memory | |
| CN113160871B (zh) | 基于深p阱工艺的非易失性存储器结构 | |
| US7125772B2 (en) | Nonvolatile memory | |
| US6455375B1 (en) | Eeprom tunnel window for program injection via P+ contacted inversion | |
| CN111900172B (zh) | 多次可编程存储单元及存储装置 | |
| JP5236910B2 (ja) | 不揮発性半導体記憶装置 | |
| KR101128715B1 (ko) | 비휘발성 메모리 셀, 그 동작방법 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| FPAY | Annual fee payment |
Payment date: 20170810 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20180809 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20190808 Year of fee payment: 6 |