CN103681682B - 双晶体管非易失性存储器单元及相关的编程和读取方法 - Google Patents
双晶体管非易失性存储器单元及相关的编程和读取方法 Download PDFInfo
- Publication number
- CN103681682B CN103681682B CN201210553733.9A CN201210553733A CN103681682B CN 103681682 B CN103681682 B CN 103681682B CN 201210553733 A CN201210553733 A CN 201210553733A CN 103681682 B CN103681682 B CN 103681682B
- Authority
- CN
- China
- Prior art keywords
- channel transistor
- voltage
- drain electrode
- source terminal
- electrode end
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000003860 storage Methods 0.000 claims abstract description 12
- 238000002347 injection Methods 0.000 claims description 21
- 239000007924 injection Substances 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 11
- 239000013078 crystal Substances 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 11
- 101100232386 Arabidopsis thaliana IBL1 gene Proteins 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 230000009467 reduction Effects 0.000 description 6
- 230000005611 electricity Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000006399 behavior Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明公开了双晶体管非易失性存储器单元及相关的编程和读取方法，其中，一种存储器器件包括N沟道晶体管和P沟道晶体管。字线电连接至N沟道晶体管的漏极端和P沟道晶体管的源极端。第一位线电连接至N沟道晶体管的源极端。第二位线电连接至P沟道晶体管的漏极端。N沟道晶体管和P沟道晶体管的栅极端电连接并且浮置。
Description
技术领域
本发明总的来说涉及半导体领域，更具体地，涉及双晶体管非易失性存储器单元及相关的编程和读取方法。
背景技术
非易失性存储器(NVM)用于诸如计算机的各种器件中。NVM是即使当其掉电也能保留数据的存储器类型。可以电寻址或物理寻址NVM。电寻址NVM的实例包括闪存、EPROM和EEPROM。NVM还可以为一次性可编程(OTP)或多次可编程(MTP)。“逻辑兼容”的NVM表示可使用现有逻辑半导体工艺来制造NVM，而不需要增加特殊的步骤或材料。
随着按比例缩小半导体工艺中的临界尺寸(CD)，变得难以实现NVM的性能，特别在设计复杂性、周期、成本、保持和工作裕度(读、写、擦除)领域。需要按比例缩小同时维持以上领域的高性能的NVM器件。
发明内容
根据本发明的一个方面，提供了一种存储器器件，包括：N沟道晶体管，漏极端电连接至字线并且源极端电连接至第一位线；以及P沟道晶体管，源极端电连接至字线并且漏极端电连接至第二位线；其中，N沟道晶体管和P沟道晶体管的栅极端电连接并且浮置。
优选地，N沟道晶体管和P沟道晶体管的栅极端是共用浮栅。
优选地，N沟道晶体管的栅极端通过金属线电连接至P沟道晶体管的栅极端。
优选地，N沟道晶体管形成在P阱中。
优选地，N沟道晶体管形成在P衬底中。
优选地，栅极端的栅极氧化物的厚度小于约75埃。
更优选地，该厚度小于约50埃。
根据本发明的另一方面，提供了一种编程存储器器件的方法，包括：向N沟道晶体管的漏极端以及与N沟道晶体管共用浮栅的P沟道晶体管的源极端施加第一电压；以及向N沟道晶体管的源极端、P沟道晶体管的漏极端和P沟道晶体管的阱端中的至少一个施加第二电压；其中，第一电压比第二电压高出一沟道热注入编程阈值。
优选地，施加第二电压将所述N沟道晶体管的源极端和P沟道晶体管的漏极端中的至少一个接地。
优选地，接地为将P沟道晶体管的漏极端接地而N沟道晶体管的源极端浮置。
优选地，接地为将N沟道晶体管的源极端和P沟道晶体管的漏极端接地。
优选地，沟道热注入编程阈值在约4V至约7V的范围内。
优选地，沟道热注入编程阈值在约5.5V至约6.5V的范围内。
根据本发明的又一方面，提供了一种读取存储器器件的方法，包括：向N沟道晶体管的漏极端以及与N沟道晶体管共用浮栅的P沟道晶体管的源极端施加读取电压；以及感测N沟道晶体管的源极端处的第一输出电流和P沟道晶体管的漏极端处的第二输出电流中的至少一个。
优选地，感测为感测第一输出电流和第二输出电流之间的电流差。
优选地，感测为浮置P沟道晶体管的漏极端时感测第一输出电流。
优选地，感测为浮置N沟道晶体管的源极端时感测第二输出电流。
优选地，施加读取电压为施加约2V至约5V范围内的读取电压。
优选地，施加读取电压为施加约2.2V至约2.8V范围内的读取电压。
优选地，施加读取电压为施加约3V至约3.5V范围内的读取电压。
附图说明
为了更完整地理解本实施例及它们的优点，现在结合附图作为参考进行以下描述，其中：
图1是根据本发明的一些实施例的存储器单元的电路图；
图2是根据本发明的各个实施例的存储器单元的顶视平面图；
图3是沿图2的截线3-3截取的存储器单元的截面图；
图4是沿图2的截线4-4截取的存储器单元的截面图；
图5是根据本发明的各个实施例的存储器单元阵列的电路图；
图6是根据本发明的各个实施例的编程操作的示意图；
图7是根据本发明的各个实施例的编程操作的示意图；
图8是根据本发明的各个实施例的编程操作的示意图；
图9是根据本发明的各个实施例的擦除操作的示意图；
图10是根据本发明的各个实施例的擦除操作的示意图；
图11是根据本发明的各个实施例的擦除操作的示意图；
图12和图13是根据本发明的各个实施例的读取操作的示意图；
图14是使用存储器单元的集成电路管芯的框图；以及
图15是图14的非易失性存储器的示意图。
具体实施方式
以下详细讨论本实施例的制造和使用。然而，应该理解，本发明提供了许多可在各种具体环境中具体化的可应用发明概念。所讨论的具体实施例仅是制造和使用所公开主题的具体方式的说明，并不限制不同实施例的范围。
将参照具体条件，即非易失性存储器(NVM)器件等来描述实施例。然而，其他实施例还可应用于提供存储器的其他器件。
在各个附图和讨论中，类似参考标号表示类似部件。并且，可在一些附图中始终描述单个部件，这是为了简化说明和便于讨论。本领域技术人员应该容易理解，这种讨论和描述通常适用于结构内的许多部件。
描述了根据各个实施例的新颖的双晶体管(2T)非易失性存储器(NVM)单元。可通过沟道热电子注入(CHEI)和/或沟道热空穴感测热电子(CHHIHE，channel hot holeinduced hot electron)来编程2T NVM单元，并且通过带带热空穴(BBHH)注入和/或Fowler-Nordheim(FN)电子发射来擦除2T NVM单元。差动读取方案可用于缩小2T NVM单元的尺寸。2T NVM单元包括共用浮栅的N沟道晶体管和P沟道晶体管。N沟道和P沟道晶体管可以是金属氧化物半导体场效应晶体管(MOSFET)，包括标准MOSFET、高压MOSFET、芯(core)MOSFET和/或输入/输出(I/O)MOSFET。
图1示出了根据本发明各个实施例的包括N沟道晶体管110和P沟道晶体管120的存储器单元10。图2-图4示出了存储器单元10的布局图。图5示出了与存储器单元10相同的存储器单元的存储器阵列50的电路图。通常，存储器阵列50可以是M×N阵列，其中，M和N均为正整数，并且M和N可以相同或不同，例如1024×1024阵列。
N沟道晶体管110和P沟道晶体管120形成在衬底中和衬底上并且共用浮栅(FG)结构150。在一些实施例中，衬底可以包括：元素半导体，包括晶体、多晶或非晶结构的硅或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP；任何其他合适的材料；或它们的组合。
例如，N沟道晶体管110可以是N沟道金属氧化物半导体(NMOS)晶体管。N沟道晶体管110包括由沟道区隔开并形成在P型阱(PW)115中的N型源极区和漏极区(终端、电极)。在一些实施例中，P型阱115可以简单地是P型衬底。浮栅结构150的第一部分151(在图2中示出)延伸到N沟道晶体管110的源极区和漏极区之间的沟道区上方。例如，浮栅结构150可以是形成在诸如氧化硅的栅极介电层上方的多晶硅栅极。例如，源极区和漏极区可以是通过将诸如磷、砷、锑等的V族元素适当地注入或扩散到衬底中而形成在衬底中的N+区。
例如，P沟道晶体管120可以是P沟道金属氧化物半导体(PMOS)晶体管。P沟道晶体管120包括由沟道区隔开并形成在N型阱(NW)125中的P型源极区和漏极区(终端、电极)。P型源极区和漏极区可以是通过将诸如硼、铝等的III族元素适当地注入或扩散到N型阱(125)中而形成在N型阱(125)中的P+区。浮栅结构150的第二部分152(在图2中示出)延伸到P沟道晶体管120的源极区和漏极区之间的沟道区上方。浮栅结构150的第二部分152和第一部分151可以是整体，或者可以是通过诸如金属线的互连结构电连接的物理分离的部分。
存储器单元10可以被认为是双晶体管(2T)存储器单元。通过实验确定在减小临界尺寸的条件下很难实现使用单端读取冲突的先前2T存储器单元。可以使用范围从约70埃到约85埃的最小浮栅氧化物(Gox)厚度来实施典型的2T存储器单元。新的互连方案用于存储器单元10使得2T存储器单元的栅极氧化物厚度减小到约50埃。具体地，N沟道晶体管110的漏极端和P沟道晶体管120的源极端均电连接到字线(WL)160。N沟道晶体管110的源极端电连接到第一位线(BL1)130，而P沟道晶体管120的漏极端电连接到第二位线(BL2)140。应该注意，金属氧化物半导体场效应晶体管(MOSFET)中的源极区和漏极区通常可互换。
图3和图4分别是示出沿图2的截线3-3和4-4截取的存储器单元10的部分的截面图。图2至图4所示的存储器单元10的布局仅是许多可能布局中的一种。N沟道晶体管110形成在P型区中，诸如P型半导体衬底或半导体衬底中的P型阱区。P沟道晶体管120形成在N型阱区(形成在P型阱区中)或P型半导体衬底中。浮栅150可以是多晶硅栅极，并且延伸穿过N沟道晶体管110和P沟道晶体管120的源极区和漏极区。N沟道晶体管110的漏极171(见图3)和P沟道晶体管120的源极173(见图4)电连接到例如可在后段制程(BEOL)工艺中形成在第一金属(M1)中的字线160。N沟道晶体管110的源极172(见图3)电连接到可包括第二金属(M2)线131、M1线132和M2-M1接触通孔133的第一位线130。P沟道晶体管120的漏极174(见图4)电连接到可包括第二金属(M2)线141、M1线142和M2-M1接触通孔143的第二位线140。第一和第二位线130、140可具有基本垂直于字线160的部分131、141。可以想到使用不同金属层来实现字线160、第一位线130和第二位线140的实施例。因此，提供非易失性存储器器件显示上文参照薄栅极氧化物厚度(例如约50埃)所描述的优势。
存储器单元10可通过沟道热电子注入(CHEI)和/或沟道热空穴感测热电子(CHHIHE)来编程，通过带带热空穴(BBHH)注入和/或Fowler-Nordheim(FN)电子发射来擦除，并且差动读取。为了利于这些操作，在存储器单元10中，字线160电连接到电压源(未示出)以接收字线信号VWL。第一位线130电连接到电压源(未示出)以接收第一位线信号VBL1。第二位线140电连接到电压源(未示出)以接收第二位线信号VBL2。N型阱125电连接到电压源(未示出)用于通过N阱偏置信号VNW偏置。P型阱115可电连接到电压源(未示出)用于通过P阱偏置信号VPW偏置。
在下文中，浮栅150在其储存净负电荷时被认为是“被编程”，而在其储存净正电荷时被认为是“被擦除”。具体地，当通过字线160向存储器单元10施加读取电压时，当浮栅150储存足以导通P沟道晶体管120并保持N沟道晶体管110截止的负电荷时编程浮栅150。当通过字线160向存储器单元10施加读取电压时，当浮栅150储存足以导通N沟道晶体管110并保持P沟道晶体管120截止的正电荷时擦除浮栅150。
通过使用字线160、第一和第二位线130、140以及N型阱125和P型阱115以控制N沟道晶体管110和P沟道晶体管120的操作，存储器单元10通过诸如CHEI的热载流子注入(HCI)来编程并通过带带热空穴(BBHH)注入来擦除，这将在下文进行解释。
可通过各种编程操作来编程存储器单元10，图6中示出了一种这样的操作。在图6所示的编程操作期间，通过字线160向N沟道晶体管110的漏极端和P沟道晶体管120的源极端施加约4V到约7V范围内的编程电压。例如，N沟道晶体管110的源极端接地，而P沟道晶体管120的漏极端可以为4V-7V。在这样的电压条件下，P沟道晶体管120的源极端、漏极端和阱端均偏置为编程电压，使得P沟道晶体管120和浮栅150与N沟道晶体管110的堆叠栅极作用类似，其中编程电压耦合至浮栅150。因此，在N沟道晶体管110的漏极区中产生电子-空穴对。通过朝向N沟道晶体管110的沟道区的横向电场加速电子，并且一些电子获得足够的能量来注入浮栅150，这是公知的热载流子注入(或沟道热电子注入，CHEI)。如前所述，例如编程电压可以在约4V到约7V的范围内(高于热沟道注入编程阈值)，但应该理解，随着临界尺寸和栅极氧化物厚度的减小，实现与上文所述类似的热载流子注入效应所需的编程电压可以减小。在一些实施例中，约5.5V到约6.5V的范围可用于编程电压。
图7示出了根据各个实施例的编程操作。图7所示的编程操作与图6所示的编程操作类似，除了接地节点为P沟道晶体管120的漏极端。如图7所示，在这样的电压条件下，通过P沟道晶体管120的漏极区中的沟道热空穴感测热电子(CHHIHE)产生电子-空穴对，并且电子能够获得足够的能量来注入浮栅150。编程电压可以在约4V到约7V的范围内(高于热沟道注入编程阈值)，但应该理解，随着临界尺寸和栅极氧化物厚度的减小，实现与上文所述类似的热载流子注入效应所需的编程电压可以减小。在一些实施例中，约5.5V到约6.5V的范围可用于编程电压。
图8示出了根据各个实施例的编程操作。图8所示的编程操作与图6所示的编程操作类似，除了N沟道晶体管110的源极端和P沟道晶体管120的漏极端均接地。如图8所示，在这样的电压条件下，电子能够获得足够能量来注入浮栅150。编程电压可以在约4V到约7V(的范围内高于热沟道注入编程阈值)，但应该理解，随着临界尺寸和栅氧化物厚度的减小，实现与上文所述类似的热载流子注入效应所需的编程电压可以减小。在一些实施例中，约5.5V到约6.5V的范围可用于编程电压。
图9示出了根据各个实施例的擦除操作。首先，可以编程浮栅150，使得浮栅150中存在净过量(net excess)的电子，以在字线160上存在读取电压的情况下导通P沟道晶体管120。在擦除操作期间，通过第一位线130向N沟道晶体管110的源极端施加约4V到约7V的擦除电压，P沟道晶体管120的漏极端接地，并且N沟道晶体管110的漏极端和P沟道晶体管120的源极端浮置。N沟道晶体管110的阱端接地，这在N沟道晶体管110的N+源极和P阱(或P衬底)之间构成反向偏置。如图9所示，在这样的电压条件下，在N沟道晶体管110的源极区中产生电子-空穴对。通过朝向N沟道晶体管110的沟道区的横向电场加速空穴，并且一些空穴获得足够的能量以在公知为带带热空穴(BBHH)注入的工艺中注入浮栅150。随着空穴在浮栅150中积累，建立了净正电荷，其在向字线160施加读取电压时用于导通N沟道晶体管110并截止P沟道晶体管120。P沟道晶体管120的源极端可以接地，这有助于吸引热空穴注入浮栅150。通过将更多空穴注入浮栅150，可以提高存储器单元10中的读取裕度。如所述，擦除电压可以在约4V到约7V的范围内，但应该理解，随着临界尺寸和栅极氧化物厚度的减小，实现与上文所述类似的BBHH注入效应所需的擦除电压可以减小。在一些实施例中，约5.5V到约6.5V的范围可用于擦除电压。
图10示出了根据各个实施例的擦除操作。图10所示的擦除操作与图9所示的擦除操作类似，除了P沟道晶体管120的N阱端接地。如图10所示，在这样的电压条件下，空穴能够获得足够的能量以注入浮栅150。擦除电压可以在约4V到约7V的范围内，但应该理解，随着临界尺寸和栅极氧化物厚度的减小，实现与上文所述类似的BBHH注入效应的擦除电压可以减小。在一些实施例中，约5.5V到约6.5V的范围可用于擦除电压。
图11示出了根据各个实施例的擦除操作。在擦除操作期间，通过第二位线140向P沟道晶体管120的漏极端施加大于约8V的擦除电压，P沟道晶体管120的源极端和N沟道晶体管110的漏极端浮置，并且N沟道晶体管110的源极端接地。在这样的电压条件下，可发生Fowler-Nordheim隧穿效应以通过从浮栅150去除电子来擦除浮栅150。
图12和图13示出了根据各个实施例的读取操作。当存储器单元10被编程时，净负电荷被捕获到浮栅150中，使得当通过字线160向N沟道晶体管110的漏极和P沟道晶体管120的源极端施加例如3.3V的读取电压时，P沟道晶体管120导通并N沟道晶体管110截止(如图12所示)。因此，流经N沟道晶体管110的第一位线电流IBL1较小，而流经P沟道晶体管120的第二位线电流IBL2较大。可以单独感测或差动感测第一和第二位线电流IBL1、IBL2。为了单独感测，可以当第二位线140浮置时感测第一位线电流IBL1，并且可以当第一位线130浮置时感测第二位线电流IBL2。通过使用差动读取方案，存储器单元10可以按比例缩小到50埃栅极氧化物厚度或者更小，并且使用约2.5V以下的读取电压。
参照图13，当存储器单元10被擦除时，净正电荷被捕获到浮栅150中，使得当通过字线160向N沟道晶体管110的漏极和P沟道晶体管120的源极端施加例如3.3V的读取电压时，导通N沟道晶体管110并截止P沟道晶体管120。因此，流经N沟道晶体管110的第一位线电流IBL1较大，而流经P沟道晶体管120第二位线电流IBL2较小。可以单独感测或差动感测第一和第二位线电流IBL1、IBL2。为了单独感测，可以当第二位线140浮置时感测第一位线电流IBL1，并且可以当第一位线130浮置时感测第二位线电流IBL2。通过使用差动读取方案，存储器单元10可以按比例缩小到50埃栅极氧化物厚度或者更小，并且使用约2.5V以下的读取电压。
表1总结了根据本发明的各个实施例的用于编程、擦除和读取模式的存储器单元10的操作电压。
表1
图14示出了使用存储器单元10的集成电路管芯1400。通常，集成电路管芯1400可包括逻辑电路1410、模拟电路1420、一个或多个处理器1430、一个或多个控制器1440和易失性存储器1450中的至少一种。逻辑电路1410的实例包括逻辑门、多路复用器、寄存器、计数器、计时器、基带解码器、数字滤波器等。模拟电路1420可包括放大器、滤波器、混合器、功率放大器、锁相回路、频率合成器、接收机前端、传感器等。易失性存储电路1450可包括动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等。图15详细示出的非易失性存储器1460包括多个与存储器单元10相同的存储器单元，诸如图5所示的存储器阵列50。非易失性存储器1460还可以包括寻址逻辑1461、用于向字线160提供字线电压VWL的字线驱动器1462、用于向第一和第二位线130、140提供第一和第二位线电压VBL1、VBL2的位线驱动器1463以及包括用于检测第一和第二位线130、140的差动电流的感测电路1465的读出电路1464。例如，感测电路1465包括运算放大器。
实施例可以实现多种优点。存储器单元10是逻辑兼容的，意味着在常规的逻辑半导体制造工艺中集成存储器单元10不需要额外的工艺步骤。存储器单元10也可多次编程(MTP)。存储器单元10可以差动读取，这增加了读取裕度并且还使得存储器单元10缩小到50埃的栅极氧化物。存储器单元10只使用两个晶体管，使其成为需要小面积应用的有效解决方案。
根据本发明的各个实施例，一种非易失性存储器单元包括：N沟道晶体管，漏极端电连接到字线以及源极端电连接到第一位线；以及P沟道晶体管，源极端电连接到字线以及漏极端电连接到第二位线。N沟道晶体管和P沟道晶体管的栅极端电连接并且浮置。
根据本发明的各个实施例，提供了一种编程存储器器件的方法。该方法包括：向N沟道晶体管的漏极端和与N沟道晶体管共用浮栅的P沟道晶体管的源极端施加第一电压；以及向N沟道晶体管的源极端、P沟道晶体管的漏极端和P沟道晶体管的阱端中的至少一个施加第二电压。第一电压比第二电压高沟道热注入编程阈值。
根据本发明的各个实施例，提供了一种读取存储器器件的方法。该方法包括：向N沟道晶体管的漏极端以及与N沟道晶体管共用浮栅的P沟道晶体管的源极端施加读取电压；以及感测N沟道晶体管的源极端处的第一输出电流和P沟道晶体管的漏极端处的第二输出电流中的至少一个。
尽管已经详细描述了本实施例及它们的优点，但是应当理解，在不背离所附权利要求限定的本发明精神和范围的情况下，可以进行各种改变、替换和更改。此外，本申请的范围不旨在限于说明书中描述的工艺、机械装置、制造、物质组成、工具、方法和步骤的特定实施例。本领域技术人员应容易地理解，根据本公开利用与本文描述的对应实施例执行基本相同的功能或实现基本相同结果的目前现有或即将开发的工艺、机械装置、制造、物质组成、工具、方法或步骤。但是作为一个实例，即使比本文所述那些低的编程电压也在本发明的预期范围之内，特别是随着处理技术的发展允许更小的临界尺寸和薄膜厚度。因此，所附权利要求旨在包括在这种工艺机械装置、制造、物质组成、工具、方法或或步骤的范围内。
Claims (16)
1.一种存储器器件，包括：
N沟道晶体管，漏极端电连接至字线并且源极端电连接至第一位线；以及
P沟道晶体管，源极端电连接至所述字线并且漏极端电连接至第二位线；
其中，所述N沟道晶体管和所述P沟道晶体管的栅极端电连接并且浮置，所述N沟道晶体管和所述P沟道晶体管的栅极端是共用浮栅，所述共用栅极呈直线型，其中，通过差动读取，所述栅极端的栅极氧化物的厚度小于50埃。
2.根据权利要求1所述的存储器器件，其中，所述N沟道晶体管形成在P阱中。
3.根据权利要求1所述的存储器器件，其中，所述N沟道晶体管形成在P衬底中。
4.一种编程存储器器件的方法，所述方法包括：
向N沟道晶体管的漏极端以及与所述N沟道晶体管共用浮栅的P沟道晶体管的源极端施加第一电压；以及
向所述N沟道晶体管的源极端、所述P沟道晶体管的漏极端和所述P沟道晶体管的阱端中的至少一个施加第二电压；
其中，所述第一电压比所述第二电压高出一沟道热注入编程阈值，.所述N沟道晶体管和所述P沟道晶体管的栅极端是共用浮栅，所述共用栅极呈直线型，其中，所述栅极端的栅极氧化物的厚度小于50埃。
5.根据权利要求4所述的方法，其中，施加所述第二电压将所述N沟道晶体管的源极端和所述P沟道晶体管的漏极端中的至少一个接地。
6.根据权利要求5所述的方法，其中，所述接地为将所述P沟道晶体管的漏极端接地而所述N沟道晶体管的源极端浮置。
7.根据权利要求5所述的方法，其中，所述接地为将所述N沟道晶体管的源极端和所述P沟道晶体管的漏极端接地。
8.根据权利要求4所述的方法，其中，所述沟道热注入编程阈值在4V至7V的范围内。
9.根据权利要求8所述的方法，其中，所述沟道热注入编程阈值在5.5V至6.5V的范围内。
10.一种读取存储器器件的方法，所述方法包括：
向N沟道晶体管的漏极端以及与所述N沟道晶体管共用浮栅的P沟道晶体管的源极端施加读取电压；以及
感测所述N沟道晶体管的源极端处的第一输出电流和所述P沟道晶体管的漏极端处的第二输出电流中的至少一个，所述N沟道晶体管和所述P沟道晶体管的栅极端是共用浮栅，所述共用栅极呈直线型，其中，通过差动读取，所述栅极端的栅极氧化物的厚度小于50埃。
11.根据权利要求10所述的方法，其中，所述感测为感测所述第一输出电流和所述第二输出电流之间的电流差。
12.根据权利要求10所述的方法，其中，所述感测为浮置所述P沟道晶体管的漏极端时感测所述第一输出电流。
13.根据权利要求10所述的方法，其中，所述感测为浮置所述N沟道晶体管的源极端时感测所述第二输出电流。
14.根据权利要求10所述的方法，其中，施加所述读取电压为施加2V至5V范围内的所述读取电压。
15.根据权利要求14所述的方法，其中，施加所述读取电压为施加2.2V至2.8V范围内的所述读取电压。
16.根据权利要求14所述的方法，其中，施加所述读取电压为施加3V至3.5V范围内的所述读取电压。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/624,291 | 2012-09-21 | ||
| US13/624,291 US8947938B2 (en) | 2012-09-21 | 2012-09-21 | Two-transistor non-volatile memory cell and related program and read methods |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103681682A CN103681682A (zh) | 2014-03-26 |
| CN103681682B true CN103681682B (zh) | 2017-08-08 |
Family
ID=50318710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210553733.9A Active CN103681682B (zh) | 2012-09-21 | 2012-12-18 | 双晶体管非易失性存储器单元及相关的编程和读取方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US8947938B2 (zh) |
| KR (1) | KR101435727B1 (zh) |
| CN (1) | CN103681682B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8947938B2 (en) * | 2012-09-21 | 2015-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Two-transistor non-volatile memory cell and related program and read methods |
| KR102167600B1 (ko) * | 2014-04-29 | 2020-10-19 | 에스케이하이닉스 주식회사 | 이피롬 셀 어레이 및 그 동작 방법과, 이피롬 셀 어레이를 포함하는 메모리소자 |
| KR102591119B1 (ko) * | 2016-04-19 | 2023-10-19 | 에스케이하이닉스 주식회사 | 폴딩회로 및 이를 포함하는 불휘발성 메모리 소자 |
| US10170186B1 (en) | 2017-09-13 | 2019-01-01 | International Business Machines Corporation | High-density EEPROM arrays utilizing stacked field effect transistors |
| TWI652683B (zh) * | 2017-10-13 | 2019-03-01 | 力旺電子股份有限公司 | 用於記憶體的電壓驅動器 |
| WO2019113921A1 (zh) * | 2017-12-15 | 2019-06-20 | 成都锐成芯微科技股份有限公司 | 快闪存储器的编程电路、编程方法及快闪存储器 |
| US10283516B1 (en) | 2018-06-27 | 2019-05-07 | International Business Machines Corporation | Stacked nanosheet field effect transistor floating-gate EEPROM cell and array |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719427A (en) * | 1997-01-14 | 1998-02-17 | Pericom Semiconductor Corp. | Avalanche-enhanced CMOS transistor for EPROM/EEPROM and ESD-protection structures |
| CN1917209A (zh) * | 2005-08-16 | 2007-02-21 | 力晶半导体股份有限公司 | 可编程且可抹除数字开关元件及其制造方法与操作方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2596695B2 (ja) | 1993-05-07 | 1997-04-02 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Ｅｅｐｒｏｍ |
| US5986492A (en) * | 1995-06-05 | 1999-11-16 | Honeywell Inc. | Delay element for integrated circuits |
| US5604700A (en) | 1995-07-28 | 1997-02-18 | Motorola, Inc. | Non-volatile memory cell having a single polysilicon gate |
| US6404006B2 (en) * | 1998-12-01 | 2002-06-11 | Vantis Corporation | EEPROM cell with tunneling across entire separated channels |
| US6222764B1 (en) * | 1999-12-13 | 2001-04-24 | Agere Systems Guardian Corp. | Erasable memory device and an associated method for erasing a memory cell therein |
| US6950342B2 (en) | 2002-07-05 | 2005-09-27 | Impinj, Inc. | Differential floating gate nonvolatile memories |
| US6788576B2 (en) | 2002-10-28 | 2004-09-07 | Tower Semiconductor Ltd. | Complementary non-volatile memory cell |
| US7339829B2 (en) | 2006-03-27 | 2008-03-04 | Tower Semiconductor Ltd. | Ultra low power non-volatile memory module |
| US7700994B2 (en) | 2006-12-07 | 2010-04-20 | Tower Semiconductor Ltd. | Single poly CMOS logic memory cell for RFID application and its programming and erasing method |
| US7679119B2 (en) | 2006-12-11 | 2010-03-16 | Tower Semiconductor Ltd. | CMOS inverter based logic memory |
| US8064274B2 (en) * | 2007-05-30 | 2011-11-22 | Micron Technology, Inc. | Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same |
| US7859043B2 (en) * | 2008-02-25 | 2010-12-28 | Tower Semiconductor Ltd. | Three-terminal single poly NMOS non-volatile memory cell |
| US20110216596A1 (en) * | 2010-03-04 | 2011-09-08 | Mosys, Inc. | Reliability Protection for Non-Volatile Memories |
| US8947938B2 (en) * | 2012-09-21 | 2015-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Two-transistor non-volatile memory cell and related program and read methods |
-
2012
- 2012-09-21 US US13/624,291 patent/US8947938B2/en active Active
- 2012-12-17 KR KR1020120147316A patent/KR101435727B1/ko active IP Right Grant
- 2012-12-18 CN CN201210553733.9A patent/CN103681682B/zh active Active
-
2014
- 2014-12-18 US US14/575,761 patent/US9780106B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719427A (en) * | 1997-01-14 | 1998-02-17 | Pericom Semiconductor Corp. | Avalanche-enhanced CMOS transistor for EPROM/EEPROM and ESD-protection structures |
| CN1917209A (zh) * | 2005-08-16 | 2007-02-21 | 力晶半导体股份有限公司 | 可编程且可抹除数字开关元件及其制造方法与操作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20150102397A1 (en) | 2015-04-16 |
| CN103681682A (zh) | 2014-03-26 |
| US20140085984A1 (en) | 2014-03-27 |
| KR101435727B1 (ko) | 2014-09-01 |
| US8947938B2 (en) | 2015-02-03 |
| KR20140038859A (ko) | 2014-03-31 |
| US9780106B2 (en) | 2017-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103681682B (zh) | 双晶体管非易失性存储器单元及相关的编程和读取方法 | |
| JP4937444B2 (ja) | 半導体デバイスを動作させる方法 | |
| US9196363B2 (en) | Semiconductor device | |
| US9224743B2 (en) | Nonvolatile memory device | |
| KR20140090553A (ko) | P 채널 3d 메모리 어레이 | |
| KR20010102269A (ko) | 하나의 기판 상에 적어도 하나의 메모리 셀과 적어도하나의 로직 트랜지스터를 제조하는 방법 및 하나의 기판상에 적어도 하나의 메모리 셀과 적어도 하나의 고전압트랜지스터를 제조하는 방법 및 반도체 장치 | |
| CN111508541A (zh) | 非易失性存储器的非对称传输场效应晶体管 | |
| KR102554495B1 (ko) | 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이 | |
| US5844271A (en) | Single layer polycrystalline silicon split-gate EEPROM cell having a buried control gate | |
| US7136306B2 (en) | Single bit nonvolatile memory cell and methods for programming and erasing thereof | |
| CN104299646B (zh) | 基于标准工艺的超低功耗非易失性存储器 | |
| JP2008182232A (ja) | 不揮発性メモリ素子及びその動作方法 | |
| TWI601272B (zh) | 半導體裝置 | |
| US10797063B2 (en) | Single-poly nonvolatile memory unit | |
| JP2006222367A (ja) | 不揮発性半導体メモリ装置、駆動方法、及び製造方法 | |
| US7339226B2 (en) | Dual-level stacked flash memory cell with a MOSFET storage transistor | |
| JP6069054B2 (ja) | 不揮発性半導体記憶装置 | |
| TWI400791B (zh) | 電性隔離之閘極二極體非揮發記憶體 | |
| TWI231039B (en) | Non-volatile memory and its operational method | |
| CN100521214C (zh) | 非易失性存储器 | |
| Melde et al. | Novel embedded single poly floating gate flash demonstrated in 22nm FDSOI technology | |
| US20140151781A1 (en) | Process for fabricating a transistor comprising nanocrystals | |
| JP2010045084A (ja) | 不揮発性半導体記憶装置 | |
| JP4359166B2 (ja) | 不揮発性半導体メモリ装置、並びに不揮発性半導体メモリ装置のデータ読み出し方法およびデータ消去方法 | |
| TWI489593B (zh) | 反及閘快閃記憶體之熱載子程式化 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |