KR20140090553A - P 채널 3d 메모리 어레이 - Google Patents

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Abstract

3D NAND 어레이를 포함하는 p채널 플래시 메모리 장치는 우수한 성능을 가진다. 3D p채널 NAND 어레이들을 구동하는 기술들은 선택적 프로그램, 선택적 (비트) 소거, 및 블록 소거를 포함한다. 선택적 프로그램 바이어스 배열들은 선택된 셀들의 문턱 전압들을 증가시키는 대역-대-대역 터널링 전류 열전자 주입을 유도한다. 선택적 소거 바이어스 배열들은 선택된 셀들의 문턱 전압들을 감소시키는 -FN 홀 터널링을 유도한다. 또한, 볼록 소거 바이어스 배열들은 선택된 셀 블록들에서 -FN 홀 터널링을 유도한다.

Description

P 채널 3D 메모리 어레이{P-CHANNEL 3D MEMORY ARRAY}
본 기술은 고집적 메모리 장치들, 예를 들어 3차원 어레이로 배열된 다중 레벨들의 메모리 셀들을 가지는 메모리 장치들에 관한 것이다.
고집적 메모리를 위한 하나의 경향으로서, 보다 큰 저장 용량을 달성하고, 보다 낮은 비트 당 비용(cost per bit)을 달성하도록 설계자들이 메모리 셀들을 다중 레벨들로 적층하는 기술들을 고려하고 있다. 예를 들어, Lai 등의 "A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory"(IEEE Int'l Electron Devices Meeting, 2006년 12월 11-13일), 및 Jung 등의 "Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node"(IEEE Int'l Electron Devices Meeting, 2006년 12월 11-13일)는 전하 트래핑 메모리 기술들에 박막 트랜지스터 기술들을 적용한다.
보다 최근에는, 2011년 1월 31일 출원되고, 2012년 1월 12일 공개된 미국 특허 공개 번호 제2012/0007167호, "3D MEMORY ARRAY WITH IMPROVED SSL AND BL CONTACT LAYOUT", 2011년 1월 31일 출원되고, 2012년 1월 12일 공개된 미국 특허 공개 번호 제2012/0007167호, "ARCHITECTURE FOR A 3D MEMORY ARRAY", 및 2013년 2월 20일 출원된 미국 특허 출원 번호 제13/772,058호, "3D NAND FLASH MEMORY"에 개발된 선진 3D 기술들이 개시되어 있다.
고집적 메모리에서 프로그램 및 소거 성능을 향상시킬 수 있는 기술들을 제공하는 것이 바람직하다.
본 발명의 목적은 고집적 메모리에서 프로그램 및/또는 소거 성능을 향상시킬 수 있는 메모리 구동 방법 및 메모리를 제공하는 것이다.
3D 어레이들에 적합한 p채널 플래시 메모리 장치를 구동하기 위한 기술들이 여기에 개시된다. 고집적 3D 어레이 구조들에 사용될 수 있는 프로그램, 선택적 (비트) 소거, 및 블록 소거를 위한 기술들이 포함된다. 선택된 셀들의 문턱 전압들을 증가시키도록 대역-대-대역 터널링 전류 열전자 주입(band-to-band tunneling current hot electron injection)을 유도하는 선택적 프로그램 바이어스 배열들이 개시된다. 선택된 셀들에서 문턱 전압들을 감소시키도록 -FN 홀 터널링을 유도하는 선택적 소거 바이어스 배열들이 개시된다. 또한, 선택된 셀 블록들에서 -FN 홀 터널링을 유도하는 블록 소거 바이어스 배열들이 개시된다.
상기 구동 방법들이 적용되는 p채널 3D 어레이 구조들이 개시된다.
본 발명의 실시예들에 따른 메모리 구동 방법 및 메모리는 고집적 메모리에서 프로그램 및/또는 소거 성능을 향상시킬 수 있다.
도 1은 여기에 개시된 바와 같이 구동될 수 있는 p채널 NAND 플래시 메모리 어레이를 포함하는 집적 회로의 단순화된 블록도이다.
도 2는 p채널 3D NAND 플래시 메모리 어레이의 일부의 개략적인 회로도이다.
도 3은 p채널 3D NAND에 대한 어레이 구성을 나타내는 수평 비트 라인 3D NAND 플래시 메모리 어레이의 일부의 사시도이다.
도 4는 p채널 실시예들에 대한 어레이 구성을 나타내는 수직 비트 라인 3D NAND 플래시 메모리 어레이의 일부의 사시도이다.
도 5는 p채널 실시예들에 대하여 각각이 메모리 셀들의 복수의 레벨들에 연결된 글로벌 비트 라인들을 가지는 3D NAND 플래시 메모리 분리 페이지 어레이 구조(3D NAND flash split page array structure)의 사시도이다.
도 6a는 블록 소거에 대한 바이어스 배열을 나타내는 p채널 3D NAND 구조의 슬라이스(slice)의 개략도이다.
도 6b는 분할 전압들(divided voltages)을 이용하는 블록 소거에 대한 바이어스 배열을 나타내는 p채널 3D NAND 구조의 슬라이스의 개략도이다.
도 7a는 프로그램 동작에 대한 바이어스 배열을 나타내는 p채널 3D NAND 구조의 슬라이스의 개략도이다.
도 7b는 분할 전압들을 이용하는 프로그램 동작에 대한 바이어스 배열을 나타내는 p채널 3D NAND 구조의 슬라이스의 개략도이다.
도 8은, 도 5의 3D 어레이에서 사용된 것과 같은, 듀얼 게이트 p채널 박막 NAND 스트링에 대한 대역-대-대역 터널링(band-to-band tunneling) 전류 밀도의 시뮬레이션의 결과들을 나타낸다.
도 9 내지 도 11은 p채널 3D NAND 구조에 대한 프로그램 성능을 나타내는 그래프들이다.
도 12는 p채널 3D NAND 구조를 위한 더미 워드 라인들을 가지는 레이아웃(layout)을 나타낸다.
도 13은 프로그램 동작에 대한 바이어스 배열을 나타내는 분리 페이지 p채널 3D NAND 구조의 일 레벨의 개략도이다.
도 14는 분리 페이지 p채널 3D NAND 구조에 대한 프로그램 성능을 나타내는 그래프이다.
도 15는 소거 동작에 대한 바이어스 배열을 나타내는 분리 페이지 p채널 ３D NAND 구조의 일 레벨의 개략도이다.
도 16은 비트 소거 동작에 대한 바이어스 배열을 나타내는 p채널 3D NAND 구조의 슬라이스의 개략도이다.
도 17은 분할 전압들을 가지는 비트 소거 동작에 대한 바이어스 배열을 나타내는 p채널 3D NAND 구조의 슬라이스의 개략도이다.
도 18은 p채널 3D NAND 구조에 대한 비트 소거 성능을 나타내는 그래프이다.
도 19는 p채널 3D NAND의 동작을 나타내는 순서도이다.
도 1 내지 도 19를 참조하여 본 발명의 실시예들의 상세한 설명이 제공된다.
문헌에 개시된 대부분의 3D NAND 플래시 기술은 n채널 소자들을 이용한다. 일부 3D NAND 구성(architecture)들의 플로팅 바디 고유 특성(바디 콘택이 없음)에 기인하여, n채널 소자들에서 소거를 위해 소위 게이트 유도 드레인 누설(gate-induced drain leakage, GIDL) 유도(GIDL-induced) 전류를 이용하는 -FN 블록 소거가 수행되고, 이 때 SSL 라인들 및 GSL 라인들에는 적당한 음의 전압이 인가되어야만 하는 반면, 비트 라인들(BL) 및 공통 소스 라인(CSL)에는 SSL/GSL 접합 에지(junction edge)에서 GIDL 전류를 생성하도록 높은 양의 전압이 인가된다. 전자-홀 쌍들이 GIDL에 의해 생성되고, 홀들은 NAND 스트링으로 신속하게 이동(sweep)한다. 채널에서의 홀들의 축적은 채널 전위를 상승시키고, 이는 소자들에서의 후속된 -FN 홀 터널링 주입을 야기한다.
이러한 GIDL 유도 소거는 많은 단점들을 가진다. 우선, 소거 과도(erase transient)는 긴 소수 캐리어(minority carrier)(홀) 생성 시간에 기인하여 약간의 시간 지연을 종종 가지고, 소거 속도는 GIDL 전류 및 SSL/GSL 접합 프로파일(junction profile)에 민감하게 의존한다. GIDL 전류를 증가시키도록, SSL/GSL 소자들에 보다 큰 음의 전압이 인가되나, 보다 큰 음의 전압들은 블록 소거 동안 다른 블록들에서 데이터 디스터브(disturbance of data)를 발생시킬 수 있다.
3D NAND의 일반적인 문제는, 소거가 전체 블록 소거만이 가능한 반면, 보통 블록 사이즈가 너무 큰 것이다. 이는 사용자가 작은 단위의 코드만을 변경하기를 원하는 경우 문제가 된다.
3D NAND는 종종 큰 워드 라인 저항/커패시턴스(RC) 지연을 가지고, 이에 따라 일반적으로 칩 상의 메모리 어레이에 대한 보다 많은 파티션들을 필요로 한다. 그 결과, CMOS 워드 라인 드라이버 면적이 다이(die) 사이즈의 매우 큰 부분을 차지할 수 있다. 그러나, CMOS 디자인 룰(design rule)(사이즈)은 큰 +FN 프로그램 바이어스(일반적으로, > 20V)가 요구되기 때문에 상대적으로 커야만 한다.
여기에 개시된 p채널 NAND는 보다 낮은 전압의 열전자 프로그램 방법을 이용하여, 일부 구현들에서 주변 회로들에 대하여 보다 작은 CMOS 디자인 룰을 가능하게 한다. 게다가, 여기에 개시된 p채널 NAND는, 채널 홀 전류가 GIDL 없이 용이하게 유도되기 때문에, GIDL-유도 소거의 문제를 방지한다. 또한, 하드 디스크 드라이브와 같이, 블록 소거 없이 임의의 작은 단위의 매우 간단한 "중복기입(overwrite)"을 가능하게 하는 비트 변경 가능 소거(bit alterable erase)가 개시된다.
또한, p채널 박막 트랜지스터(TFT) NAND 장치가 p채널 NAND 구성에서 우수한 드레인 전류-게이트 전압(IdVg) 커브를 가지도록 구현될 수 있는 것을 알 수 있다.
또한, 어레이 드레인 전류 포화 전류(Idsat)는 64-WL 3D TFT NAND에 대하여 100 nA보다 매우 높을 수 있고, 서브-문턱전압 기울기(sub-threshold slope) 값들이 400 mV/decade 이하일 수 있어, 좋은 성능을 달성할 수 있다.
이러한 결과들은 홀 이동도가 폴리실리콘 박막 트랜지스터 장치의 n채널 NAND의 전자 이동도에 필적하는 것을 보여주고, 이는 여기에 개시된 동작을 수행하는 p채널 3D NAND의 높은 성능을 일부 설명할 수 있다.
도 1은 여기에 개시된 바와 같이 구동될 수 있는 p채널 NAND 플래시 메모리 어레이(10)를 포함하는 집적 회로(175)의 단순화된 블록도이다. 일 실시예에서, 어레이(10)는 3D 메모리이고, 다중 레벨의 셀들을 포함한다. 로우 디코더(11)는 메모리 어레이(10)의 로우들을 따라 배치된 복수의 워드 라인들(12)에 연결된다. 블록(16)의 컬럼 디코더들은, 본 예에서 데이터 버스(17)를 통하여, 페이지 버퍼들(13)의 세트에 연결된다. 글로벌 비트 라인들(14)은 메모리 어레이(10)의 컬럼들을 따라 배치된 로컬 비트 라인들(미도시)에 연결된다. 어드레스들이 버스(15)를 통하여 컬럼 디코더(블록 16) 및 로우 디코더(블록 11)에 제공된다. 데이터는 데이터-인 라인(23)을 통하여 집적 회로 상의 (예를 들어 입출력 포트들을 포함하는) 다른 회로(24), 예를 들어 범용 프로세서 또는 특정 목적 응용 회로, 또는 어레이(10)에 의해 지원되는 시스템-온-칩(system-on-a-chip) 기능을 제공하는 모듈들의 조합으로부터 제공된다. 데이터는 데이터-인 라인(23)을 통하여 입출력 포트들, 또는 집적 회로(25) 내부 또는 외부의 다른 데이터 목적지들로 제공된다.
본 예에서 상태 머신(19)으로 구현된, 컨트롤러는, 어레이의 데이터 독출 및 기입 동작들을 포함하는 여기에 개시된 다양한 동작들을 수행하도록, 블록(18)의 전원, 또는 전원들을 통하여 생성 또는 제공되는 바이어스 배열(arrangement) 공급 전압들의 인가를 제어하는 신호들을 제공한다. 이러한 동작들은 소거, 프로그램 및 독출을 포함한다. 상기 컨트롤러는 당해 기술분야에서 알려진 바와 같이 특정 목적 논리 회로를 이용하여 구현될 수 있다. 다른 실시예에서, 상기 컨트롤러는 동일한 집적 회로 상에 구현될 수 있는 범용 프로세서를 포함하고, 이는 장치의 동작들을 제어하도록 컴퓨터 프로그램을 실행한다. 또 다른 실시예에서, 상기 컨트롤러의 구현을 위하여 특정 목적 논리 회로 및 범용 프로세서의 조합이 사용될 수 있다.
명확성을 위해, 여기에 사용되는 용어 "프로그램(program)"은 메모리 셀의 문턱 전압을 증가시키는 동작을 의미한다. 프로그램된 메모리 셀에 저장된 데이터는 논리 "0" 또는 논리 "1"로 표현될 수 있다. 여기에 사용되는 용어 "소거(erase)"는 메모리 셀의 문턱 전압을 감소시키는 동작을 의미한다. 소거된 메모리 셀에 저장된 데이터는 상기 프로그램된 상태의 반전으로서 논리 "1" 또는 논리 "0"으로 표현될 수 있다. 또한, 멀티비트 셀들은 여러 가지의 문턱 전압 레벨들로 프로그램될 수 있고, 설계자에 따라 단일한 최하위 문턱 전압 레벨 또는 최상위 문턱 전압 레벨로 소거될 수 있다. 게다가, 여기에 사용되는 용어 "기입(write)"은 메모리 셀의 문턱 전압을 변경하는 동작을 의미하고, 프로그램 및 소거를 모두 포함하는 것, 또는 프로그램 및 소거 동작들의 조합을 의미할 수 있다.
여기에 개시된 프로그램 동작은, 선택된 메모리 셀의 전하 저장 구조물에 전자들을 주입하도록 대역-대-대역 터널링 열전자 프로그램(band-to-band tunneling hot electron programming)을 위하여 선택된 메모리 셀들을 바이어스하는 것을 포함하고, 이에 따라 문턱 전압을 증가시킬 수 있다. 프로그램 동작은 하나 이상의 메모리 셀들을, 예를 들어 페이지 단위, 워드 단위 또는 바이트 단위로 프로그램할 수 있다. 상기 프로그램 동작 동안, 비선택된 메모리 셀들은 저장된 전하의 디스터브를 방지 또는 감소시키도록 바이어스될 수 있다.
여기에 개시된 선택적 소거(또한, "비트 소거(bit erase)"로 불림) 동작은 선택된 메모리 셀의 전하 저장 구조에 홀들을 주입시키도록 음의 파울러-노드하임(Fowler-Nordheim)(-FN) 터널링을 위하여 셀 블록 내의 선택된 메모리 셀을 바이어스하는 것을 포함하고, 이에 따라 문턱 전압을 감소시킬 수 있다. 상기 "비트 소거"는 NAND 어레이의 선택된 NAND 스트링의 단일한 셀을 소거할 수 있다. "비트 소거" 동작은 하나 이상의 선택된 메모리 셀들을 페이지 단위, 워드 단위 또는 바이트 단위로 소거할 수 있다. "비트 소거" 동안, 선택된 NAND 스트링을 포함하는 블록에서 비선택된 메모리 셀들은 저장된 전하의 디스터브를 방지 또는 감소시키도록 바이어스될 수 있다.
여기에 개시된 블록 소거 동작은 선택된 블록에서 홀들을 셀들의 전하 저장 구조물들에 주입하도록 음의 파울러-노드하임(-FN) 터널링을 위하여 셀 블록을 바이어스하는 것을 포함하고, 이에 따라 상기 블록에서 적어도 낮은 문턱 전압을 미리 가지지 않는 셀들의 문턱 전압들을 감소시킬 수 있다.
상기 프로그램 및 비트 소거 동작들의 조합을 이용하여, 블록 소거와 연관된 오버헤드의 필요 없이 랜덤 액세스 기입 동작들이 수행될 수 있다.
도 2는 도 1과 같은 장치에 이용될 수 있는 p채널 3D NAND 플래시 메모리 어레이의 일부의 개략적인 회로도이다. 본 예에서, 세 개의 레벨들의 메모리 셀들이 도시되어 있으나, 이는 다수의 레벨들을 포함할 수 있는 p채널 메모리 셀들의 블록을 대표하여 도시된 것이다.
워드 라인들(WLn-1, WLn, WLn+1)을 포함하는 복수의 워드 라인들은 병렬로 제1 방향을 따라 연장된다. 상기 워드 라인들은 로우 디코더(161)와 전기적으로 연결된다. 상기 워드 라인들은 NAND 스트링들로서 직렬로 배열된 메모리 셀들의 게이트들에 연결된다. 워드 라인(WLn)은 워드 라인들을 대표할 수 있다. 도 2에 도시된 바와 같이, 워드 라인(WLn)은 워드 라인(WLn)의 아래에 있는 다양한 레벨들 각각의 메모리 셀들의 게이트들에 수직적으로 연결된다.
상기 메모리 어레이의 상기 다양한 레벨들의 NAND 스트링들을 형성하도록 (p채널 메모리 셀들에 대하여) 복수의 n형 반도체 로컬 비트 라인들이 컬럼들을 따라 배치된다. 도 2에 도시된 바와 같이, 상기 어레이는 제3 레벨에서 로컬 비트 라인(BL31), 제2 레벨에서 로컬 비트 라인(BL21), 및 제1 레벨에서 로컬 비트 라인(BL11)을 포함한다. 메모리 셀들은 상응하는 워드 라인들과 상응하는 로컬 비트 라인들 사이에서 유전체 전하 트래핑 구조물들을 가진다. 본 예시에서, 설명의 편의상 NAND 스트링에 세 개의 메모리 셀들이 도시되어 있다. 예를 들어, 상기 제3 레벨에서 로컬 비트 라인(BL31)에 의해 형성되는 NAND 스트링은 메모리 셀들(120, 122, 124)을 포함한다. 일반적인 구현예에서, NAND 스트링은 16, 32 또는 그 이상의 메모리 셀들을 포함할 수 있다.
스트링 선택 라인들(SSLn-1, SSLn, SSLn+1)을 포함하는 복수의 스트링 선택 라인들은 스트링들의 그룹을 선택하는 (로우 디코더(161)의 일부일 수 있는) 그룹 디코더(158)에 전기적으로 연결된다. 상기 스트링 선택 라인들은 메모리 셀 NAND 스트링들의 제1 단들에 배치된 스트링 선택 트랜지스터들의 게이트들에 연결된다. 도 2에 도시된 바와 같이, 상기 스트링 선택 라인들의 각각은 상기 다양한 레벨들 각각의 일 컬럼의 상기 스트링 선택 트랜지스터들의 게이트들에 수직적으로 연결된다. 예를 들어, 스트링 선택 라인(SSLn+1)은 상기 세 개의 레벨들의 스트링 선택 트랜지스터들(110, 112, 114)의 게이트들에 연결된다.
특정한 레벨의 로컬 비트 라인들은 상응하는 스트링 선택 트랜지스터들에 의해, 여기에 개시된 바와 같이 비트 라인 패드들을 이용하여 구현될 수 있는, 상기 특정한 레벨의 연장부에 선택적으로 연결된다. 예를 들어, 상기 제3 레벨의 상기 로컬 비트 라인들은 연장부(140)에 동일한 레벨의 상응하는 스트링 선택 트랜지스터들에 의해 선택적으로 연결된다.
상기 레벨들 각각의 연장부는 상응하는 글로벌 비트 라인에 연결된 수직 커넥터와의 콘택을 위한 상응하는 콘택 패드를 포함한다. 예를 들어, 상기 제3 레벨의 연장부(140)는 콘택 패드(130) 및 수직 커넥터(100)를 통하여 글로벌 비트 라인(GBLn-1)에 연결된다. 상기 제2 레벨의 연장부(142)는 콘택 패드(132) 및 수직 커넥터(102)를 통하여 글로벌 비트 라인(GBLn)에 연결된다. 상기 제1 레벨의 연장부(144)는 콘택 패드(134) 및 수직 커넥터(104)를 통하여 글로벌 비트 라인(GBLn-1)에 연결된다.
글로벌 비트 라인들(GBLn-1, GBLn, GBLn+1)은 상기 어레이의 다른 블록들(미도시)에 연결되고, 페이지 버퍼(163)로 연장된다.
블록 선택 트랜지스터들은 상기 NAND 스트링들의 제2 단들에 배치된다. 예를 들어, 블록 선택 트랜지스터(160)(접지 선택 트랜지스터로도 불림)는 메모리 셀들(120, 122, 124)에 의해 형성된 NAND 스트링의 제2 단에 배치된다. 접지 선택 라인(GSL)은 상기 블록 선택 트랜지스터들의 게이트들에 연결된다. 접지 선택 라인(GSL)은 여기에 개시된 동작들 동안 바이어스 전압들을 수신하도록 로우 디코더(161)에 전기적으로 연결된다.
상기 블록 선택 트랜지스터들은 상기 블록 내의 모든 NAND 스트링들의 제2 단들을 공통 소스 라인(CSL) 상에 제공되는 기준 전압에 선택적으로 연결하도록 사용된다. 공통 소스 라인(CSL)은 여기에 개시된 동작들 동안 바이어스 회로(여기서는 미도시됨)로부터 바이어스 전압들을 수신한다. 여기에 개시된 동작들 일부에서, 상기 CSL은, 종래의 "소스(source)" 역할 이상의 역할을 위해, NAND 스트링의 반대쪽 끝단에 연결된 비트 라인의 전압의 절대 값보다 높은 절대 값의 기준 전압으로 바이어스된다.
상기 블록들은 블록들의 로우들 및 블록들의 컬럼들을 포함하는 블록들의 어레이로 배치될 수 있다. 한 로우의 블록들은 워드 라인들(WLn-1, WLn, WLn+1) 및 접지 선택 라인들(GSL)의 동일한 세트들을 공유할 수 있다. 한 컬럼의 블록들은 글로벌 비트 라인들(GBLn-1, GBLn, GBLn+1)의 동일한 세트들을 공유할 수 있다. 이러한 방식으로, 3D 디코딩 네트워크가 형성되고, 한 페이지의 일부인 선택된 메모리 셀들이 하나의 워드 라인을 이용하여 액세스될 수 있으며, 글로벌 비트 라인들(GBLn-1, GBLn, GBLn+1)의 한 세트 및 하나의 스트링 선택 라인은 각 레벨에서 선택된 셀들로부터 병렬적으로 글로벌 비트 라인들(GBLn-1, GBLn, GBLn+1) 상에 데이터를 전달한다.
도 2에 도시된 어레이는, 상기 어레이의 동일한 레벨의 정해진 스트링의 모든 셀들에 대하여, 수평 구성으로 구현된 p채널 NAND 스트링들을 포함한다. 다른 3D 배열들에서, 상기 NAND스트링들은 수직 구성으로 구현될 수 있다. 일 실시예에서, 상기 NAND 스트링들은 상기 셀들 사이에 p형 단자들이 없는 무접합(junction-free) 구성일 수 있다. p형 단자들은, 비트 라인 연장부들(예를 들어, 라인(144))에 연결된 SSL 트랜지스터들(예를 들어, 110)의 일 측들, 및 공통 소스 라인(CSL)에 연결된 GSL 트랜지스터들(예를 들어, 160)의 일 측들 상에만 구현될 수 있다. 상태 머신(169)은 상기 메모리 어레이를 제어하고, 독출, 프로그램, 블록 소거 및 비트 소거 동작들을 수행하는 회로를 지원하는 것으로 도시되어 있다.
도 3은 수평 p채널 NAND 스트링들을 가지는 3D NAND 플래시 메모리 어레이의 일 예의 일부의 사시도이다. 도 3에서, 3D 어레이를 구성하는 워드 라인들 및 비트 라인들을 도시하도록 충진 물질(fill material)은 도시되지 않았다.
메모리 어레이는 하부 반도체 또는 다른 구조물들(미도시) 상부에 절연층(310) 상에 형성된다. 메모리 어레이는, 워드 라인들(WL1, WL2)의 역할을 하고 로우 디코더에 연결되도록 배치된 복수의 전도성 라인들(325-1, 325-2)을 포함한다. 전도성 라인들(325-1, 325-2)의 상부면들 상에는 실리사이드(silicide) 층이 형성될 수 있다.
전도성 라인들(325-1, 325-2)은 여러 레벨들에서 로컬 비트 라인들의 역할을 하는 반도체 물질 스트립들과 등각(conformal)이다. 예를 들어, 반도체 물질 스트립(312)은 제3 레벨에서 로컬 비트 라인의 역할을 하고, 반도체 물질 스트립(313)은 제2 레벨에서 로컬 비트 라인의 역할을 하며, 반도체 물질 스트립(314)은 제1 레벨에서 로컬 비트 라인의 역할을 한다. 상기 반도체 물질 스트립들은 절연층들(미도시)에 의해 분리된다.
상기 반도체 물질 스트립들은, SSL 및 GSL 스위치들에서 p형 단자들을 가지는 진성(intrinsic) 또는 n형 반도체 물질일 수 있고, 이에 따라 p채널 플래시 메모리 셀들이 형성될 수 있다. 전도성 라인들(325-1, 325-2)은 동일하거나 다른 전도형의 반도체 물질이거나, 또는 다른 전도성 워드 라인 물질일 수 있다. 예를 들어, 상기 반도체 물질 스트립들은 진성 또는 n형 폴리실리콘, 또는 n형 단결정 실리콘으로 형성될 수 있고, 한편 전도성 라인들(325-1, 325-2)은 상대적으로 고농도로 도핑된 n+형 또는 p+형 폴리실리콘으로 형성될 수 있다.
메모리 셀들은 전도성 라인들(325-1, 325-2)과 상기 로컬 비트 라인들의 역할을 하는 반도체 물질 스트립들 사이에서 전하 저장 구조물들을 가진다. 예를 들어, 메모리 셀(380)은 전도성 라인(325-1)과 제3 레벨의 로컬 비트 라인의 역할을 하는 반도체 물질 스트립(312) 사이에 형성된다. 도시된 예에서, 각 NAND 스트링마다 편의상 두 개의 메모리 셀들이 도시되어 있다. 도 3의 실시예에서, 각 메모리 셀은 상응하는 반도체 물질 스트립과 전도성 라인들(325-1, 325-2) 사이의 계면(interface)의 양측에 활성 전하 저장 영역들을 가지는 이중 게이트 전계 효과 트랜지스터(double gate field effect transistor)이다.
본 예에서, 상기 전하 저장 구조물들은 터널링층, 전하 트래핑층, 및 차단층을 포함한다. 일 실시예에서, 터널링층은 실리콘 산화물(O)이고, 전하 저장층은 실리콘 질화물(N)이며, 차단 유전체층은 실리콘 산화물(O)이다. 이와 달리, 상기 메모리 셀들은, 예를 들어 실리콘 산화질화물(SixOyNz), 실리콘-리치 질화물, 실리콘-리치 산화물, 내장된 나노 파티클들을 포함하는 트래핑층들 등을 포함하는 다른 전하 저장 구조물들을 포함할 수 있다.
일 실시예에서, 제로(zero) 바이어스 아래에서 역"U"형 원자가 전자대(valence band)를 형성하는 물질들의 조합을 포함하는 유전체 터널링층을 포함하는 밴드갭이 조절된(bandgap engineered) SONOS(BE-SONOS) 전하 저장 구조물이 이용될 수 있다. 일 실시예에서, 합성 터널링 유전체층은 홀 터널링층(hole tunneling layer)으로 불리는 제1 층, 밴드 오프셋층(band offset layer)으로 불리는 제2 층, 및 분리층(isolation layer)으로 불리는 제3 층을 포함한다. 본 실시예에서 상기 제1 층의 상기 홀 터널링층은, 예를 들어 후증착 NO 어닐(post deposition NO anneal) 또는 증착 중 분위기(ambient)에 대한 NO의 첨가에 의한 선택된 질화(nitridation)를 가지는 인 시추 증기 발생(in-situ steam generation; ISSG)을 이용하여 상기 반도체 물질 스트립들의 측면 상에 형성된 실리콘 이산화물을 포함한다. 상기 실리콘 이산화물의 제1 층의 두께는 20Å보다 작을 수 있고, 바람직하게는 15Å 이하일 수 있다. 대표적인 실시예들은 10Å 또는 12Å의 두께를 가질 수 있다.
스트링 선택 라인들(SSLn, SSLn+1)은 메모리 셀 NAND 스트링들의 제1 단들에서 스트링 선택 트랜지스터들의 게이트들에 연결된다. 상기 스트링 선택 트랜지스터들은 상응하는 NAND 스트링의 상기 반도체 물질 스트립과 멀티-레벨 스트링 선택 게이트 구조물 사이에 형성된다. 예를 들어, 스트링 선택 트랜지스터(350)는 반도체 물질 스트립(312)과 스트링 선택 게이트 구조물(329) 사이에 형성된다. 스트링 선택 게이트 구조물(329)은 콘택 플러그(365)를 통하여 스트링 선택 라인(SSLn)에 연결된다.
상기 반도체 물질 스트립들은 비트 라인 패드들(330, 332, 334)로의 연장부들에 의해 동일한 레벨의 다른 반도체 물질 스트립들에 선택적으로 연결된다. 예를 들어, 제3 레벨의 반도체 물질 스트립들은 패드(330)로의 연장부(340)를 통해 서로 선택적으로 연결된다. 이와 유사하게, 제2 레벨의 반도체 물질 스트립들은 패드(332)로의 연장부(342)를 통해 서로 선택적으로 연결되고, 제1 레벨의 반도체 물질 스트립들은 패드(334)로의 연장부(344)를 통해 서로 선택적으로 연결된다.
제3 레벨의 연장부(340)는 콘택 패드(330) 및 수직 커넥터(300)를 통하여 글로벌 비트 라인(GBLn-1)에 연결된다. 제2 레벨의 연장부(342)는 콘택 패드(332) 및 수직 커넥터(302)를 통하여 글로벌 비트 라인(GBLn)에 연결된다. 제1 레벨의 연장부(344)는 콘택 패드(334) 및 수직 커넥터(304)를 통하여 글로벌 비트 라인(GBLn-1)에 연결된다.
글로벌 비트 라인들(GBLn-1, GBLn, GBLn+1)은 상기 어레이의 다른 블록들(미도시)에 연결되고, 페이지 버퍼(263)로 연장된다.
블록 선택 트랜지스터들은 상기 NAND 스트링들의 제2 단들에 배치된다. 예를 들어, 블록 선택 트랜지스터(351)는 반도체 물질 스트립(312)에 의해 형성된 NAND 스트링의 제2 단에 배치된다. 접지 선택 라인(GSL)으로 동작하는 게이트 구조물(349)은 상기 블록 선택 트랜지스터들의 게이트들에 연결된다.
상기 블록 선택 트랜지스터들은 상기 블록 내의 모든 NAND 스트링들의 제2 단들을 공통 소스 라인(CSL) 상에 제공되는 기준 전압에 선택적으로 연결하도록 사용된다. CSL(370)은 워드 라인들과 병렬로 연장된다.
도 3에 도시된 구조는, 예를 들어 본 출원인에 의해 2011년 1월 31일 출원되고, 2012년 1월 12일 공개된 미국 특허 공개 번호 제2012/0007167호, "3D MEMORY ARRAY WITH IMPROVED SSL AND BL CONTACT LAYOUT"에 개시된 기술들을 이용하여 제조될 수 있다. 이는 여기에 완전히 개시된 것과 같이 전체로서 여기에 참조로 포함된다.
동작에 있어서, 각 메모리 셀은 이의 문턱 전압에 따른 데이터 값을 저장한다. 선택된 메모리 셀의 독출 또는 기입은 워드 라인들, 비트 라인들, 스트링 선택 라인들, 접지 선택 라인 및 공통 소스 라인에 적당한 전압들을 인가함으로써 수행될 수 있다. 상기 "무접합(junction-free)" NAND 구조는 p채널 3D NAND에서 우수한 단채널 소자(short-channel device) 성능을 가진다. 37.5 nm 하프 피치 WL을 가지는 3D 수직 게이트(Vertical Gate; VG) NAND 구조가 구현되었다. 본 구현에서 어레이 워드 라인 CD(채널 길이)는 약 25 nm이고, 한편 비트 라인 임계 치수(critical dimension)는 약 30 nm이었다. 본 구현에서 각 메모리 셀은 이중 게이트 박막 트랜지스터(TFT) BE-SONOS 전하 트래핑 소자이다.
도 4는 수직 무접합 p채널 NAND 스트링들을 가지는 3차원(3D) 메모리 장치의 예의 개략도이다. 메모리 장치(400)는 메모리 셀들의 NAND 스트링들의 어레이를 포함하고, 이중 게이트 수직 채널(Double-Gate Vertical Channel; DGVC) 메모리 어레이일 수 있다. 메모리 장치(400)는 집적 회로 기판과, 절연 물질로 분리되는 복수의 전도성 스트립들의 스택들로서, 적어도 하부면(bottom plane)의 전도성 스트립들(GSL), 복수의 중간면(intermediate plane)들의 전도성 스트립들(WL들) 및 상부면(top plate)의 전도성 스트립들(SSL)을 포함한다. 도 4에 도시된 예에서, 스택(410)은 하부면의 전도성 스트립들(GSL), 복수의 중간면들의 전도성 스트립들(WL0 내지 WLN-1)(한편, N은 8, 16, 32, 64 등등일 수 있음) 및 상부면의 전도성 스트립들(SSL)을 포함한다.
복수의 비트 라인 구조물들은 상기 복수의 스택들에 직교하면서 등각인 면들을 가지도록 배치되고, 상기 스택들과, 상기 스택들의 상부에 스택간(inter-stack) 반도체 바디 소자들(420)을 연결하는 연결 소자(linking element)들(430) 사이의 스택간 반도체 바디 소자들(420)을 포함한다. 본 예에서, 연결 소자들(430)은 상대적으로 높은 도핑 농도를 가지는 폴리실리콘과 같은 반도체를 포함함으로써 상기 스택들의 셀들에 대한 채널 영역들을 제공하는 스택간 반도체 바디 소자들(420)보다 높은 전도도를 가질 수 있다.
상기 메모리 장치는, 상기 스택들에서 상기 복수의 중간면들의 전도성 스트립들(WL들)의 측면들과 상기 복수의 비트 라인 구조물들의 스택간 반도체 바디 소자들(420) 사이의 교차점들(480)의 계면(interface) 영역들에서 전하 저장 구조물들을 포함한다. 도시된 예에서, 교차점들(480)에서의 메모리 셀들은, 단일한 스택간 반도체 바디 소자 양쪽의 전도성 스트립들이 듀얼-게이트들로 동작하는 수직의 듀얼-게이트 NAND 스트링들을 구성하고, 독출, 소거 및 프로그램 동작들을 위하여 함께 구동될 수 있다.
기준 전도체(460)가 상기 바닥면의 전도성 스트립들(GSL)과 집적 회로 기판(미도시) 사이에 배치된다. 적어도 하나의 기준 라인 구조물이, 상기 스택들 사이에서 기준 전도체(460)와 전기적으로 연결된 스택간 수직 전도성 소자들(440), 및 스택들(410) 상부에 스택간 수직 전도성 소자들(440)을 연결하는 연결 소자들(450)을 포함하는 복수의 스택들과 직교하도록 배치된다. 스택간 수직 전도성 소자들(440)은 스택간 반도체 바디 소자들(420)보다 높은 전도도를 가질 수 있다.
상기 메모리 장치는 상기 상부면의 전도성 스트립들과의 계면 영역들에서 스트링 선택 스위치들(490)을 포함하고, 하부면의 전도성 스트립들(GSL)과의 계면 영역들에서 기준 선택 스위치들(470)을 포함한다. 일부 예들에서, 상기 전하 저장 구조물의 절연층들은 스위치들(470, 490)에 대한 게이트 절연막들의 역할을 할 수 있다.
상기 메모리 장치는, 상기 복수의 비트 라인 구조물들에 연결되고, 감지 회로(sensing circuit)들에 연결된 복수의 글로벌 비트 라인들을 포함하는 제1 상부 패터닝된 전도층(overlying patterned conductive layer)(미도시)을 포함한다. 또한, 상기 메모리 장치는, 패터닝될 수 있고, 상기 제1 상부 패터닝된 전도층의 상부 또는 하부의 제2 상부 패터닝된 전도층(미도시)을 더 포함한다. 상기 제2 상부 패터닝된 전도층은, 예를 들어 연결 소자(450)와의 접촉에 의해, 상기 적어도 하나의 기준 라인 구조물에 연결된다. 상기 제2 상부 패터닝된 전도층은 상기 적어도 하나의 기준 라인 구조물을 기전 전압 소스 또는 기준 전압을 제공하는 회로에 연결할 수 있다.
도 4에 도시된 예에서, p채널 메모리 셀들이 구현되어, BL 채널 소자들(420)은 n형 폴리실리콘과 같은 n형 반도체 물질을 포함한다. 상기 비트 라인 구조물들의 연결 소자들(430)은 N+ 도핑된 반도체 물질을 포함할 수 있다. 상기 비트 라인 구조물들의 스택간 반도체 바디 소자들(420)은 저농도로 도핑된 반도체 물질을 포함한다. 도 4에 도시된 예에서, 기준 전도체(460)는 N+ 도핑된 반도체 물질을 포함하고, 상기 적어도 하나의 기준 라인 구조물의 연결 소자들(450)은 N+ 도핑된 반도체 물질을 포함한다. 또한, 상기 적어도 하나의 기준 라인 구조물의 스택간 수직 전도성 소자들(440)은 N+ 도핑된 반도체 물질을 포함한다. 다른 구현들에서, 금속 및 금속 화합물이 상기 도핑된 반도체들을 대신하여 사용될 수 있다.
일 실시예에서, 기준 전도체(460)의 저항을 감소시키도록, 상기 메모리 장치는 기준 전도체(460)에 근접하여 하부 게이트(bottom gate)(401)를 포함할 수 있다. 독출 동작 동안, 하부 게이트(401)는 상기 기판 내의 하부 도핑된 웰 또는 웰들, 또는 다른 하부 패터닝된 전도체 구조물들에 인가되는 적당한 패스 전압에 의해 턴-온되어 기준 전도체(460)의 전도도를 증가시킬 수 있다. 도 4의 실시예는, 예를 들어 본 출원인에 의해 2013년 2월 20일 출원되어 현재 출원 계속 중인 미국 특허 출원 번호 제13/772,058호, "3D NAND FLASH MEMORY"에 개시된 바와 같이 구현될 수 있고, 이 문헌은 그 전체로서 본 명세서에 개시된 것과 같이 참조로 포함된다.
도 5는, 여기에 개시된 프로그램 및 소거 동작들이 적용될 수 있는, 각각이 메모리 셀들의 복수의 레벨들에 연결된 글로벌 비트 라인들을 가지는 분리 페이지 구성(split page configuration)의 3D NAND 플래시 메모리 어레이 구조의 다른 예의 사시도이다. 다수의 레벨들을 포함할 수 있는 메모리 셀들의 블록을 나타내도록, 예시적으로 메모리 셀들의 네 개의 레벨들이 도시되어 있다.
도면에서는, 추가적인 구조들을 나타내도록 절연 물질은 생략되었다. 예를 들어, 리지(ridge)형의 스택들에서 반도체 스트립들 사이, 및 반도체 스트립들의 리지형의 스택들 사이에서 절연층들이 생략되었다.
절연층 상에 다층 어레이가 형성되고, 상기 다층 어레이는, 상기 복수의 리지형의 스택들과 등각이고, 워드 라인들(WLn, WLn-1, ..., WL1)로 동작하는 복수의 전도성 라인들(525-1, ..., 525-N-1, 525-N)을 포함한다. 상기 복수의 리지형 스택들은 로컬 비트 라인들로 동작하는 반도체 스트립들을 포함한다. 동일한 레벨의 반도체 스트립들은 계단 방식으로 배치된 콘택 패드들을 가지는 연장부들에 의해 서로 전기적으로 연결된다.
도시된 워드 라인들은, 짝수 메모리 페이지들에 대하여 전체적인 구조의 뒤에서 앞으로 1에서 N으로 증가되도록 번호가 매겨져 있다. 홀수 메모리 페이지들에 대하여, 워드 라인들이 전체적인 구조의 뒤에서 앞으로 N에서 1로 감소하도록 번호가 매겨져 있다.
도시된 바와 같이, 블록의 제1 측의 연장부들(502, 503, 504, 505)은 서로 다른 글로벌 비트 라인들(GBL1 내지 GBL4)에 전기적으로 연결된다. 이와 유사하게, 연장부들(552, 553, 554, 555)은 서로 다른 글로벌 비트 라인들(GBL1 내지 GBL4)에 전기적으로 연결된다.
반도체 스트립들의 임의의 스택은 연장부들(502, 503, 504, 505) 또는 연장부들(552, 553, 554, 555) 중 하나에 연결되나, 이들 모두에 연결되지는 않는다. 반도체 스트립들의 스택은 비트 라인 단에서 소스 라인 단으로 향하는 방향, 또는 소스 라인 단에서 비트 라인 단으로 향하는 방향의 두 개의 상반된 방향들 중 하나를 가진다.
상기 반도체 스트립들의 스택들은 일단에서 연장부들(552, 553, 554, 555)에 의해 종단되고, SSL 게이트 구조물(519), 접지 선택 라인(GSL)(526), 워드 라인들(525-1 WL 내지 525-N WL), 접지 선택 라인(GSL)(527)을 지나며, 타단에서 소스 라인(528)에 의해 종단된다. 이러한 반도체 스트립들의 스택들은 연장부들(502, 503, 504, 505)에 닿지 않는다.
전하 저장 구조물들은 워드 라인들(525-1 내지 525-N)을 상기 반도체 스트립들로부터 분리한다. 접지 선택 라인들(GSL(526) 및 GSL(527))은, 워드 라인들과 유사하게, 상기 복수의 리지형 스택들과 등각이다.
글로벌 비트 라인들(GBL1 내지 GBL4)은 금속층들(ML1, ML2 및 ML3)에 형성된다. 도시된 예에서는 도면의 다른 부분들에 의해 모호하게 도시되어 있으나, 각 글로벌 비트 라인(GBL1 내지 GBL4)은 상기 메모리 셀들의 블록의 두 개의 서로 다른 레벨들에 연결된다. 예를 들어, 도시된 예에서, 글로벌 비트 라인(GBL1)은 제4 레벨에서 로컬 비트 라인들로 동작하는 반도체 스트립들의 세트에 연결된 연장부(505)에 연결되고, 제1 레벨에서 로컬 비트 라인들로 동작하는 반도체 스트립들의 세트에 연결된 연장부(502)에 연결된다.
도 5의 예에서, 글로벌 비트 라인들(GBL1 내지 GBL8)은 제3 금속층에서 패터닝되는 한편, 스트링 선택 라인들(SSL1 내지 SSL8)은 제1 및 제2 금속층들에서 패터닝된다. 스트링 선택 신호들은 하부 스트링에 평행한 제1 금속 조각(segment) 및 워드 라인들에 평행한 제2 금속 조각을 통하여 블록들의 교호단들(alternating ends)상의 스트링 선택 트랜지스터들에 연결된다.
도 6a는 p채널 메모리 셀들(예를 들어, 613)을 포함하는 네 개의 p채널 NAND 스트링들(601, 602, 603, 604)을 포함하는 3D NAND 어레이(Y-Z 평면)의 슬라이스(slice)의 회로도이다. 도시된 스트링들(601, 602, 603, 604)은 도 5에 도시된 것과 유사하게 상기 3D 어레이의 분리된 레벨들 상에 배치될 수 있고, SSL 라인들 및 GSL 라인들을 공유하고, (예를 들어, 도 5에 도시된 것과 유사한 계단형 콘택 구조물을 통하여) 각각의 글로벌 비트 라인들(BL-1 내지 BL-4) 및 공통 소스(CS) 라인(605)에 연결될 수 있다. 상기 스트링들은 각각의 p채널 스트링 선택 트랜지스터들(예를 들어, 612)에 의해 상응하는 글로벌 비트 라인들(BL-1 내지 BL-4)에 연결된다. 상기 스트링들은 각각의 p채널 접지 선택 트랜지스터들(예를 들어, 611)에 의해 상기 슬라이스(slice)에 대한 공통 소스 라인에 연결된다.
접지된 비트 라인, 블록 소거 바이어스 배열이 도시된 전압들을 포함하여 도시되어 있고, 이는 상기 슬라이스의 셀들의 블록(620)을 소거하도록 인가될 수 있다. 블록(620)은, 스트링 선택 트랜지스터들을 턴-온하는 전압들로 3D 유닛의 다른 슬라이스들에 연결된 모든 SSL 라인들을 바이어스하여 특정한 셀들의 3D 블록의 모든 슬라이스들을 포함할 수 있다. 도 6a의 블록 소거 구성에서, 제1 스위치 트랜지스터(611)는 NAND 스트링을 CS 라인(605)에 연결하도록 GSL 라인 상의 -4 V에 의해 바이어스된다. 제2 스위치 트랜지스터(612)는 상기 NAND 스트링을 선택된 비트 라인(BL-1_에 연결하도록 SSL 라인 상의 -4V에 의해 바이어스된다. 모든 비트 라인들(BL-1 내지 BL-4) 및 공통 소스(CS) 라인(605)은 0V와 같은 저전압으로 바이어스되어, NAND 스트링들의 로컬 비트 라인들에서 홀 전류가 흐르게 할 수 있다. 상기 슬라이스의 모든 워드 라인들(WL(0) 내지 WL(N-1))은 -18V와 같은 소거 전압에 연결된다. 결과적으로, 상기 워드 라인들이 소거 전위로 설정된 동안 NAND 스트링 채널들은 0V 근처의 저전압으로 구동되고, 상기 블록의 각 메모리 셀에서 전하 저장 구조물들로의 음의 게이트 파울러-노드하임(negative gate Fowler-Nordheim(-FN)) 홀 터널링을 유도하는 전기장이 형성되어 문턱 전압들을 낮출 수 있다.
도시된 소거 전압 및 비트 라인 전압이 -18V의 전위차에 기초하여 전기장을 형성하는 것이 개시되어 있으나, 이러한 전압은 특정한 구현에 적합하도록 가변될 수 있고, 예를 들어 약 -13V 내지 약 -20V의 범위를 가질 수 있다. 또한, 상기 소거 바이어스 구성을 인가하는 소거 동작은 소거 기능이 수행되도록 펄스 전압들이 인가되는 다수의 반복들을 포함할 수 있다.
도 6b는 도 6a와 동일한 회로도를 나타내고, 분할 전압(divided voltage)의 블록 소거 바이스 배열을 나타낸다. -FN 홀 터널링 블록 소거에 필요한 전기장들이 분할 전압 방식(divided voltage approach)을 이용하여 회로 상의 보다 낮은 절대 값의 전압들을 이용하여 생성될 수 있다. 본 예에서, 모든 전압들이 +6V만큼 증가됨으로써, 워드 라인 전압들의 절대 값이 감소되고, 이들을 -18V에서 -12V로 변경된다. 이러한 낮은 절대 값의 전압들은 이들을 생성하여 어레이로 분배하는 데에 필요한 주변 회로들의 고전압 사양들을 감소시킬 수 있다.
도 6a 및 도 6b를 참조하여 설명된 블록 소거 동작은, NAND 스트링의 채널의 반도체 바디에 대하여 상대적으로 높은 음의 전압들을 워드 라인들에 인가함으로써 유도된다. 게이트와 비트 라인/공통 소스 라인 바이어스 사이의 전압을 분할하여 주변 회로의 최대 동작 전압을 완화하는 것이 바람직할 수 있다.
n채널 NAND는, 소수 캐리어(홀)가 생성되는 데에 시간이 소요되므로, -FN 터널링 소거의 개시 시 (이보다 짧을 수 있으나, 1 밀리세컨드 단위의) 시간 지연을 겪는다. 반면에, p채널 3D NAND에서는 이러한 초기 소거 지연이 없고, 메모리 윈도우가 커질 수 있다. 또한, SSL/GSL이 소거 동안 무시할만한 디스터브를 가지는 것을 알 수 있다.
도 7a는 도 6a에 도시된 회로를 나타내고, 선택된 메모리 셀의 문턱 전압을 증가시키도록 대역-대-대역 열전자 터널링 전류를 유도하여 상기 슬라이스에서 선택된 메모리 셀(600)을 프로그램하도록 인가될 수 있는 도시된 전압들을 포함하는 프로그램 바이어스 배열을 도시한다. 도 7a의 프로그램 바이어스 배열을 위하여, 제1 스위치 트랜지스터(616)는 NAND 스트링을 CS 라인(605)에 연결하도록 GSL 라인 상의 -3.3V에 의해 바이어스된다. 제2 스위치 트랜지스터(612)는 NAND 스트링을 선택된 비트 라인(BL-1)에 연결하도록 SSL 라인 상의 -3.3V에 의해 바이어스된다. 선택된 비트 라인(BL-1)은 -3.3V로 바이어스된다. 공통 소스(CS) 라인(605)은 0V와 같은 저전압으로 바이어스된다.
선택된 워드 라인(WL(i))은 특정한 메모리 구조에 대하여 약 +6V 내지 +15V의 범위를 가질 수 있고, 도시된 바와 같이 약 +9V일 수 있는 프로그램 전압으로 바이어스된다. 드레인 측의 비선택된 워드 라인들(WL(0) 내지 WL(i-1))은 비트 라인으로부터 전류가 흐르게 하는 드레인 측 패스 전압으로 바이어스되고, 이러한 드레인 측 패스 전압은 특정한 메모리 구조에 대하여 약 -9V 내지 -17V의 범위를 가질 수 있고, 도시된 바와 같이 약 -10V일 수 있다. 소스 측의 비선택된 워드 라인들(WL(i+1) 내지 WL(N-1))은 소스 측 패스 전압으로 바이어스되고, 이러한 소스 측 패스 전압은 도시된 바와 같이 약 -3.3V일 수 있다.
비선택된 비트 라인들(BL-2 내지 BL-4)은 약 0V일 수 있는 금지 레벨로 바이어스된다.
결과적으로, NAND 스트링 채널들의 선택된 메모리 셀의 드레인 측(영역(622))은 비트 라인으로부터 절연되고, 드레인 측 패스 전압 펄스들에 의해 음으로 부스팅되는 반면, 상기 선택된 메모리 셀의 소스 측(영역(623))은 CS 라인에 연결되고, 0V 근처의 전압에 도달한다. 상기 선택된 메모리 셀에 대한 양의 프로그램 전압 펄스는 상기 셀을 턴-오프한다. 선택된 워드 라인 상의 높은 양의 전압 및 상기 드레인 측의 음의 전압은 상기 드레인 측에 대역-대-대역 터널링 전자 전류를 유발하는 전기장을 생성하여, 전하 저장 구조물에 대한 터널링을 위한 열전자들을 제공할 수 있다. 그러나, 상기 선택된 메모리 셀의 소스 측(영역(623))은 0V 근처의 전압에 연결됨으로써, 가열장(heating field) 및 대역-대-대역 터널링 전류가 낮을 수 있다. 상기 드레인 측의 상기 터널링 전류에 의해, 상기 선택된 메모리 셀의 문턱 전압이 증가된다.
선택된 비트 라인의 비선택된 메모리 셀들은 가열장을 볼(see) 수 없을 것이고, 상기 프로그램 동작에 의해 의미 있는 정도로 디스터브를 받지는 않을 것이다. 선택된 워드 라인을 공유하는 다른 비트 라인들의 비선택된 메모리 셀들은 소스 측 및 드레인 측의 양쪽에서 0V 근처의 전압을 가질 것이고, 이에 따라 상기 가열장이 의미 있는 정도의 디스터브를 유발할 정도로 충분하지는 않을 것이다. 인접한 슬라이스들에서, SSL 바이어스는 비트 라인들에 대한 커플링을 차단할 것이고, 이에 따라 용량성 부스팅이 셀들에 대한 의미 있는 정도 디스터브가 가능한 전기장들의 형성을 방지할 것이다.
도시된 프로그램 전압, 패스 전압들 및 비트 라인 전압이 약 +9V와 -3.3V 사이의 전위차에 기초한 전기장을 형성할 것이다, 이러한 전압들은 특정한 구현에 따라 변경될 수 있다. 또한, 상기 프로그램 바이어스 배열을 인가하는 프로그램 동작은 펄스 전압들이 인가되는 다수의 반복들을 포함할 수 있다.
도 7b는 도 7a와 동일한 회로도를 나타내고, 분할 전압(divided voltage)의 프로그램 바이스 배열을 나타낸다. 선택된 메모리 셀에서의 대역-대-대역 열전자 터널링에 필요한 전기장들이 분할 전압 방식을 이용하여 회로 상의 보다 낮은 절대 값의 전압들을 이용하여 생성될 수 있다. 본 예에서, 모든 전압들이 3.3V 만큼(일부 실시예들에서 3.3V는 약 Vcc임) 증가되어, 음이 아닌 비트 라인 전압들이 생성된다. 이러한 음이 아닌 비트 라인 전압들은, 예를 들어 페이지 버퍼들 및 다른 비트 라인 관련 회로의 구현에 요구되는 복잡성을 감소시킨다. 이에 의해, 독출, 프로그램 소거 동작들이 비트 라인 상의 음의 전압들 없이 실행될 수 있는 3D 메모리 어레이가 달성될 수 있다.
도 8은 여기에 개시된 프로그램 바이어스 배열 하에서의 대역-대-대역 전류 생성율을 나타내는 시뮬레이션을 도시한다(색상이 제거됨). 배치도(layout view)에서 반도체 스트립(800)이 도시되어 있다. 반도체 스트립(800)은 예를 들어 도 5에 도시된 구조에서의 스트립들 중 하나에 상응할 수 있다. 스트립(800)의 양쪽에서, 전하 저장 구조물(801)을 포함하는 층이 도시되어 있다. 예를 들어, 전하 저장 구조물(801)은 상술한 BE-SONOS와 같은 다층 절연 전하 트래핑 구조물일 수 있다. 스택들 사이에서 수직적으로 연장된 스트링 선택 라인(SSL)(803)은 스트립(800)의 일단에서 듀얼 게이트 구조물(양 쪽의 SSL(803))로 도시되어 있다. 이와 유사하게, 스택들 사이에서 수직적으로 연장된 접지 선택 라인(GSL)(802)은 스트립(800)의 반대 단에서 듀얼 게이트 구조물로 도시되어 있다. 또한, 이와 유사하게, 워드 라인 구조물들(예를 들어, 810, 811, 812)은 상기 스트립을 따라 듀얼 게이트 메모리 셀 영역들을 형성한다. 상기 스트립은 스트립(800)의 반도체 물질이 모두 n형이고, 워드 라인들 사이의 p형 접합들이 없는 무접합(junction-free) 구조이다. 시뮬레이션을 위하여 다양한 구성요소들에 인가되는 전압들이 도면에 도시되어 있다. 0V의 공통 소스 라인 바이어스, 및 -3.3V의 GSL 바이어스에 의해, 선택된 워드 라인(WL(n))의 소스 측의 채널은 접지 전압에 연결된다. -3.3V의 SSL 바이어스와 함께 -3.3V의 비트 라인 바이어스에 의해, 선택된 메모리 셀의 높은 야의 전압이 소스 측으로부터 드레인 측을 분리하면서 선택된 워드 라인(WL(n))의 드레인 측의 채널이 분리되어, 워드 라인들(WL(n+1) 내지 WL63)에 인가되는 패스 전압 펄스들(-Vpass)에 의해 부스팅된다.
SSL 게이트 구조물(803)과 워드 라인(WL63) 사이의 상대적으로 낮은 레벨의 영역(823)에서 대역-대-대역 열전자가 생성된다. 이러한 장(field)으로부터 유발될 수 있는 임의의 디스터브가 데이터 저장에 이용되지 않는 배치함으로써, 예를 들어 NAND 스트링의 외부 워드 라인들, 또는 추가 워드 라인들을 데이터 저장에 이용되지 않는 더미 워드 라인들로 이용함으로써, 회피될 수 있다.
선택된 워드 라인(WL(n))과 드레인 측의 인접한 워드 라인(WL(n+1)) 사이의 영역(824)에서 대역-대-대역 열전자가 상대적으로 집중적으로 생성된다. 본 도면에는 도시되지 않았으나, 대역-대-대역 열전자 전류 밀도는 선택된 워드 라인(WL(n)) 아래의 상기 듀얼 게이트 구조물(양 쪽의 워드 라인 구조물(811)) 부근에서 증가한다.
채널이 워드 라인들(WL(n+1) 내지 WL63) 근처에서 국부적으로 부스팅되므로, 높은 대역-대-대역 터널링 전류를 생성하는 큰 측면(lateral) 전기장이 유도되어, 선택된 메모리 셀에서의 열전자 주입을 위한 열전자들이 제공된다. 선택된 워드 라인에 인가되는 상대적으로 높은 양의 전압은 p채널 NAND 스트링에 흐르는 전류를 차단한다. 상기 대역-대-대역 터널링에 의해 생성되는 전자-홀 쌍들의 상대적으로 높은 밀도는 선택된 메모리 셀에 대한 워드 라인 전압에 의해 설정된 상기 측면 전기장에 의해 가속되고, 이에 따라 열 캐리어 주입(hot carrier injection)이 수행된다.
도 9는 문턱 전압(Vt)의 수직축, 및 펄스 사이클 횟수의 수평축을 가지는 그래프이고, 기록(trace)(900)에는 다양한 펄스 사이클 횟수에 따른 목표 셀, 및 프로그램 바이어스 배열에 의해 디스터브를 받을 수 있는 이웃 셀들에 대한 프로그램 성능을 도시한다. 기록(901)은 도 5의 구조에서 목표 셀의 스트립 상부의 반도체 스트립의 수직 이웃 셀(Z-방향 이웃)로서 상기 목표 셀과 동일한 워드 라인을 공유하는 셀에 상응하고, 약간의 디스터브와 문턱 전압을 나타낸다. 이는 수직 이웃 디스터브를 방지할 수 있는 프로그램 동작에서 액세스되는 층들의 시퀀스의 구성에 의해 관리될 수 있다. 기록들(902 내지 906)(그래프에서 용이하게 구분가능하지 않음)은 상기 목표 셀과 동일한 스트립 상의 셀들(Y-방향 이웃들), 및 상기 3D 구조의 동일한 층에서 인접한 스트립의 셀(X-방향 이웃)에 상응한다.
도 10은 상기 목표 셀의 문턱 전압(Vt)의 수직축, 및 펄스 사이클 횟수의 수평축을 가지는 그래프이다. 값(Vgp)은 상기 선택된 메모리 셀의 워드 라인에 인가되는 프로그램 전압이다. 기록(950)은 -14 V의 드레인 측 패스 전압에 대한 프로그램 성능을 도시한다. 기록(951)은 -13 V의 드레인 측 패스 전압에 대한 프로그램 성능을 도시한다. 기록(952)은 -12 V의 드레인 측 패스 전압에 대한 프로그램 성능을 도시한다. 기록(953)은 -11 V의 드레인 측 패스 전압에 대한 프로그램 성능을 도시한다. 기록(954)은 -10 V의 드레인 측 패스 전압에 대한 프로그램 성능을 도시한다. 기록(955)은 -9 V의 드레인 측 패스 전압에 대한 프로그램 성능을 도시한다. 상기 패스 전압을 증가시킴으로써 프로그램 속도를 상당히 증가시킬 수 있다.
도 11은 상기 목표 셀의 문턱 전압(Vt)의 수직축, 및 드레인 측 패스 전압의 수평축을 가지는 그래프이다. 각 기록은 소정의 수의 프로그램 펄스들 이후의 문턱 전압에 상응한다. 즉, 기록(970)은 20 개의 프로그램 펄스들 이후의 성능에 상응한다. 기록(971)은 10 개의 프로그램 펄스들 이후의 성능에 상응한다. 기록(972)은 5 개의 프로그램 펄스들 이후의 성능에 상응한다. 기록(973)은 2 개의 프로그램 펄스들 이후의 성능에 상응한다. 기록(974)은 단일한 프로그램 펄스 이후의 성능에 상응한다. 이는 상기 패스 전압을 움직이는(step) 프로그램 동작이 효율적일 수 있고, 문턱 전압과 패스 전압 사이의 상대적으로 선형인 관계를 제공할 수 있는 것을 도시한다.
도 12는 반도체 스트립들(1200-1203)의 스택들 상부의 워드 라인들에 대한 평면도 레이아웃을 나타낸다. 본 예에서, 스트링 선택 게이트들(SSL)은 상기 스트립의 상단을 따라 배치되고, 접지 선택 라인(GSL)은 상기 스트립의 하단을 따라 배치된다. 상기 스트립들 각각은 공통 소스 라인(CS)에서 종단된다. 워드 라인들(WL(0) 내지 WL(N-1)) 또한 상기 스트립을 가로지른다. 탑 더미 워드 라인(TDWL)은 상기 스트립들의 상단을 따라 배치되고, 바텀 더미 워드 라인(BDWL)은 상기 하단을 따라 배치된다. 상기 더미 워드 라인들은 스트링 선택 라인들과 메모리 셀들 사이에서 유발되는 디스터브, 이벤트 처리, 및 다른 바이어스 구성들을 위한 버퍼 역할을 할 수 있다.
바람직한 예에서, 상기 스트립에 따른 메모리 셀들에 대한 프로그램 시퀀스는 상기 상대적으로 높은 음의 드레인 측 패스 전압들의 결과로서 이미 프로그램된 셀들의 디스터브를 최소화하도록 수행된다. 이러한 음의 드레인 측 패스 전압들은 높은 문턱 전압 셀들의 문턱 전압을 감소시키는 전하 누설을 유발할 수 있다. 디스터브를 감소시키도록, 프로그램 시퀀스는 소스 측의 첫 번째 워드 라인, 즉 본 예에서 WL(N-1)에서부터 실행될 수 있다. 상기 첫 번째 워드 라인의 목표 셀들이 프로그램된 후, 새로운 프로그램 셀들의 임의의 디스터브를 최소화하도록 워드 라인들 각각이 하단에서 상단의 순서로 활용된다. 또한, 상기 스트링에서 이웃 셀들의 프로그램에 의해 디스터브를 받는 임의의 프로그램 셀들은 상기 시퀀스에서 재프로그램될 수 있다.
도 13은 3D NAND 어레이에서 멀티-페이지 평면(X-Y 평면)을 나타내는 회로도이고, p채널 메모리 셀들(예를 들어, 1313)을 포함하는 네 개의 p채널 NAND 스트링들(1301, 1302, 1303, 1304)이 도시되어 있다. 도시된 스트링들(1301, 1302, 1303, 1304)은 도 5에서와 같이 상기 3D 어레이의 동일한 레벨에 배치될 수 있고, 짝수 및 홀수 페이지들에 대하여 짝수 및 홀수 GSL 라인들을 공유하고, 개별적인 SSL 라인들은, 예를 들어 도 5에 도시된 것과 같은 블록의 대향하는 양 단들에서의 계단형 콘택 구조물을 통해, 각각의 짝수 및 홀수 글로벌 비트 라인들(BL-N(even) 및 BL-N(odd))에 연결되고, 짝수 및 홀수 공통 소스(CS) 라인들(1305)에 연결된다. 상기 스트링들은 각각의 p채널 스트링 선택 트랜지스터들(1342, 1343, 1344, 1345)에 의해 상응하는 글로벌 비트 라인들(BL-1 내지 BL-4)에 연결된다. 상기 스트링들은 각각의 p채널 접지 선택 트랜지스터들(예를 들어, 1311, 1312)에 의해 상기 평면에 대한 상기 짝수 또는 홀수 공통 소스 라인에 연결된다.
선택된 메모리 셀(1300)을 프로그램하기 위한 바이어스 배열(biasing arrangement)이 도 13에 도시되어 있다. 선택된 메모리 셀(1300)은 NAND 스트링(1302)에 배치되고, SSL 트랜지스터(1342)에 의해 비트 라인(BL-N(odd))에 연결된다. SSL 트랜지스터(1342)에 연결되는 신호(SSL1)는 -3.3 V로 바이어스되고, 한편, 선택된 비트 라인은 대략 동일한 레벨로 바이어스되어 상기 스트링의 드레인 측을 상기 비트 라인으로부터 분리시킬 수 있다. GSL 트랜지스터(1315)에 연결된 신호(GSL(odd))는 약 -8 V로 바이어스되어 상기 스트링의 소스 측을 약 0 V로 바이어스된 공통 소스(CS) 라인에 연결할 수 있다. 드레인 측 패스 전압들은 본 예에서 약 -13 V의 크기로 워드 라인들(WL(0) 내지 WL(i-1))에 인가된다. (-Vcc에 근접한) 약 -3.3 V의 소스 측 패스 전압들은 소스 측 워드 라인들(WL(i+1) 내지 WL(N-1))에 인가된다. 선택된 워드 라인(WL(i))은 본 예에서 약 +9 V의 프로그램 전압을 수신한다. 이러한 바이어스 레벨은 상기 반도체 스트링의 드레인 측(영역(1322))을 소스 측(영역(1323))으로부터 분리시킬 수 있다. 상기 패스 전압 퍼스들이 상기 드레인 측 워드 라인들에 인가되는 시점에서, 반도체 스트링(1302)에 대한 상기 반도체 바디의 드레인 측은 상대적으로 높은 음의 전압으로 부스팅되는 반면, 상기 소스 측은 약 0 V에 연결된다. 결과적으로, 선택된 메모리 셀(1300)은 대역 대 대역 터널링 열전자 주입 프로그램을 위해 바이어스된다.
SSL 트랜지스터들(1343, 1344, 1345)에 연결된 비선택된 스트링들은 메모리 셀들에 저장된 전하의 디스터브를 금지하도록 바이어스된다. SSL 트랜지스터(1343)에 연결되고 선택된 비트 라인(BL-N(odd))으로의 연결을 위해 배열된 스트링(1304)에 대하여, SSL3 신호는 비트 라인(BL-N(odd))으로부터의 전압 -3.3 V를 스트링(1304)에 연결하기에 충분한 약 -8 V로 설정된다. 이는 스트링(1304)의 드레인 측을 전압 -3.3 V로 바이어스할 수 있고, 이는 선택된 워드 라인(WL(i))에 연결된 셀에서 의미 있는 터널링 전류를 생성하기에 불충분하다. 상기 스트링들을 비선택된 비트 라인(BL-N(even))에 연결하는 SSL 트랜지스터들(1344, 1345)을 가지는 스트링들(1301, 1303)에 대하여, 게이트들 상의 신호들(SSL0, SSL2)은 약 -8 V로 설정되어, 소스 측 영역(1323) 상의 트랜지스터들을 상기 비선택된 비트 라인들에 인가된 0 V로 연결할 수 있다. 또한, GSL 트랜지스터들(예를 들어, 1311, 1312)에 연결된 짝수 및 홀수 GSL 라인들은 약 -8 V의 바이어스를 수신하여, 드레인 측(선택된 셀의 드레인 측) 영역(1322)을 상기 공통 소스 라인의 0 V로 연결한다. 이는 선택된 워드 라인(WL(i))에 연결된 비선택된 메모리 셀들에서 대역-대-대역 터널링 조건이 형성되는 것을 방지할 수 있다.
도 13에 도시된 프로그램 바이어스 배열은 다수의 페이지들을 가지는 구조들로 확장될 수 있다. 도면에 도시된 특정한 전압들은 예시적인 것으로, 원하는 효과를 달성할 수 있는 합리적인 범위들 내에서 변경될 수 있다.
도 14는 도 13에 도시된 멀티-페이지 실시예와 관련하여 패스 전압에 대한 문턱 전압을 나타내는 그래프이다. 도시된 바와 같이, 비선택된 페이지들에서 낮은 문턱 전압을 가지는 메모리 셀들은 인접한 페이지에 대한 프로그램의 결과로서 실질적인 디스터브를 받지 않는다. 도시에서, 비선택된 페이지에 대한 SSL 트랜지스터에 인가된 신호는 드레인 측 패스 전압과 같고, 이는 -3.3 V의 비트 라인 상의 바이어스보다 충분히 높아서, 상기 패스 전압들의 인가 동안 부스팅을 방지하도록 상기 스트링이 상기 비트 라인에 연결되는 것을 보정할 수 있다.
도 15는 소거 동작을 위한 바이어스 배열을 가진 도 13에 도시된 회로를 나타낸다. 도시된 예에서, 스트링(1302)에 상응하는 페이지가 선택된 메모리 셀(1300)의 소거를 위해 바이어스된다. 선택된 비트 라인(BL-N(odd))은 약 0 V에 연결되는 한편, 상기 선택된 페이지에 대한 SSL 트랜지스터에 연결된 신호(SSL1)는 약 -3.3 V에 연결된다. 이는 상기 스트링의 셀들의 반도체 바디들을 상기 선택된 비트 라인 상의 전압(0 V)에 연결한다. 비선택된 페이지들의 신호들(SSL0, SSL2 및 SSL3)은 약 +1 V에 연결된다. 이는 상기 선택된 비트 라인 및 상기 비선택된 비트 라인들로부터의 상응하는 페이지들에 연결된 SSL 트랜지스터들을 턴-오프한다. GSL(even) 및 GSL(odd) 신호들 또한 약 -3.3 V로 설정된다. 이와 유사하게, 공통 소스 라인들은 약 -3.3 V에 연결된다. 이에 따라, 선택된 메모리 셀(1300)이 -FN 터널링을 위하여 분리된다. 상기 SSL 트랜지스터들이 턴-오프되므로, 상기 패스 전압들 및 소거 전압의 인가 시 비선택된 페이지들이 셀프-부스팅되어, 상기 비선택된 페이지들의 메모리 셀들의 디스터브가 방지된다.
도 16은 선택된 메모리 셀(113)의 소거를 위한 바이어스 배열을 가진, 도 5에 도시된 것과 같은 3D 어레이의 슬라이스에 대한 도 6a의 회로를 나타낸다. 선택적 소거, 즉 비트 소거를 위한 바이어스 배열은 선택된 비트 라인(BL-1)에 약 0 V를 인가하는 것, 및 공통 소스 라인에 약 -3.3 V를 인가하는 것을 포함한다. 비선택된 비트 라인들(BL-2, BL-3, BL-4) 또한 약 -3.3 V를 수신한다. SSL 트랜지스터들(예를 들어, 112)에 인가되는 SSL 라인은 약 -3.3 V를 수신하고, GSL 트랜지스터들(예를 들어, 111)에 인가되는 GSL 라인은 약 0 V를 수신한다. 이러한 바이어스 배열의 결과로서, 반도체 스트링(101)의 바디가 약 0 V의 선택된 비트 라인 전압에 연결되는 반면, 영역(650)의 다른 반도체 스트링들은 이들의 비트 라인들로부터 또한 공통 소스 라인으로부터 분리된다. 이에 따라, 소거 전압이 선택된 워드 라인(WL(i))에 인가되고, 패스 전압들이 비선택된 워드 라인들(WL(i)를 제외한 모든 워드 라인들)에 인가될 때, 비선택된 스트링들이 FN 터널링 필드의 형성을 방지하도록 용량성 부스팅이 되는 한편, 상기 터널링 필드가 선택된 메모리 셀(113)에서 발생될 수 있다. 상기 패스 전압 레벨들은 상기 선택된 스트링의 비선택된 메모리 셀들에 저장된 전하의 의미 있는 정도의 디스터브를 유발하기에 불충분한 레벨로 설정되면서, 상기 선택된 비트 라인으로부터 상기 스트링을 통한 전압 전달을 가능하게 할 수 있다.
도 17은 분할된 전압들을 가진, 도 16에 도시된 것과 유사한 비트 선택적 소거 바이어스 배열을 나타낸다. 본 예에서, 상기 분할된 전압들은 도 16의 전압들 각각을 약 +Vcc만큼 위로 쉬프트함으로써 설정된다. 이는 비트 라인들 상에 음이 아닌 전압들을 사용하는 것을 가능하게 하여, 메모리 구동을 위한 전압들을 전달하는 데에 필요한 페이지 버퍼들 및 다른 구조들의 구현을 간단하게 할 수 있다. 즉, 분할 전압 비트 소거를 위한 바이어스 배열은 선택된 비트 라인(BL-1)에 약 +Vcc를 인가하는 것, 및 공통 소스 라인에 약 0 V를 인가하는 것을 포함한다. 비선택된 비트 라인들(BL-2, BL-3, BL-4) 또한 약 0 V를 수신한다. SSL 트랜지스터들(예를 들어, 112)에 인가되는 SSL 라인은 약 0 V를 수신하고, GSL 트랜지스터들(예를 들어, 111)에 인가되는 GSL 라인은 약 +Vcc를 수신한다. 이러한 바이어스 배열의 결과로서, 반도체 스트링(101)의 바디가 약 +Vcc의 선택된 비트 라인 전압에 연결되는 반면, 영역(650)의 다른 반도체 스트링들은 이들의 비트 라인들로부터 또한 공통 소스 라인으로부터 분리된다. 이에 따라, 소거 전압이 선택된 워드 라인(WL(i))에 인가되고, 패스 전압들이 비선택된 워드 라인들(WL(i)를 제외한 모든 워드 라인들)에 인가될 때, 비선택된 스트링들이 FN 터널링 필드의 형성을 방지하도록 용량성 부스팅이 되는 한편, 상기 터널링 필드가 선택된 메모리 셀(113)에서 발생될 수 있다. 상기 패스 전압 레벨들은 상기 선택된 스트링의 비선택된 메모리 셀들에 저장된 전하의 의미 있는 정도의 디스터브를 유발하기에 불충분한 레벨로 설정되면서, 상기 선택된 비트 라인으로부터 상기 스트링을 통한 전압 전달을 가능하게 할 수 있다.
도 18은 10 μs 프로그램 및 패스 전압 펄스 길이를 이용한 도 16의 바이어스 배열에 대한 소거 금지 성능을 나타내기 위한 시간에 따른 문턱 전압의 그래프이다. 상기 그래프는 선택된 워드 라인(WL(i))의 선택된 메모리 셀에 대한 문턱 전압의 강하가 이웃 셀들의 의미 있는 수준의 디스터브 없이 발생할 수 있는 것을 보여준다. 다른 기록들은 이웃하는 높은 문턱 전압의 셀들이 최소한으로 디스터브를 받는 것을 보여준다. 상기 이웃 셀들은 블록의 동일한 평면 또는 레벨의 선택된 워드 라인의 셀들로서 이에 따라 동일한 워드 라인 및 동일한 슬라이스의 동일한 비트 라인(X 이웃 금지)에 연결된 셀들, 인접한 다른 레벨(Z 이웃 금지), 및 동일한 스트링의 인접한 워드 라인(Y 이웃 금지)의 셀들을 포함한다.
그러므로, 개시된 3D NAND 메모리 장치는 블록 소거, 비트 프로그램, 및 비트 소거 동작들을 지원한다. 예를 들어, 다음의 표는 여기에 개시된 바와 같이 이용 가능한 동작 시퀀스를 나타낸다. 첫 번째 쌍의 컬럼들은 다섯 개의 워드 라인들(WL(i+2), WL(i+1), WL(i), WL(i-1), WL(i-2)) 및 인접한 비트 라인들(BL(m), BL(m+1))에 연결된 메모리 셀들의 블록 소거 후의 데이터는 나타낸다. 두 번째 쌍의 컬럼들은 동일한 메모리 셀들에 대하여 여기에 개시된 대역-대-대역 터널링 열전자 주입을 이용한 비트 프로그램 후의 데이터를 나타낸다. 세 번째 쌍의 컬럼들은 동일한 메모리 셀들에 대하여 여기에 개시된 비트 소거 바이어스 동작 후의 데이터를 나타낸다.
Figure pat00001
따라서, 블록 소거 동작은 모든 메모리 셀들을 논리 "1" 값으로 설정하도록 적용될 수 있다. 비트 프로그램 동작은 제1 시퀀스에서 비트 라인(BL(m))에 워드 라인들(WL(i+2), WL(i+1), WL(i-1))의 메모리 셀들을 논리 "0" 값으로 설정하고, 제2 시퀀스에서 비트 라인(BL(m+1))에 워드 라인들(WL(i+2), WL(i), WL(i-2))의 메모리 셀들을 논리 "0" 값으로 설정하도록 적용될 수 있다. 다음으로, 비트 소거 동작은 제1 시퀀스에서 워드 라인(WL(i-1)) 및 비트 라인(BL(m))의 메모리 셀을 논리 "1"로 설정하고, 제2 시퀀스에서 워드 라인(WL(i+2)) 및 비트 라인(BL(m+1))의 메모리 셀을 논리 "1"로 설정하도록 적용될 수 있다. 상기 비트 소거 동작들이 실현 가능하고, 프로그램 및 소거 디스터브에도 불구하고 성공적인 센싱 윈도우(sensing window)를 유지할 수 있는 것에 대한 테스트가 도시되어 있다. 또한, 일반적인 드레인 전류-게이트 전압 커브들이 체커보드(checkerboard) 프로그램 동작 동안 유지된다.
도 19는, 도 1에 도시된 것과 같이, 제어 로직과, 바이어스 및 전압 공급 회로들을 포함하는 집적 회로에서 제어 회로에 의해 수행되는 동작들을 나타낸다. 블록(1900)에서, 상기 제어 회로는 입력되는 커맨드를 디코딩한다. 상기 커맨드는 여기에 개시된 기술의 실시예들에서 선택적 프로그램(1901), 선택적 소거(1902), 및 블록 소거(1903) 중 하나일 수 있다. 선택적 프로그램 커맨드가 수신된 경우, 도 7a에 도시되고, 블록(1904)에 도시된 것과 같은, 대역-대-대역 터널링 열전자 주입을 유도하는 프로그램 바이어스 배열이 인가된다. 대안적으로, 비트 라인에 음이 아닌 전압들만이 인가되는 분할된 전압 배열들 또한 인가될 수 있다. 선택적 소거 커맨드가 수신된 경우, 도 16에 도시되고, 블록(1905)에 도시된 바와 같은, 선택된 셀들에서 -FN 홀 터널링을 유도하는 선택적 소거 바이어스 배열이 인가된다. 대안적으로, 비트 라인들에 음이 아닌 전압들만이 인가되는 분할된 전압 배열들 또한 인가될 수 있다. 블록 소거 커맨드가 수신된 경우, 도 6a에 도시되고, 블록(1906)에 도시된 것과 같은, 선택된 블록에 -FN 홀 터널링을 유도하는 블록 소거 바이어스 배역이 인간된다. 대안적으로, 상기 칩 상에 요구되는 음의 전압들의 절대 크기들을 감소시킬 수 있는 분할된 전압 배열들 또한 인가될 수 있다.
무접합(junction-free) 실시예로 구현될 수 있는 p채널 구성을 이용하는 3D NAND 메모리 장치들이 개시되어 있다. 무접합 실시예에서, 스트링 내에 높은 p형 도핑 농도 확산 영역이 없다. 오히려, 이는 n형 반도체 물질의 스트립으로 구현될 수 있다. p+ 확산 영역들은 스트링들 외부의 스트링 선택 트랜지스터들에서 구현될 수 있다. 결과적으로, 우수한 단채널 소자 성능이 달성된다. 메모리 셀 스트링으로의 p+ 도핑의 열적 확산을 방지하도록 스트링 선택 트랜지스터들에 대하여 상대적으로 긴 채널 길이들이 구현될 수 있다.
대역-대-대역 터널링 유도 열전자 주입 기술은 p채널 NAND 스트링들에 대한 프로그램을 위하여 적용된다. 로컬 셀프 부스팅이 효율적인 구현을 위하여 스트링 상의 가상 드레인 바이어스를 증대시키도록 이용될 수 있다.
정해진 블록의 모든 워드 라인들에 상대적으로 큰 음의 전압이 인가되어 상기 블록의 메모리 셀들을 소거하기 위한 홀 전류를 유도하는 블록 소거 동작이 개시되어 있다.
또한, -FN 터널링에 기반한 선택된 메모리 셀 소거(비트 소거) 동작이 개시되어 있고, 여기서 선택된 워드 라인은 터널링을 유도하기에 충분한 음의 전압을 수신하는 반면, 블록 내의 다른 워드 라인들은 패스 전압 레벨을 수신한다. 선택된 메모리 셀 소거 동작을 이용함으로써, 메모리 이용의 일부 형태를 위하여 블록 소거 동작들을 회피하는 작은 단위의 메모리 셀들에 대한 간단한 치환(override)이 구현될 수 있다.
주변 회로 구현을 단순화할 수 있는 분할된 전압들을 이용하는 구현들이 개시되어 있고, 예를 들어, 음의 비트 라인 전압들을 처리하기 위한 페이지 버퍼들에 대한 요구가 회피될 수 있다.
여기에 개시된 기술을 이용하여, 주변 CMOS 장치들의 구현에 대한 보다 작은 디자인 룰(design rule)(사이즈)이 가능하고, + 또는 - 15 V의 범위 내의 최대 전압들을 가지는 3D NAND 장치가 제공된다.
3D NAND에 대한 여기에 개시된 구조들은 개시된 구동 방법들에 적합하다. 다만, 상기 구동 방법은 p채널 "BiCS", "TCAT" 및 다른 것들을 포함하는 다른 형태의 3D NAND 구조들에도 적용될 수 있다. BiCS 구조들에 대한 설명과 관련하여, R. Katsumata 등의 "Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices"(Symposium on VLSI Technology, pp. 136-137, 2009년)를 참조할 수 있고, 이는 여기에 전체가 개시된 것처럼 참조로 포함된다. TCAT 구조들에 대한 설명과 관련하여, J. Jang 등의 "Vertical Cell Array using TCAT (Terabit Cell Array Transistor) Technology for Ultra High Density NAND Flash Memory"(Symposium on VLSI Technology, pp. 192-193, 2009년)를 참조할 수 있고, 이는 여기에 전체가 개시된 것처럼 참조로 포함된다. 이러한 문헌들에서 고려된 n채널 구현들을 p채널로 변경하는 것은 여기에 개시된 구동 기술들의 이용을 가능하게 한다.
본 발명이 상술한 바람직한 실시예들 및 예들을 참조하여 개시되었으나, 이러한 예들이 한정하는 의미가 아닌 예시적인 의도로 개시된 것을 이해할 수 있을 것이다. 변형들 및 조합들이 당해 기술분야의 통상의 지식을 가진 자들에게 용이하게 수행될 수 있고, 이러한 변형들 및 조합들은 본 발명의 사상 및 첨부된 특허청구범위에 의해 정해진 범위 내에서 수행될 수 있다.

Claims (26)

  1. 3차원 p채널 플래시 메모리를 구동하는 방법에 있어서,
    대역-대-대역 터널링 열전자 주입(band-to-band tunneling hot electron injection)을 이용하여 선택된 메모리 셀들을 프로그램하는 단계를 포함하는 3차원 p채널 플래시 메모리 구동 방법.
  2. 제1 항에 있어서,
    파울러-노드하임(Fowler-Nordheim; FN) 홀 터널링을 이용하여 선택된 셀 블록을 소거하는 단계를 더 포함하는 것을 특징으로 하는 3차원 p채널 플래시 메모리 구동 방법.
  3. 제2 항에 있어서,
    로컬 셀프-부스팅(local self-boosting)으로 비선택된 메모리 셀들의 소거를 금지하는 단계를 더 포함하는 것을 특징으로 하는 3차원 p채널 플래시 메모리 구동 방법.
  4. 제1 항에 있어서,
    비선택된 메모리 셀들의 소거를 금지하면서, FN 홀 터널링을 이용하여 선택된 메모리 셀들을 소거하는 단계를 더 포함하는 것을 특징으로 하는 3차원 p채널 플래시 메모리 구동 방법.
  5. 제1 항에 있어서, 상기 프로그램하는 단계는,
    선택된 메모리 셀들의 워드 라인들에 양의 프로그램 전압을 인가하는 단계; 및
    비선택된 메모리 셀들의 워드 라인들에 음의 프로그램 전압들을 인가하는 단계를 포함하는 것을 특징으로 하는 3차원 p채널 플래시 메모리 구동 방법.
  6. 제1 항에 있어서, 상기 프로그램하는 단계는,
    선택된 메모리 셀들의 워드 라인들에 양의 프로그램 전압을 인가하는 단계; 및
    상기 선택된 메모리 셀들의 일 측(드레인 측)에 위치한 비선택된 메모리 셀들의 워드 라인들에 음의 드레인 측 패스 전압, 및 상기 선택된 메모리 셀들의 타 측(소스 측)에 위치한 비선택된 메모리 셀들의 워드 라인들에 음의 소스 측 패스 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 3차원 p채널 플래시 메모리 구동 방법.
  7. 제5 항에 있어서, 상기 양의 프로그램 전압은 15 V보다 작은 절대 값을 가지는 것을 특징으로 하는 3차원 p채널 플래시 메모리 구동 방법.
  8. 제5 항에 있어서,
    비선택된 메모리 셀들의 비트 라인들에 음이 아닌 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 3차원 p채널 플래시 메모리 구동 방법.
  9. p채널 듀얼 게이트 플래시 메모리를 구동하는 방법에 있어서,
    대역-대-대역 터널링 열전자 주입을 이용하여 선택된 메모리 셀들을 프로그램하는 단계를 포함하는 p채널 듀얼 게이트 플래시 메모리 구동 방법.
  10. p채널 듀얼 게이트 플래시 메모리를 구동하는 방법에 있어서,
    홀들에 대한 음의 파울러-노드하임 터널링을 이용하여 선택된 메모리 셀들을 소거하는 단계를 포함하는 p채널 듀얼 게이트 플래시 메모리 구동 방법.
  11. NAND 어레이에서 p채널 NAND 스트링의 선택된 메모리 셀에 열전자 주입(hot electron injection)을 유도하는 방법에 있어서,
    상기 선택된 메모리 셀을 프로그램하도록 프로그램 바이어스 배열을 인가하는 단계를 포함하고,
    상기 프로그램 바이어스 배열은,
    상기 선택된 메모리 셀의 제1 측에 위치한 제1 반도체 바디 영역과 상기 선택된 메모리 셀의 제2 측에 위치한 제2 반도체 바디 영역 사이의 캐리어(carrier)들의 흐름을 차단하는, 상기 선택된 메모리 셀에 연결된 워드 라인 상의 양의 프로그램 전압 펄스;
    상기 선택된 메모리 셀의 상기 제1 측의 복수의 워드 라인들 상의 음의 드레인 측 패스 전압 펄스;
    상기 선택된 메모리 셀의 상기 제2 측의 복수의 워드 라인들 상의 음의 소스 측 패스 전압; 및
    상기 음의 드레인 측 패스 전압 펄스 동안 선택된 비트 라인(selected bit line)과 상기 선택된 메모리 셀의 상기 제1 측의 상기 제1 반도체 바디 영역 사이의 전류 흐름을 차단하여 부스팅된 음의 전압 레벨로의 상기 제1 반도체 바디 영역의 용량성 부스팅을 유도하고, 소스 라인에 상기 선택된 메모리 셀의 상기 제2 측의 상기 제2 반도체 바디 영역 사이의 전류 흐름을 허용하여 상기 소스 라인에 상기 선택된 메모리 셀의 상기 제2 측의 상기 제2 반도체 바디 영역을 연결하는 바이어스 전압들을 포함하는 것을 특징으로 하는 열전자 주입 유도 방법.
  12. 제11 항에 있어서, 상기 NAND 어레이의 NAND 스트링들은, 상기 NAND 스트링의 제1 단과, 비트 라인 또는 기준 라인 사이의 제1 스위치, 및 상기 NAND 스트링의 제2 단과, 비트 라인 또는 기준 라인 사이의 제2 스위치를 포함하고,
    상기 선택된 비트 라인과 상기 선택된 메모리 셀의 상기 제1 측의 상기 제1 반도체 바디 영역 사이의 전류 흐름을 차단하는 상기 바이어스 전압들은, 상기 선택된 메모리 셀을 포함하는 상기 NAND 스트링의 상기 제1 스위치를 턴-오프하는 전압들을 포함하며,
    상기 소스 라인과 상기 선택된 메모리 셀의 상기 제2 측의 상기 제2 반도체 바디 영역 사이의 전류 흐름을 허용하는 상기 바이어스 전압들은, 상기 제2 스위치를 턴-온하고 상기 소스 라인에 기준 전압을 인가하는 전압들을 포함하는 것을 특징으로 하는 열전자 주입 유도 방법.
  13. 제11 항에 있어서, 상기 NAND 어레이는 3D 어레이를 포함하는 것을 특징으로 하는 열전자 주입 유도 방법.
  14. 제11 항에 있어서, 상기 프로그램 바이어스 배열은 상기 음의 드레인 측 패스 전압 펄스 동안 비선택된 NAND 스트링들에서의 용량성 부스팅을 방지하기 위한 바이어스 전압들을 더 포함하는 것을 특징으로 하는 열전자 주입 유도 방법.
  15. 각각이 n형의 반도체 바디에 직렬로 배열된 복수의 p채널 메모리 셀들을 포함하는 복수의 NAND 스트링들을 포함하는 3D NAND 어레이;
    각각이 상기 복수의 메모리 셀들 중 상응하는 메모리 셀들에 연결된 복수의 워드 라인들; 및
    대역-대-대역 터널링 열전자 주입(band-to-band tunneling hot electron injection)을 유도하는 프로그램 바이어스 배열을 이용하여 선택된 워드 라인에 상응하는 상기 복수의 메모리 셀들 중 선택된 메모리 셀을 프로그램하도록 상기 복수의 워드 라인들에 연결된 제어 회로를 포함하는 메모리.
  16. 제15 항에 있어서, 상기 프로그램 바이어스 배열은,
    상기 선택된 메모리 셀의 제1 측에 위치한 제1 반도체 바디 영역과 상기 선택된 메모리 셀의 제2 측에 위치한 제2 반도체 바디 영역 사이의 캐리어(carrier)들의 흐름을 차단하는, 상기 선택된 메모리 셀에 연결된 워드 라인 상의 양의 프로그램 전압 펄스;
    상기 복수의 워드 라인들 중 상기 선택된 메모리 셀의 상기 제1 측에 위치한 워드 라인들 상의 음의 드레인 측 패스 전압 펄스;
    상기 복수의 워드 라인들 중 상기 선택된 메모리 셀의 상기 제2 측에 위치한 워드 라인들 상의 음의 소스 측 패스 전압; 및
    상기 음의 드레인 측 패스 전압 펄스 동안 선택된 비트 라인(selected bit line)과 상기 선택된 메모리 셀의 상기 제1 측의 상기 제1 반도체 바디 영역 사이의 전류 흐름을 차단하여 부스팅된 음의 전압 레벨로의 상기 제1 반도체 바디 영역의 용량성 부스팅을 유도하고, 소스 라인에 상기 선택된 메모리 셀의 상기 제2 측의 상기 제2 반도체 바디 영역 사이의 전류 흐름을 허용하여 상기 소스 라인에 상기 선택된 메모리 셀의 상기 제2 측의 상기 제2 반도체 바디 영역을 연결하는 바이어스 전압들을 포함하는 것을 특징으로 하는 메모리.
  17. 제15 항에 있어서, 상기 제어 회로는 선택적 소거 바이어스 배열을 이용하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀을 소거하는 것을 특징을 하는 메모리.
  18. 제17 항에 있어서, 상기 선택적 소거 바이어스 배열은,
    상기 소거되도록 선택된 메모리 셀에 연결된 워드 라인 상의 음의 소거 전압 펄스;
    상기 복수의 워드 라인들 중 비선택된 워드 라인들 상의, 상기 음의 소거 전압 펄스보다 작은 절대 값을 가지는 음의 드레인 측 전압 펄스;
    상기 음의 소거 전압 펄스 동안 선택된 비트 라인(selected bit line)과 상기 선택된 메모리 셀을 포함하는 상기 NAND 스트링 사이의 전류 흐름을 허용하고, 소스 라인과 상기 선택된 메모리 셀을 포함하는 NAND 스트링 사이의 전류 흐름을 허용하는 바이어스 전압들; 및
    상기 음의 소거 전압 펄스 동안 비선택된 비트 라인들과 상기 선택된 메모리 셀을 포함하지 않는 NAND 스트링들 사이의 전류 흐름을 차단하고, 상기 음의 소거 전압 펄스 동안 소스 라인과 상기 선택된 메모리 셀을 포함하지 않는 상기 NAND 스트링들 사이의 전류 흐름을 차단하는 바이어스 전압들을 포함하는 것을 특징으로 하는 메모리.
  19. 제15 항에 있어서, 상기 제어 회로는 -FN 홀 터널링을 유도하는 블록 소거 바이어스 배열에 의한 블록 소거를 수행하는 것을 특징으로 하는 메모리.
  20. 제15 항에 있어서, 상기 메모리 셀들은 듀얼 게이트 박막 플래시 메모리 셀들을 포함하는 것을 특징으로 하는 메모리.
  21. 각각이 n형의 반도체 바디에 직렬로 배열된 복수의 p채널 메모리 셀들을 포함하는 복수의 NAND 스트링들을 포함하는 3D NAND 어레이;
    각각이 상기 복수의 메모리 셀들 중 상응하는 메모리 셀들에 연결된 복수의 워드 라인들; 및
    상기 복수의 메모리 셀들 중 선택된 메모리 셀의 문턱 전압을 감소시키는 선택적 소거 바이어스 배열을 이용하여 상기 선택된 메모리 셀을 선택적으로 소거하도록 상기 복수의 워드 라인들에 연결된 제어 회로를 포함하는 메모리.
  22. 제21 항에 있어서, 상기 선택적 소거 바이어스 배열은,
    상기 선택된 메모리 셀에 연결된 워드 라인 상의 음의 소거 전압 펄스;
    상기 복수의 워드 라인들 중 비선택된 워드 라인들 상의, 상기 음의 소거 전압 펄스보다 작은 절대 값을 가지는 음의 드레인 측 전압 펄스;
    상기 음의 소거 전압 펄스 동안 선택된 비트 라인(selected bit line)과 상기 선택된 메모리 셀을 포함하는 상기 NAND 스트링 사이의 전류 흐름을 허용하고, 소스 라인과 상기 선택된 메모리 셀을 포함하는 NAND 스트링 사이의 전류 흐름을 허용하는 바이어스 전압들; 및
    상기 음의 소거 전압 펄스 동안 비선택된 비트 라인들과 상기 선택된 메모리 셀을 포함하지 않는 NAND 스트링들 사이의 전류 흐름을 차단하고, 상기 음의 소거 전압 펄스 동안 소스 라인과 상기 선택된 메모리 셀을 포함하지 않는 NAND 스트링들 사이의 전류 흐름을 차단하는 바이어스 전압들을 포함하는 것을 특징으로 하는 메모리.
  23. 제21 항에 있어서, 상기 선택적 소거 바이어스 배열은 상기 선택된 메모리 셀에서 -FN 홀 터널링을 유도하는 것을 특징으로 하는 메모리.
  24. 제21 항에 있어서, 상기 제어 회로는 상기 복수의 메모리 셀들 중 선택된 메모리 셀의 문턱 전압을 증가시키는 프로그램 바이어스 배열을 이용하여 상기 선택된 메모리 셀을 선택적으로 프로그램하는 것을 특징으로 하는 메모리.
  25. 제24 항에 있어서, 상기 프로그램 바이어스 배열은 대역-대-대역 터널링 전류 열전자 주입을 유도하는 것을 특징으로 하는 메모리.
  26. n형의 반도체 바디의 복수의 p채널 듀얼 게이트 플래시 메모리 셀들을 포함하는 NAND 스트링; 및
    선택적 소거 바이어스 배열을 이용하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀을 선택적으로 소거하고, 선택적 프로그램 바이어스 배열을 이용하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀을 선택적으로 프로그램하는 제어 회로를 포함하는 메모리.
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