JP6199835B2 - 半導体記憶装置及びデータ消去方法 - Google Patents

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Description

本発明の実施形態は、半導体記憶装置及びデータ消去方法に関する。
メモリセルトランジスタが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
特開２０１１−２５８２８９号公報
動作信頼性を向上出来る半導体記憶装置及びデータ消去方法を提供する。
実施形態に係る半導体記憶装置は、複数のメモリセルトランジスタと、複数のワード線と、複数のＮＡＮＤストリングとを備える。ワード線は、複数のレイヤにそれぞれ設けられたメモリセルトランジスタに共通に接続される。ＮＡＮＤストリングは、レイヤ内の複数のメモリセルトランジスタを接続し、異なるレイヤに積層される。メモリセルトランジスタのデータの消去は、消去動作とベリファイ動作とを含む消去ループを複数回繰り返すことにより実行される。ベリファイ動作は、消去ベリファイと、データの消去の完了を判定する判定動作を含む。判定動作はレイヤ毎に行われる。
図１は、第１実施形態に係るメモリシステムのブロック図である。 図２は、第１実施形態に係る半導体記憶装置のブロック図である。 図３は、第１実施形態に係るメモリセルアレイの回路図である。 図４は、第１実施形態に係るメモリセルアレイの斜視図である。 図５は、第１実施形態に係るメモリセルアレイの平面図である。 図６は、図５における６−６線に沿った断面図である。 図７は、図５における７−７線に沿った断面図である。 図８は、図５における８−８線に沿った断面図である。 図９は、第１実施形態に係るデータの消去動作を示すフローチャートである。 図１０は、第１実施形態に係るデータの消去動作の１例を示すフローチャートである。 図１１は、第１実施形態に係るデータの消去動作時における配線の電位を示すタイミングチャートである。 図１２は、第１実施形態に係るデータの消去ループにおけるＶＥＲＡの電位の変化を示すタイミングチャートである。 図１３は、第２実施形態に係るメモリセルアレイの回路図である。 図１４は、第２実施形態に係るメモリセルアレイの斜視図である。 図１５は、第２実施形態に係るメモリセルアレイの平面図である。 図１６は、図１５における１６−１６線に沿った断面図である。 図１７は、図１５における１７−１７線に沿った断面図である。 図１８は、第２実施形態に係るデータの消去動作の例を示すフローチャートである。 図１９は、第２実施形態に係るデータの消去動作時における配線の電位を示すタイミングチャートである。 図２０は、第３実施形態に係るメモリセルアレイの断面図である。 図２１は、第３実施形態に係るデータの消去動作時における配線の電位を示すタイミングチャートである。 図２２は、第４実施形態に係るメモリセルアレイの回路図である。 図２３は、第４実施形態に係るデータの消去動作時における配線の電位を示すタイミングチャートである。 図２４は、第５実施形態の第１例に係るデータの消去時における配線の電位を示すタイミングチャートである。 図２５は、第５実施形態の第２例に係るデータの消去時における配線の電位を示すタイミングチャートである。 図２６は、第５実施形態の第３例に係るデータの消去時における配線の電位を示すタイミングチャートである。 図２７は、第５実施形態の第４例に係るデータの消去時における配線の電位を示すタイミングチャートである。 図２８は、第６実施形態の第１例に係るデータの消去時における配線の電位を示すタイミングチャートである。 図２９は、第６実施形態の第２例に係るデータの消去時における配線の電位を示すタイミングチャートである。 図３０は、第６実施形態の第３例に係るデータの消去時における配線の電位を示すタイミングチャートである。 図３１は、第６実施形態の第４例に係るデータの消去時における配線の電位を示すタイミングチャートである。 図３２は、第７実施形態の第１例に係るビット線接続部の回路図である。 図３３は、第７実施形態の第１例に係るデータの消去時における配線の電位を示すタイミングチャートである。 図３４は、第７実施形態の第１例に係るデータの消去時における配線の電位を示すタイミングチャートである。 図３５は、第７実施形態の第２例に係るビット線接続部の回路図である。 図３６は、第７実施形態の第２例に係るデータの消去時における配線の電位を示すタイミングチャートである。 図３７は、第７実施形態の第２例に係るデータの消去時における配線の電位を示すタイミングチャートである。 図３８は、第７実施形態の第３例に係るソース線接続部の回路図である。 図３９は、第７実施形態の第４例に係るソース線接続部の回路図である。 図４０は、第８実施形態に係るメモリセルアレイの断面図である。 図４１は、第８実施形態に係るデータの消去動作を示すフローチャートである。 図４２は、第８実施形態に係るデータの消去動作の例を示すフローチャートである。 図４３は、第９実施形態に係るデータの消去動作を示すフローチャートである。 図４４は、第９実施形態に係るデータの消去の第１のパターンの消去対象メモリセルトランジスタを示すストリンググループの回路図である。 図４５は、第９実施形態に係るデータの消去の第２のパターンの消去対象メモリセルトランジスタを示すストリンググループの回路図である。 図４６は、第９実施形態に係るデータの消去の第３のパターンの消去対象メモリセルトランジスタを示すストリンググループの回路図である。 図４７は、第９実施形態に係るデータの消去の第４のパターンの消去対象メモリセルトランジスタを示すストリンググループの回路図である。 図４８は、第９実施形態の第１例に係るデータの消去時における配線の電位を示すタイミングチャートである。 図４９は、第９実施形態の第２例に係るデータの消去時における配線の電位を示すタイミングチャートである。 図５０は、電荷蓄積層にトラップされたホールを示すストリンググループの断面図である。 図５１は、電荷蓄積層にトラップされたホールを示すＮＡＮＤストリングの断面図である。 図５２は、消去時における電荷蓄積層でのホールの挙動を示すＮＡＮＤストリングの断面図である。 図５３は、プログラム時における電荷蓄積層でのホールと電荷の挙動を示すＮＡＮＤストリングの断面図である。 図５４は、プログラム後における電荷蓄積層でのホールと電荷の挙動を示すＮＡＮＤストリングの断面図である。 図５５は、第９実施形態に係る消去時におけるワード線位置と電荷蓄積層の電位の関係を示すグラフである。 図５６は、第１０実施形態の第１例に係るメモリセルアレイの回路図である。 図５７は、第１０実施形態の第１例に係るデータの消去時における配線の電位を示すタイミングチャートである。 図５８は、第１０実施形態の第２例に係るメモリセルアレイの回路図である。 図５９は、第１０実施形態の第２例に係るデータの消去時における配線の電位を示すタイミングチャートである。 図６０は、第１０実施形態の第３例に係るメモリセルアレイの回路図である。 図６１は、第１０実施形態の第３例に係るデータの消去時における配線の電位を示すタイミングチャートである。 図６２は、第１０実施形態の第４例に係るメモリセルアレイの回路図である。 図６３は、第１０実施形態の第４例に係るデータの消去時における配線の電位を示すタイミングチャートである。 図６４は、第１１実施形態に係る消去累積回数とレイヤ間の消去特性の差を示すグラフである。 図６５は、第１１実施形態の第１例に係るデータの消去動作を示すフローチャートである。 図６６は、第１１実施形態の第１例に係るデータの消去累積回数とＶＥＲＡの電圧の関係を示すグラフである。 図６７は、第１１実施形態の第１例に係る出荷設定モードによる消去動作時の各種信号のタイミングチャートである。 図６８は、第１１実施形態の第１例に係るプリフィックスコマンドを用いた消去動作時の各種信号のタイミングチャートである。 図６９は、第１１実施形態の第２例に係る管理テーブルの概念図である。 図７０は、第１１実施形態の第２例に係るデータの消去動作を示すフローチャートである。 図７１は、第１１実施形態の第２例に係る消去ループ回数とＶＥＲＡの電圧の関係を示すグラフである。 図７２は、第１１実施形態の第２例に係る消去動作完了時の各種信号のタイミングチャートである。 図７３は、第１１実施形態の第３例に係るデータの消去動作を示すフローチャートである。 図７４は、第１１実施形態の第３例に係る消去累積回数とＶＥＲＡの電圧及び消去ループ回数の関係を示すグラフである。 図７５は、第１１実施形態の変形例に係る消去累積回数とＶＥＲＡとの関係を示すグラフである。 図７６は、第１１実施形態の変形例に係る消去累積回数、消去ループ回数、及びＶＥＲＡの関係を示すグラフである。 図７７は、第１１実施形態の変形例に係る消去累積回数、消去ループ回数、及びＶＥＲＡの関係を示すグラフである。
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
１．第１実施形態
第１実施形態に係る半導体記憶装置及びデータ消去方法について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成について
１．１．１ メモリシステムの構成について
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。図１は、本実施形態に係るメモリシステムのブロック図である。
図示するようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００及びコントローラ２００を備えている。コントローラ２００とＮＡＮＤ型フラッシュメモリ１００は、例えばそれらの組み合わせにより一つの半導体記憶装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルトランジスタを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ１００の構成の詳細は後述する。
コントローラ２００は、外部のホスト機器からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対して読み出し、書き込み、消去等を命令する。また、ＮＡＮＤ型フラッシュメモリ１００のメモリ空間を管理する。
コントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェイス回路２５０、及びＥＣＣ回路２６０を備えている。
ホストインターフェイス回路２１０は、コントローラバスを介してホスト機器と接続され、ホスト機器との通信を司る。そして、ホスト機器から受信した命令及びデータを、それぞれＣＰＵ２３０及びバッファメモリ２４０に転送する。またＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器へ転送する。
ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そして、ＣＰＵ２３０から受信した命令をＮＡＮＤ型フラッシュメモリ１００に転送し、また書き込み時にはバッファメモリ２４０内の書き込みデータをＮＡＮＤ型フラッシュメモリ１００へ転送する。更に読み出し時には、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータをバッファメモリ２４０へ転送する。
ＣＰＵ２３０は、コントローラ２００全体の動作を制御する。例えば、ホスト機器から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェイスに基づく書き込み命令を発行する。読み出し及び消去の際も同様である。またＣＰＵ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。更にＣＰＵ２３０は、各種の演算を実行する。例えば、データの暗号化処理やランダマイズ処理等を実行する。
ＥＣＣ回路２６０は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。すなわちＥＣＣ回路２６０は、データの書き込み時には書き込みデータに基づいてパリティを生成し、読み出し時にはパリティからシンドロームを生成して誤りを検出し、この誤りを訂正する。なお、ＣＰＵ２３０がＥＣＣ回路２６０の機能を有していても良い。
内蔵メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。また、本実施形態に係る内蔵メモリ２２０は、例えば消去動作時に使用される管理テーブルを保持する。
１．１．２ 半導体記憶装置の構成について
次にＮＡＮＤ型フラッシュメモリ１００の構成について説明する。
１．１．２．１ 半導体記憶装置の全体構成について
図２は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１００は、大まかにはコア部１１０及び周辺回路１２０を備えている。
コア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４を備えている。
メモリセルアレイ１１１は、複数の不揮発性メモリセルトランジスタＭＴの集合である複数のブロックＢＬＫ（ＢＬＫ１、ＢＬＫ２、…）を備えている。同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、それぞれがワード線及びビット線に関連付けられたメモリセルトランジスタＭＴの集合である複数のメモリユニットＭＵ（ＭＵ１、ＭＵ２、…）を備えている。メモリユニットＭＵの各々は、メモリセルトランジスタが直列接続されたＮＡＮＤストリングＳＲ（ＳＲ１、ＳＲ２、ＳＲ３、…）の集合である複数のストリンググループＧＲ（ＧＲ１、ＧＲ２、ＧＲ３、ＧＲ４、…）を備えている。もちろん、メモリセルアレイ１１１内のメモリユニットＭＵ数や、１メモリユニットＭＵ内のストリンググループＧＲ数、１ストリンググループ内のＮＡＮＤストリングＳＲ数は任意である。メモリセルアレイ１１１の詳細については後述する。
ロウデコーダ１１２は、メモリユニットＭＵのアドレスや後述するページのアドレスをデコードして、対応するメモリユニットＭＵのいずれかのワード線ＷＬを選択する。そしてロウデコーダ１１２は、選択ワード線ＷＬ及び非選択ワード線ＷＬに、適切な電圧を印加する。
センスアンプ１１３は、ビット線ＢＬ毎に設けられたセンス回路を備える。センス回路の各々は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルトランジスタＭＴに転送する。メモリセルアレイ１１１へのデータの読み出し及び書き込みは、複数のメモリセルトランジスタＭＴ単位で行われ、この単位がページとなる。
周辺回路１２０は、制御部１２１、電圧発生回路１２２、レジスタ１２３、及びドライバ１２４、カウンタ１２５を備える。
制御部１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
電圧発生回路１２２は、データの書き込み、読み出し、及び消去に必要な電圧を発生させ、ドライバ１２４に供給する。
ドライバ１２４は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４などに供給する。この電圧が、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４によってメモリセルトランジスタＭＴに印加される。
レジスタ１２３は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによってコントローラに動作が正常に完了したか否かを通知する。あるいは、レジスタ１２３は、種々のテーブルを保持することも可能である。
カウンタ１２５は、種々のデータをカウントする。例えば、データの消去動作の際、消去を失敗したビット数をカウントし、記録する。
１．１．２．２ メモリセルアレイの構成について
図３は、本実施形態に係るメモリセルアレイ１１１の回路図である。図示するようにメモリセルアレイ１１１は、各ブロックＢＬＫ内に複数のメモリユニットＭＵ（ＭＵ１、ＭＵ２）を備えている。図３では２つのメモリユニットＭＵのみが図示されているが、３つ以上であっても良く、その数は限定されるものではない。
メモリユニットＭＵの各々は、例えば４つのストリンググループＧＲ（ＧＲ１〜ＧＲ４）を備えている。もちろん、ストリンググループＧＲの数は４つに限らず、３つ以下でもあっても良いし、５つ以上であっても良い。なお、メモリユニットＭＵ１及びＭＵ２間で区別する際には、メモリユニットＭＵ１のストリンググループＧＲをそれぞれＧＲ１−１〜ＧＲ４−１と呼び、メモリユニットＭＵ２のストリンググループＧＲをそれぞれＧＲ１−２〜ＧＲ４−２と呼ぶ。
ストリンググループＧＲの各々は、例えば３つのＮＡＮＤストリングＳＲ（ＳＲ１〜ＳＲ３）を備えている。もちろん、ＮＡＮＤストリングＳＲの数は３つに限らず、４つ以上であっても良い。ＮＡＮＤストリングＳＲの各々は、選択トランジスタＳＴ１及びＳＴ２、並びに４つのメモリセルトランジスタＭＴ（ＭＴ１〜ＭＴ４）を備えている。メモリセルトランジスタＭＴの数は４つに限らず、５つ以上であっても良いし、３つ以下であっても良い。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備えるトランジスタを形成し、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電膜を用いたＦＧ型であっても良い。ＭＯＮＯＳ型の場合、隣接するメモリセルトランジスタ間で電荷蓄積層が連続していても良いが、ＦＧ型の場合、電荷蓄積層はメモリセルトランジスタ毎に分離される。以下では一例として、メモリセルトランジスタＭＴがＭＯＮＯＳ型である場合を例に説明する。
ストリンググループＧＲ内において、３つのＮＡＮＤストリングＳＲ１〜ＳＲ３は、半導体基板上方に順次積層されており、ＮＡＮＤストリングＳＲ１が最下層に形成され、ＮＡＮＤストリングＳＲ２が中間層に形成され、ＮＡＮＤストリングＳＲ３が最上層に形成される。そして、同一のストリンググループＧＲに含まれる選択トランジスタＳＴ１及びＳＴ２のゲートは、それぞれ同一のセレクトゲート線ＧＳＬ１及びＧＳＬ２に接続され、同一列に位置するメモリセルトランジスタＭＴの制御ゲートは同一のワード線ＷＬに接続されている。更に、あるストリンググループＧＲ内の３つの選択トランジスタＳＴ１のドレインは、選択トランジスタＣＳＧを介して、互いに異なるビット線ＢＬに接続され、選択トランジスタＳＴ２のソースは同一のソース線ＳＬに接続されている。
具体的には、奇数番目のストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ１のドレインは、カラム選択トランジスタＣＳＧ１及びＣＳＧ３のソースにそれぞれ接続され、選択トランジスタＳＴ２のソースは、ソース線ＳＬ１に共通に接続される。一方、偶数番目のストリンググループＧＲ２及びＧＲ４の選択トランジスタＳＴ１のドレインは、カラム選択トランジスタＣＳＧ２及びＣＳＧ４のソースにそれぞれ接続され、選択トランジスタＳＴ２のソースは、ソース線ＳＬ２に共通に接続される。
そして、ストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ１のゲート、並びにストリンググループＧＲ２及びＧＲ４の選択トランジスタＳＴ２のゲートは、同一のセレクトゲート線ＧＳＬ１に共通に接続される。また、ストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ２のゲート、並びにストリンググループＧＲ２及びＧＲ４の選択トランジスタＳＴ１のゲートは、同一のセレクトゲート線ＧＳＬ２に共通に接続されている。
またストリンググループＧＲ１及びＧＲ３では、メモリセルトランジスタＭＴ１、ＭＴ２、ＭＴ３、及びＭＴ４の制御ゲートはワード線ＷＬ１、ＷＬ２、ＷＬ３、及びＷＬ４にそれぞれ接続される。これに対し、ストリンググループＧＲ２及びＧＲ４では、メモリセルトランジスタＭＴ４、ＭＴ３、ＭＴ２、及びＭＴ１の制御ゲートは、ワード線ＷＬ１、ＷＬ２、ＷＬ３、及びＷＬ４にそれぞれ接続される。
また、あるメモリユニットＭＵに含まれる４つのストリンググループＧＲ１〜ＧＲ４のＮＡＮＤストリングＳＲ１〜ＳＲ３は互いに同一のビット線ＢＬに接続され、異なるメモリユニットＭＵは互いに異なるビット線ＢＬに接続されている。より具体的には、メモリユニットＭＵ１において、ストリンググループＧＲ１〜ＧＲ４におけるＮＡＮＤストリングＳＲ１〜ＳＲ３の選択トランジスタＳＴ１のドレインはそれぞれ、カラム選択トランジスタＣＳＧ（ＣＳＧ１〜ＣＳＧ４）を介してビット線ＢＬ１〜ＢＬ３に接続されている。カラム選択トランジスタＣＳＧは、例えばメモリセルトランジスタＭＴや選択トランジスタＳＴ１及びＳＴ２等と同様の構成を有しており、各メモリユニットＭＵにおいて、ビット線ＢＬに選択する１つのストリンググループＧＲを選択する。従って、各ストリンググループＧＲに対応付けられたカラム選択トランジスタＣＳＧ１〜ＣＳＧ４のゲートは、それぞれ異なる制御信号線ＳＳＬ１〜ＳＳＬ４によって制御される。
以上説明した構成を有するメモリユニットＭＵが、図３を記載した紙面において上下方向に複数配列される。これらの複数のメモリユニットＭＵは、メモリユニットＭＵ１とワード線ＷＬ及びセレクトゲート線ＧＳＬ１及びＧＳＬ２を共有する。他方で、ビット線ＢＬはメモリユニット毎に独立しており、例えばメモリユニットＭＵ２に対しては、メモリユニットＭＵ１と異なる３本のビット線ＢＬ４〜ＢＬ６が対応付けられる。同様にして、メモリユニットＭＵ３にはビット線ＢＬ７〜ＢＬ９が対応付けられる。つまり、各メモリユニットＭＵに対応付けられるビット線ＢＬの本数は、１つのストリンググループＧＲに含まれるＮＡＮＤストリングＳＲの総数に対応する。従って、ＮＡＮＤストリングＳＲが４層あれば、１つのメモリユニットＭＵに対応するビット線数も４本であり、その他の数の場合も同様である。また、制御信号線ＳＳＬ１〜ＳＳＬ４は、メモリユニットＭＵ間で共通にされる。
上記構成において、各メモリユニットＭＵから１つずつ選択されたストリンググループＧＲにおける同一ワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合が、「ページ」と呼ばれる単位となる。そして、データの書き込み及び読み出しはページ単位で行われる。例えば図３では、一例として、信号ＳＳＬ１及びワード線ＷＬ１が選択された場合、メモリユニットＭＵ１のストリンググループＧＲ１−１とメモリユニットＭＵ２のストリンググループＧＲ１−２において、ワード線ＷＬ１に接続されたメモリセルトランジスタＭＴによって、１ページが形成される。そして、このページに含まれる６つのメモリセルトランジスタＭＴ１は、ビット線ＢＬ１〜ＢＬ６にそれぞれ接続される。メモリユニットＭＵが３つ設けられる場合には、更にメモリユニットＭＵ３のストリンググループＧＲ１−３におけるメモリセルトランジスタＭＴ１が、上記ページに含まれる。その他の信号線ＳＳＬまたはワード線ＷＬが選択された場合も同様である。
図４はメモリセルアレイ１１１の斜視図であり、図５はメモリセルアレイ１１１の平面図であり、図６は図５における６−６線に沿った断面図であり、図７は図５における７−７線に沿った断面図であり、図８は図５における８−８線に沿った断面図である。図４、図６、及び図８では１つのメモリユニットＭＵを図示しており、図５及び図７は２つのメモリユニットＭＵ１及びＭＵ２を図示している。
図示するように、半導体基板２０上には絶縁膜２１が形成され、絶縁膜２１上にメモリセルアレイ１１１が形成される。
絶縁膜２１上には、半導体基板２０表面に対する垂直方向である第１方向に直交する第２方向に沿ったストライプ形状の、例えば４つのフィン型構造２４（２４−１〜２４−４）が形成されることで、１つのメモリユニットＭＵが形成されている。フィン型構造２４の各々は、交互に積層された絶縁膜２２（２２−１〜２２−４）及び半導体層２３（２３−１〜２３−３）を含む。このフィン型構造２４の各々が、図３で説明したストリンググループＧＲに相当する。そして、最下層の半導体層２３−１がＮＡＮＤストリングＳＲ１の電流経路（チャネルが形成される領域）に相当し、最上層の半導体層２３−３がＮＡＮＤストリングＳＲ３の電流経路に相当し、その間に位置する半導体層２３−２がＮＡＮＤストリングＳＲ２の電流経路に相当する。
フィン型構造２４の上面及び側面には、トンネル絶縁膜２５、電荷蓄積層２６、ブロック絶縁膜２７、及び導電膜２８が順次形成されている（図６参照）。電荷蓄積層２６は例えば絶縁膜により形成される。また導電膜２８は例えば金属で形成され、ワード線ＷＬまたはセレクトゲート線ＧＳＬ１及びＧＳＬ２として機能する。ワード線ＷＬ及びセレクトゲート線ＧＳＬ１及びＧＳＬ２は、複数のメモリユニットＭＵ間で、複数のフィン型構造２４を跨ぐようにして形成される。他方で制御信号線ＳＳＬ１〜ＳＳＬ４は、個々のフィン型構造２４毎に独立している。
フィン型構造２４は、その一端部がメモリセルアレイ１１１の端部に引き出されて、引き出された領域においてビット線ＢＬと接続される。すなわち、一例としてメモリユニットＭＵ１に着目すると、奇数番目のフィン型構造２４−１及び２４−３の一端部は、第２方向に沿ってある領域まで引き出されて共通に接続され、この領域にコンタクトプラグＢＣ１〜ＢＣ３が形成される。この領域に形成されたコンタクトプラグＢＣ１は、ストリンググループＧＲ１及びＧＲ３の半導体層２３−１とビット線ＢＬ１とを接続され、半導体層２３−２及び２３−３とは絶縁されている。コンタクトプラグＢＣ２は、ストリンググループＧＲ１及びＧＲ３の半導体層２３−２とビット線ＢＬ２とを接続され、半導体層２３−１及び２３−３とは絶縁されている。コンタクトプラグＢＣ３は、ストリンググループＧＲ１及びＧＲ３の半導体層２３−３とビット線ＢＬ３とを接続され、半導体層２３−１及び２３−２とは絶縁されている。
他方で、偶数番目のフィン型構造２４−２及び２４−４の一端部は、フィン型構造２４−１及び２４−３の一端部と第２方向で対向する領域まで引き出されて共通に接続され、この領域にコンタクトプラグＢＣ１〜ＢＣ３が形成される。この領域に形成されたコンタクトプラグＢＣ１は、ストリンググループＧＲ２及びＧＲ４の半導体層２３−１とビット線ＢＬ１とを接続され、半導体層２３−２及び２３−３とは絶縁されている。コンタクトプラグＢＣ２は、ストリンググループＧＲ２及びＧＲ４の半導体層２３−２とビット線ＢＬ２とを接続され、半導体層２３−１及び２３−３とは絶縁されている。コンタクトプラグＢＣ３は、ストリンググループＧＲ２及びＧＲ４の半導体層２３−３とビット線ＢＬ３とを接続され、半導体層２３−１及び２３−２とは絶縁されている。
上記のように、奇数番目のフィン型構造２４−１及び２４−３（すなわちストリンググループＧＲ１及びＧＲ３）と、偶数番目のフィン型構造２４−２及び２４−４（すなわちストリンググループＧＲ２及びＧＲ４）とは、ＮＡＮＤストリングＳＲの配列が互いに逆になるように配置されている。例えば図５では、奇数番目のフィン型構造２４−１及び２４−３は、図面左側のビット線ＢＬに接続され、制御信号線ＳＳＬ１及びＳＳＬ３が、図面左側に配置される。従って選択トランジスタＳＴ１は、図面左側に位置し、選択トランジスタＳＴ２に図面右側に位置する。また、メモリセルトランジスタＭＴ１〜ＭＴ４は、図面左側からＭＴ１〜ＭＴ４の順に位置する。これに対して、偶数番目のフィン型構造２４−２及び２４−４は、図面右側のビット線ＢＬに接続され、制御信号線ＳＳＬ２及びＳＳＬ４が、図面右側に配置される。従って選択トランジスタＳＴ１は、図面右側に位置し、選択トランジスタＳＴ２に図面左側に位置する。また、メモリセルトランジスタＭＴ１〜ＭＴ４は、図面右側からＭＴ１〜ＭＴ４の順に位置する。
もちろん、上記の説明はメモリユニットＭＵ１の場合のものであり、例えばメモリユニットＭＵ２の場合には、コンタクトプラグＢＣ４〜ＢＣ６が形成され、これらが半導体層２３−１〜２３−３をそれぞれビット線ＢＬ４〜ＢＬ６に接続する（図７参照）。
また、フィン型構造２４の他端上にはコンタクトプラグＳＣが形成される。コンタクトプラグＳＣは、半導体層２３−１〜２３−３をソース線ＳＬに接続する。
上記構成において、ＮＡＮＤストリングＳＲ１〜ＳＲ３に含まれるメモリセルトランジスタＭＴは、その製造過程におけるドライエッチングの加工特性等により、形状が互いに異なる場合がある。例えば、交互に積層された絶縁膜２２（２２−１〜２２−４）と半導体層２３（２３−１〜２３−３）を一括して加工する場合、図６に示すように加工後の形状は上層ほど幅が狭く、また、側面は曲線形状となることがある。このとき、第１方向と第３方向で形成される平面で見た半導体層２３側面の長さ、すなわちメモリセルトランジスタＭＴのゲート長は、半導体層２３−１に形成されるメモリセルトランジスタＭＴが最も短い。次いで半導体層２３−２に形成されるメモリセルトランジスタＭＴが短い。そして、半導体層２３−３に形成されるメモリセルトランジスタＭＴが最も長い。つまりゲート長は、上層に位置するメモリセルトランジスタＭＴほど長く、下層に位置するメモリセルトランジスタＭＴほど短くなる。また、第３方向に沿った半導体層２３の幅は、半導体層２３−１が最も広く、次いで半導体層２３−２が広く、半導体層２３−１が最も狭くなる。つまり半導体層２３の幅は、上層に位置するものほど狭く、下層に位置するものほど広くなる。
またワード線ＷＬ（導電膜２８）は、図８に示すように、上方ほど狭い形状となることがある。図示するように第２方向に沿ったワード線ＷＬの幅、すなわち、メモリセルトランジスタＭＴのゲート幅は、半導体層２３−１に形成されるメモリセルトランジスタＭＴが最も広い。次いで半導体層２３−２に形成されるメモリセルトランジスタＭＴが広い。そして、半導体層２３−３に形成されるメモリセルトランジスタＭＴが最も狭い。つまり、ゲート幅は、上層に位置するものほど狭く、下層に位置するものほど広くなる。
このように、製造ばらつきによって、各レイヤのメモリセルトランジスタＭＴは互いに異なる形状を有することがある。この結果、メモリセルトランジスタＭＴの特性は、レイヤ毎にばらつく。なお、図６及び図８の例では被加工層が上方ほど細くなる場合を例に挙げて説明したが、ドライエッチングの特性により、例えば、下方ほど細い場合、あるいは中間部が細くなる場合がある。従って、レイヤ間におけるメモリセルトランジスタＭＴの特性のばらつきは一定ではない。しかし、本実施形態は、いずれの場合においても適用可能である。
なおメモリセルアレイ１１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．２ データの消去動作について
次に本実施形態に係るデータの消去動作について説明する。データの消去動作は、データの消去（電荷蓄積層から電荷を抜く動作）と、後述するベリファイ動作（消去ベリファイ及びリトライ判定）を含む。そしてデータの消去とベリファイ動作のセットを繰り返すことにより、消去対象の全メモリセルトランジスタＭＴの閾値電圧が消去レベルに設定される。以下では、このデータの消去とベリファイ動作のセットのことを、「消去ループ」と呼ぶことがある。また以下では、消去対象ブロックＢＬＫ内に、図３に示すメモリユニットＭＵ１、ＭＵ２がある場合を例に説明する。なお、１つのブロックＢＬＫを構成するメモリユニットＭＵ数は１つでも良く、３つ以上であっても良い。
１．２．１ データの消去動作の全体的な流れについて
図９は、データの消去動作の流れを示すフローチャートである。図示するように、まず制御部１２１は、コントローラ２００から消去命令を受信する（ステップＳ１０）。
この受信命令を受信することにより、ＮＡＮＤ型フラッシュメモリ１００の制御部１２１は消去動作を開始する。すなわちドライバ１２４は、制御部１２１の命令に従って、消去対象であるメモリユニットＭＵ１、ＭＵ２に共通に接続されている制御信号線ＳＳＬ１〜ＳＳＬ４に“Ｈ”レベルを与え、これによりカラム選択トランジスタＣＳＧ１〜ＣＳＧ４をオン状態とする。その結果、ストリンググループＧＲ１−１〜ＧＲ４−１、ＧＲ１−２〜ＧＲ４−２が消去対象として選択される。他方でドライバ１２４は、消去対象ではないメモリユニットＭＵの制御信号線ＳＳＬを“Ｌ”レベルとすることで、これらのメモリユニットＭＵを非選択状態とする。
なお、制御信号線ＳＳＬ１〜ＳＳＬ４は、メモリユニットＭＵ１、ＭＵ２に共通に接続されていても良いし、あるいは独立していても良い。制御信号線ＳＳＬがメモリユニットＭＵ毎に独立している場合、メモリユニットＭＵ２は、制御信号線ＳＳＬ５〜ＳＳＬ８に接続される。そして、ドライバ１２４は、制御信号線ＳＳＬ５〜ＳＳＬ８にも“Ｈ”レベルを与える。
次にロウデコータ１１２は、全ワード線ＷＬ１〜ＷＬ４及びセレクトゲート線ＧＳＬ１、ＧＳＬ２に消去に必要な電圧を印加する。またソース線ドライバ１１４は、ソース線ＳＬ１、ＳＬ２に消去に必要な電圧を印加する。センスアンプ１１３あるいはドライバ１２４は、ビット線ＢＬ１〜ＢＬ６に消去に必要な電圧を印加する（電圧の詳細については１．２．３で後述する）。これによりメモリユニットＭＵ１、ＭＵ２のメモリセルトランジスタＭＴの保持するデータが消去される（ステップＳ１１）。
次に制御部１２１は、消去ベリファイを実行する（ステップＳ１２）。消去ベリファイとは、消去の後、メモリセルトランジスタＭＴからデータを読み出して、データが消去されているか否か、言い換えればメモリセルトランジスタＭＴの閾値が十分に低下しているか否かを判定する処理である。以下、メモリセルトランジスタＭＴのデータが消去されていると判定された状態を「消去ベリファイにパスした」と呼び、未だデータの消去が完了していないと判定された状態を「消去ベリファイにフェイルした」と呼ぶことにする。
制御部１２１は、ストリンググループＧＲ（列）単位で消去ベリファイを行う。本実施形態では、まず制御部１２１は、ストリンググループＧＲ１−１、ＧＲ１−２の消去ベリファイを行う。すなわちドライバ１２４は、制御部１２１の命令に従って、制御信号線ＳＳＬ１に“Ｈ”レベルを与え、制御信号線ＳＳＬ２〜ＳＳＬ４に“Ｌ”レベルを与える。これにより、カラム選択トランジスタＣＳＧ１は、オン状態となり、ストリンググループＧＲ１−１、ＧＲ１−２のＮＡＮＤストリングＳＲ１〜ＳＲ３は、ビット線ＢＬ１〜ＢＬ６にそれぞれ電気的に接続される。他方でカラム選択トランジスタＣＳＧ２〜ＣＳＧ４はオフ状態となり、ストリンググループＧＲ２−１〜ＧＲ４−１、ＧＲ２−２〜ＧＲ４−２のＮＡＮＤストリングＳＲ１〜ＳＲ３は、ビット線ＢＬ１〜ＢＬ６から電気的に分離される。
次にロウデコーダ１１２は、ワード線ＷＬ１〜ＷＬ４に消去ベリファイ用の電圧を印加する。またロウデコーダ１１２は、セレクトゲート線ＧＳＬ１及びＧＳＬ２に“Ｈ”レベルを与え、選択トランジスタＳＴ１及びＳＴ２をオン状態にする。
次にセンスアンプ１１３は、ビット線ＢＬ１〜ＢＬ６にプリチャージ電圧を印加する。そしてセンスアンプ１１３は、ビット線ＢＬ１〜ＢＬ６の電流または電圧をセンス・増幅する。これにより、センスアンプ１１３は、ビット線ＢＬ１〜ＢＬ６にそれぞれ接続されるストリンググループＧＲ１−１、ＧＲ１−２のＮＡＮＤストリングＳＲ１〜ＳＲ３の全てのメモリセルトランジスタＭＴからデータを読み出す。
消去ベリファイでは、センスアンプ１１３は、カラム選択ゲートＣＳＧによってビット線ＢＬに接続されたＮＡＮＤストリングＳＲに含まれる全てのメモリセルトランジスタＭＴから、データを同時に読み出している。従って、いずれかのＮＡＮＤストリングＳＲの全てのメモリセルトランジスタＭＴのデータの消去が完了していれば、このＮＡＮＤストリングＳＲに対応するビット線ＢＬからソース線ＳＬに電流が流れる。その結果、当該ＮＡＮＤストリングＳＲは、消去ベリファイにパスする。他方で、いずれかのＮＡＮＤストリングＳＲ内に消去未了なメモリセルトランジスタＭＴが少なくとも１つ以上存在すれば、対応するビット線ＢＬからソース線ＳＬに電流は流れない。よって、当該ＮＡＮＤストリングＳＲは、消去ベリファイにフェイルする。
次に消去ベリファイの結果は、フェイルビットとしてカウントされる。すなわち、あるビット線ＢＬに接続されたＮＡＮＤストリングＳＲについて、消去ベリファイをパスすればフェイルビットは０、消去ベリファイをフェイルすればフェイルビットは１とカウントされる。そして、フェイルビット数は、レイヤ毎にカウンタ１２５がカウントする。すなわち、カウンタ１２５は、ビット線ＢＬ１、ＢＬ４、ＢＬ７、…ＢＬ（３ｉ＋１）のフェイルビット数（但し、ｉ＝０、１、２、３、…）を、最下層に位置するＮＡＮＤストリングＳＲ１の消去ベリファイ結果としてカウントする。またカウンタ１２５は、ビット線ＢＬ２、ＢＬ５、ＢＬ８、…ＢＬ（３ｉ＋２）のフェイルビット数を、中間層に位置するＮＡＮＤストリングＳＲ２の消去ベリファイ結果としてカウントする。更にカウンタ１２５は、ビット線ＢＬ３、ＢＬ６、ＢＬ９、…ＢＬ（３ｉ＋３）のフェイルビット数を、最上層に位置するＮＡＮＤストリングＳＲ３の消去ベリファイ結果としてカウントする。
但し、カウント対象となるビット線ＢＬは、消去対象メモリユニットＭＵに接続されたビット線ＢＬだけで十分であり、本実施形態の場合には、ビット線ＢＬ１〜ＢＬ６に存在するフェイルビットがカウント対象となる。
引き続き制御部１２１は、ストリンググループＧＲ２−１、ＧＲ２−２のＮＡＮＤストリングＳＲ１〜ＳＲ３につき消去ベリファイを行う。次に制御部１２１は、ストリンググループＧＲ３−１、３−２のＮＡＮＤストリングＳＲ１〜ＳＲ３につき消去ベリファイを行う。最後に制御部１２１は、ストリンググループＧＲ４−１、ＧＲ４−２のＮＡＮＤストリングＳＲ１〜ＳＲ３につき消去ベリファイを行う。つまり、１つのメモリユニットＭＵに含まれるストリンググループＧＲ数と同じ回数の消去ベリファイが行われる。そしてカウンタ１２５は、フェイルビット数をレイヤ毎にカウントする。
次に制御部１２１は、レイヤ毎に消去ベリファイ結果のリトライ判定を行う（ステップＳ１３）。以下では、消去ベリファイの結果からレイヤ毎に“消去完了”か、あるいは“消去未了で再度消去が必要（消去のリトライが必要）”かを判定するための動作を「リトライ判定」と呼ぶ。
リトライ判定において、制御部１２１は、カウンタ１２５でカウントされたレイヤ毎のフェイルビット数を合計し、その合計数と判定基準ビット数とを比較する。なお、判定基準ビット数はリトライ判定のために任意に設定される数値であり、例えば、ＥＣＣ回路２６０で救済可能なフェイルビット数であっても良い。また、判定基準ビット数は各レイヤ共通であってもよく、あるいはレイヤ毎に異なっていても良く、判定基準ビット数は任意に設定され得る。
制御部１２１は、いずれかのレイヤに関するフェイルビット数の合計が判定基準ビット数よりも少なければ、そのレイヤの消去が完了したと判定する。他方で、制御部１２１は、いずれかのレイヤに関するフェイルビット数の合計が判定基準ビット数よりも多ければ、そのレイヤの消去が未了であると判定する。
全てのレイヤがリトライ判定をパスしていれば（ステップＳ１４、Ｙｅｓ）、制御部１２１は、データの消去動作を終了する。他方で、あるレイヤでリトライ判定をフェイルした場合（ステップＳ１４、Ｎｏ）、制御部１２１は、カウンタ１２５をリセットした後、そのレイヤに対してデータの消去を行う（ステップＳ１５）。この際、制御部１２１は、リトライ判定をパスしたレイヤに対しては、データの消去を行わない(消去電圧を印加しない)。
次にステップＳ１２に戻り、制御部１２１は、前回のリトライ判定にフェイルしたレイヤに対して、消去ベリファイを行う。そしてカウンタ１２５は、フェイルビット数をカウントする（ステップＳ１２）。さらに制御部１２１は、前回のリトライ判定にフェイルしたレイヤにつき、消去ベリファイ結果のリトライ判定を行う（ステップＳ１３）。なお、制御部１２１は、前回のリトライ判定にパスしたレイヤに関しては、消去ベリファイとリトライ判定を行わない。
制御部１２１は、上記データの消去、消去ベリファイ及びリトライ判定を含む消去ループを、全てのレイヤのリトライ判定がパスするまで（ステップＳ１４、Ｙｅｓ）、あるいは予め設定された消去ループの上限回数まで、繰り返し実施する。
１．２．２ 消去動作の具体例について
上記１．２．１で説明した消去動作を、具体例を挙げて、以下説明する。図１０は、具体例として図９に示すフローチャートにおいて、２回の消去ループでリトライ判定がパスした場合のフローを示す。
図示するように、まず１回目の消去ループでは、制御部１２１は、全レイヤ（最上層、中間層、最下層）のＮＡＮＤストリングＳＲを消去対象とし、これらのＮＡＮＤストリングＳＲが保持するデータを消去する（図９のステップＳ１１に対応）。
次に制御部１２１は、消去ベリファイをストリンググループＧＲ（列）単位で行う（図９のステップＳ１２に対応）。すなわち制御部１２１は、まず各メモリユニットＭＵにおける例えばストリンググループＧＲ１に対して、消去ベリファイを実行する（図１０の“Ｅｖｆｙ１”）。そしてカウンタ１２５は、各レイヤに対応するＮＡＮＤストリングＳＲ毎に、フェイルビット数をカウントする。すなわちカウンタ１２５は、最下層のＮＡＮＤストリングＳＲ１に対応するビット線ＢＬ１、ＢＬ４、ＢＬ７、…ＢＬ（３ｉ＋１）に含まれるフェイルビット数をカウントする。この際、本例では、ａ１個のフェイルビットが見つかったと仮定する（カウント数＝ａ１）。するとカウンタ１２５は、このカウント数ａ１を、いずれかのラッチ回路に保持させる。
同様にしてカウンタ１２５は、中間層のＮＡＮＤストリングＳＲ２に対応するビット線ＢＬ２、ＢＬ５、ＢＬ８、…ＢＬ（３ｉ＋２）に含まれるフェイルビット数をカウントする。この際、本例では、ｂ１個のフェイルビットが見つかったと仮定する（カウント数＝ｂ１）。するとカウンタ１２５は、このカウント数ｂ１を、いずれかのラッチ回路に保持させる。最上層のＮＡＮＤストリングＳＲ３に対応するビット線ＢＬ３、ＢＬ６、ＢＬ９、…ＢＬ（３ｉ＋３）に関しても同様である。この際、ｃ１個のフェイルビットが見つかったと仮定する（カウント数＝ｃ１）。するとカウンタ１２５は、このカウント数ｃ１を、いずれかのラッチ回路に保持させる。
次に制御部１２１は、ストリンググループＧＲ２に対して、消去ベリファイを実行する（図１０の“Ｅｖｆｙ２”）。この結果、最下層のＮＡＮＤストリングＳＲ１に対応するビット線ＢＬに関してａ２個のフェイルビットが見つかったと仮定する（カウント数＝ａ２）。また、中間層のＮＡＮＤストリングＳＲ２に対応するビット線ＢＬに関してｂ２個のフェイルビットが見つかり（カウント数＝ｂ２）、最上層に関してはｃ２個のフェイルビットが見つかったと仮定する（カウント数＝ｃ２）。するとカウンタ１２５は、このカウント数ａ２、ｂ２、ｃ２を、いずれかのラッチ回路に保持させる。
以下、制御部１２１は同様にして、ストリンググループＧＲ３及びＧＲ４に対して消去ベリファイを実行する（図１０の“Ｅｖｆｙ３”及び“Ｅｖｆｙ４”）。その結果、ストリンググループＧＲ３では、最下層、中間層、及び最上層のビット線ＢＬにつき、ａ３、ｂ３、及びｃ３個のフェイルビットが見つかり、ストリンググループＧＲ４ではａ４、ｂ４、及びｃ４個のフェイルビットが見つかったとする。
次に制御部１２１は、リトライ判定（Ｅｖｆｙ判定）を行う（図９のステップＳ１３に対応）。すなわち制御部１２１は、カウンタ１２５に保持されるａ４と、ラッチ回路に退避されたａ１、ａ２、及びａ３を合計する。この合計結果は、最下層に位置するＮＡＮＤストリングＳＲ１の不良数であり、言い換えればビット線ＢＬ１、ＢＬ４、ＢＬ７、…ＢＬ（３ｉ＋１）に存在するフェイルビットの総数である。そして制御部１２１は、ａ１〜ａ４の総計と判定基準ビット数とを比較する。この結果、（ａ１＋ａ２＋ａ３＋ａ４）＞判定基準ビット数だったと仮定する。すると制御部１２１は、最下層に位置するＮＡＮＤストリングＳＲ１はリトライ判定にフェイルした、と判断する。
同様に制御部１２１は、ｂ１〜ｂ４の総計と判定基準ビット数とを比較する。この結果、（ｂ１＋ｂ２＋ｂ３＋ｂ４）＜判定基準ビット数だったと仮定する。すると制御部１２１は、中間層に位置するＮＡＮＤストリングＳＲ２はリトライ判定にパスした、と判断する。また、制御部１２１は、ｃ１〜ｃ４の総計と判定基準ビット数とを比較する。この結果、（ｃ１＋ｃ２＋ｃ３＋ｃ４）＞判定基準ビット数だったと仮定する。すると制御部１２１は、最上層に位置するＮＡＮＤストリングＳＲ３はリトライ判定にフェイルした、と判断する（ステップＳ１４、Ｎｏ）。従って、制御部１２１は、リトライ判定をフェイルした最下層と最上層に位置するＮＡＮＤストリングＳＲ１、ＳＲ３の２回目の消去を行う（図９のステップＳ１５に対応）。
次に制御部１２１は、上記説明したようにして、最下層と最上層に位置するＮＡＮＤストリングＳＲ１、ＳＲ３の消去ベリファイ（図９のステップＳ１２に対応）とリトライ判定（図９のステップＳ１３に対応）を行う。２回目の消去ループにおける、ＮＡＮＤストリングＳＲ１に対応するフェイルビット数がａ１’〜ａ４’個、ＮＡＮＤストリングＳＲ３に対応するフェイルビット数がｃ１’〜ｃ４’個だったとする。そして、その結果、（ａ１’＋ａ２’＋ａ３’＋ａ４’）＜判定基準ビット数、及び（ｃ１’＋ｃ２’＋ｃ３’＋ｃ４’）＜判定基準ビット数だったと仮定する。すると制御部１２１は、最下層と最上層に位置するＮＡＮＤストリングＳＲ１、ＳＲ３は、２回目のリトライ判定をパスした、と判断して（図９のステップＳ１４、Ｙｅｓに対応）、データの消去動作を終了する。
なお、ここでカウンタ１２５は、各消去ベリファイ（Ｅｖｆｙ１〜Ｅｖｆｙ４）のフェイルビット数をラッチ回路に移動し、別々にカウントしたが、各消去ベリファイ（Ｅｖｆｙ１〜Ｅｖｆｙ４）でカウントしたフェイルビット数をレイヤ毎に順次加算しても良い。
具体例として、最下層に位置するＮＡＮＤストリングＳＲ１のフェイルビット数ａ１〜ａ４について説明する。
例えば、フェイルビット数を順次加算する場合、カウンタ１２５は、消去ベリファイ（Ｅｖｆｙ１）のフェイルビット数ａ１を保持した状態で、消去ベリファイ（Ｅｖｆｙ２）のフェイルビット数ａ２を加算する。従って、消去ベリファイ（Ｅｖｆｙ２）後、カウンタ１２５に保持されているのは、フェイルビット数ａ１とａ２の合計（ａ１＋ａ２）となる。次にカウンタ１２５は、消去ベリファイ（Ｅｖｆｙ３）において、フェイルビット数ａ３を加算することにより、合計数（ａ１＋ａ２＋ａ３）を保持する。次にカウンタ１２５は、消去ベリファイ（Ｅｖｆｙ４）において、フェイルビット数ａ４を加算することにより、合計数（ａ１＋ａ２＋ａ３＋ａ４）を保持する。同様に、カウンタ１２５は、フェイルビット数ｂ１〜ｂ４を加算し、フェイルビット数ｃ１〜ｃ４を加算する。その結果、消去ベリファイ終了後、カウンタ１２５は、各レイヤのフェイルビット数の合計数（ａ１＋ａ２＋ａ３＋ａ４）、（ｂ１＋ｂ２＋ｂ３＋ｂ４）、及び（ｃ１＋ｃ２＋ｃ３＋ｃ４）をそれぞれ保持する。
１．２．３ 消去電圧について
次にデータの消去動作時における配線の電圧関係について説明する。図１１は、図１０に示すフローチャートにおいて、１回目の消去と、その消去ベリファイ（Ｅｖｆｙ１〜Ｅｖｆｙ４）と、２回目の消去とにおける配線の電位を示すタイミングチャートである。なお、ここではメモリユニットＭＵ１に関する配線についてのみ説明するが、その他の消去対象メモリユニットＭＵに関しても同様である。例えばメモリユニットＭＵ２についての配線の電圧に関しては、下記の説明において、ビット線ＢＬ１〜ＢＬ３をビット線ＢＬ４〜ＢＬ６と読み替えれば良い。
まず１回目の消去（時刻ｔ１〜ｔ２）において、ドライバ１２４は、ビット線ＢＬ１〜ＢＬ３に電圧ＶＥＲＡ（例えば２０Ｖ）を印加し、制御信号線ＳＳＬ１〜ＳＳＬ４に電圧ＶＥＲＡ＿ＧＩＤＬ（例えば１２Ｖ）を印加する。ここでＶＥＲＡとＶＥＲＡ＿ＧＩＤＬは、消去の際にトランジスタでＧＩＤＬ（Gate Induced Drain leakage）を発生させるための電圧である。ＶＥＲＡは、トランジスタのソースあるいはドレインに印加される高電圧であり、ＶＥＲＡ＿ＧＩＤＬは、トランジスタのゲートに印加される電圧である。また、ＶＥＲＡはＶＥＲＡ＿ＧＩＤＬよりも高い電圧である。
これにより、カラム選択トランジスタＣＳＧ１〜ＣＳＧ４のゲート端でＧＩＤＬが発生する。このように本実施形態では、ビット線側のカラム選択トランジスタＣＳＧでＧＩＤＬを発生させ、ソース線側のカラム選択トランジスタＣＳＧでは発生させない場合を例に挙げている。
この状態でロウデコーダ１１２は、セレクトゲート線ＧＳＬ１、ＧＳＬ２に電圧ＶＥＲＡ＿ＧＳＬ（例えば１０Ｖ程度）を印加する。ここでＶＥＲＡ＿ＧＳＬは、選択トランジスタＳＴ１、ＳＴ２をオン状態とするための電圧である。また、ＶＥＲＡ＿ＧＳＬは、選択トランジスタＳＴ１、ＳＴ２に対して、ＧＩＤＬにより発生したホールの転送を可能とさせる電圧であり、例えば（ＶＥＲＡ−Ｖｔ）以下であれば良い。但し、Ｖｔはカラム選択トランジスタＣＳＧの閾値電圧である。さらに、より好ましくは、ＶＥＲＡ＿ＧＳＬは、１０Ｖ程度の電圧であれば良い。
またソース線ドライバ１１４は、ＧＩＤＬを発生させない電圧、例えばＶＥＲＡ＿ＧＳＬと同電位（例えば１０Ｖ程度）をソース線ＳＬ１、ＳＬ２に印加する。さらにロウデコーダ１１２は、ワード線ＷＬ１〜ＷＬ４に電圧ＶＥＲＡ＿ＷＬ（例えば０Ｖ）を印加する。ここでＶＥＲＡ＿ＷＬは、消去の際、ワード線ＷＬに印加される電圧である。また、ＶＥＲＡ＿ＷＬは、ＧＩＤＬで発生したホールがメモリセルトランジスタＭＴの電荷蓄積層２６に注入されるように、半導体層２３の電圧（すなわちＶＥＲＡ）よりも十分に低い電圧とする。これにより、ワード線ＷＬ１〜ＷＬ４に接続されたメモリセルトランジスタＭＴ１〜ＭＴ４の電荷蓄積層２６には、ＧＩＤＬで発生したホールが供給され、データが消去される。なお、非選択のメモリユニットＭＵでは、ビット線ＢＬを、ＧＩＤＬを発生させない電位とし、制御信号線ＳＳＬを“Ｌ”レベルとすることにより、消去対象から除外出来る。
次に制御部１２１は、ストリンググループＧＲ１−１の消去ベリファイ（Ｅｖｆｙ１）を行う（時刻ｔ３〜ｔ４）。すなわちセンスアンプ１１３は、ビット線ＢＬ１〜ＢＬ３にプリチャージ電圧（例えば０．５Ｖ）を印加する。また、ソース線ドライバ１１４は、ソース線ＳＬ１、ＳＬ２にビット線ＢＬよりも低い電圧（例えば０Ｖ）を印加する。そしてドライバ１２４は、カラム選択トランジスタＣＳＧ１をオン状態とするため、ビット線ＢＬより高い電圧（例えば５Ｖ程度）を制御信号線ＳＳＬ１に印加する。さらにドライバ１２４は、カラム選択トランジスタＣＳＧ２〜ＣＳＧ４をオフ状態とするため、例えばソース線ＳＬと同電位の０Ｖを制御信号線ＳＳＬ２〜ＳＳＬ４に印加する。またロウデコーダ１１２は、選択トランジスタＳＴ１、ＳＴ２をオン状態とするため、セレクトゲート線ＧＳＬ１、ＧＳＬ２にビット線ＢＬよりも高い電圧（例えば５Ｖ程度）を印加する。この結果、ストリンググループＧＲ１−１が選択される。
この状態において、さらにロウデコーダ１１２は、全ワード線ＷＬ１〜ＷＬ４にベリファイ電圧（例えば０〜１Ｖ）を印加する。これにより、例えば、ＮＡＮＤストリングＳＲ１〜ＳＲ３において、それぞれに含まれる全てのメモリセルトランジスタＭＴ１〜ＭＴ４がオン状態（データの消去が完了している状態）であれば、ビット線ＢＬ１〜ＢＬ３から、それぞれＮＡＮＤストリングＳＲ１〜ＳＲ３の電流経路を介してソース線ＳＬ１に電流が流れる。逆に、各ＮＡＮＤストリングＳＲにおいて、少なくとも１つ以上のメモリセルトランジスタＭＴがオフ状態（データの消去が完了していない状態）であれば、電流は流れない。
引き続き、制御部１２１は、ストリンググループＳＲ２−１、ＳＲ３−１、及びＳＲ４−１の消去ベリファイ（Ｅｖｆｙ２〜Ｅｖｆｙ４）を順次行う（時刻ｔ５〜ｔ６、ｔ７〜ｔ８、ｔ９〜ｔ１０）。ストリンググループＧＲ２−１を選択する場合、ドライバ１２４は、制御信号線ＳＳＬ２に例えば５Ｖ程度を印加し、制御信号線ＳＳＬ１、ＳＳＬ３、ＳＳＬ４に例えば０Ｖを印加する。これにより、ドライバ１２４は、カラム選択トランジスタＣＳＧ２をオン状態とし、カラム選択トランジスタＣＳＧ１、ＣＳＧ３、ＣＳＧ４をオフ状態とする。ストリンググループＧＲ３−１を選択する場合、ドライバ１２４は、制御信号線ＳＳＬ３に例えば５Ｖ程度を印加し、制御信号線ＳＳＬ１、ＳＳＬ２、ＳＳＬ４に例えば０Ｖを印加する。これにより、ドライバ１２４は、カラム選択トランジスタＣＳＧ３をオン状態とし、カラム選択トランジスタＣＳＧ１、ＣＳＧ２、ＣＳＧ４をオフ状態とする。ストリンググループＧＲ４−１を選択する場合、ドライバ１２４は、制御信号線ＳＳＬ４に例えば５Ｖ程度を印加し、制御信号線ＳＳＬ１〜ＳＳＬ３に例えば０Ｖを印加する。これにより、ドライバ１２４は、カラム選択トランジスタＣＳＧ４をオン状態とし、カラム選択トランジスタＣＳＧ１〜ＣＳＧ３をオフ状態とする。このようにストリンググループＧＲは、制御信号線ＳＳＬによって選択される。
そして制御部１２１はリトライ判定後、２回目の消去を行う（時刻ｔ１１〜ｔ１２）。１回目の消去との違いは、例えばセンスアンプ１１３が、リトライ判定をパスした中間層に対応するビット線ＢＬ２に、ＶＥＲＡよりも低くＧＩＤＬを発生させない電圧、例えばＶＥＲＡ＿ＧＳＬと同電位の電圧（１０Ｖ程度）を印加している点である。これにより、ビット線ＢＬ２に接続されたカラム選択トランジスタＣＳＧでは、ＧＩＤＬが発生しない。
なお、本実施形態では、ストリンググループＧＲ１−１からベリファイを行ったが、どのストリンググループＧＲからベリファイを行っても良い。
更に、本実施形態ではセンスアンプ１１３がビット線ＢＬ２にＧＩＤＬを発生させない電圧を印加しているが、ドライバ１２４がＧＩＤＬを発生させない電圧を印加しても良い。また、ビット線ＢＬ２に印加する電圧は、ＧＩＤＬを発生させない電圧であれば特に限定されない。
図１２は、消去ループ回数とＶＥＲＡの関係を示すグラフである。図示するように、例えばＶＥＲＡの値は、消去ループを繰り返す毎にステップアップされる。これに対してリトライ判定をパスしたレイヤのＮＡＮＤストリングＳＲは、次の消去ループからは、ＶＥＲＡの代わりに、ＧＩＤＬを発生させないための電圧（例えば１０Ｖ程度）が印加される。この電圧は、例えばＶＥＲＡと異なり常に一定であっても良いし、あるいはＶＥＲＡと同様にステップアップされても良い。
１．３ 本実施形態に係る効果について
本実施形態に係る構成であると、データの消去動作の信頼性を向上出来る。本効果につき、以下説明する。
半導体基板上方にメモリセルトランジスタＭＴが積層された三次元積層メモリが知られている。このようなメモリでは、形成されるレイヤによってメモリセルトランジスタＭＴのサイズが異なる場合がある。例えば、フィン型構造２４が図６に示す形状をしている場合、上層に位置するメモリセルトランジスタＭＴほどゲート長が長くなる。また、例えば図８に示すようにワード線ＷＬがテーパー形状をしている場合、上層に位置するメモリセルトランジスタＭＴほどゲート幅が短くなる。このようにサイズが異なると、それに伴って消去特性がレイヤ間で異なる場合がある。
その理由は次の通りである。メモリセルトランジスタＭＴの消去においては、ゲートの角の部分で電界集中が起こる。この時、ゲート長またはゲート幅が短くなると、ゲートの両端、すなわち電界集中しやすい場所が近くなり、データの消去がしやすくなる傾向がある。従って、例えばフィン型構造２４が図６に示す形状をしている場合、上層に位置するメモリセルトランジスタＭＴほどゲート長が長いため、消去しにくく（消去速度が遅く）なる。また、例えば図８に示すようにワード線ＷＬがテーパー形状をしている場合、上層に位置するメモリセルトランジスタＭＴほどゲート幅が短くなるため、消去しやすく（消去速度が速く）なる。
そこで本実施形態に係る構成では、この消去特性の違いに着目して、レイヤ毎にリトライ判定を実行する。より具体的には、消去ベリファイのフェイルビット数をレイヤ毎にカウントする。そして、消去ベリファイのフェイルビット数と判定基準ビット数との比較を、レイヤ毎に行っている。これにより、消去しやすいレイヤと消去しにくいレイヤを判別することが出来る。そして、リトライ判定をパスしたレイヤに対しては、その後の消去ループにおいて消去電圧を印加させない。
従って、消去速度にバラツキがあっても、早くにリトライ判定にパスしたレイヤが再度、消去電圧のストレスにさらされることが無い。よってメモリセルトランジスタＭＴにダメージが加わることを抑制し、消去動作の信頼性を向上出来る。
２．第２実施形態
次に、第２実施形態に係る半導体記憶装置及びデータ消去方法について説明する。本実施形態は、上記第１実施形態において、ソース線側の選択トランジスタＳＴ２でＧＩＤＬを発生させることにより、データを消去するものである。以下では、第１実施形態と異なる点についてのみ説明する。
２．１ メモリセルアレイの構成について
図１３は、第２実施形態に係るメモリセルアレイ１１１の回路図であり、いずれか１個のブロック内の構成を示している。図示するように、本実施形態に係るメモリセルアレイ１１１は、第１実施形態で説明した図３において、同一ストリンググループＧＲ内のＮＡＮＤストリングＳＲ１〜ＳＲ３がビット線ＢＬを共通にし、他方でソース線ＳＬを独立させたものである。
例えばメモリユニットＭＵ１に着目すると、ストリンググループＧＲ１−１のＮＡＮＤストリングＳＲ１〜ＳＲ３のドレイン端はビット線ＢＬ１に共通に接続され、ソース端はそれぞれソース線ＳＬ１〜ＳＬ３に接続されている。またストリンググループＧＲ２−１のＮＡＮＤストリングＳＲ１〜ＳＲ３のドレイン端はビット線ＢＬ２に共通に接続され、ソース端はそれぞれソース線ＳＬ１〜ＳＬ３に接続されている。更にストリンググループＧＲ３−１のＮＡＮＤストリングＳＲ１〜ＳＲ３のドレイン端はビット線ＢＬ３に共通に接続され、ソース端はそれぞれソース線ＳＬ１〜ＳＬ３に接続されている。同様に、ストリンググループＧＲ４−１のＮＡＮＤストリングＳＲ１〜ＳＲ３のドレイン端はビット線ＢＬ４に共通に接続され、ソース端はそれぞれソース線ＳＬ１〜ＳＬ３に接続されている。
メモリユニットＭＵ２についても同様であり、ストリンググループＧＲ１−２〜ＧＲ４−２のドレイン端は、ビット線ＢＬ５〜ＢＬ８にそれぞれ接続されている。他方で、ストリンググループＧＲ１−２〜ＧＲ４−２のＮＡＮＤストリングＳＲ１〜ＳＲ３のソース端は、ソース線ＳＬ１〜ＳＬ３にそれぞれ接続されている。
従って本実施形態では、ソース線ＳＬ１〜ＳＬ３によりＮＡＮＤストリングＳＲ１〜ＳＲ３を選択出来る。また、各メモリユニットＭＵに対応しているビット線ＢＬの本数は、１つのメモリユニットＭＵに含まれるストリンググループＧＲの総数に対応する。
さらに、本実施形態では、選択トランジスタＳＴ１のゲートは、セレクトゲート線ＧＳＬ２に共通に接続され、選択トランジスタＳＴ２のゲートは、セレクトゲート線ＧＳＬ１に共通に接続されている。
上記構成において、各メモリユニットＭＵの各ストリンググループＧＲから１つずつ選択されたＮＡＮＤストリングＳＲにおける同一ワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合が、「ページ」と呼ばれる単位となる。例えば図１３では、一例として、ソース線ＳＬ１及びワード線ＷＬ１が選択された場合、メモリユニットＭＵ１の４つのストリンググループＧＲ１−１〜ＧＲ４−１と、メモリユニットＭＵ２の４つのストリンググループＧＲ１−２〜ＧＲ４−２の各ＮＡＮＤストリングＳＲ１において、ワード線ＷＬ１に接続されたメモリセルトランジスタＭＴ１によって、１ページが形成される。そして、このページに含まれる８つのメモリセルトランジスタＭＴ１は、ビット線ＢＬ１〜ＢＬ８にそれぞれ接続される。メモリユニットＭＵが３つ設けられる場合には、更にメモリユニットＭＵ３の４つのストリンググループＧＲ１−３〜ＧＲ４−３の各ＮＡＮＤストリングＳＲ１におけるメモリセルトランジスタＭＴ１が、上記ページに含まれる。その他のソース線ＳＬまたはワード線ＷＬが選択された場合も同様である。
図１４は、メモリユニットＭＵの斜視図であり、また、図１５は、メモリユニットＭＵの平面図であり、図１６は、図１５における１６−１６線に沿った断面図であり、図１７は、図１５における１７−１７線に沿った断面図である。
図１４及び図１５に示すように本実施形態に係る構成は、第１実施形態で説明した構成において、複数のフィン型構造２４の一端部がメモリセルアレイ１１１の端部に引き出され、引き出された領域においてビット線ＢＬとそれぞれ接続され、他端部が共通に接続されて、且つソース線ＳＬに接続されたものである。
より具体的には、フィン型構造２４−１〜２４−４の各々では、その一端側において、各半導体層２３−１〜２３−３を貫通し、これらの半導体層２３−１〜２３−３に接するコンタクトプラグＢＣ１〜ＢＣ４が形成される。そしてビット線ＢＬ１〜ＢＬ４は、これらのビット線コンタクトプラグＢＣ１〜ＢＣ４にそれぞれ接続されている（図１７参照）。
他方で、フィン型構造２４−１〜２４−４の各々は、その他端部において、半導体層２３−１〜２３−３が階段状に引き出されている。そして、各半導体層２３−１〜２３−３の上面に、それぞれソース線コンタクトプラグＳＣ１〜ＳＣ３が形成され、これらはそれぞれソース線ＳＬ１〜ＳＬ３に接続されている（図１６参照）。
すなわち本例に係る構成では、ビット線ＢＬは各レイヤを共通に接続し、ソース線ＳＬはレイヤ毎に独立に設けられる。また本例では、第１実施形態における制御信号線ＳＳＬが廃されている。
２．２ データの消去動作について
次に本実施形態に係るデータの消去動作について説明する。以下では、第１実施形態と異なる点についてのみ説明する。
２．２．１ データの消去動作の全体的な流れについて
本実施形態に係る消去動作の大まかな流れは、第１実施形態の図９と同じである。本実施形態が第１実施形態と異なる点は、ソース線ＳＬに印加する電圧により、消去ベリファイを行うレイヤ（ＮＡＮＤストリングＳＲ）を選択する点にある。従って、第１実施形態と異なり、制御部１２１は、消去ベリファイ（ステップＳ１２、Ｓ１６）をレイヤ（ＮＡＮＤストリングＳＲ）単位で行う。
図１８は、具体例として２回の消去でリトライ判定がパスした場合のフローを示す。図示するように、まず１回目の消去ループでは、全レイヤ（最下層、中間層、最上層）のＮＡＮＤストリングＳＲ１〜ＳＲ３を消去対象とし、これらのＮＡＮＤストリングＳＲが保持するデータが消去される（ステップＳ１１）。
次に制御部１２１は、消去ベリファイをＮＡＮＤストリングＳＲ（レイヤ）単位で行う（ステップＳ１２）。すなわち制御部１２１は、各メモリユニットＭＵにおける各ＮＡＮＤストリングＳＲ１〜ＳＲ３に対して、それぞれ消去ベリファイを実行する。
まず制御部１２１は、各メモリユニットＭＵにおけるＮＡＮＤストリングＳＲ１に対して、消去ベリファイを実行する（Ｅｖｆｙ１）。この際、消去対象ブロックＢＬＫにおける全ビット線ＢＬが選択される。但し、ソース線ドライバがソース線ＳＬ１を選択し、ソース線ＳＬ２及びＳＬ３を非選択とすることで、各ストリンググループＧＲにおいては、最下層のＮＡＮＤストリングＳＲ１が選択状態となり、その他のＮＡＮＤストリングＳＲ２及びＳＲ３は非選択状態とされる。そしてカウンタ１２５は、フェイルビット数をカウントする。具体的には、ストリンググループＧＲ１に対応するビット線ＢＬ１、ＢＬ５、ＢＬ９、…ＢＬ（４ｉ＋１）に関しては、ａ１個のフェイルビット数が見つかったと仮定する（カウント数＝ａ１）。ストリンググループＧＲ２に対応するビット線ＢＬ２、ＢＬ６、ＢＬ１０、…ＢＬ（４ｉ＋２）に関しては、ａ２個のフェイルビット数が見つかったと仮定する（カウント数＝ａ２）。ストリンググループＧＲ３に対応するビット線ＢＬ３、ＢＬ７、ＢＬ１１、…ＢＬ（４ｉ＋３）に関しては、ａ３個のフェイルビット数が見つかったと仮定する（カウント数＝ａ３）。ストリンググループＧＲ４に対応するビット線ＢＬ４、ＢＬ８、ＢＬ１２、…ＢＬ（４ｉ＋４）に関しては、ａ４個のフェイルビット数が見つかったと仮定する（カウント数＝ａ４）。
ここで、フェイルビット数ａ１〜ａ４を合計すると、その結果は、全てのストリンググループＧＲの最下層に位置するＮＡＮＤストリングＳＲ１のフェイルビット数の合計となる。従って、カウンタ１２５は、カウント数ａ１〜ａ４を加算し、その合計（ａ１＋ａ２＋ａ３＋ａ４）を例えばいずれかのラッチ回路に保持させる。
引き続き制御部１２１は、ＮＡＮＤストリングＳＲ２に対して、消去ベリファイを実行する（Ｅｖｆｙ２）。この際には、ソース線ＳＬ２が選択され、ソース線ＳＬ１及びＳＬ３が非選択とされる。そして、ストリンググループＧＲ１〜ＧＲ４の中間層に位置するＮＡＮＤストリングＳＲ２に対応するフェイルビット数がｂ１〜ｂ４個であったとする。するとカウンタ１２５は、カウント数ｂ１〜ｂ４を加算し、その合計（ｂ１＋ｂ２＋ｂ３＋ｂ４）を例えばいずれかのラッチ回路に保持させる。
次に制御部１２１は、ＮＡＮＤストリングＳＲ３に対して、消去ベリファイを実行する（Ｅｖｆｙ３）。この際には、ソース線ＳＬ３が選択され、ソース線ＳＬ１及びＳＬ２が非選択とされる。そして、ストリンググループＧＲ１〜ＧＲ４の最上層に位置するＮＡＮＤストリングＳＲ３に対応するフェイルビット数がｃ１〜ｃ４個であったとする。するとカウンタ１２５は、カウント数ｃ１〜ｃ４を加算し、その合計（ｃ１＋ｃ２＋ｃ３＋ｃ４）を例えばいずれかのラッチ回路に保持させる。
次に制御部１２１は、リトライ判定（Ｅｖｆｙ判定）を行う（ステップＳ１３）。制御部１２１は、各レイヤのフェイルビット数の合計と判定基準ビット数を比較する。その結果、（ａ１＋ａ２＋ａ３＋ａ４）＞判定基準ビット数であり、（ｂ１＋ｂ２＋ｂ３＋ｂ４）＜判定基準ビット数、（ｃ１＋ｃ２＋ｃ３＋ｃ４）＞判定基準ビット数であったと仮定する。すると制御部１２１は、中間層に位置するＮＡＮＤストリングＳＲ２はリトライ判定にパスし、最下層と最上層に位置するＮＡＮＤストリングＳＲ１、ＳＲ３はリトライ判定にフェイルした、と判断する（ステップＳ１４、Ｎｏ）。従って、制御部１２１は、リトライ判定にフェイルしたＮＡＮＤストリングＳＲ１、ＳＲ３を対象にして、２回目の消去を行う（ステップＳ１５）。この際、ＮＡＮＤストリングＳＲ２は消去非対象とされる。
次に制御部１２１は、ＮＡＮＤストリングＳＲ１、ＳＲ３の消去ベリファイ（ステップＳ１２）を行う。２回目以降の消去ループでは、リトライ判定をフェイルしたレイヤのみ消去ベリファイを実行するため、消去ベリファイの回数は、リトライ判定をフェイルしたレイヤ数に依存する。具体的には、図１８に示すフローチャートにおいて、制御部１２１は、１回目の消去ループでは、最下層、中間層、最上層に対応する３回の消去ベリファイ（Ｅｖｆｙ１〜Ｅｖｆｙ３）を行っていたが、２回目の消去ループでは、最下層と最上層に対応する２回の消去ベリファイ（Ｅｖｆｙ１、Ｅｖｆｙ２）を行っている。
次に制御部１２１は、最下層と最上層に位置するＮＡＮＤストリングＳＲ１、ＳＲ３のリトライ判定（ステップＳ１３）を行う。２回目の消去ループにおける、ＮＡＮＤストリングＳＲ１に対応するフェイルビット数がａ１’〜ａ４’個、ＮＡＮＤストリングＳＲ３に対応するフェイルビット数がｃ１’〜ｃ４’個だったとする。すると制御部１２１は、最下層と最上層のフェイルビット数の合計と判定基準ビット数を比較する。その結果、（ａ１’＋ａ２’＋ａ３’＋ａ４’）＜判定基準ビット数、（ｃ１’＋ｃ２’＋ｃ３’＋ｃ４’）＜判定基準ビット数だったと仮定する。すると制御部１２１は、最下層と最上層に位置するＮＡＮＤストリングＳＲ１、ＳＲ３は、２回目のリトライ判定をパスした、と判断してデータの消去動作を終了する。
なお、本実施形態では、全レイヤの消去ベリファイ終了後にそれぞれのレイヤのリトライ判定を行ったが、１つのレイヤの消去ベリファイが終了する度にそのレイヤのリトライ判定を行っても良い。すなわち、制御部１２１は最下層の消去ベリファイ後に最下層のリトライ判定を行い、中間層の消去ベリファイ後に中間層のリトライ判定を行い、最上層の消去ベリファイ後に最上層のリトライ判定を行っても良い。
２．２．２ 消去電圧について
次に、データの消去動作時における配線の電圧関係について説明する。図１９は、図１８に示すフローチャートにおいて、１回目の消去と、その消去ベリファイ（Ｅｖｆｙ１〜Ｅｖｆｙ３）と、２回目の消去とにおける配線の電位を示すタイミングチャートである。なお、ここではメモリユニットＭＵ１に関する配線のみ説明するが、その他の消去対象のメモリユニットＭＵに関しても同様である。例えばメモリユニットＭＵ２についての配線の電圧に関しては、下記の説明において、ビット線ＢＬ１〜ＢＬ４を、ビット線ＢＬ５〜ＢＬ８と読み替えれば良い。
まず１回目の消去（時刻ｔ１〜ｔ２）において、ドライバ１２４は、ソース線ＳＬ１〜ＳＬ３にＶＥＲＡ（例えば２０Ｖ）を印加する。そして、ロウデコーダ１１２は、セレクトゲート線ＧＳＬ１に電圧ＶＥＲＡ＿ＧＩＤＬ（例えば１２Ｖ）を印加する。これにより、選択トランジスタＳＴ２では、トランジスタのゲート端でＧＩＤＬが発生する。
またロウデコーダ１１２は、セレクトゲート線ＧＳＬ２に電圧ＶＥＲＡ＿ＧＳＬ（例えば１０Ｖ程度）を印加する。センスアンプ１１３は、ビット線ＢＬ１〜ＢＬ４に、ＧＩＤＬを発生させない電圧、例えばセレクトゲート線ＧＳＬ２と同電位（例えば１０Ｖ程度）を印加する。従って、本実施形態では、ソース線側の選択トランジスタＳＴ２でＧＩＤＬを発生させ、ビット線側の選択トランジスタＳＴ１ではＧＩＤＬを発生させていない。
さらにロウデコーダ１１２は、ワード線ＷＬ１〜ＷＬ４に電圧ＶＥＲＡ＿ＷＬ（例えば０Ｖ）を印加する。これにより、選択トランジスタＳＴ２でＧＩＤＬにより発生したホールは、ワード線ＷＬ１〜ＷＬ４に接続されたメモリセルトランジスタＭＴ１〜ＭＴ４に供給され、これによりデータが消去される。
なお、本実施形態ではドライバ１２４がソース線ＳＬにＶＥＲＡを印加したが、ソース線ドライバ１１４がＶＥＲＡを印加しても良い。また、センスアンプ１１３がビット線ＢＬ１〜ＢＬ４にＧＩＤＬを発生させない電圧を印加したが、ドライバ１２４が印加しても良い。また、非選択のメモリユニットＭＵでは、ソース線ＳＬをフローティングあるいはＧＩＤＬを発生させない電圧とすることにより、当該メモリユニットＭＵを消去対象から除外出来る。
次に制御部１２１は、ストリンググループＧＲ１−１〜ＧＲ４−１の最下層に位置するＮＡＮＤストリングＳＲ１の消去ベリファイ（Ｅｖｆｙ１）を行う（時刻ｔ３〜ｔ４）。すなわちセンスアンプ１１３は、ビット線ＢＬ１〜ＢＬ４に例えば０．５Ｖを印加する。また、ソース線ドライバ１１４は、消去ベリファイ対象である最下層に位置するＮＡＮＤストリングＳＲ１に対応するソース線ＳＬ１に、ビット線ＢＬよりも低い電圧（例えば０Ｖ）を印加する（選択状態とする）。ロウデコーダ１１２は、選択トランジスタＳＴ１、ＳＴ２をオン状態とするため、ビット線ＢＬより高い電圧（例えば５Ｖ）をセレクトゲート線ＧＳＬ１、ＧＳＬに印加する。また、ソース線ドライバ１１４は、消去ベリファイ対象ではない中間層と最上層に位置するＮＡＮＤストリングＳＲ２、ＳＲ３に対応するソース線ＳＬ２、ＳＬ３にビット線ＢＬと同電位（例えば０．５Ｖ）を印加する（非選択状態とする）。
さらにロウデコーダ１１２は、全ワード線ＷＬ１〜ＷＬ４にベリファイ電圧（例えば０〜１Ｖ）を印加する。これにより、例えばストリンググループＧＲ１−１〜ＧＲ４−１のＮＡＮＤストリングＳＲ１において、それぞれに含まれる全てのメモリセルトランジスタＭＴ１〜ＭＴ４がオン状態であれば、ビット線ＢＬ１〜ＢＬ４から各ＮＡＮＤストリングＳＲ１の電流経路を介してソース線ＳＬ１に電流が流れる。逆に、各ＮＡＮＤストリングＳＲ１において、少なくとも１つ以上のメモリセルトランジスタＭＴがオフ状態であれば、電流は流れない。この際、非選択状態のソース線ＳＬ２、ＳＬ３はビット線ＢＬと同電位にあるため、メモリセルトランジスタＭＴのオン、オフ状態に関わらず電流は流れない。
引き続き制御部１２１は、ＮＡＮＤストリングＳＲ２、ＳＲ３の消去ベリファイ（Ｅｖｆｙ２、Ｅｖｆｙ３）を順次行う（時刻ｔ５〜ｔ６、ｔ７〜ｔ８）。ＮＡＮＤストリングＳＲ２を選択する場合、ソース線ドライバ１１４は、ソース線ＳＬ２にビット線ＢＬよりも低い電圧（例えば０Ｖ）を印加し、ソース線ＳＬ１、ＳＬ３にビット線ＢＬと同電位（例えば０．５Ｖ）を印加する。また、ＮＡＮＤストリングＳＲ３を選択する場合、ソース線ドライバ１１４は、ソース線ＳＬ３にビット線ＢＬよりも低い電圧（例えば０Ｖ）を印加し、ソース線ＳＬ１、ＳＬ２にビット線ＢＬと同電位（例えば０．５Ｖ）を印加する。このように、ＮＡＮＤストリングＳＲの選択は、ソース線ＳＬの電圧により行う。なお、本実施形態では、ＮＡＮＤストリングＳＲ１から消去ベリファイを行ったが、どのＮＡＮＤストリングＳＲから消去ベリファイを行っても良い。
リトライ判定後、２回目の消去を行う（時刻ｔ９〜ｔ１０）。１回目の消去との違いは、例えば、ソース線ドライバ１１４が、リトライ判定をパスした中間層に対応するソース線ＳＬ２に、ＧＩＤＬを発生させない電圧（例えば、ＶＥＲＡ＿ＧＳＬと同電位の電圧（例えば１０Ｖ程度））を印加している点である。これにより、ソース線ＳＬ２に接続された選択トランジスタＳＴ２ではＧＩＤＬが発生しない。なお、ここでは、ソース線ＳＬ２に、ビット線ＢＬと同電位の電圧を印加したが、印加する電圧は、ＧＩＤＬを発生させない電圧であれば良い。
２．３ 本実施形態に係る効果
本実施形態に係る構成では、ソース線ＳＬからＶＥＲＡを印加することによりメモリセルトランジスタＭＴのデータを消去することが出来る。また、ソース線ＳＬを選択することにより、消去対象とするＮＡＮＤストリングＳＲをレイヤ毎に選択出来る。従って、本実施形態に係る構成であると、上記第１実施形態と同様の効果が得られる。
更に、本実施形態に係る構成では、消去ベリファイをレイヤ毎に行っているため、２回目以降の消去ループでは、リトライ判定をパスしたレイヤの消去ベリファイを省略することが出来る。従って、２回目以降の消去ループでは、リトライ判定をパスしたレイヤ数に応じて、消去ベリファイの回数を削減することが出来る。従って、消去動作時の処理時間を短縮することが出来る。
更に、本実施形態に係る構成では、消去ベリファイをレイヤ毎に行っているため、レイヤ数がストリンググループ数より少ない場合は、ストリンググループ毎に行う場合よりも、消去ベリファイの回数を少なくすることが出来る。従って消去動作時の処理時間を短縮することが出来る。
更に、本実施形態では、１回の消去ベリファイで、各レイヤにおける全てのフェイルビット数をカウントすることが出来る。従って、１回の消去ベリファイを１つのカウンタで処理することが出来るため、必要なカウンタ数を低減することが出来る。
更に、本実施形態に係る構成では、カラム選択トランジスタを廃することができる。これにより、回路素子数を低減し、チップ面積を削減することが出来る。
３． 第３実施形態
次に、第３実施形態に係る半導体記憶装置及びデータ消去方法について説明する。本実施形態は、第２実施形態において、ＧＩＤＬを用いる代わりにＦＮトンネル効果を用いてデータを消去するものである。以下では、第２実施形態と異なる点についてのみ説明する。
３．１ メモリセルアレイの構成について
本実施形態に係るメモリセルアレイの構成は、第２実施形態と同様にソース線ＳＬによりレイヤを選択する構成となっており、回路図は図１３、斜視図は図１４、平面図は図１５と同じである。
図２０は、本実施形態に係るメモリセルアレイ１１１の第２方向に沿った（図１５の１７−１７線に沿った）断面図である。図示するように本実施形態に係るメモリセルアレイ１１１の構成は、第２実施形態で説明した図１７において、半導体層２３−１〜２３−３内にＮ＋型拡散層２９及びＰ＋型拡散層３０が形成されたものである。より具体的には、Ｎ＋型拡散層２９は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてビット線コンタクトＢＣは、Ｎ＋型拡散層２９を貫通し、Ｎ＋型拡散層２９に接するようにして設けられる。他方で、Ｐ＋型拡散層３０は、選択トランジスタＳＴ２のソース領域として機能する。そしてソース線コンタクトＳＣは、半導体層２３−１〜２３−３内の各Ｐ＋型拡散層３０上にそれぞれ設けられる。
３．２ データの消去動作について
次に本実施形態に係るデータの消去動作について説明する。以下では、第２実施形態と異なる点についてのみ説明する。本実施形態に係る消去動作の全体の流れは、第２実施形態と同じであり、消去ベリファイをレイヤ毎に行う。そのフローチャートは図９及び図１８に示す通りである。
図２１は、図１８に示すフローチャートにおいて、１回目の消去と、その消去ベリファイ（Ｅｖｆｙ１〜Ｅｖｆｙ３）と、２回目の消去とにおける配線の電位を示すタイミングチャートである。なお、本実施形態では第２実施形態と同様に、メモリユニットＭＵ１に関する配線のみ説明するが、その他の消去対象のメモリユニットＭＵに関しても同様である。
まず、１回目の消去（時刻ｔ１〜ｔ３）においてセンスアンプ１１３は、ビット線ＢＬ１〜ＢＬ４に例えば０Ｖを印加する。ソース線ドライバ１１４は、ソース線ＳＬ１〜ＳＬ３に例えば０Ｖを印加する。また、ロウデコーダ１１２は、セレクトゲート線ＧＳＬ１にソース線ＳＬ１〜ＳＬ３より低い電圧（例えば−３．３Ｖ）を印加し、セレクトゲート線ＧＳＬ２にビット線ＢＬ１〜ＢＬ４と同じ電圧（例えば０Ｖ）を印加する。これにより、ビット線ＢＬ１〜ＢＬ４に接続された選択トランジスタＳＴ１は、オフ状態となる。他方で、ソース線ＳＬ１〜ＳＬ３に接続された選択トランジスタＳＴ２は、ソース線側の領域に形成されたＰ＋型拡散層３０よりホールが供給され、Ｐチャネルトランジスタとして動作するので、オン状態となる。
この状態において、ロウデコータ１１２は、時刻ｔ１〜ｔ２の間、ワード線ＷＬ１〜ＷＬ４に、ソース線ＳＬより低い電圧（例えば−７Ｖ）を印加する。この電圧は、半導体２３にソース線側からホールを供給するため、ソース線ＳＬよりも低い電圧である。ワード線ＷＬ１〜ＷＬ４に−７Ｖが印加されると、メモリセルトランジスタＭＴ１〜ＭＴ４は、容量カップリングによりゲート下の半導体層２３の電位を−７Ｖに下げようとする。しかし、選択トランジスタＳＴ２がオン状態のため、半導体層２３の電位は、ソース線ＳＬと同じ０Ｖを維持する。そして、Ｐ＋型拡散層３０からホールが供給されることにより、半導体層２３は、Ｐ型半導体として働く。この結果、メモリセルトランジスタＭＴ１〜ＭＴ４はＰチャネルトランジスタとして動作する。
次にロウデコータ１１２は、時刻ｔ２〜ｔ３の間、ワード線ＷＬ１〜ＷＬ４に更に低い電圧を印加する。この電圧は、ＦＮトンネル電流を流すための負電圧（例えば−１８Ｖ）である。この結果、半導体層２３とメモリセルトランジスタＭＴ１〜ＭＴ４のゲートとの間の電位差が大きくなり、メモリセルトランジスタＭＴ１〜ＭＴ４にＦＮトンネル電流が流れる。これにより、電荷蓄積層２６の電子が消失するためデータが消去される。なお、非選択のメモリユニットＭＵでは、対応するソース線ＳＬをセレクトゲート線ＧＳＬ１と同じ電圧（例えば−３．３Ｖ）とすることで、選択トランジスタＳＴ２がオフ状態となり消去対象から除外出来る。
次に制御部１２１は、ストリンググループＧＲ１−１〜ＧＲ４−１の最下層に位置するＮＡＮＤストリングＳＲ１の消去ベリファイ（Ｅｖｆｙ１）を行う（時刻ｔ４〜ｔ５）。すなわちセンスアンプ１１３は、ビット線ＢＬ１〜ＢＬ４に例えば０Ｖを印加する。ソース線ドライバ１１４は、消去ベリファイ対象の最下層に対応するソース線ＳＬ１に、ビット線ＢＬより高い電圧（例えば２Ｖ）を印加する。他方でソース線ドライバ１１４は、消去ベリファイ対象ではない中間層と最上層に対応するソース線ＳＬ２、ＳＬ３に、ビット線ＢＬと同電位（例えば０Ｖ）を印加する。
これにより、例えばストリンググループＧＲ１−１〜ＧＲ４−１のＮＡＮＤストリングＳＲ１において、それぞれに含まれる全てのメモリセルトランジスタＭＴ１〜ＭＴ４がオン状態であれば、ソース線ＳＬ１から各ＮＡＮＤストリングＳＲ１の電流経路を介してビット線ＢＬ１〜ＢＬ４に電流が流れる。
本実施形態においては、ソース線側の領域にＰ＋型拡散層３０が形成され、ビット線側の領域にＮ＋型拡散層２９がそれぞれ形成されている。このため、ビット線ＢＬとソース線ＳＬとを接続する半導体層２３に電流を流す場合は、ビット線ＢＬの電位よりもソース線ＳＬの電位を高くする。
引き続き制御部１２１は、ＮＡＮＤストリングＳＲ２、ＳＲ３の消去ベリファイ（Ｅｖｆｙ２、Ｅｖｆｙ３）を順次行う（時刻ｔ５〜ｔ６、ｔ７〜ｔ８）。ＮＡＮＤストリングＳＲ２を選択する場合、ソース線ドライバ１１４は、ソース線ＳＬ２にビット線ＢＬより高い電圧（例えば２Ｖ）を印加し、ソース線ＳＬ１、ＳＬ３にビット線ＢＬと同電位（例えば０Ｖ）を印加する。また、ＮＡＮＤストリングＳＲ３を選択する場合、ソース線ドライバ１１４は、ソース線ＳＬ３にビット線ＢＬより高い電圧（例えば２Ｖ）を印加し、ソース線ＳＬ２、ＳＬ３にビット線ＢＬと同電位（例えば０Ｖ）を印加する。このように、ＮＡＮＤストリングＳＲ１〜ＳＲ３の選択は、ソース線ＳＬ１〜ＳＬ３の電圧により行う。
次に制御部１２１は、リトライ判定後、リトライ判定をフェイルしたレイヤの２回目の消去を行う（時刻ｔ１０〜ｔ１２）。１回目の消去との違いは、ソース線ドライバ１１４が、リトライ判定にパスした中間層に対応するソース線ＳＬ２にセレクトゲート線ＧＳＬ１と同じ電圧（例えば−３．３Ｖ）を印加している点である。これにより、ソース線ＳＬ２に接続された選択トランジスタＳＴ２は、オフ状態となる。この結果、ＮＡＮＤストリングＳＲ２では、選択トランジスタＳＴ１及びＳＴ２の両方がオフ状態となり電流が流れない。すなわち、ＮＡＮＤストリングＳＲ２の半導体層２３はフローティング状態となる。よって、ワード線ＷＬに−１８Ｖが印加されると、容量カップリングにより、半導体層２３の電位も−１８Ｖに下がり、メモリセルトランジスタＭＴのゲートと半導体層２３間で電位差が生じないため、ＦＮトンネル電流が流れない。
３．３ 本実施形態に係る効果
本実施形態に係る構成では、ソース線ＳＬを選択することによりレイヤ毎の消去、非消去を選択することが出来る。従って、本実施形態に係る構成であると、上記第１及び第２実施形態と同様の効果が得られる。
更に、本構成では、ＦＮトンネル効果により電荷蓄積層２６にホールを供給することによって、メモリセルトランジスタＭＴのデータを消去することが出来る。従って、ＧＩＤＬによりデータを消去する場合に比べて、選択トランジスタＳＴへの印加電圧を低くすることが出来る。
更に、本実施形態に係る構成であると、上記第２実施形態と同様に、２回目以降の消去において、消去ベリファイの回数をフェイルしたレイヤ数に削減することが出来る。従って、消去動作時の処理時間を短縮することが出来る。
なお、本実施形態ではＮＡＮＤストリングＳＲ１から消去ベリファイを行ったが、どのＮＡＮＤストリングＳＲから消去ベリファイを行っても良い。
更に、本実施形態では、リトライ判定をフェイルして消去を繰り返す毎にワード線ＷＬの電圧をステップダウンしても良く、ＦＮトンネル電流を流すためにワード線ＷＬに電圧を印加する時間をステップアップしても良い。
更に本実施形態では、消去ベリファイ時に、ロウデコーダ１１２が、選択トランジスタＳＴ１、ＳＴ２に、ビット線ＢＬ及びソース線ＳＬより高い電圧（例えば５Ｖ）を印加し、選択トランジスタＳＴ１、ＳＴ２をＮチャネルトランジスタとして動作させた場合（これを「Ｎチャネル読み出し」と呼ぶ）について説明した。しかし、ロウデコーダ１１２が、選択トランジスタＳＴ１、ＳＴ２に、ビット線ＢＬ及びソース線ＳＬより低い電圧例えば−５Ｖを印加し、Ｐチャネルトランジスタとして動作させても良い（これを「Ｐチャネル読み出し」と呼ぶ）。Ｎチャネル読み出しの場合、ビット線側のＮ＋型拡散層２９からＮＡＮＤストリングＳＲの半導体層２３に電子が供給されると、半導体層２３はＮ＋型拡散層として働く。このため、選択トランジスタＳＴ１、ＳＴ２はＮチャネルトランジスタとして動作することが出来る。一方、Ｐチャネル読み出しの場合、ソース線側のＰ＋型拡散層３０からＮＡＮＤストリングＳＲの半導体層２３にホールが供給されると、半導体層２３はＰ＋型拡散層として働く。このため、選択トランジスタＳＴ１、ＳＴ２はＰチャネルトランジスタとして動作することが出来る。
４．第４実施形態
次に第４実施形態に係る半導体記憶装置及びデータ消去方法について説明する。本実施形態は、上記第１及び第２実施形態においてビット線側とソース線側の両方でＧＩＤＬを発生させるものである。以下では、第１及び第２実施形態と異なる点についてのみ説明する。
４．１ メモリセルアレイの構成について
図２２は、本実施形態に係るメモリセルアレイ１１１におけるいずれかのブロックＢＬＫの回路図である。図示するように、本実施形態に係るメモリセルアレイ１１１は、第１実施形態で説明した図３において、ＮＡＮＤストリングＳＲ１〜ＳＲ３がソース線ＳＬ１〜ＳＬ３にそれぞれ接続されたものである。
例えばメモリユニットＭＵ１に着目すると、各ストリンググループＧＲ１−１〜ＧＲ４−１のＮＡＮＤストリングＳＲ１〜ＳＲ３は、それぞれ異なるビット線ＢＬ１〜ＢＬ３とソース線ＳＬ１〜ＳＬ３とに共通に接続されている。具体的には、ストリンググループＧＲ１−１〜ＧＲ４−１のＮＡＮＤストリングＳＲ１は、ドレイン端がカラム選択トランジスタＣＳＧを介してビット線ＢＬ１に共通に接続され、ソース端がソース線ＳＬ１に共通に接続されている。ストリンググループＧＲ１−１〜ＧＲ４−１のＮＡＮＤストリングＳＲ２は、ドレイン端がカラム選択トランジスタＣＳＧを介してビット線ＢＬ２に共通に接続され、ソース端がソース線ＳＬ２に共通に接続されている。ストリンググループＧＲ１−１〜ＧＲ４−１のＮＡＮＤストリングＳＲ３は、ドレイン端がカラム選択トランジスタＣＳＧを介してビット線ＢＬ３に共通に接続され、ソース端がソース線ＳＬ３に共通に接続されている。
従って、本実施形態では、ビット線ＢＬ１〜ＢＬ３、及びソース線ＳＬ１〜ＳＬ３により、ＮＡＮＤストリングＳＲ１〜ＳＲ３を選択出来る。
４．２ データの消去動作について
次に本実施形態に係るデータの消去動作について説明する。以下では、第１及び第２実施形態と異なる点についてのみ説明する。本実施形態に係る消去動作の大まかな流れは、第１及び第２実施形態と同じである。また、消去ベリファイは、第１実施形態と同じくストリンググループＧＲ（列）単位で行い、消去動作の具体例は、図１０と同じである。
図２３は、図１０に示すフローチャートにおいて、１回目の消去と、その消去ベリファイ（Ｅｖｆｙ１〜Ｅｖｆｙ４）と、２回目の消去とにおける配線の電位を示すタイミングチャートである。
図示するように、本実施形態が第１実施形態で説明した図１１と異なる点は、下記の点である。すなわち、
・消去時において、ビット線ＢＬだけでなくソース線ＳＬにも電圧ＶＥＲＡが印加され、制御信号線ＳＳＬ１〜ＳＳＬ４だけでなくセレクトゲート線ＧＳＬ１、ＧＳＬ２にも電圧ＶＥＲＡ＿ＧＩＤＬが印加される。これにより、カラム選択トランジスタＣＳＧ１〜ＣＳＧ４だけではなく、選択トランジスタＳＴ１及びＳＴ２でもＧＩＤＬが発生する。
・２回目以降の消去時において、消去ベリファイにパスしたレイヤに対応するビット線ＢＬ及びソース線ＳＬには、ＧＩＤＬを発生させない電圧（例えば０Ｖ）が印加される。
４．３ 本実施形態に係る効果
本実施形態に係る構成では、ビット線ＢＬとソース線ＳＬを選択することによりレイヤ毎の消去、非消去を選択することが出来る。従って、本実施形態に係る構成であると、上記第１乃至第３実施形態と同様の効果が得られる。
更に、本実施形態に係る構成では、カラム選択トランジスタＣＳＧと選択トランジスタＳＴ１、ＳＴ２でＧＩＤＬが発生しているため、ＮＡＮＤストリングＳＲにビット線側とソース線側の両方からホールを供給出来る。これにより、ＮＡＮＤストリングＳＲの全体に十分なホールを供給しやすくなるため、消去動作の信頼性を向上することが出来る。
５．第５実施形態
次に第５実施形態に係る半導体記憶装置及びデータ消去方法について説明する。本実施形態は、上記第１乃至第４実施形態において、消去パルス幅（消去時間）にレイヤ依存性を持たせたものである。以下では、第１乃至第４実施形態と異なる点についてのみ説明する。なお、本実施形態では、最上層に位置するメモリセルトランジスタＭＴのデータが最も消去しにくく（消去が遅い）、最下層に位置するメモリセルトランジスタＭＴのデータが最も消去しやすい（消去が速い）場合を例として説明する。
なお異なる消去パルス幅の適用については、例えば、“不揮発性半導体メモリデバイス”という２０１２年３月１４日に出願された米国特許８，７６７，４６６号明細書に記載されている。この米国特許は、その全体が本願明細書において参照により援用されている。
５．１ 第１例
本実施形態の第１例について説明する。本例は、第１実施形態に係る半導体記憶装置に対し、消去時にレイヤ毎に異なる消去パルス幅条件を適用したものである。以下では、第１実施形態と異なる点についてのみ説明する。
図２４は、第１実施形態の図１１における１回目の消去に、本例を適用した場合の配線の電位を示すタイミングチャートである（図１１における時刻ｔ１〜ｔ２の期間に相当する）。図に示すように、本例では、ドライバ１２４は、ビット線ＢＬ１〜ＢＬ３にＶＥＲＡを印加する期間に、レイヤ依存性を持たせている。
まず時刻ｔ１で、ドライバ１２４は、最上層に対応するビット線ＢＬ３にＶＥＲＡを印加する。次に時刻ｔ２で、ドライバ１２４は、中間層に対応するビット線ＢＬ２にＶＥＲＡを印加する。次に時刻ｔ３で、ドライバ１２４は、最下層に対応するビット線ＢＬ１にＶＥＲＡを印加する。次に時刻ｔ４で、ドライバ１２４は、ビット線ＢＬ１〜ＢＬ３に０Ｖを印加する。
従って、最上層では、時刻ｔ１〜ｔ４の間、ＧＩＤＬが発生し、中間層では、時刻ｔ２〜ｔ４の間、ＧＩＤＬが発生し、最下層では、時刻ｔ３〜ｔ４の間、ＧＩＤＬが発生する。すなわち、データが消去しにくい最上層の消去パルス幅が最も長い。次いで中間層の消去パルス幅が長い。そして、データが消去しやすい最下層の消去パルス幅が最も短い。また、この間（時刻ｔ１〜ｔ４）、ソース線ＳＬ１、ＳＬ２、制御信号線ＳＳＬ１〜ＳＳＬ４、セレクトゲート線ＧＳＬ１、ＧＳＬ２、及びワード線ＷＬ１〜ＷＬ４には、図１１の時刻ｔ１〜ｔ２で説明した電圧がそれぞれ印加されている。
５．２ 第２例
本実施形態の第２例について説明する。本例は、第２実施形態に係る半導体記憶装置に対し、消去時にレイヤ毎に異なる消去パルス幅条件を適用したものである。以下では、第２実施形態と異なる点についてのみ説明する。
図２５は、第２実施形態の図１９における１回目の消去に、本例を適用した場合の配線の電位を示すタイミングチャートである。図示するように本例では、図２４で説明したＶＥＲＡがソース線ＳＬ１〜ＳＬ３に異なる期間、印加される。すなわち、ドライバ１２４は、時刻ｔ１〜ｔ４の間、最上層に対応するソース線ＳＬ３にＶＥＲＡを印加し、時刻ｔ２〜ｔ４の間、中間層に対応するソース線ＳＬ２にＶＥＲＡを印加し、時刻ｔ３〜ｔ４の間、最下層に対応するソース線ＳＬ１にＶＥＲＡを印加する。その他のビット線ＢＬ１〜ＢＬ４、セレクトゲート線ＧＳＬ１、ＧＳＬ２、及びワード線ＷＬ１〜ＷＬ４には、図１９の時刻ｔ１〜ｔ２で説明した電圧がそれぞれ印加される。
５．３ 第３例
本実施形態の第３例について説明する。本例は、第３実施形態に係る半導体記憶装置において、消去時にレイヤ毎に異なる消去パルス幅条件を適用したものである。以下では、第３実施形態と異なる点についてのみ説明する。
図２６は、第３実施形態の図２１における１回目の消去に、本例を適用した場合の配線の電位を示すタイミングチャートである（図２１における時刻ｔ１〜ｔ３の期間に相当する）。図示するように、本例では、ソース線ドライバ１２４がソース線ＳＬ１〜ＳＬ３に０Ｖを印加する期間、すなわち、選択トランジスタＳＴ２がオン状態となる期間に、レイヤ依存性を持たせている。
まず時刻ｔ１で、ソース線ドライバ１１４は、最上層に対応するＳＬ３に０Ｖを印加する。また、ソース線ドライバ１１４は、最下層に対応するソース線ＳＬ１及び中間層に対応するソース線ＳＬ２に、例えば−３．３Ｖを印加する。これにより、最上層に形成される選択トランジスタＳＴ２は、オン状態に、最下層と中間層に形成される選択トランジスタＳＴ２は、オフ状態となる。またロウデコータ１１２は、ワード線ＷＬ１〜ＷＬ４に例えば−７Ｖを印加する。
次に時刻ｔ２で、ロウデコータ１１２は、ワード線ＷＬ１〜ＷＬ４への印加電圧を−７Ｖから−１８Ｖにする。これにより、最上層に形成されるメモリセルトランジスタＭＴでは、選択トランジスタＳＴ２がオン状態のため、ＦＮトンネル電流が流れる。
次に時刻ｔ３で、ロウデコータ１１２は、中間層に対応するソース線ＳＬ２の電圧を−３．３Ｖから０Ｖにする。これにより、中間層に形成される選択トランジスタＳＴ２は、オン状態となる。従って、中間層に形成されるメモリセルトランジスタＭＴでは、ＦＮトンネル電流が流れる。
次に時刻ｔ４で、ロウデコータ１１２は、最下層に対応するソース線ＳＬ１の電圧を−３．３Ｖから０Ｖにする。これにより、最下層に形成される選択トランジスタＳＴ２は、オン状態となる。従って、最下層に形成されるメモリセルトランジスタＭＴでは、ＦＮトンネル電流が流れる。
最後に時刻ｔ５で、ロウデコータ１１２は、セレクトゲート線ＧＳＬ１とワード線ＷＬ１〜ＷＬ４の電圧を０Ｖにする。これにより消去が完了する。
従って、最上層では時刻ｔ２〜ｔ５の間、メモリトランジスタＭＴにＦＮトンネル電流が流れ、データが消去される。また、中間層では時刻ｔ３〜ｔ５の間、メモリトランジスタＭＴにＦＮトンネル電流が流れ、データが消去される。さらに、最下層では時刻ｔ４〜ｔ５の間、メモリトランジスタＭＴにＦＮトンネル電流が流れ、データが消去される。すなわち、データが消去しにくい最上層は消去パルス幅が最も長い。次いで中間層の消去パルス幅が長い。そして、データが消去しやすい最下層の消去パルス幅が最も短い。また、この間（時刻ｔ１〜ｔ５）、セレクトゲート線ＧＳＬ２、ビット線ＢＬ１〜ＢＬ４、及びセレクトゲート線ＧＳＬ１、ＧＳＬ２には、図２１の時刻ｔ１〜ｔ３で説明した電圧がそれぞれ印加されている。
５．４ 第４例
本実施形態の第４例について説明する。本例は、第４実施形態に係る半導体記憶装置において、消去時にレイヤ毎に異なる消去パルス幅条件を適用したものである。以下では、第４実施形態と異なる点についてのみ説明する。
図２７は、第４実施形態の図２３における１回目の消去に、本例を適用した場合の配線の電位を示すタイミングチャートである。図示するように、本例では、ビット線ＢＬ及びソース線ＳＬへの印加電圧を、前述の図２４及び図２５の通りにしたものである。その他の制御信号線ＳＳＬ１〜４、セレクトゲート線ＧＳＬ１、ＧＳＬ２、及びワード線ＷＬ１〜ＷＬ４には、図２３のｔ１〜ｔ２で説明した電圧が印加される。
５．５ 本実施形態に係る効果
本実施形態に係る構成では、レイヤ毎に消去、非消去の選択をすることが出来る。従って、上記第１乃至第４実施形態と同様の効果が得られる。
更に、本実施形態では、消去動作の処理時間を短縮することが出来る。
例えば、第１実施形態で説明したように、メモリセルトランジスタＭＴは、レイヤ毎に形状と消去特性が異なる。このため、最適な消去パルス幅は、レイヤにより異なる。そこで本実施形態では、レイヤ毎に消去パルス幅を変えることにより、それぞれのレイヤに応じた最適な消去パルス幅でデータの消去を行っている。従って、各レイヤはリトライ判定にパスしやすくなるため、消去ループ回数を低減出来、消去動作の処理時間を短縮することが出来る。
なお、ここでは、最上層に位置するメモリセルトランジスタＭＴのデータが最も消去しにくく（消去が遅い）、最下層に位置するメモリセルトランジスタＭＴのデータが最も消去しやすい（消去が速い）場合を例として説明した。しかし、中間層が最も消去しにくい場合があっても、最下層が最も消去しにくい場合があっても本実施形態を適用することが出来る。例えば、中間層が最も消去しにくい場合には、この中間層に対する消去パルス幅を長くすれば良く、また最下層が最も消去しにくい場合には、この最下層に対する消去パルス幅を長くすれば良い。
更に、第１例〜第４例では、レイヤにより消去電圧の印加開始時刻を変えることで消去パルス幅を変更したが、消去電圧の印加開始時刻を同じにして消去電圧の印加終了時刻をレイヤにより変更しても良く、消去パルス幅が変更できれば、印加の開始と終了のタイミングは任意に変更出来る。
６．第６実施形態
次に、第６実施形態に係る半導体記憶装置及びデータ消去方法について説明する。本実施形態は、上記第１乃至第５実施形態において消去電圧にレイヤ依存性を持たせたものである。以下では、第１乃至第５実施形態と異なる点についてのみ説明する。また、本実施形態では、最上層に位置するメモリセルトランジスタＭＴのデータが最も消去しにくく（消去が遅い）、最下層に位置するメモリセルトランジスタＭＴのデータが最も消去しやすい（消去が速い）場合を例として説明する。
６．１ 第１例
本実施形態の第１例について説明する。図２８は、第１実施形態の図１１における１回目の消去に、本例を適用した場合の配線の電位を示すタイミングチャートである。
図示するように、本例では、ドライバ１２４が、ビット線ＢＬ１〜ＢＬ３にそれぞれ異なる値のＶＥＲＡ１〜ＶＥＲＡ３を印加している。具体的には、最上層に対応するビット線ＢＬ３に印加されるＶＥＲＡ３が最も高い。次いで中間層に対応するビット線ＢＬ２に印加されるＶＥＲＡ２が高い。そして、最下層に対応するビット線ＢＬ１に印加されるＶＥＲＡ１が最も低い。従って、ドライバ１２４がビット線ＢＬ１〜ＢＬ３に印加する電圧値の高さは、ＶＥＲＡ１＜ＶＥＲＡ２＜ＶＥＲＡ３の関係となる。すなわち、消去しにくいレイヤに対応するビット線ＢＬほど、ＶＥＲＡの値が高い。このように、ＶＥＲＡを高くすると、ＮＡＮＤストリングＳＲの半導体層２３とワード線ＷＬとの電位差が大きくなるため、メモリセルトランジスタＭＴにホールを注入しやすく（消去しやすく）なる。また、この間、ソース線ＳＬ１、ＳＬ２、制御信号線ＳＳＬ１〜ＳＳＬ４、セレクトゲート線ＧＳＬ１、ＧＳＬ２、及びワード線ＷＬ１〜ＷＬ４には、図１１のｔ１〜ｔ２で説明した電圧が印加されている。
６．２ 第２例
本実施形態の第２例について説明する。図２９は、第２実施形態の図１９における１回目の消去に、本例を適用した場合の配線の電位を示すタイミングチャートである。
図示するように本例では、図２８で説明したＶＥＲＡ１〜ＶＥＲＡ３が、それぞれソース線ＳＬ１〜ＳＬ３に印加される。
６．３ 第３例
本実施形態の第３例について説明する。図３０は、第３実施形態の図２１における１回目の消去に、本例を適用した場合の配線の電位を示すタイミングチャートである。
図示するように、本例では、ソース線ドライバ１１４が、ソース線ＳＬ１〜ＳＬ３にそれぞれ異なる電圧値を印加している。具体的には、最上層に対応するソース線ＳＬ３に印加される電圧（例えば０Ｖ）が最も高い。次いで、中間層に対応するソース線ＳＬ２に印加される電圧（例えば−１Ｖ）が高い。そして、最下層に対応するソース線ＳＬ１に印加される電圧（例えば−２Ｖ）が最も低い。すなわち、消去しにくいレイヤに対応するソース線ＳＬほど電圧値が高い。このように、ソース線ＳＬの電圧値を高くすると、ＮＡＮＤストリングＳＲの半導体層２３とワード線ＷＬとの電位差が大きくなるため、メモリセルトランジスタＭＴにＦＮトンネル電流が流れやすく（消去しやすく）なる。
なお、ここでソース線ＳＬ３に印加される電圧は、選択トランジスタＳＴ２をオン状態にするため、（セレクトゲート線ＧＳＬ１の電圧）＋（選択トランジスタＳＴ２の閾値電圧Ｖｔ）以上であれば良い。また、この間、ビット線ＢＬ１〜ＢＬ４、セレクトゲート線ＧＳＬ１、ＧＳＬ２、及びワード線ＷＬ１〜ＷＬ４には、図２１のｔ１〜ｔ３で説明した電圧が印加されている。
６．４ 第４例
本実施形態の第４例について説明する。図３１は、第４実施形態の図２３における１回目の消去に、本例を適用した場合の配線の電位を示すタイミングチャートである。
図示するように、本例は上記第１例と第２例とを組み合わせたものであり、ビット線ＢＬ１〜ＢＬ３のそれぞれ、及びソース線ＳＬ１〜ＳＬ３のそれぞれに電圧ＶＥＲＡ１〜ＶＥＲＡ３が印加される。
６．５ 本実施形態に係る効果
本実施形態に係る構成では、レイヤ毎に消去、非消去の選択をすることが出来る。従って、上記第１乃至第５実施形態と同様の効果が得られる。
更に、本実施形態では、レイヤ毎に消去電圧を変えることにより、それぞれのレイヤに応じた最適な消去電圧でデータの消去を行うことが出来る。従って、第５実施形態と同様に、各レイヤがリトライ判定にパスしやすくなるため、消去ループ回数を低減出来、消去動作の処理時間を短縮することが出来る。
なお、ここでは、最上層に位置するメモリセルトランジスタＭＴのデータが最も消去しにくく（消去が遅い）、最下層に位置するメモリセルトランジスタＭＴのデータが最も消去しやすい（消去が速い）場合を例として説明した。しかし、中間層が最も消去しにくい場合があっても、最下層が最も消去しにくい場合があっても本実施形態を適用することが出来る。例えば中間層が最も消去しにくい場合には、この中間層に印加する消去電圧を高くすれば良く、また最下層が最も消去しにくい場合には、この最下層に印加する消去電圧を高くすれば良い。
７．第７実施形態
次に、第７実施形態に係る半導体記憶装置及びデータ消去方法について説明する。本実施形態は、上記第１、第２、第４乃至第６実施形態に係る半導体記憶装置において、ＶＥＲＡを出力するドライバ１２４と、ビット線ＢＬあるいはソース線ＳＬとを接続する回路部の構成に関するものである。ここではドライバ１２４とビット線ＢＬとを接続する回路部を「ビット線接続部」、ドライバ１２４とソース線ＳＬとを接続する回路部を「ソース線接続部」と呼ぶ。
７．１ 第１例
７．１．１ 第１例に係る構成について
本実施形態の第１例に係るビット線接続部の構成について説明する。本例は、第１及び第４実施形態で説明したメモリセルアレイ１１１に適用可能なビット線接続部に関するものである。すなわち、データの消去時にＶＥＲＡをビット線ＢＬに印加する構成に適用可能なものである。図３２は、本例に係るビット線接続部の回路図である。
図示するように、ビット線接続部１１６は、高耐圧のＮチャネルＭＯＳトランジスタ４０−１〜４０−３、４１−１〜４１−３を備えている。以下で述べる高耐圧のＭＯＳトランジスタは、例えばメモリセルトランジスタＭＴよりも耐圧が高く、一例としてゲート絶縁膜がメモリセルトランジスタＭＴのそれよりも大きいＭＯＳトランジスタである。
トランジスタ４０−１の電流経路の一端は、対応するビット線ＢＬ１、ＢＬ４、ＢＬ７、…ＢＬ（３ｉ＋１）のいずれかに接続され、他端が配線ＢＬＢＩＡＳに共通に接続される。配線ＢＬＢＩＡＳはドライバ１２４とトランジスタ４０を接続する配線である。また、トランジスタ４０−１のゲートは、信号線ＴＣＳＬ１に接続されている。
トランジスタ４０−２の電流経路の一端は、対応するビット線ＢＬ２、ＢＬ５、ＢＬ８、…ＢＬ（３ｉ＋２）のいずれかに接続され、他端が配線ＢＬＢＩＡＳに共通に接続される。また、トランジスタ４０−２のゲートは、信号線ＴＣＳＬ２に接続されている。
トランジスタ４０−３の電流経路の一端は、対応するビット線ＢＬ３、ＢＬ６、ＢＬ９、…ＢＬ（３ｉ＋３）のいずれかに接続され、他端が配線ＢＬＢＩＡＳに共通に接続される。また、トランジスタ４０−３のゲートは、信号線ＴＣＳＬ３に接続されている。
ここで信号線ＴＣＳＬ１〜ＴＣＳＬ３は、制御部１２１からの信号をトランジスタ４０に転送して、トランジスタ４０のオン／オフ状態を制御するための信号線である。
トランジスタ４１−１は、ゲートが信号線ＢＬＳ１に共通に接続され、電流経路の一端が対応するビット線ＢＬ１、ＢＬ４、ＢＬ７、…ＢＬ（３ｉ＋１）のいずれかに接続され、他端がセンスアンプ１１３に接続されている。
トランジスタ４１−２は、ゲートが信号線ＢＬＳ２に共通に接続され、電流経路の一端が対応するビット線ＢＬ２、ＢＬ５、ＢＬ８、…、ＢＬ（３ｉ＋２）のいずれかに接続され、他端がセンスアンプ１１３に接続されている。
トランジスタ４１−３は、ゲートが信号線ＢＬＳ３に共通に接続され、電流経路の一端が対応するビット線ＢＬ３、ＢＬ６、ＢＬ９、…、ＢＬ（３ｉ＋３）のいずれかに接続され、他端がセンスアンプ１１３に接続されている。
ここで信号線ＢＬＳ１〜ＢＬＳ３は、制御部１２１からの信号をトランジスタ４１に転送して、トランジスタ４１のオン／オフ状態、すなわちセンスアンプ１１３との電気的な接続を制御する信号線である。なお、ここで、信号線ＢＬＳ１〜ＢＬＳ３は、メモリセルユニットＭＵ毎で共通にされる。
７．１．２ 消去時の動作について
次に、消去時における本例に係るビット線接続部１１６の動作について説明する。
まずドライバ１２４は、配線ＢＬＢＩＡＳにＶＥＲＡを印加する。そして制御部１２１は、消去対象のレイヤに対応する信号線ＴＣＳＬにＶＥＲＡＨを印加し、対応するトランジスタ４０をオン状態とする。これによりオン状態のトランジスタ４０は、対応するビット線ＢＬにＶＥＲＡを転送する。ここでＶＥＲＡＨは、ＶＥＲＡよりも大きい電圧で、トランジスタ４０をオン状態にし、ＶＥＲＡを転送可能にするための電圧である。また、ＶＥＲＡＨの電圧値は、ＶＥＲＡＨ＞ＶＥＲＡ＋（トランジスタ４０の閾値電圧Ｖｔ）であれば良い。
また、制御部１２１は、消去対象ではないレイヤに対応する信号線ＴＣＳＬに例えば０Ｖを印加して、トランジスタ４０をオフ状態とする。
更に制御部１２１は、消去対象のレイヤに対応する信号線ＢＬＳに例えば０Ｖを印加して、トランジスタ４１をオフ状態とする。
更に制御部１２１は、消去対象ではないレイヤに対応する信号線ＢＬＳに、トランジスタ４１をオン状態とする電圧を印加する。そして、センスアンプ１１３は、オン状態のトランジスタ４１を介して、ＧＩＤＬを発生させない電圧（例えば１０Ｖ程度）をビット線ＢＬに印加する。なお、トランジスタ４１をオン状態にする電圧は、センスアンプ１１３から転送される電圧にトランジスタ４１の閾値電圧Ｖｔを加えた値以上であれば良い。
その結果、消去対象のレイヤに対応するビット線ＢＬには、トランジスタ４０よりＶＥＲＡが転送され、消去対象ではないレイヤに対応するビット線ＢＬには、トランジスタ４１よりＧＩＤＬを発生させない電圧（例えば１０Ｖ程度）が転送される。
なお本例では、制御部１２１が消去対象ではないレイヤに対応するトランジスタ４１をオン状態として、センスアンプ１１３から転送された電圧をビット線ＢＬに印加したが、トランジスタ４１をオフ状態としても良い。この場合、消去対象ではないレイヤに対応するビット線ＢＬにはＶＥＲＡは転送されず、電気的にフローティングの状態となる。よって、当該ビット線ＢＬに対応するＮＡＮＤストリングは消去されない。なお、信号線ＴＣＳＬは、メモリユニットＭＵ間で共通にされる。
７．１．３ レイヤ毎の消去パルス幅の変更について
次に本例に係る回路構成を用いて、各レイヤに対応するビット線ＢＬにそれぞれ異なる期間、ＶＥＲＡを印加する方法について説明する。すなわち、図３２に示す構成により第５実施形態を実現する場合の動作について説明する。
図３３は、本例に係るビット線接続部１１６の配線の電位を示すタイミングチャートである。図示するように、まず時刻ｔ１で、ドライバ１２４は、配線ＢＬＢＩＡＳにＶＥＲＡを印加する。また、制御部１２１は、最上層に対応する信号線ＴＣＳＬ３にＶＥＲＡＨを印加し、トランジスタ４０−３をオン状態とする。これにより、トランジスタ４０−３は、最上層に対応するビット線ＢＬ３、ＢＬ６にＶＥＲＡを転送する。
次に時刻ｔ２で、制御部１２１は、中間層に対応する信号線ＴＣＳＬ２にＶＥＲＡＨを印加し、トランジスタ４０−２をオン状態とする。これにより、トランジスタ４０−２は、中間層に対応するビット線ＢＬ２、ＢＬ５にＶＥＲＡを転送する。
次に時刻ｔ３で、制御部１２１は、最下層に対応する信号線ＴＣＳＬ１にＶＥＲＡＨを印加し、トランジスタ４０−１をオン状態とする。これにより、トランジスタ４０−１は、最下層に接続されているビット線ＢＬ１、ＢＬ４にＶＥＲＡを転送する。
最後に時刻ｔ４で、制御部１２１は、信号線ＴＣＳＬ１〜ＴＣＳＬ３に例えば０Ｖを印加し、トランジスタ４０をオフ状態とする。そして、ドライバ１２４は、配線ＢＬＢＩＡＳに例えば０Ｖを印加する。これにより、ビット線ＢＬへのＶＥＲＡの転送が終了する。
また、この間（時刻ｔ１〜ｔ４）、制御部１２１は、信号線ＢＬＳ１〜ＢＬＳ３に例えば０Ｖを印加し、トランジスタ４１を全てオフ状態としている。
従って、トランジスタ４０−３は、時刻ｔ１〜ｔ４の間、ビット線ＢＬ３、ＢＬ６にＶＥＲＡを転送する。またトランジスタ４０−２は、時刻ｔ２〜ｔ４の間、ビット線ＢＬ２、ＢＬ５にＶＥＲＡを転送する。そして、トランジスタ４０−１は、時刻ｔ３〜ｔ４の間、ビット線ＢＬ１、ＢＬ４にＶＥＲＡを転送する。
このように、本例では信号線ＴＣＳＬ１〜ＴＣＳＬ３にＶＥＲＡＨを印加する期間を変えることにより、各レイヤに対応するビット線ＢＬに異なる消去パルス幅のＶＥＲＡを印加する。
７．１．４ レイヤ毎の消去電圧の変更について
次に、本例に係る回路構成を用いて、各レイヤに対応するビット線ＢＬにそれぞれ異なる値のＶＥＲＡ１〜ＶＥＲＡ３を印加する方法について説明する。すなわち、図３２に示す構成により第６実施形態を実現する場合について説明する。
図３４は、本例に係るビット線接続部１１６の配線の電位を示すタイミングチャートである。図示するように、ドライバ１２４は、配線ＢＬＢＩＡＳにＶＥＲＡを印加する。そして、制御部１２１は、信号線ＢＬＳ１〜ＢＬＳ３に例えば０Ｖを印加しトランジスタ４１を全てオフ状態とする。また制御部１２１は、最下層に対応する信号線ＴＣＳＬ１にＶＥＲＡＨ１を印加し、中間層に対応する信号線ＴＣＳＬ２にＶＥＲＡＨ２を印加し、最上層に対応する信号線ＴＣＳＬ３にＶＥＲＡＨ３を印加する。ここで、ＶＥＲＡＨ１〜ＶＥＲＡＨ３の電圧値の高さは、消去しにくいレイヤに対応するものほど高く、ＶＥＲＡＨ１＜ＶＥＲＡＨ２＜ＶＥＲＡＨ３の関係となる。
ここで、トランジスタ４０がビット線ＢＬに転送可能な最大電圧は、ゲート電圧からトランジスタ４０の閾値電圧Ｖｔを引いた値となる。従って最下層に対応するビット線ＢＬ１、ＢＬ４に転送されるＶＥＲＡ１の最大電圧は、ＶＥＲＡＨ１−Ｖｔとなる。同様に中間層に対応するビット線ＢＬ２、ＢＬ５に転送されるＶＥＲＡ２の最大電圧は、ＶＥＲＡＨ２−Ｖｔとなり、最上層に対応するビット線ＢＬ３、ＢＬ６に転送されるＶＥＲＡ３の最大電圧は、ＶＥＲＡＨ３−Ｖｔとなる。従ってビット線ＢＬに転送されるＶＥＲＡ１〜ＶＥＲＡ３の最大電圧値の高さは、ＶＥＲＡ１＜ＶＥＲＡ２＜ＶＥＲＡ３の関係となる。
このように、本例では信号線ＴＣＳＬ１〜ＴＣＳＬ３の電圧を変えることにより、各レイヤに対応するビット線ＢＬに異なる電圧値のＶＥＲＡ１〜ＶＥＲＡ３を印加する。
７．２ 第２例
７．２．１ 第２例に係る構成について
次に、本実施形態の第２例に係るビット線接続部１１６の構成について説明する。本例は、第１例と異なり、トランジスタ４０−１〜４０−３のゲートが信号線ＴＣＳＬに共通に接続され、電流経路の一端がレイヤ毎に異なる配線ＢＬＢＩＡＳ１〜ＢＬＢＩＡＳ３に接続されたものである。よって本例に係る構成は、ドライバ１２４の制御により、トランジスタ４０−１〜４０−３に異なる条件で電圧を供給可能な構造となっている。図３５は、本例に係るビット線接続部１１６の回路図である。なお、ここでは第１例と異なる点についてのみ説明する。
図示するように、トランジスタ４０−１〜４０−３は、ゲートが信号線ＴＣＳＬに共通に接続される。そして、トランジスタ４０−１は、電流経路の一端が配線ＢＬＢＩＡＳ１に接続され、電流経路の他端が対応するビット線ＢＬ１、ＢＬ４、ＢＬ７、…ＢＬ（３ｉ＋１）のいずれかに接続される。トランジスタ４０−２は、電流経路の一端が配線ＢＬＢＩＡＳ２に接続され、電流経路の他端が対応する対応するビット線ＢＬ２、ＢＬ５、ＢＬ８、…ＢＬ（３ｉ＋２）のいずれかに接続される。トランジスタ４０−３は、電流経路の一端が配線ＢＬＢＩＡＳ３に接続され、電流経路の他端が対応するビット線ＢＬ３、ＢＬ６、ＢＬ９、…ＢＬ（３ｉ＋３）のいずれかに接続される。
７．２．２ 消去時の動作について
次に、消去時における本例に係るビット線接続部１１６の動作について説明する。
まず制御部１２１は、信号線ＴＣＳＬにＶＥＲＡＨを印加し、トランジスタ４０−１〜４０−３を全てオン状態とする。また、制御部１２１は、信号線ＢＬＳ１〜ＢＬＳ３に例えば０Ｖを印加し、トランジスタ４１−１〜４１−３を全てオフ状態とする。そして、ドライバ１２４は、消去対象のレイヤに対応する配線ＢＬＢＩＡＳにＶＥＲＡを印加し、消去対象ではない配線ＢＬＢＩＡＳにＧＩＤＬを発生させない電圧（例えば１０Ｖ）を印加する。これにより、トランジスタ４０は、消去対象のレイヤに対応するビット線ＢＬにＶＥＲＡを転送し、消去対象ではないレイヤに対応するビット線ＢＬにＧＩＤＬを発生させない電圧を転送する。なお、ＧＩＤＬを発生させない電圧は、トランジスタ４１を介してセンスアンプ１１３によって供給されても良い。この場合、制御部１２１は、ドライバ１２４と消去対象ではないレイヤに対応する配線ＢＬＢＩＡＳとを電気的に切断する。更に、制御部１２１は、消去対象ではないレイヤに対応するトランジスタ４１をオン状態とする。この状態において、センスアンプ１１３は、トランジスタ４１を介して消去対象ではないレイヤに対応するビット線ＢＬに、ＧＩＤＬを発生させない電圧（例えば１０Ｖ程度）を印加する。
また本例では、消去対象ではないレイヤに対応するビット線ＢＬにＧＩＤＬを発生させない電圧を印加したが、ドライバ１２４とセンスアンプ１１３をビット線から電気的に分離し、ビット線ＢＬをフローティング状態としても良い。また、配線ＢＬＢＩＡＳ１〜ＢＬＢＩＡＳ３は、メモリユニットＭＵ間で共通にされる。
７．２．３ レイヤ毎の消去パルス幅の変更について
次に本例に係る回路構成を用いて、各レイヤに対応するビット線ＢＬにそれぞれ異なる期間、ＶＥＲＡを印加する方法について説明する。すなわち、図３５に示す構成により第５実施形態を実現する場合の動作について説明する。
図３６は、本例に係るビット線接続部１１６の配線の電位を示すタイミングチャートである。図示するように、まず時刻ｔ１で、制御部１２１は、信号線ＴＣＳＬにＶＥＲＡＨを印加し、トランジスタ４０を全てオン状態とする。また、ドライバ１２４は、最上層に対応する配線ＢＬＢＩＡＳ３にＶＥＲＡを印加する。これによりトランジスタ４０−３は、最上層に対応するビット線ＢＬ３、ＢＬ６にＶＥＲＡを転送する。
次に時刻ｔ２で、ドライバ１２４は、中間層に対応する配線ＢＬＢＩＡＳ２にＶＥＲＡを印加する。これによりトランジスタ４０−２は、中間層に対応するビット線ＢＬ２、ＢＬ５にＶＥＲＡを転送する。
次に時刻ｔ３で、ドライバ１２４は、最下層に対応する配線ＢＬＢＩＡＳ１にＶＥＲＡを印加する。これによりトランジスタ４０−１は、最下層に対応するビット線ＢＬ１、ＢＬ４に電圧ＶＥＲＡを転送する。
最後に時刻ｔ４で、制御部１２１は信号線ＴＣＳＬに例えば０Ｖを印加し、トランジスタ４０をオフ状態とする。また、ドライバ１２４は配線ＢＬＢＩＡＳ１〜ＢＬＢＩＡＳ３に例えば０Ｖを印加する。これによりビット線ＢＬへのＶＥＲＡの転送が終了する。
また、この間（時刻ｔ１〜ｔ４）、制御部１２１は、信号線ＢＬＳ１〜ＢＬＳ３に例えば０Ｖを印加し、トランジスタ４１を全てオフ状態とする。
従って、トランジスタ４０−３は、時刻ｔ１〜ｔ４の間、ビット線ＢＬ３、ＢＬ６にＶＥＲＡを転送する。トランジスタ４０−２は、時刻ｔ２〜ｔ４の間、ビット線ＢＬ２、ＢＬ５にＶＥＲＡを転送する。トランジスタ４０−１は、時刻ｔ３〜ｔ４の間、ビット線ＢＬ１、ＢＬ４にＶＥＲＡを転送する。
このように、本例では配線ＢＬＢＩＡＳ１〜ＢＬＢＩＡＳ３にＶＥＲＡを印加する期間を変えることにより、各レイヤに対応するビット線ＢＬに異なる消去パルス幅のＶＥＲＡを印加する。
７．２．４ レイヤ毎の消去電圧の変更について
次に本例に係る回路構成を用いて、各レイヤに対応するビット線ＢＬにそれぞれ異なる値のＶＥＲＡ１〜ＶＥＲＡ３を印加する方法ついて説明する。すなわち、図３５に示す構成により第６実施形態を実現する場合について説明する。
図３７は、本例に係るビット線接続部１１６の配線の電位を示すタイミングチャートである。図示するように、制御部１２１は、信号線ＴＣＳＬにＶＥＲＡＨを印加してトランジスタ４０は全てオン状態とし、信号線ＢＬＳ１〜ＢＬＳ３に例えば０Ｖを印加してトランジスタ４１を全てオフ状態とする。この状態において、ドライバ１２４は、最下層に対応する配線ＢＬＢＩＡＳ１にＶＥＲＡ１を印加し、中間層に対応する配線ＢＬＢＩＡＳ２にＶＥＲＡ２を印加し、最上層に対応する配線ＢＬＢＩＡＳ３にＶＥＲＡ３を印加する。ここで、ＶＥＲＡ１〜ＶＥＲＡ３の電圧値の高さは、消去しにくいレイヤに対応するものほど高く、ＶＥＲＡ１＜ＶＥＲＡ２＜ＶＥＲＡ３の関係となる。またＶＥＲＡＨは、トランジスタ４０が最も電圧値の高いＶＥＲＡ３を転送できるように、ＶＥＲＡＨ＞ＶＥＲＡ３＋Ｖｔとする。
これにより、トランジスタ４０−１は、ビット線ＢＬ１、ＢＬ４にＶＥＲＡ１を転送する。トランジスタ４０−２は、ビット線ＢＬ２、ＢＬ５にＶＥＲＡ２を転送する。そして、トランジスタ４０−３は、ビット線ＢＬ３、ＢＬ６にＶＥＲＡ３を転送する。
このように、本例では配線ＢＬＢＩＡＳ１〜ＢＬＢＩＡＳ３に印加する電圧値を変えることにより、各レイヤに対応するビット線ＢＬに異なる値のＶＥＲＡ１〜ＶＥＲＡ３を印加する。
７．３ 第３例
７．３．１ 第３例に係る構成について
次に本実施形態の第３例に係るソース線接続部１１７について説明する。本例は、第２及び第４実施形態で説明したメモリセルアレイ１１１に適用可能なソース線接続部１１７に関するものである。すなわち、データの消去時にＶＥＲＡをソース線ＳＬに印加する構成に適用可能なものである。図３８は、本例に係るソース線接続部１１７の回路図である。
図示するように、ソース線接続部１１７は、高耐圧のＮチャネルＭＯＳトランジスタ４２−１〜４２−３、４３−１〜４３−３を備えている。
トランジスタ４２−１〜４２−３は、電流経路の一端が対応するソース線ＳＬ１〜ＳＬ３にそれぞれ接続され、他端が配線ＳＬＢＩＡＳに共通に接続される。配線ＳＬＢＩＡＳはドライバ１２４とトランジスタ４２を接続する配線である。また、トランジスタ４２−１〜４２−３は、ゲートが信号線ＴＣＳＬ１〜ＴＣＳＬ３にそれぞれ接続される。
トランジスタ４３−１〜４３−３は、ゲートが信号線ＳＬＳ１〜ＳＬＳ３に接続され、電流経路の一端が対応するソース線ＳＬ１〜ＳＬ３にそれぞれ接続され、他端がソース線ドライバ１１４に接続される。ここで、信号線ＳＬＳは、制御部１２１からの信号をトランジスタ４３に転送して、トランジスタ４３のオン／オフ状態、すなわちソース線ドライバ１１４との電気的な接続を制御する信号線である。
７．３．２ 消去時の動作について
次に消去時における本例に係るソース線接続部１１７の動作について説明する。
まずドライバ１２４は、配線ＳＬＢＩＡＳにＶＥＲＡを印加する。そして制御部１２１は、消去対象のレイヤに対応する信号線ＴＣＳＬにＶＥＲＡＨを印加し、対応するトランジスタ４２をオン状態とする。更に制御部１２１は、消去対象のレイヤに対応する信号線ＳＬＳにトランジスタ４３をオフ状態にする電圧（例えば０Ｖ）を印加する。これにより、消去対象のレイヤに対応するトランジスタ４２は、対応するソース線ＳＬにＶＥＲＡを転送する。
また、制御部１２１は消去対象ではないレイヤに対応する信号線ＴＣＳＬに例えば０Ｖを印加し、対応するトランジスタ４２をオフ状態とする。更に制御部１２１は、消去対象ではないレイヤに対応する信号線ＳＬＳに、トランジスタ４３をオン状態にする電圧を印加する。これにより、ソース線ドライバ１１４は、オン状態のトランジスタ４３を介して、消去対象ではないレイヤに対応するソース線ＳＬに、ＧＩＤＬを発生させない電圧を印加する。
なお、本例に係る回路構成を用いて、各レイヤに対応するソース線ＳＬにそれぞれ異なる期間、ＶＥＲＡを印加することも可能である。この場合、第１例と同様に、制御部１２１が信号線ＴＣＳＬ１〜ＴＣＳＬ３にＶＥＲＡＨを印加する期間を変えることにより、各レイヤに対応するソース線ＳＬに異なる消去パルス幅のＶＥＲＡを印加する。
また、本例に係る回路構成を用いて、各レイヤに対応するソース線ＳＬにそれぞれ異なる値のＶＥＲＡ１〜ＶＥＲＡ３を印加することも可能である。この場合、第１例と同様に、制御部１２１が信号線ＴＣＳＬ１〜ＴＣＳＬ３に印加するＶＥＲＡＨ１〜ＶＥＲＡＨ３の値を変えることにより、各レイヤに対応するソース線ＳＬに異なる値のＶＥＲＡ１〜ＶＥＲＡ３を印加する。
７．４ 第４例
７．４．１ 第４例に係る構成について
次に本実施形態の第４例に係るソース線接続部１１７について説明する。本例は、第３例と異なり、トランジスタ４２−１〜４２−３のゲートが信号線ＴＣＳＬに共通に接続され、電流経路の一端がレイヤ毎に異なる配線ＳＬＢＩＡＳ１〜ＳＬＢＩＡＳ３に接続されたものである。よって本例に係る構成は、第２例と同様に、ドライバ１２４の制御により、トランジスタ４２−１〜４２−３に異なる条件で電圧を供給可能な構造となっている。図３９は、本例に係るソース線接続部１１７の回路図である。なお、ここでは第３例と異なる点のみ説明する。
図示するように、トランジスタ４２−１〜４２−３は、ゲートが信号線ＴＣＳＬに共通に接続される。また、トランジスタ４２−１は、電流経路の一端が配線ＳＬＢＩＡＳ１に接続され、トランジスタ４２−２は、電流経路の一端が配線ＳＬＢＩＡＳ２に接続され、トランジスタ４２−３は、電流経路の一端が配線ＳＬＢＩＡＳ３に接続される。そして、トランジスタ４２−１〜４２−３は、電流経路の他端がそれぞれ対応するソース線ＳＬ１〜ＳＬ３に接続される。
７．４．２ 消去時の動作について
次に、消去時における本例に係るソース線接続部１１７の動作について説明する。
まず制御部１２１は、信号線ＴＣＳＬにＶＥＲＡＨを印加し、トランジスタ４２−１〜４２−３を全てオン状態とする。また制御部１２１は、信号線ＳＬＳ１〜ＳＬＳ３に例えば０Ｖを印加し、トランジスタ４３−１〜４３−３をオフ状態とする。この状態において、ドライバ１２４は、消去対象のレイヤに対応する配線ＳＬＢＩＡＳに、ＶＥＲＡを印加し、消去対象ではないレイヤに対応する配線ＳＬＢＩＡＳにＧＩＤＬを発生させない電圧（例えば１０Ｖ程度）を印加する。そしてトランジスタ４２は、これらの電圧をソース線ＳＬ１〜ＳＬ３にそれぞれ転送する。
なお、本例に係る回路構成を用いて、各レイヤに対応するソース線ＳＬにそれぞれ異なる期間、ＶＥＲＡを印加することも可能である。この場合、第２例と同様に、ドライバ１２４が、配線ＳＬＢＩＡＳ１〜ＳＬＢＩＡＳ３にＶＥＲＡを印加する期間を変えることにより、各レイヤに対応するソース線ＳＬに異なる消去パルス幅のＶＥＲＡが印加される。
また、本例に係る回路構成を用いて、各レイヤに対応するソース線ＳＬにそれぞれ異なる値のＶＥＲＡ１〜ＶＥＲＡ３を印加することも可能である。この場合、第２例と同様に、ドライバ１２４が、配線ＳＬＢＩＡＳ１〜ＳＬＢＩＡＳ３にＶＥＲＡ１〜ＶＥＲＡ３をそれぞれ印加することにより、各レイヤに対応するソース線ＳＬにＶＥＲＡ１〜ＶＥＲＡ３がそれぞれ印加される。また第２例で説明したように、ＧＩＤＬを発生させない電圧は、トランジスタ４１を介してセンスアンプによって供給されても良い。
７．５ 本実施形態に係る効果
以上のように、第１、第２、第４乃至第６実施形態で説明した消去動作を実現するには、例えば本実施形態に係る構成を適用することが出来る。
８．第８実施形態
次に第８実施形態に係る半導体記憶装置及びデータ消去方法について説明する。本実施形態は、第１乃至第７実施形態において、複数のレイヤをゾーン単位で管理する、すなわち複数のレイヤを１つのゾーンに纏め、このゾーン毎にリトライ判定を行うものである。以下では、一例として、第１実施形態に係る半導体記憶装置に本実施形態を適用した場合において、第１実施形態と異なる点についてのみ説明する。
８．１ データの消去動作について
まず本実施形態に係るゾーンについて説明する。図４０は、ストリンググループＧＲ１−１〜ＧＲ４−１の断面図であり、第１方向と第３方向で形成される断面を示している。図の例では、最下層と中間層とに位置するＮＡＮＤストリングＳＲ１、ＳＲ２をゾーンＺＮ１、最上層に位置するＮＡＮＤストリングＳＲ３をゾーンＺＮ２とする。
なお、ここでは、最下層と中間層とをゾーンＺＮ１、最上層をゾーンＺＮ２としているが、最下層をゾーンＺＮ１、中間層と最上層とをゾーンＺＮ２としてもよい。また、ＮＡＮＤストリングＳＲの積層数により３つ以上のゾーンＺＮを設けても良く、ゾーンＺＮは任意に設定出来る。
次に本実施形態に係る消去動作について説明する。図４１は、本実施形態に係る消去動作のフローチャートである。図示するように、本実施形態に係る構成は、第１実施形態で説明した図９と大まかな流れは同じである。図９との違いは、消去、消去ベリファイ、及びリトライ判定をゾーンＺＮ単位で行う点である。
次に、本実施形態に係る消去動作につき、具体例として２回の消去でリトライ判定がパスした場合を用いて説明する。図４２は、本実施形態における処理フローを示す。
図示するように、まず制御部１２１は、コントローラ２００から消去命令を受信する（ステップＳ２０）。
次に制御部１２１は、ゾーンＺＮ１、ＺＮ２の全てのメモリセルトランジスタＭＴのデータを消去する（ステップＳ２１）。
次に制御部１２１は、ストリンググループＧＲ単位で消去ベリファイ（ステップＳ２２）を実行する。すなわち、まず制御部１２１は、ストリンググループＧＲ１におけるゾーンＺＮ１、ＺＮ２に対して、消去ベリファイを実行する（Ｅｖｆｙ１）。そして、カウンタ１２５は、フェイルビット数をカウントする。具体的には、ストリンググループＧＲ１のゾーンＺＮ１に対応するビット線ＢＬ１、ＢＬ２、ＢＬ４、ＢＬ５、ＢＬ７、ＢＬ８、…ＢＬ（３ｉ＋１）、ＢＬ（３ｉ＋２）に存在するフェイルビット数をカウントする。この際、本例ではｄ１個のフェイルビットが見つかったと仮定する（カウント数＝ｄ１）。このｄ１は、第１実施形態で説明した図１０におけるａ１＋ｂ１に相当する。またカウンタ１２５は、ゾーンＺＮ２に対応するビット線ＢＬ３、ＢＬ６、ＢＬ９、…ＢＬ（３ｉ＋３）に存在するフェイルビット数をカウントする。この際、本例ではｃ１個のフェイルビットが見つかったと仮定する（カウント数＝ｃ１）。そしてカウンタ１２５は、このカウント数ｄ１、ｃ１を、いずれかのラッチ回路に保持させる。
以後、制御部１２１は同様にして、ストリングループＧＲ２〜ＧＲ４の消去ベリファイを実行する（Ｅｖｆｙ２〜Ｅｖｆｙ４）。各消去ベリファイにおいて、ゾーンＺＮ１で見つかったフェイルビット数がそれぞれｄ２〜ｄ４個、ゾーンＺＮ２で見つかったフェイルビット数がそれぞれｃ２〜ｃ４個であったとする。
次に制御部１２１は、リトライ判定（Ｅｖｆｙ判定）を行う（ステップＳ２３）。すなわち制御部１２１は、ゾーンＺＮ毎にフェイルビット数を合計し判定基準ビット数と比較する。この結果、ゾーンＺＮ１のフェイルビット数の合計（ｄ１＋ｄ２＋ｄ３＋ｄ４）＜判定基準ビット数、ゾーンＺＮ２のフェイルビット数の合計（ｃ１＋ｃ２＋ｃ３＋ｃ４）＞判定基準ビット数だったと仮定する。すると制御部１２１は、ゾーンＺＮ１はリトライ判定にパスし、ゾーンＺＮ２はリトライ判定にフェイルした、と判断する（ステップＳ２４、Ｎｏ）。
次に制御部１２１は、リトライ判定をフェイルしたゾーンＺＮ２の２回目の消去を実行する（ステップＳ２５）。
次に制御部１２１は、ゾーンＺＮ２の消去ベリファイ（ステップＳ２２）とリトライ判定（ステップＳ２３）を行う。この際、ゾーンＺＮ２のフェイルビット数をｃ１’〜ｃ４’個とする。そして、（ｃ１’＋ｃ２’＋ｃ３’＋ｃ４’）＜判定基準ビット数だったと仮定する。すると制御部１２１は、ゾーンＺＮ２はリトライ判定にパスした、と判断し（ステップＳ２４、Ｙｅｓ）、データの消去動作を終了する。
なお、本例ではゾーンＺＮ１、ＺＮ２で対応するレイヤ数が異なるため、判定基準ビット数はゾーンＺＮにより異なる設定としても良い。
また、ここでは本実施形態を第１実施形態に適用した場合について説明したが、第２乃至第７実施形態においても、複数のレイヤをゾーン単位で管理することにより、本実施形態を適用出来る。
８．３ 本実施形態に係る効果
本実施形態に係る構成であると、上記第１乃至第７実施形態と同様の効果が得られる。
また本実施形態に係る構成では、複数のレイヤをまとめて管理している。そのため、フェイルビット数をカウントするカウンタや、カウント数を記憶するラッチ回路を削減することが出来る。また、例えば、図３２のビット線接続部においては、レイヤ数と同じ個数のトランジスタ４０を必要とするが、ゾーン管理にすることで、トランジスタ４０の個数をゾーン数と同じ個数に削減することが出来る。このように、ゾーン管理にすることにより、回路素子数を少なくすることが出来る。
９．第９実施形態
次に第９実施形態に係る半導体記憶装置及びデータ消去方法について説明する。本実施形態は、上記第１乃至第８実施形態において、隣接するメモリセルトランジスタＭＴのデータを交互に消去する（これを、以下では「ストライプ消去」と呼ぶ。）ものである。以下では、第１乃至第８実施形態と異なる点についてのみ説明する。
９．１ データの消去動作の全体的な流れについて
まず本実施形態のデータの消去動作の全体的な流れについて説明する。
本実施形態では、第１乃至第８実施形態において、メモリユニットＭＵ１のストリンググループＧＲ１−１〜ＧＲ４−１の各レイヤを４層、すなわちＮＡＮＤストリングＳＲ１〜ＳＲ４を積層にした構造でストライプ消去を行う場合を例として説明する。但し、ストリンググループＧＲの構成は、これに限定されるものでは無く、レイヤは３層以下であっても５層以上であっても良い。
図４３は、データの消去動作の流れを示すフローチャートである。
図示するように、まず制御部１２１は、コントローラ２００から消去命令を受信する（ステップＳ４０）。
次に制御部１２１は、消去命令に応答して、第１乃至第４のデータの消去を実行する。
まず、第１のデータの消去において、制御部１２１は、偶数レイヤの偶数ワード線ＷＬに接続されるメモリセルトランジスタＭＴのデータを消去する（ステップＳ４１）。図４４は、第１のデータの消去において、あるメモリセルグループＧＲの消去対象となるメモリセルトランジスタＭＴを示している。図示するように、制御部１２１は、偶数レイヤに位置するＮＡＮＤストリングＳＲ２、ＳＲ４に形成され、偶数ワード線ＷＬ２、ＷＬ４に接続されるメモリセルトランジスタＭＴ２、ＭＴ４のデータを消去する。
次に第２のデータの消去において、制御部１２１は、偶数レイヤの奇数ワード線ＷＬに接続されるメモリセルトランジスタＭＴのデータを消去する（ステップＳ４２）。図４５は、第２のデータの消去において、あるメモリセルグループＧＲの消去対象となるメモリセルトランジスタＭＴを示している。図示するように、制御部１２１は、偶数レイヤに位置するＮＡＮＤストリングＳＲ２、ＳＲ４に形成され、奇数ワード線ＷＬ１、ＷＬ３に接続されているメモリセルトランジスタＭＴ１、ＭＴ３のデータを消去する。
次に第３のデータの消去において、制御部１２１は、奇数レイヤの偶数ワード線ＷＬに接続されるメモリセルトランジスタＭＴのデータを消去する（ステップＳ４３）。図４６は、第３のデータの消去において、あるメモリセルグループＧＲの消去対象となるメモリセルトランジスタＭＴを示している。図示するように、制御部１２１は、奇数レイヤに位置するＮＡＮＤストリングＳＲ１、ＳＲ３に形成され、偶数ワード線ＷＬ２、ＷＬ４に接続されているメモリセルトランジスタＭＴ２、ＭＴ４のデータを消去する。
次に第４のデータの消去において、制御部１２１は、奇数レイヤの奇数ワード線ＷＬに接続されるメモリセルトランジスタＭＴのデータを消去する（ステップＳ４４）。図４７は、第４のデータの消去において、あるメモリセルグループＧＲの消去対象となるメモリセルトランジスタＭＴを示している。図示するように、制御部１２１は、奇数レイヤに位置するＮＡＮＤストリングＳＲ１、ＳＲ３に形成され、奇数ワード線ＷＬ１、ＷＬ３に接続されているメモリセルトランジスタＭＴ１、ＭＴ３のデータを消去する。
上記の第１乃至第４のデータの消去により消去対象ブロックＢＬＫでは、全メモリセルトランジスタＭＴのデータが消去される。
次に制御部１２１は、消去ベリファイを実行し（ステップＳ４５）、その次にリトライ判定を実行する（ステップＳ４６）。
リトライ判定にパスした場合（ステップＳ４７、Ｙｅｓ）、データの消去動作は終了となる。
リトライ判定にフェイルした場合（ステップＳ４７、Ｎｏ）、ステップＳ４８に移り、リトライ判定にフェイルしたレイヤのストライプ消去を行う（ステップＳ４８〜Ｓ５１）。
そして、全てのレイヤのリトライ判定がパスするまで（ステップＳ４７ Ｙｅｓ）、または予め設定された消去ループの上限回数まで、繰り返し消去が行われる。
なお、ここで、第１乃至第４のデータの消去の順序は入れ替えても良い。
上記の消去の具体的な方法としては、いくつかの方法を採用できる。これらについて、以下、２つの例を説明する。
９．２ 第１例
本例は、ＧＩＤＬを用いてデータの消去をする。すなわち本例は、ＧＩＤＬ消去を用いた第１、第２、第４乃至第８実施形態に係る半導体記憶装置に対応出来る。
図４８は、図４３の第１乃至第４のデータの消去（ステップＳ４１〜Ｓ４４）に対応したドライバ１２４からの出力電位と、ビット線ＢＬ及び／またはソース線ＳＬの電位と、ワード線ＷＬの電位とを示すタイミングチャートである。なお、ここでは説明していない他の配線の電位については、第１、第２、第４乃至第８実施形態で説明した通りである。また、ここではメモリユニットＭＵ１に関する配線のみ説明するが、その他の消去対象のメモリユニットＭＵに関しても同様である。
まず第１のデータの消去（時刻ｔ１〜ｔ２）において、ドライバ１２４は、消去対象の偶数レイヤに位置する偶数ＮＡＮＤストリングＳＲ２、ＳＲ４に対応するビット線ＢＬ２、ＢＬ４及び／またはソース線ＳＬ２、ＳＬ４にＶＥＲＡを印加する。
そして、例えばセンスアンプ１１３、またはソース線ドライバ１１４は、奇数レイヤに位置する奇数ＮＡＮＤストリングＳＲ１、ＳＲ３に対応するビット線ＢＬ１、ＢＬ３及び／またはソース線ＳＬ１、ＳＬ３に、ＧＩＤＬを発生させない電圧（例えば０Ｖ〜ＶＥＲＡの１／２程度の電圧）を印加する。
この状態において、ロウデコータ１１２は、消去対象の偶数ワード線ＷＬ２、ＷＬ４にＶＥＲＡ＿ＷＬ（例えば０Ｖ）を印加し、消去対象ではない奇数ワード線ＷＬ１、ＷＬ３に、ＧＩＤＬにより発生したホールがメモリセルトランジスタＭＴに注入されない電圧（例えばＶＥＲＡの１／２程度の電圧）を印加する。これにより、偶数ＮＡＮＤストリングＳＲ２、ＳＲ４でＧＩＤＬが発生し、偶数ワード線ＷＬ２、ＷＬ４に接続するメモリセルトランジスタＭＴ２、ＭＴ４のデータが消去される。
例えば、本実施形態を第１実施形態に適用した場合には、ドライバ１２４は、ビット線ＢＬ２、ＢＬ４にＶＥＲＡを印加し、センスアンプ１１３はビット線ＢＬ１、ＢＬ３にＧＩＤＬを発生させない電圧を印加する。また本実施形態を第２実施形態に適用した場合には、ドライバ１２４は、ソース線ＳＬ２、ＳＬ４にＶＥＲＡを印加し、ソース線ドライバ１１４はソース線ＳＬ１、ＳＬ３にＧＩＤＬを発生させない電圧を印加する。また本実施形態を第４実施形態に適用した場合には、ドライバ１２４は、ビット線ＢＬ２、ＢＬ４とソース線ＳＬ２、ＳＬ４にＶＥＲＡを印加する。
次に第２のデータの消去（時刻ｔ３〜ｔ４）においては、第１のデータの消去と同様に、制御部１２１は、消去対象の偶数ＮＡＮＤストリングＳＲ２、ＳＲ４でＧＩＤＬを発生させる。この状態において、ロウデコータ１１２は、消去対象の奇数ワード線ＷＬ１、ＷＬ３にＶＥＲＡ＿ＷＬ（例えば０Ｖ）を印加し、消去対象ではない偶数ワード線ＷＬ２、ＷＬ４に、ＧＩＤＬにより発生したホールがメモリセルトランジスタＭＴに注入されない電圧（例えばＶＥＲＡの１／２程度の電圧）を印加する。これにより、第２のデータの消去では、偶数ＮＡＮＤストリングＳＲ２、ＳＲ４でＧＩＤＬが発生し、奇数ワード線ＷＬ１、ＷＬ３に接続するメモリセルトランジスタＭＴ１、ＭＴ３のデータが消去される。
次に第３のデータの消去（時刻ｔ５〜ｔ６）において、ドライバ１２４は、消去対象の奇数ＮＡＮＤストリングＳＲ１、ＳＲ３に対応するビット線ＢＬ１、ＢＬ３及び／またはソース線ＳＬ１、ＳＬ３にＶＥＲＡを印加する。そして、例えばセンスアンプ１１３、またはソース線ドライバ１１４は、消去対象ではない偶数ＮＡＮＤストリングＳＲ２、ＳＲ４に対応するビット線ＢＬ２、ＢＬ４及び／またはソース線ＳＬ２、ＳＬ４にＧＩＤＬを発生させない電圧（例えば０Ｖ〜ＶＥＲＡの１／２程度の電圧）を印加する。この状態において、ロウデコータ１１２は、消去対象の偶数ワード線ＷＬ２、ＷＬ４にＶＥＲＡ＿ＷＬ（例えば０Ｖ）を印加し、消去対象ではない奇数ワード線ＷＬ１、ＷＬ３に、ＧＩＤＬにより発生したホールがメモリセルトランジスタＭＴに注入されない電圧（例えばＶＥＲＡの１／２程度の電圧）を印加する。これにより、第３のデータの消去では、奇数ＮＡＮＤストリングＳＲ１、ＳＲ３でＧＩＤＬが発生し、偶数ワード線ＷＬ２、ＷＬ４に接続するメモリセルトランジスタＭＴ２、ＭＴ４のデータが消去される。
次に第４のデータの消去（時刻ｔ７〜ｔ８）において、第３のデータの消去と同様に、制御部１２１は、消去対象の奇数ＮＡＮＤストリングＳＲ１、ＳＲ３でＧＩＤＬを発生させる。この状態において、ロウデコータ１１２は、消去対象の奇数ワード線ＷＬ１、ＷＬ３にＶＥＲＡ＿ＷＬ（例えば０Ｖ）を印加し、消去対象ではない偶数ワード線ＷＬ２、ＷＬ４に、ＧＩＤＬにより発生したホールがメモリセルトランジスタＭＴに注入されない電圧（例えばＶＥＲＡの１／２程度の電圧）を印加する。これにより、第４のデータの消去では、奇数ＮＡＮＤストリングＳＲ１、ＳＲ３でＧＩＤＬが発生し、奇数ワード線ＷＬ１、ＷＬ３に接続するメモリセルトランジスタＭＴ１、ＭＴ３のデータが消去される。
上記４つのステップにより、消去対象ブロックＢＬＫのデータの消去は完了する。
９．３ 第２例
本例はＦＮトンネル効果を用いてデータの消去をする。すなわち本例はＦＮトンネル効果を用いた第３、第５、第６、第８実施形態に適用出来る。
図４９は、図４３の第１乃至第４のデータの消去（ステップＳ４１〜Ｓ４４）に対応したビット線ＢＬ及び／またはソース線ＳＬの電位と、ワード線ＷＬの電位とを示すタイミングチャートである。なお、ここでは説明していない他の配線の電位については、第３、第５、第６、第８実施形態で説明したとおりである。また、ここではメモリユニットＭＵ１に関する配線のみ説明するが、その他の消去対象のメモリユニットＭＵに関しても同様である。
まず第１のデータの消去（時刻ｔ１〜ｔ３）において、ソース線ドライバ１１４は、消去対象の偶数ＮＡＮＤストリングＳＲ２、ＳＲ４に対応するソース線ＳＬ２、ＳＬ４に、選択トランジスタＳＴ２がオン状態となる電圧（例えば０Ｖ）を印加する。また、ソース線ドライバ１１４は、消去対象ではない奇数ＮＡＮＤストリングＳＲ１、ＳＲ３に対応するソース線ＳＬ１、ＳＬ３に、選択トランジスタＳＴ２がオフ状態となる電圧（例えば−３．３Ｖ）を印加する。これにより、偶数ＮＡＮＤストリングＳＲ２、ＳＲ４内の選択トランジスタＳＴ２は、オン状態となり、奇数ＮＡＮＤストリングＳＲ１、ＳＲ３内の選択トランジスタＳＴ２は、オフ状態となる。
この状態において、ロウデコータ１１２は、消去対象の偶数ワード線ＷＬ２、ＷＬ４に、時刻ｔ１〜ｔ２の間、例えば−７Ｖを印加し、時刻ｔ２〜ｔ３の間、ＦＮトンネル電流が流れるための電圧（例えば−１８Ｖ）を印加する。またロウデコータ１１２は、時刻ｔ１〜ｔ３の間、消去対象ではない奇数ワード線ＷＬ１、ＷＬ３に、ＦＮトンネル電流が流れない電圧（例えば０Ｖ）を印加する。これにより、第１のデータの消去では、偶数ＮＡＮＤストリングＳＲ２、ＳＲ４において偶数ワード線ＷＬ２、ＷＬ４に接続されたメモリセルトランジスタＭＴ２、ＭＴ４にＦＮトンネル電流が流れ、これらのメモリセルトランジスタＭＴ２及びＭＴ４のデータが消去される。
次に第２のデータの消去（時刻ｔ４〜ｔ６）において、第１のデータの消去と同様に、ソース線ドライバ１１４は、偶数ＮＡＮＤストリングＳＲ２、ＳＲ４に形成された選択トランジスタＳＴ２をオン状態とし、奇数ＮＡＮＤストリングＳＲ１、ＳＲ３に形成された選択トランジスタＳＴ２をオフ状態とする。この状態において、ロウデコータ１１２は、消去対象の奇数ワード線ＷＬ１、ＷＬ３に、時刻ｔ４〜ｔ５の間、例えば−７Ｖを印加し、時刻ｔ５〜ｔ６の間、ＦＮトンネル電流が流れるための電圧（例えば−１８Ｖ）を印加する。更に、ロウデコータ１１２は、時刻ｔ４〜ｔ６の間、消去対象ではない偶数ワード線ＷＬ２、ＷＬ４に、ＦＮトンネル電流が流れない電圧（例えば０Ｖ）を印加する。これにより、第２のデータの消去では、偶数ＮＡＮＤストリングＳＲ２、ＳＲ４において奇数ワード線ＷＬ１、ＷＬ３に接続されたメモリセルトランジスタＭＴ１、ＭＴ３のデータが消去される。
次に第３のデータの消去（時刻ｔ７〜ｔ９）において、ソース線ドライバ１１４は、消去対象の奇数ＮＡＮＤストリングＳＲ１、ＳＲ３に対応するソース線ＳＬ１、ＳＬ３に、選択トランジスタＳＴ２がオン状態となる電圧（例えば０Ｖ）を印加する。また、ソース線ドライバ１１４は、消去対象ではない偶数ＮＡＮＤストリングＳＲ２、ＳＲ４に対応するソース線ＳＬ２、ＳＬ４に、選択トランジスタＳＴ２がオン状態となる電圧（例えば−３．３Ｖ）を印加する。これにより、奇数ＮＡＮＤストリングＳＲ１、ＳＲ３内の選択トランジスタＳＴ２は、オン状態となり、偶数ＮＡＮＤストリングＳＲ２、ＳＲ４内の選択トランジスタＳＴ２は、オフ状態となる。この状態において、ロウデコータ１１２は、消去対象の偶数ワード線ＷＬ２、ＷＬ４に、時刻ｔ７〜ｔ８の間、例えば−７Ｖを印加し、時刻ｔ８〜ｔ９の間、ＦＮトンネル電流が流れるための電圧（例えば−１８Ｖ）を印加する。更に、ロウデコータ１１２は、時刻ｔ７〜ｔ９の間、消去対象ではない奇数ワード線ＷＬ１、ＷＬ３に、ＦＮトンネル電流が流れない電圧（例えば０Ｖ）を印加する。これにより、第３のデータの消去では、奇数ＮＡＮＤストリングＳＲ１、ＳＲ３において偶数ワード線ＷＬ２、ＷＬ４に接続されたメモリセルトランジスタＭＴ２、ＭＴ４のデータが消去される。
次に第４のデータの消去（時刻ｔ１０〜ｔ１２）において、第３のデータの消去と同様に、ソース線ドライバ１１４は、奇数ＮＡＮＤストリングＳＲ１、ＳＲ３に形成された選択トランジスタＳＴ２をオン状態とし、偶数ＮＡＮＤストリングＳＲ２、ＳＲ４に形成された選択トランジスタＳＴ２をオフ状態とする。この状態において、ロウデコータ１１２は、消去対象の奇数ワード線ＷＬ１、ＷＬ３に、時刻ｔ１０〜ｔ１１の間、例えば−７Ｖを印加し、時刻ｔ１１〜ｔ１２の間、ＦＮトンネル電流が流れるための電圧（例えば−１８Ｖ）を印加する。更に、ロウデコータ１１２は、時刻ｔ１０〜ｔ１２の間、消去対象ではない偶数ワード線ＷＬ２、ＷＬ４に、ＦＮトンネル電流が流れない電圧（例えば０Ｖ）を印加する。これにより、第４のデータの消去では、奇数ＮＡＮＤストリングＳＲ１、ＳＲ３において奇数ワード線ＷＬ１、ＷＬ３に接続されたメモリセルトランジスタＭＴ１、ＭＴ３のデータが消去される。
上記４つのステップにより、消去対象ブロックＢＬＫのデータの消去は完了する。
９．４ 本実施形態に係る効果
本実施形態に係る構成であると、上記第１乃至第８実施形態と同様の効果が得られる。
また、本実施形態に係る構成では、メモリセルトランジスタ間の領域にある電荷蓄積層２６にトラップされたホールによりデータが破壊されることを抑制することが出来る。本効果につき、以下詳細に説明する。
図５０は、ＮＡＮＤストリングＳＲ１〜ＳＲ３を有するあるストリンググループＧＲの断面図であり、第１方向と第３方向で形成される断面を示している。図５１は、図５０の５１−５１線におけるＮＡＮＤストリングＳＲ２の断面図であり、ＮＡＮＤストリングＳＲ２の第２方向と第３方向で形成される断面図を示している。図５２〜図５４は、図５１の領域５２の拡大図である。
図５０と図５１に示すように、電荷蓄積層２６は、フィン型構造２４の側面及び上面をほぼ完全に被覆する。このため、１つのメモリセルトランジスタＭＴに着目した場合、このメモリセルトランジスタＭＴの電荷蓄積層２６は、その上下方向（ここでは「レイヤ方向」と呼び、第１方向に対応する）及び左右方向（ここでは「ストリング方向」と呼び、第２方向に対応する）で隣接するメモリセルトランジスタＭＴの電荷蓄積層２６と、共通につながっている。つまり、隣接するメモリセルトランジスタ間の領域にも電荷蓄積層２６が存在する。メモリセルトランジスタ間の領域にも電荷蓄積層２６が存在すると、消去の際、メモリセルトランジスタ間に生じる電界により、この領域の電荷蓄積層２６にもホールがトラップされることがある。具体的には、図５０に示すようにレイヤ間の領域にホールがトラップされる場合や、図５１に示すようにワード線ＷＬ間の領域にホールがトラップされる場合がある。
次にメモリセルトランジスタ間の領域にトラップされたホールの影響について図５２〜図５４を用いて説明する。図５２はデータの消去直後の状態を示している。図示するように、メモリセルトランジスタ間の領域Ａ１にもホールが注入される。図５２ではストリング方向の領域Ａ１を示しているが、レイヤ方向の領域Ａ１にもホールが注入される。
その後、図５３に示すように、選択ワード線ＷＬ２に接続されるメモリセルトランジスタＭＴ２にデータがプログラムされる場合を仮定する。なお本実施形態では、データが消去された状態を“０”、電荷が注入されてデータがプログラムされた状態を“１”とする。よって、メモリセルトランジスタＭＴ２の電荷蓄積層２６には電荷が注入され、“１” データがプログラムされる。なお、このプログラムの段階では、領域Ａ１にホールがトラップされたままになっている。
すると、プログラムの完了後、図５４に示すように、メモリセルトランジスタＭＴ２の電荷蓄積層２６に注入された電荷が、領域Ａ１にトラップされたホールと結合し、電荷が消失する場合がある。その結果、メモリセルトランジスタＭＴの閾値が下がり、書き込まれた“１”データが“０”データに変化してしまう場合がある。
これに対し、本実施形態によれば、以下の効果が得られる。本効果について、以下、詳細に説明する。
図５５は、消去時の電荷蓄積層２６の電位を示すグラフである。図５５では、横軸にワード線位置（第２方向に沿った位置）を示し、縦軸に電荷蓄積層の電位を示している。また図５５において、全てのワード線ＷＬが一括して選択される場合の電位分布を破線で示し（図５５における「全ＷＬ消去」で示したグラフ）、本実施形態に係るストライプ消去を用いて偶数ワード線ＷＬ２、ＷＬ４が選択された場合を実線で示している。
図示するように、全てのワード線ＷＬが消去対象の場合、全てのワード線ＷＬの電位が低くされる。従って、隣接するワード線間の電位も低くなる。その結果、メモリセルトランジスタ間の領域の電荷蓄積層２６にもホールが注入されやすくなる。
これに対しストライプ消去の場合、ある選択ワード線ＷＬに隣接するワード線ＷＬは必ず非選択とされる。すなわち本例の場合であると、消去対象ではないワード線ＷＬ１、ＷＬ３の電位は、ホールが注入されないように高い電位（例えばＶＥＲＡの半分程度の電圧）が設定されている。このため、隣接するワード線ＷＬ間の電位差が大きく、例えば消去対象のワード線ＷＬ２の両端からワード線ＷＬ１及びＷＬ３に向けて急峻に電位が上昇する。従って、メモリセルトランジスタ間の領域には、ホールが注入されにくくなる。
また、ストライプ消去では、あるＮＡＮＤストリングＳＲを選択した場合、隣接するＮＡＮＤストリングＳＲは必ず非選択とされる。そして、非選択とされたＮＡＮＤストリングＳＲでは、ビット線ＢＬ及び／またはソース線ＳＬにＧＩＤＬを発生させない電圧が印加される。よって、非選択とされたＮＡＮＤストリングＳＲではホールが発生しないため、非選択のＮＡＮＤストリングからメモリセルトランジスタ間の領域にホールが注入されにくい。
このように、本実施形態に係る構成では、ストライプ消去を行うことにより、メモリセルトランジスタ間の領域にホールが注入されることを抑制出来る。従って、プログラム後にデータが変更されることを抑制することが出来、消去動作とプログラム動作の信頼性を向上することが出来る。
なお、本例では、ストリング方向及びレイヤ方向に隣接するメモリセルメモリセルトランジスタＭＴに対して交互に消去を行うため、第１〜第４の消去を実行したが、ストリング方向またはレイヤ方向に隣接するメモリセルトランジスタＭＴだけを交互に消去しても良い。例えば、ストリング方向に隣接するメモリセルトランジスタＭＴを交互に消去する場合、全ＮＡＮＤストリングＳＲ１〜ＳＲ４が選択された状態で、偶数ワード線ＷＬ２、ＷＬ４と奇数ワード線ＷＬ１、ＷＬ３を交互に選択して消去する。またはレイヤ方向に隣接するメモリセルトランジスタＭＴを交互に消去する場合、全ワード線ＷＬが選択された状態で、偶数ＮＡＮＤストリングＳＲ２、ＳＲ４と奇数ＮＡＮＤストリングＳＲ１、ＳＲ３を交互に選択して消去する。
１０．第１０実施形態
次に第１０実施形態に係る半導体記憶装置及びデータ消去方法について説明する。本実施形態は、上記第１乃至第９実施形態において、ブロックＢＬＫよりも小さい単位（例えばメモリユニットＭＵよりも小さい単位）を選択して消去を行うものである（この単位をサブブロックと呼び、サブブロック単位での消去をサブブロック消去と呼ぶ）。以下では、サブブロック消去のいくつかの例につき説明する。
１０．１ サブブロック消去の第１例
本例は、ＮＡＮＤストリングＳＲ単位で消去を行うものである。そして本例では、同一のレイヤに位置する複数のＮＡＮＤストリングＳＲのデータが一括して消去される。
図５６は、本例のメモリセルアレイ１１１の回路図であり、本例を第１実施形態に適用した場合のメモリユニットＭＵ１を示している。なお、ここではメモリユニットＭＵ１について説明するが、その他のメモリユニットＭＵに関しても同様である。
図の例では、ＮＡＮＤストリングＳＲ１、ＳＲ３が消去対象とされている。よって、これらのＮＡＮＤストリングＳＲ１、ＳＲ３内のカラム選択トランジスタＣＳＧにおいてＧＩＤＬが発生される。なお、ここではＮＡＮＤストリングＳＲ１、ＳＲ３が消去対象とされたが、例えばＮＡＮＤストリングＳＲ１だけを消去対象としても良く、消去対象のＮＡＮＤストリングＳＲは任意に選択され得る。
図５７は、消去時における本例に係る配線の電位を示すタイミングチャートである。図示するように、ドライバ１２４は、ビット線ＢＬ１、ＢＬ３を選択し、ビット線ＢＬ１、ＢＬ３にＶＥＲＡを印加する。また、例えばセンスアンプ１１３は、非選択ビット線ＢＬ２にＧＩＤＬを発生させない電圧（例えば１０Ｖ程度）を印加する。この間、ソース線ＳＬ１、ＳＬ２、制御信号線ＳＳＬ１〜ＳＳＬ４、セレクトゲート線ＧＳＬ１、ＧＳＬ２、及びワード線ＷＬ１〜ＷＬ４の電位は、図９の時刻ｔ１〜ｔ２間で説明した電位と同じとする。これにより、ビット線ＢＬ１、ＢＬ３に接続されたカラム選択トランジスタＣＳＧで、ＧＩＤＬが発生する。この結果、ＮＡＮＤストリングＳＲ１、ＳＲ３のメモリセルトランジスタＭＴのデータが消去され、ＮＡＮＤストリングＳＲ２のメモリセルトランジスタＭＴのデータは消去されない。
なお、本例は、第２乃至第９実施形態にも適用することが出来る。
本例を第２実施形態に適用する場合、ソース線ドライバ１１４は、消去対象ではないＮＡＮＤストリングＳＲ２に対応するソース線ＳＬ２に、ＧＩＤＬを発生させない電圧を印加する。そして、他の配線の電位は、図１９の時刻ｔ１〜ｔ２間で説明した電位と同じする。これにより、消去対象ではないＮＡＮＤストリングＳＲ２ではＧＩＤＬが発生しないため、データが消去されない。
また、本例を第３実施形態に適用する場合、ソース線ドライバ１１４は、消去対象ではないＮＡＮＤストリングＳＲ２に対応するソース線ＳＬ２に、選択トランジスタＳＴ２をオフ状態とする電圧（例えば−３．３Ｖ）を印加する。そして、他の配線の電位は、図２１の時刻ｔ１〜ｔ３間で説明した電位と同じする。これにより、消去対象ではないＮＡＮＤストリングＳＲ２のメモリセルトランジスタＭＴでは選択トランジスタＳＴ２がオフ状態とされ、データが消去されない。
また、本例を第４実施形態に適用する場合、例えばセンスアンプ１１３とソース線ドライバ１１４は、消去対象ではないＮＡＮＤストリングＳＲ２に対応するビット線ＢＬ２とソース線ＳＬ２にそれぞれＧＩＤＬを発生させない電圧を印加する。そして、他の配線の電位は、図２３の時刻ｔ１〜ｔ２間で説明した電位と同じする。
１０．２ サブブロック消去の第２例
本例は、偶数または奇数ストリンググループＧＲ単位で消去を行うものである。そして本例では、偶数または奇数ストリンググループＧＲのメモリセルトランジスタＭＴのデータが一括して消去される。
図５８は、本例のメモリセルアレイ１１１の回路図であり、本例を第１実施形態に適用した場合のメモリユニットＭＵ１を示している。
図の例では、ソース線ＳＬ１に接続された奇数ストリンググループＧＲ１−１、ＧＲ３−１が消去対象とされている。第１実施形態と異なり、本例では、消去対象のストリンググループＧＲ１−１、ＧＲ３−１の選択トランジスタＳＴ２においてＧＩＤＬが発生される。なお、ここでは奇数ストリンググループＧＲ１−１、ＧＲ３−１が消去対象とされたが、偶数ストリンググループＧＲ２−１、ＧＲ４−１を消去対象としても良い。
図５９は、消去時における本例に係る配線の電位を示すタイミングチャートである。図示するように、ドライバ１２４は、ストリンググループＧＲ１−１、３−１に対応するソース線ＳＬ１を選択し、ソース線ＳＬ１にＶＥＲＡを印加する。またソース線ドライバ１１４は、ＧＩＤＬを発生させない電圧（例えば１０Ｖ程度）を非選択ソース線ＳＬ２に印加する。また、例えばセンスアンプ１１３は、ＧＩＤＬを発生させない電圧（例えば１０Ｖ程度）をビット線ＢＬ１〜ＢＬ３に印加する。更にドライバ１２４は、ＧＩＤＬを発生させない電圧（例えば１０Ｖ程度）を制御信号線ＳＳＬ１〜ＳＳＬ４に印加する。またロウデコーダ１１２は、セレクトゲート線ＧＳＬ２を選択し、セレクトゲート線ＧＳＬ２にＶＥＲＡ＿ＧＩＤＬを印加する。更にロウデコーダ１１２は、非選択セレクトゲート線ＧＳＬ１にＧＩＤＬを発生させない電圧であるＶＥＲＡ＿ＧＳＬ（例えば１０Ｖ程度）を印加する。更にロウデコータ１１２は、ワード線ＷＬ１〜ＷＬ４にＶＥＲＡ＿ＷＬ（例えば０Ｖ）を印加する。これにより、ソース線ＳＬ１に接続された選択トランジスタＳＴ２ではＧＩＤＬが発生する。この結果、ストリンググループＧＲ１−１、ＧＲ３−１のデータが消去される。
１０．３ サブブロック消去の第３例
本例は、ワード線ＷＬ単位で消去を行うものである。そして本例では、同一のワード線に接続される複数のメモリセルトランジスタＭＴのデータが一括して消去される。
図６０は、本例のメモリセルアレイ１１１の回路図であり、本例を第１実施形態に適用した場合のメモリユニットＭＵ１を示している。
図の例では、ワード線ＷＬ２、ＷＬ４に接続される全ＮＡＮＤストリングＳＲのメモリセルトランジスタＭＴ２、ＭＴ４が消去対象とされている。よって、本例では、カラム選択トランジスタＣＳＧ１〜ＣＳＧ４において、ＧＩＤＬが発生される。なお、図６０の例ではワード線ＷＬ２、ＷＬ４が消去対象とされたが、例えばワード線ＷＬ１だけを消去対象としても良く、消去対象のワード線ＷＬは任意に選択され得る。
図６１は、消去時における本例に係る配線の電位を示すタイミングチャートである。図示するように、ロウデコータ１１２は、メモリセルトランジスタＭＴ２、ＭＴ４に対応するワード線ＷＬ２、ＷＬ４を選択し、これらにＶＥＲＡ＿ＷＬ（例えば０Ｖ）を印加する。更にロウデコータ１１２は、非選択ワード線ＷＬ１、ＷＬ３に、ＧＩＤＬで発生したホールが注入されない電位（例えばＶＥＲＡの１／２程度の電圧）を印加する。この間、ビット線ＢＬ１〜ＢＬ３、ソース線ＳＬ１、ＳＬ２、制御信号線ＳＳＬ１〜ＳＳＬ４、及びセレクトゲート線ＧＳＬ１、ＧＳＬ２の電位は、図９の時刻ｔ１〜ｔ２間で説明した電位と同じとする。これにより、カラム選択トランジスタＣＳＧ１〜ＣＳＧ４で、ＧＩＤＬが発生する。そしてワード線ＷＬ２、ＷＬ４に接続されたメモリセルトランジスタＭＴ２、ＭＴ４に、ＧＩＤＬにより発生したホールが注入され、データが消去される。
なお、本例は、第２乃至第９実施形態にも適用することが出来る。
本例を第２または第４実施形態に適用する場合、ロウデコータ１１２は、消去対象のワード線ＷＬ２、ＷＬ４にＶＥＲＡ＿ＷＬ（例えば０Ｖ）を印加し、消去対象ではないワード線ＷＬ１、ＷＬ３に、ＧＩＤＬで発生したホールが注入されない電位（例えばＶＥＲＡの１／２程度の電圧）を印加する。また、他の配線の電位は、第２または第４実施形態で説明した電位と同じとする。
また、本例を第３実施形態に適用する場合、ロウデコータ１１２は、消去対象のワード線ＷＬ２、ＷＬ４にＦＮトンネル電流を流すための電圧（例えば−１８Ｖ）を印加し、消去対象ではないワード線ＷＬ１、ＷＬ３に、ＦＮトンネル電流が流れない電圧（例えば０Ｖ）を印加する。また、他の配線の電位は、第３実施形態で説明した電位と同じする。
１０．４ サブブロック消去の第４例
本例は、ストリンググループＧＲ単位で消去を行うものである。そして本例では、消去対象のストリンググループＧＲに位置する複数のＮＡＮＤストリングＳＲのデータが一括して消去される。但し、本例が上記第２例と異なる点は、消去対象とするストリングループＧＲを自由に選択出来る点である。すなわち、第２例の場合には、消去は奇数ストリンググループ単位（例えばＧＲ１とＧＲ３）または偶数ストリンググループ単位（例えばＧＲ２とＧＲ４）で行われる。しかし本例では、全く自由に消去対象ストリンググループＧＲを選択出来る。つまり、いずれか１つのストリンググループＧＲのみを消去対象とすることも出来るし、２つまたはそれ以上の任意のストリンググループＧＲを消去対象とすることも出来る。
図６２は、本例のメモリセルアレイ１１１の回路図であり、本例を第１実施形態に適用した場合のメモリユニットＭＵ１を示している。図の例では、ストリンググループＧＲ２−１、ＧＲ４−１が消去対象とされている。本例では、第２例と異なり、消去対象のストリンググループＧＲに対応したカラム選択トランジスタＣＳＧにおいて、ＧＩＤＬを発生させる。従って、図示するように、カラム選択トランジスタＣＳＧ２、ＣＳＧ４においてＧＩＤＬが発生される。
図６３は、消去時における本例に係る配線の電位を示すタイミングチャートである。図示するように、ドライバ１２４は、制御信号線ＳＳＬ２、ＳＳＬ４を選択し、これらにＶＥＲＡ＿ＧＩＤＬを印加する。更にドライバ１２４は、非選択の制御信号線ＳＳＬ１、ＳＳＬ３にカラム選択トランジスタＣＳＧをオフ状態にする電圧（例えば０Ｖ）を印加する。これにより、カラム選択トランジスタＣＳＧ２、ＣＳＧ４がオン状態となり、カラム選択トランジスタＣＳＧ１、ＣＳＧ３がオフ状態となる。また、ビット線ＢＬ１〜ＢＬ３、ソース線ＳＬ１、ＳＬ２、セレクトゲート線ＧＳＬ１、ＧＳＬ２、及びワード線ＷＬ１〜ＷＬ４の電位は、第１実施形態の図９の時刻ｔ１〜ｔ２間で説明した電位と同じとする。これにより、制御信号線ＳＳＬ２、ＳＳＬ４が接続されたカラム選択トランジスタＣＳＧ２、ＣＳＧ４ではＧＩＤＬが発生する。この結果、ストリンググループＧＲ２−１、４−１のメモリセルトランジスタＭＴのデータが消去される。
１０．５ 本実施形態に係る効果
本実施形態に係る構成であると、上記第１乃至第９実施形態と同様の効果が得られる。更に、サブブロック消去を行うことにより、下記の効果が得られる。
すなわち、本実施形態に係る構成では、ブロックサイズよりも小さな単位で消去出来る。これにより、消去の際、消去ブロックＢＬＫから非消去ブロックＢＬＫに移動する有効データの移動量を低減することが出来る。
すなわち、消去対象領域に、消去すべきで無い有効データが存在する場合には、消去の前に、この有効データを消去非対象領域に退避させておく必要がある。消去単位となる領域が大きいほど、この退避させておくべきデータ量も大きくなるのが一般的である。この点、本実施形態によれば、消去対象領域のサイズを、ブロックＢＬＫよりも小さく出来る。そのため、退避対象となる有効データ量も小さく出来る。
また、消去すべきデータ量に合わせて、最適なサイズの消去対象領域（サブブロック）を選択出来る。従って、データの消去サイズ及び退避させるべき有効データサイズを必要最小限とすることが出来、消去動作の処理時間を低減することが出来る。
１１．第１１実施形態
次に、第１１実施形態に係る半導体記憶装置及びデータ消去方法について説明する。本実施形態は、上記第１乃至第１０実施形態において、消去を繰り返すことによりメモリセルトランジスタＭＴの消去特性が変化した場合に、レイヤ毎に消去条件を補正するものである。以下は第１乃至第１０実施形態と異なる点についてのみ説明する。
１１．１ 消去の累積回数と消去特性の関係について
図６４は、消去の累積回数と、レイヤ間でのメモリセルトランジスタＭＴの消去特性の差を示すグラフである。図６４では、最上層に位置するメモリセルトランジスタＭＴの消去特性と、最下層に位置するメモリセルトランジスタＭＴの消去特性との差が最も大きい場合を例として、その消去特性の差を示している。また消去特性の差とは、具体的にはデータの消しやすさ（言い換えれば消しにくさ）の差であり、例えば、レイヤ毎に必要な消去電圧、または必要な消去パルス幅の差などと言い換えることが出来る。
この消去特性の差は、レイヤ間でメモリセルトランジスタＭＴのサイズの違いが大きいほどより顕著となる。例えばレイヤ間での消去特性の差を補正するために、出荷時にレイヤ毎に補正した消去条件を設定する場合がある。しかし、プログラムと消去を繰り返すと、メモリセルトランジスタＭＴのゲート絶縁膜の劣化等により消去特性が変化してくる。
この消去特性の変動量は、メモリセルトランジスタＭＴの形状（消去のしやすさ）、消去条件等によりレイヤで異なる。例えば消去しやすいレイヤは、過剰な消去電圧のストレスに晒されることにより、消去特性の変動が他のレイヤより大きくなる場合がある。あるいは、消去しにくいレイヤは、消去ループ回数が多くなる傾向にあり、その結果、高い消去電圧を繰り返し印加されることにより、消去特性の変動が他のレイヤより大きくなる場合がある。
その結果、図６４に示すように、消去の累積回数が増加するにともない、レイヤ間での消去特性の差は大きくなる。
上記の消去特性の差を補正する具体的な方法としては、いくつかの方法を採用できる。これらについて、以下、３つの例を説明する。なお、ここでは、ＧＩＤＬ消去を用いた場合について説明するが、ＦＮトンネル効果を用いた消去にも適用出来る。
１１．２ データの消去の第１例
本例では、消去の累積回数ｎ（ｎは任意の整数）により、レイヤ毎に消去の電圧条件を変更する方法を提供する。
１１．２．１ データの消去時の消去条件について
次に本例におけるデータの消去時の消去条件について説明する。本例では、コントローラ２００は、例えば内蔵メモリ２２０に、消去条件を決定するための管理テーブルを保持している。また内蔵メモリ２２０は、ブロック毎（及び／またはサブブロック毎）の消去累積回数ｎを保持する。
本例における管理テーブルとは、消去の累積回数ｎを判定する判定数Ｎと、プリフィックスコマンド（prefix command）との関係を示すテーブルである。ここで、判定数Ｎは、消去累積回数ｎに応じて消去条件を決定するための判定数であり、小さい方からＮ１、Ｎ２、Ｎ３、Ｎ４、…の順に設定される任意の整数である。また、プリフィックスコマンドは、コントローラ２００が発行する消去条件を決定するためのコマンドであり、判定数Ｎ１、Ｎ２、…に応じて第１のプリフィックスコマンド、第２のプリフィックスコマンド、…の順に設定される。そして、コントローラ２００は、消去を実行する際、この管理テーブルに従って、消去対象ブロックＢＬＫの消去累積回数ｎを判定し、その結果に応じたプリフィックスコマンドを発行する。
ＮＡＮＤ型フラッシュメモリ１００は、例えばレジスタ１２３内に、プリフィックスコマンドとレイヤ毎の消去条件との関係を示すテーブルを保持する。そしてＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００から受信したプリフィックスコマンドに従って、消去条件を決定する。
図６５は、本例のデータの消去において、消去累積回数ｎと消去電圧条件の関係とを示すフローチャートである。
まず、コントローラ２００のホストインターフェイス回路２１０は、ホスト機器から消去命令を受信する（ステップＳ１０１）。
次にコントローラ２００のＣＰＵ２３０は、ホスト機器によって消去対象とされたブロックＢＬＫの消去累積回数ｎと管理テーブルを参照する（ステップＳ１０２）。
まず、消去累積回数ｎが０＜ｎ≦Ｎ１の場合（ステップＳ１０３、Ｙｅｓ）、ＣＰＵ２３０は、プリフィックスコマンドを発行しない。従って、ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤ型フラッシュメモリ１００へ消去命令のみを送信する。ＮＡＮＤ型フラッシュメモリ１００は、出荷時に設定された第１の電圧条件でデータの消去を実行する（ステップＳ１０８）。
次に消去累積回数ｎがＮ１＜ｎ≦Ｎ２の場合（ステップＳ１０４、Ｙｅｓ）、ＣＰＵ２３０は、第１のプリフィックスコマンドを発行し、ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤ型フラッシュメモリ１００に消去命令と第１のプリフィックスコマンドを送信する。ＮＡＮＤ型フラッシュメモリ１００は、第１のプリフィックスコマンドに従って、第２の電圧条件でデータの消去を実行する（ステップＳ１０９）。
次に消去累積回数ｎがＮ２＜ｎ≦Ｎ３の場合（ステップＳ１０５、Ｙｅｓ）、ＣＰＵ２３０は、第２のプリフィックスコマンドを発行し、ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤ型フラッシュメモリ１００に消去命令と第２のプリフィックスコマンドを送信する。ＮＡＮＤ型フラッシュメモリ１００は、第２のプリフィックスコマンドに従って、第３の電圧条件でデータの消去を実行する（ステップＳ１１０）。
次に消去累積回数ｎがＮ３＜ｎ≦Ｎ４の場合（ステップＳ１０６、Ｙｅｓ）、ＣＰＵ２３０は、第３のプリフィックスコマンドを発行し、ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤ型フラッシュメモリ１００に消去命令と第３のプリフィックスコマンドを送信する。ＮＡＮＤ型フラッシュメモリ１００は、第３のプリフィックスコマンドに従って、第４の電圧条件でデータの消去を実行する（ステップＳ１１１）。
次に消去累積回数ｎがＮ４＜ｎの場合（ステップＳ１０７）、ＣＰＵ２３０は、第４のプリフィックスコマンドを発行し、ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤ型フラッシュメモリ１００に消去命令と第４のプリフィックスコマンドを送信する。ＮＡＮＤ型フラッシュメモリ１００は、第４のプリフィックスコマンドに従って、第５の電圧条件でデータの消去を実行する（ステップＳ１１２）。
１１．２．２ データの消去電圧について
次に、各レイヤに位置するＮＡＮＤストリングＳＲに印加するＶＥＲＡの電圧値について説明する。図６６は、消去累積回数ｎ（プリフィックスコマンド）とＶＥＲＡの関係を示すグラフである。図６６は、一例として次のような場合について示している。すなわち、最上層に位置するＮＡＮＤストリングＳＲ３は、最も消去しにくいが消去の累積回数ｎによる消去特性の変動が小さい。そして、最下層に位置するＮＡＮＤストリングＳＲ１は、最も消去しやすいが消去の累積回数ｎにより消去特性の変動が大きい。そして、中間層に位置するＮＡＮＤストリングＳＲ２は、最上層と最下層の中間の特性である場合について示している。
図示するように、消去累積回数が大きくなるにつれて、消去電圧ＶＥＲＡの値はステップアップされる。但し、そのステップアップ幅は、消去特性の変動の大きいＮＡＮＤストリングに印加されるものほど大きい。従って、消去累積回数が増えるほど、ＶＥＲＡ１とＶＥＲＡ３の差は小さくなる。
より具体的には、図６６に示すように、消去累積回数ｎが判定数Ｎ１より少ない場合（０＜ｎ≦Ｎ１）、第１の電圧条件（プリフィックスコマンド無し）が適用される。第１の電圧条件では、制御部１２１は、ＶＥＲＡ１〜ＶＥＲＡ３をそれぞれ初期値に設定し、ＶＥＲＡ１〜ＶＥＲＡ３のそれぞれは最も小さい値に設定される。
次に消去累積回数ｎが判定数Ｎ１より多く判定数Ｎ２より少ない場合（Ｎ１＜ｎ≦Ｎ２）、第２の電圧条件（第１のプリフィックスコマンド）が適用される。第２の電圧条件では、制御部１２１は、消去特性の変動の大きさに応じてＶＥＲＡをステップアップする。図６６の例では、ＶＥＲＡ３のステップ幅が最も小さく、ＶＥＲＡ１のステップ幅が最も大きい。すなわち、消去特性の変動が大きいレイヤほど、ステップアップ幅が大きくなる。
同様に、消去累積回数ｎが判定数Ｎ２より多く判定数Ｎ３より少ない場合（Ｎ２＜ｎ≦Ｎ３）、第３の電圧条件（第２のプリフィックスコマンド）が適用される。また消去累積回数ｎが判定数Ｎ３より多く判定数Ｎ４より少ない場合（Ｎ３＜ｎ≦Ｎ４）、第４の電圧条件（第３のプリフィックスコマンド）が適用される。更に消去の累積回数ｎが判定数Ｎ４より多い場合（Ｎ４＜ｎ）、第５の電圧条件（第４のプリフィックスコマンド）が適用される。そして、それぞれの電圧条件に応じて、ＶＥＲＡ１〜ＶＥＲＡ３がステップアップされている。また制御部１２１は、例えば消去累積回数ｎが増えるほど、ステップアップ幅も大きくしても良い。
第５の電圧条件において制御部１２１は、ＶＥＲＡ１〜ＶＥＲＡ３の値を、それぞれに設定可能な最大値に設定する。その結果、ＶＥＲＡ１とＶＥＲＡ３との差は最小となる。
１１．２．３ コマンドシーケンスについて
次に、本例に係る消去時のコントローラ２００とＮＡＮＤ型フラッシュメモリ１００との間のコマンドシーケンスについて説明する。
図６７は、消去の累積回数ｎが判定数Ｎ１より少ない場合に、コントローラ２００とＮＡＮＤ型フラッシュメモリ１００との間で送受信される信号のタイミングチャートである。すなわち、ＣＰＵ２３０はプリフィックスコマンドを発行せず、ＮＡＮＤ型フラッシュメモリ１００は、出荷時の設定でデータを消去する場合を示している。
ＣＰＵ２３０は、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥを、ＮＡＮＤインターフェイス回路２５０からＮＡＮＤ型フラッシュメモリ１００へ送信する。また、ＮＡＮＤ型フラッシュメモリ１００は、レディ／ビジー信号／Ｒ／ＢをＮＡＮＤインターフェイス回路２５０へ送信する。入出力信号Ｉ／Ｏ１〜Ｉ／Ｏ８は、コントローラ２００のＮＡＮＤインターフェイス回路２５０と、ＮＡＮＤ型フラッシュメモリ１００との間で送受信される例えば８ビットのデータである。
チップイネーブル信号／ＣＥは、ＮＡＮＤ型フラッシュメモリ１００をイネーブルにするための信号であり、ｌｏｗレベルでアサートされる。アドレスラッチイネーブル信号ＡＬＥは、入出力信号Ｉ／Ｏ１〜Ｉ／Ｏ８がアドレスであることを示す信号であり、ｈｉｇｈレベルでアサートされる。コマンドラッチイネーブル信号ＣＬＥは、入出力信号Ｉ／Ｏ１〜Ｉ／Ｏ８がコマンドであることを示す信号であり、ｈｉｇｈレベルでアサートされる。ライトイネーブル信号／ＷＥは、ＮＡＮＤ型フラッシュメモリ１００に各データを書き込むための信号であり、ｌｏｗレベルでアサートされる。リードイネーブル信号／ＲＥは、ＮＡＮＤ型フラッシュメモリ１から各データを読み出すための信号であり、ｌｏｗレベルでアサートされる。レディ／ビジー信号／Ｒ／Ｂは、ＮＡＮＤ型フラッシュメモリ１００がビジー状態であるか否か（信号を受信可能な状態か否か）を示す信号であり、ビジー状態の際にｌｏｗレベルとなる。
図示するようにＣＰＵ２３０は、プリフィックスコマンドを発行しない場合、まず消去を実行することを通知するためのコマンド“６０Ｈ”を発行すると共に、ＣＬＥをアサート（“Ｈ”レベル）する。ＮＡＮＤ型フラッシュメモリ１００の制御部１２１は、それを図示せぬコマンドレジスタに書き込む。
次にＣＰＵ２３０は、消去ブロックＢＬＫを指定するアドレスデータ“Ｒｏｗ１”〜“Ｒｏｗ３”を発行すると共に、ＡＬＥをアサート（“Ｈ”レベル）する。ＮＡＮＤ型フラッシュメモリ１００の制御部１２１は、それを図示せぬアドレスレジスタに書き込む。なお図６７ではでは、アドレスデータが３サイクルで送信される例を示しているが、そのサイクル数は任意である。
次にＣＰＵ２３０は、消去を実行するためのコマンド“Ｄ０Ｈ”を発行すると共に、ＣＬＥをアサート（“Ｈ”レベル）する。ＮＡＮＤ型フラッシュメモリ１００の制御部１２１は、それをコマンドレジスタに書き込む。
なお、ＣＰＵ２３０は、コマンド、及びアドレスデータ等を発行する度に、／ＷＥをアサートする。よって、／ＷＥがトグルされる度に、信号がＮＡＮＤ型フラッシュメモリ１００に取り込まれる。
次に、ＮＡＮＤ型フラッシュメモリ１００の制御部１２１は、このコマンドに応答して出荷時の消去条件でデータの消去を行う。すなわち制御部１２１は、ＶＥＲＡ１〜ＶＥＲＡ３は初期値に設定し、この初期値を用いてデータが消去される。この間、ＮＡＮＤ型フラッシュメモリ１００の制御部１２１はビジー状態となる（Ｒ／Ｂ＝“Ｌ”）。そして、消去が完了すると、Ｒ／Ｂは“Ｈ”レベルに復帰する。
次にＣＰＵ２３０が、プリフィックスコマンドを発行する場合について説明する。図６８は、消去累積回数ｎが判定数Ｎ１より多い場合に、コントローラ２００とＮＡＮＤ型フラッシュメモリ１００との間で送受信される信号のタイミングチャートである。
図示するように、ＣＰＵ２３０は、消去コマンド“６０Ｈ”の前に、第１〜第４のプリフィックスコマンドのいずれかを示すコマンド“ＸＨ”を発行すると共に、ＣＬＥをアサート（“Ｈ”レベル）する。ＮＡＮＤ型フラッシュメモリ１００の制御部１２１は、これをコマンドレジスタに書き込む。引き続き、ＣＰＵ２３０は、図６７で説明したコマンドとアドレスデータの発行を行う。そして、ＮＡＮＤ型フラッシュメモリ１００の制御部１２１は、プリフィックスコマンドを示すコマンド“ＸＨ”を受信することで、それに対応した消去条件を設定し、データの消去を行う。
１１．３ データの消去の第２例
次に、データ消去の第２例について説明する。本例は、前回、消去対象ブロックＢＬＫの消去を行った際のプリフィックスコマンドと消去ループ回数ｍ（ｍは任意の整数）により、レイヤ毎に消去の電圧条件を変更する。
１１．３．１ データの消去時の消去条件について
まず、本例におけるデータの消去時の消去条件について説明する。図６９は、本例に係る管理テーブルの概念図である。図示するように本例に係る管理テーブルは、直近の消去時に使用されたプリフィックスコマンドと、その際における消去ループ回数ｍを判定するための判定数Ｍと、プリフィックスコマンドとの関係を保持する。ここで、判定数Ｍは、前回消去時の消去ループ回数ｍを判定する任意の整数であり、前回消去時のプリフィックスコマンドに対応して任意に設定される。例えば、前回消去時にプリフィックスコマンドが発行されていない場合（第１の電圧条件）に、消去ループ回数ｍを判定する判定数をＭ１とする。また、前回消去時に第１のプリフィックスコマンドが発行された場合（第２の電圧条件）に、消去ループ回数ｍを判定する判定数をＭ２、以下、同様に判定数をＭ３、Ｍ４、…と設定する。このように、判定数Ｍ１、Ｍ２、Ｍ３、Ｍ４、…は、それぞれ関係性が無く、例えば判定数Ｍ１、Ｍ２、Ｍ３、Ｍ４、…を同じ回数としても良い。ＣＰＵ２３０は、この管理テーブルに従い、前回のプリフィックスコマンドと消去ループ回数ｍに応じたプリフィックスコマンドを、ＮＡＮＤ型フラッシュメモリ１００に送信し、消去電圧条件の設定を行う。
図７０は、本例のデータの消去時におけるコントローラ２００の動作を示すフローチャートである。
まず、コントローラ２００のホストインターフェイス回路２１０は、ホスト機器から消去命令を受信する（ステップＳ１２１）。
次にＣＰＵ２３０は、前回のプリフィックスコマンドと消去ループ回数ｍと管理テーブルを参照する（ステップＳ１２２）。
まず、前回消去時にＣＰＵ２３０がプリフィックスコマンドを発行していなかった場合（ステップＳ１２３、Ｙｅｓ）、ＣＰＵ２３０は、前回消去時の消去ループ回数ｍと判定数Ｍ１を比較する。
消去ループ回数ｍが０＜ｍ≦Ｍ１の場合（ステップＳ１２８、Ｙｅｓ）、ＣＰＵ２３０は、前回と同様に、プリフィックスコマンドの発行をしない。従って、ＮＡＮＤインターフェイス回路２５０は消去命令のみをＮＡＮＤ型フラッシュメモリ１００に送信する。ＮＡＮＤ型フラッシュメモリ１００は、出荷時に設定された第１の電圧条件でデータの消去を実行する（ステップＳ１３２）。
消去ループ回数ｍがｍ＞Ｍ１の場合（ステップＳ１２８、Ｎｏ）、ＣＰＵ２３０は、第１のプリフィックスコマンドを発行する。ＮＡＮＤインターフェイス回路２５０はＮＡＮＤ型フラッシュメモリ１００に消去命令と第１のプリフィックスコマンドを送信する。ＮＡＮＤ型フラッシュメモリ１００は、第１のプリフィックスコマンドに従って第２の電圧条件でデータの消去を実行する（ステップＳ１３３）。
前回消去時にＣＰＵ２３０が第１のプリフィックスコマンドを発行していた場合（ステップＳ１２４、Ｙｅｓ）において、前回消去時の消去ループ回数ｍが０＜ｍ≦Ｍ２の場合（ステップＳ１２９、Ｙｅｓ）、ＣＰＵ２３０は、前回と同様に、第１のプリフィックスコマンドを発行する。ＮＡＮＤインターフェイス回路２５０はＮＡＮＤ型フラッシュメモリ１００に消去命令と第１のプリフィックスコマンドを送信する。ＮＡＮＤ型フラッシュメモリ１００は、前回と同様に第１のプリフィックスコマンド従って、第２の電圧条件でデータの消去を実行する（ステップＳ１３２）。
消去ループ回数ｍがｍ＞Ｍ２の場合（ステップＳ１２９、Ｎｏ）、ＣＰＵ２３０は、第２のプリフィックスコマンドを発行する。ＮＡＮＤインターフェイス回路２５０はＮＡＮＤ型フラッシュメモリ１００に消去命令と第２のプリフィックスコマンドを送信する。ＮＡＮＤ型フラッシュメモリ１００は、第２のプリフィックスコマンドに従って、第３の電圧条件でデータの消去を実行する（ステップＳ１３３）。
前回消去時にＣＰＵ２３０が第２のプリフィックスコマンドを発行していた場合（ステップＳ１２５、Ｙｅｓ）において、前回消去時の消去ループ回数ｍが０＜ｍ≦Ｍ３の場合（ステップＳ１３０、Ｙｅｓ）、ＣＰＵ２３０は、前回と同様に、第２のプリフィックスコマンドを発行する。ＮＡＮＤインターフェイス回路２５０はＮＡＮＤ型フラッシュメモリ１００に消去命令と第２のプリフィックスコマンドを送信する。ＮＡＮＤ型フラッシュメモリ１００は、第２のプリフィックスコマンドに従って、第３の電圧条件でデータの消去を実行する（ステップＳ１３４）。
消去ループ回数ｍがｍ＞Ｍ３の場合（ステップＳ１３０＿Ｎｏ）、ＣＰＵ２３０は、第３のプリフィックスコマンドを発行する。ＮＡＮＤインターフェイス回路２５０はＮＡＮＤ型フラッシュメモリ１００に消去命令と第３のプリフィックスコマンドを送信する。ＮＡＮＤ型フラッシュメモリ１００は、第３のプリフィックスコマンドに従って、第４の電圧条件でデータの消去を実行する（ステップＳ１３５）。
前回消去時にＣＰＵ２３０が第３のプリフィックスコマンドを発行していた場合（ステップＳ１２６、Ｙｅｓ）において、前回消去時の消去ループ回数ｍが０＜ｍ≦Ｍ４の場合（ステップＳ１３１、Ｙｅｓ）、ＣＰＵ２３０は、前回と同様に、第３のプリフィックスコマンドを発行する。ＮＡＮＤインターフェイス回路２５０はＮＡＮＤ型フラッシュメモリ１００に消去命令と第３のプリフィックスコマンドを送信する。ＮＡＮＤ型フラッシュメモリ１００は、第３のプリフィックスコマンドに従って、第４の電圧条件でデータの消去を実行する（ステップＳ１３５）。
消去ループ回数ｍがｍ＞Ｍ４の場合（ステップＳ１３１、Ｎｏ）、ＣＰＵ２３０は、第４のプリフィックスコマンドを発行する。ＮＡＮＤインターフェイス回路２５０はＮＡＮＤ型フラッシュメモリ１００に消去命令と第４のプリフィックスコマンドを送信する。ＮＡＮＤ型フラッシュメモリ１００は、第４のプリフィックスコマンドに従って、第５の電圧条件でデータの消去を実行する（ステップＳ１３６）。
前回消去時にＣＰＵ２３０が第４のプリフィックスコマンドを発行していた場合（ステップＳ１２７、Ｙｅｓ）、ＣＰＵ２３０は、第４のプリフィックスコマンドを発行する。ＮＡＮＤインターフェイス回路２５０はＮＡＮＤ型フラッシュメモリ１００に消去命令と第４のプリフィックスコマンドを送信する。ＮＡＮＤ型フラッシュメモリ１００は、第４のプリフィックスコマンドに従って、第５の電圧条件でデータの消去を実行する（ステップＳ１３６）。
消去完了後、ＣＰＵ２３０は、消去ループ回数ｍをＮＡＮＤ型フラッシュメモリ１００から読み出す。そして、ＣＰＵ２３０は、例えば内蔵メモリ２２０に、ＮＡＮＤフラッシュメモリ１００から読み出した対象ブロックＢＬＫの消去ループ回数ｍと、ＣＰＵ２３０が発行したプリフィックスコマンドを記憶する。
１１．３．２ データの消去電圧について
図７１は、消去の累積回数ｎ（プリフィックスコマンド）、消去ループ回数ｍ、及びＶＥＲＡの関係を示すグラフである。図７１は図６６と同様に、最上層に位置するＮＡＮＤストリングＳＲ３が最も消去しにくいが消去特性の変動が小さく、最下層に位置するＮＡＮＤストリングＳＲ１が最も消去しやすく消去特性の変動が大きい場合について示している。
図示するように、ＶＥＲＡの変動の仕方は図６６と同様である。しかし本例では、ＶＥＲＡがステップアップする際の条件が図６６と異なる。すなわち、前述のように、消去累積回数ｎそのものによるのではなく、直近で使用されていたプリフィックスコマンドと及びそこでの消去ループ回数ｍに基づく。従って、図７１に示すように、プリフィックスコマンドを用いずに消去動作が行われている期間は、消去ループ回数がＭ１に達すると、ＶＥＲＡがステップアップされる。また第１のプリフィックスコマンドを用いて消去動作が行われている期間は、消去ループ回数がＭ２に達すると、ＶＥＲＡが更にステップアップされる。以下、同様である。
なお、図７０では、判定数ＭがＭ４＞Ｍ３＞Ｍ２＞Ｍ１となっているが、判定数Ｍはプリフィックスコマンドに応じて任意に設定されるため、特に関係性は無く、例えば全て同じ判定数としても良い。
１１．３．３ コマンドシーケンスについて
次に本例に係るコントローラ２００とＮＡＮＤ型フラッシュメモリ１００との間のコマンドシーケンスにつき、特に消去完了後に行う消去ループ回数ｍの読み出し動作について説明する。
本例のデータの消去において、消去を実行するまでにコントローラ２００とＮＡＮＤ型フラッシュメモリ１００との間で送受信される信号は、第１例の図６７及び図６８と同じである。本例では、消去完了後にコントローラ２００は、当該消去動作に要した消去ループ回数ｍを、ＮＡＮＤ型フラッシュメモリ１００から読み出す。図７２は、その場合におけるコマンドシーケンスを示す。
図示するように、ＣＰＵ２３０は、まず読み出しを実行するためのコマンド“５Ｆｈ”を発行すると共に、ＣＬＥをアサート（“Ｈ”レベル）する。ＮＡＮＤ型フラッシュメモリ１００の制御部１２１は、それをコマンドレジスタに書き込む。
次にＣＰＵ２３０は、消去ループ回数を読み出したいメモリセルアレイ（プレーン）を指定するアドレス“ｘｘｈ”を発行すると共に、ＡＬＥをアサート（“Ｈ”レベル）する。ＮＡＮＤ型フラッシュメモリ１００の制御部１２１は、それをアドレスレジスタに書き込む。
なお、ＣＰＵ２３０は、コマンド、及びアドレスデータ等を発行する度に、／ＷＥをアサートする。よって、／ＷＥがトグルされる度に、信号がＮＡＮＤ型フラッシュメモリ１００に取り込まれる。
次にＮＡＮＤ型フラッシュメモリ１００の制御部１２１は、コマンド“５Ｆｈ”に応答して、アドレス“ｘｘｈ”に関する直近の消去動作に要した消去ループ回数ｍを、例えばいずれかのレジスタからを読み出す。この間、ＮＡＮＤ型フラッシュメモリ１００の制御部１２１はビジー状態となる（Ｒ／Ｂ＝“Ｌ”）。そして、読み出しが完了すると、Ｒ／Ｂは“Ｈ”レベルに復帰する。
次にＣＰＵ２３０は、／ＲＥをアサートする。ＮＡＮＤ型フラッシュメモリ１００の制御部１２１は、データ“ｘｘＨ”をコントローラ２００に転送する。そしてＣＰＵ２３０は、それを例えば内蔵メモリ２２０に記憶する。
１１．４ データの消去の第３例
次に第３例について説明する。本例では、前回、消去対象ブロックＢＬＫの消去を行った際の消去ループ回数ｍにより、レイヤ毎に消去の電圧条件を変更する方法を提供する。ここでは、第２例と異なる点についてのみ説明する。
１１．４．１ データの消去方法について
本例におけるデータの消去方法について説明する。本例では、第１及び第２例で説明した管理テーブルは不要である。そしてコントローラ２００は、前回消去時の消去ループ回数ｍと判定数Ｍとの比較結果に基づいて、プリフィックスコマンドを発行する。また本例のプリフィックスコマンドは、消去電圧の補正（ＶＥＲＡのステップアップ）を指示するコマンドであり、消去電圧の補正が必要な場合にのみ発行される。
図７３は、本例のデータの消去時におけるコントローラ２００の動作を示すフローチャートである。
まず、コントローラ２００のホストインターフェイス回路２１０は、ホスト機器から消去命令を受信する（ステップＳ１４１）。
次にＣＰＵ２３０は、前回の消去動作において要した消去ループ回数ｍと、例えば内蔵メモリに保持する判定数Ｍとを比較する（ステップＳ１４２）。
まず前回消去時消去ループ回数ｍが０＜ｍ≦Ｍの場合（ステップＳ１４３、Ｙｅｓ）、ＣＰＵ２３０は、プリフィックスコマンドの発行をしない。従って、ＮＡＮＤインターフェイス回路２５０は消去命令のみをＮＡＮＤ型フラッシュメモリ１００に送信する。ＮＡＮＤ型フラッシュメモリ１００は、前回消去を行った電圧条件でデータの消去を実行する（ステップＳ１４４）。
前回の消去ループ回数ｍがｍ＞Ｍの場合（ステップＳ１４３、Ｎｏ）、ＣＰＵ２３０は、プリフィックスコマンドを発行し、ＮＡＮＤインターフェイス回路２５０からＮＡＮＤ型フラッシュメモリ１００に消去命令とプリフィックスコマンドを送信する。ＮＡＮＤ型フラッシュメモリ１００は、プリフィックスコマンドに従って、前回の電圧条件に補正値ΔＶを加算し、新しい電圧条件で、データの消去を実行する（ステップＳ１４５）。ここで、補正値ΔＶは、消去電圧を変更するための補正値であり、例えばＶＥＲＡのステップアップ幅である。
消去完了後、ＣＰＵ２３０は、消去ループ回数ｍをＮＡＮＤ型フラッシュメモリ１００から読み出す。ＣＰＵ２３０は、例えば内蔵メモリ２２０に、ＮＡＮＤ型フラッシュメモリ１００から読み出した対象ブロックＢＬＫの消去ループ回数ｍを記憶する。
１１．４．２ データの消去電圧について
図７４は、消去累積回数ｎ、消去ループ回数ｍ、及びＶＥＲＡの関係を示すグラフである。図７１は図６６と同様に、最上層に位置するＮＡＮＤストリングＳＲ３が最も消去しにくいが消去特性の変動が小さく、最下層に位置するＮＡＮＤストリングＳＲ１が最も消去しやすく消去特性の変動が大きい場合について示している。
図示するように、ＶＥＲＡの変動の仕方は図６６と同様である。しかし本例では、ＶＥＲＡがステップアップする際の条件が図６６と異なる。すなわち本例では、消去累積回数ｎや直近で使用されていたプリフィックスコマンドに関わらず、消去ループ回数ｍが判定値Ｍを超えた時にプリフィックスコマンドが発行され、このタイミングでＶＥＲＡ１〜ＶＥＲＡ３がステップアップされる。ＶＥＲＡ１〜ＶＥＲＡ３のステップアップ幅はそれぞれΔＶ１〜ΔＶ３であり、例えばΔＶ１＞ΔＶ２＞ΔＶ３の関係となる。
１１．５ 本実施形態に係る効果
本実施形態に係る構成であると、上記第１乃至第１０実施形態と同様の効果が得られる。
また、本実施形態に係る構成では、メモリセルトランジスタＭＴの消去特性が変動しても、消去条件を補正して消去を実行することが出来る。更に、レイヤ毎に異なる補正条件を適用することによりレイヤ間の消去特性の差を補正することが出来る。従って、消去特性の変動に関わらず、各レイヤに対して最適な消去条件を適用することが出来る。その結果、消去ループ回数を少なくすることが出来、消去の動作処理時間を短くすることが出来る。
また、消去ループ回数をモニタすることにより、メモリセルトランジスタＭＴの消去特性の劣化状況を管理することが出来る。
なお、第１乃至第３例では、ＧＩＤＬを用いた消去動作において、ＶＥＲＡの電圧を変更する場合について説明したが、ＦＮトンネル効果を用いた消去動作にも適用することが出来る。ＦＮトンネル効果を用いた消去の場合、例えば、第６実施形態の第３例で説明したように、消去のしやすさに応じて、ソース線ＳＬに印加する電圧値を変更する。従って、プリフィックスコマンドに応じて、ソース線ＳＬの電圧をステップアップすることにより、レイヤ間の消去特性の差を補正することが出来る。
更に本実施形態では第１〜第５の電圧条件を設定したが、複数の電圧条件が設定されていれば良い。
更に、本実施形態では、最上層に位置するＮＡＮＤストリングＳＲ３が最も消去しにくく消去特性の変動が小さく、最下層に位置するＮＡＮＤストリングＳＲ１が最も消去しやすく消去特性の変動が大きい場合について説明したが、ＮＡＮＤストリングＳＲ３が最も消去特性の変動が大きく、ＮＡＮＤストリングＳＲ１が最も消去特性の変動が小さくても良い。図７５〜図７７は第１例乃至第３例において、ＮＡＮＤストリングＳＲ３が最も消去特性の変動が大きく、ＮＡＮＤストリングＳＲ１が最も消去特性の変動が小さい場合をそれぞれ示している。このように消去変動の大きいレイヤのＶＥＲＡのステップアップ幅を大きくすることにより、各レイヤにおいて消去特性の変動が大きい場合も小さい場合にも本実施形態を適用出来る。
更に、第２例及び第３例では、前回消去時の消去ループ回数ｍと判定数Ｍを比較してプリフィックスコマンドを決定したが、消去特性の差が大きい２つのレイヤ（例えば最上層と最下層）の消去ループ回数差をｍとし、これと判定数Ｍを比較することによりプリフィックスコマンドを決定しても良い。
１２．変形例等
上記実施形態に係る半導体記憶装置は、例えば図３に示すように複数のメモリセルトランジスタＭＴと、複数のワード線ＷＬと、複数のＮＡＮＤストリングＳＲと、複数のストリンググループＧＲと、複数のメモリユニットＭＵとを備える。複数のメモリセルトランジスタは、半導体基板上方の複数のレイヤにそれぞれ設けられる（例えば図８）。複数のワード線ＷＬは、異なるレイヤに設けられた複数のメモリセルトランジスタＭＴに共通に接続される（例えば図８のワード線ＷＬ１〜ＷＬ４）。複数のＮＡＮＤストリングＳＲは、同一のレイヤに設けられた複数のメモリセルトランジスタＭＴの電流経路を直列に接続する（例えば図８の半導体層２３−１〜２３−３）。複数のストリンググループＧＲは、異なるレイヤに積層された複数のＮＡＮＤストリングＳＲを含む（例えば図６の半導体層２３−１〜２３−３）。複数のメモリユニットＭＵは、複数のストリンググループＧＲを備える（例えば図６のストリングＧＲ１−１〜ＧＲ４−１）。メモリセルトランジスタＭＴのデータの消去は、消去動作とベリファイ動作とを含む消去ループを複数回繰り返すことにより実行される(例えば図９のステップＳ１２〜Ｓ１５)。ベリファイ動作は、消去ベリファイと、データの消去が完了したかを判定する判定動作を含む（例えば図１０のステップＳ１２及びＳ１３）。判定動作はレイヤ毎に行われる(例えば図１０のステップＳ１３における最上層と中間層と最下層)。
上記実施形態により、動作信頼性を向上出来る半導体記憶装置及びデータ消去方法を提供出来る。
上記実施形態では消去動作の際、レイヤ毎のメモリセルトランジスタＭＴのサイズの違いにより最適な消去条件が異なる説明を行っているが、プログラム及び読み出し動作においてもレイヤ毎に最適な値が異なり、それぞれに制御されても良い。
更に、上記実施形態では消去の累積回数によりメモリセルトランジスタＭＴの消去特性が変動するため、レイヤ毎に消去条件を補正する方法の説明を行っているが、プログラム及び読み出し動作においてもレイヤ毎にプログラム条件、読み出し条件の補正を行っても良い。
更に、上記実施形態では、最上層のデータが最も消去しやすく、最下層のデータが最も消去しやすい場合について説明したが、メモリセルトランジスタＭＴの形状により中間層が最も消去しにくい場合、あるいは最下層が最も消去しにくい場合もあり、レイヤ間の消去しやすさの関係については限定しない。
更に、第５実施形態の第１例において、レイヤ毎に異なる消去パルス幅で消去動作を行う場合、ビット線ＢＬに印加するＶＥＲＡの印加期間を変更したが、制御信号線ＳＳＬにＶＥＲＡ＿ＧＩＤＬを印加する期間を変更することにより消去パルス幅を変更しても良い。
更に、第５実施形態及び第７実施形態において、レイヤ毎に異なる消去パルス幅で消去動作を行う場合、各レイヤの印加電圧は同じとしていたが、レイヤの消去特性により異なる電圧を供給しても良い。
更に、第６実施形態及び第７実施形態において、異なる消去電圧で消去動作を行う場合、各レイヤの消去パルス時間は同じとしていたが、レイヤの消去特性により異なる消去パルス幅で電圧を印加しても良い。
更に、第７実施形態において、ビット線接続部及びソース線接続部にＮチャネルＭＯＳトランジスタを用いたがＰチャネルＭＯＳトランジスタを用いても良い。
更に第１０実施形態において、サブブロック消去を行う際、選択するサブブロックにより、異なる消去条件を適用しても良い。
更に、第１１実施形態において、ＧＩＤＬを用いた消去動作について説明したが、ＦＮトンネル効果を用いた消去動作でも良く、その場合、例えば第３実施形態に係る半導体記憶装置において、ソース線ＳＬの電圧をレイヤ毎に変更しても良い。
更に、第１１実施形態において、消去の累積回数に対応した消去条件の補正として、消去電圧を変更していたが、消去パルス幅を変更しても良い。
更に、第１１実施形態において、レイヤ毎に消去条件の補正を行ったがゾーンＺＮ毎に消去条件の補正を行っても良い。
更に、第１１実施形態において、ＣＰＵ２３０が消去条件を決定し、プリフィックスコマンドの発行を行ったが、ＮＡＮＤ型フラッシュメモリ１００の制御部１２１において同様の処理を行っても良い。この場合、コントローラ２００からのプリフィックスコマンドの発行は不要となり、消去条件の判定は制御部１２１の制御により行われる。
更に、第１１実施形態において、レイヤ毎に消去条件の補正を行ったが、ＮＡＮＤストリングＳＲがレイヤ構造を有していない三次元のＮＡＮＤ型フラッシュメモリにおいても、メモリセルトランジスタＭＴの形状の違いで分類したグループ毎に消去条件を補正することで本実施形態を実施出来る。
更に、第１１実施形態の第１例と第２例において、第１の電圧条件ではプリフィックスコマンドを発行していなかったが、第１の電圧条件に対応する第０のプリフィックスコマンドを発行しても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
なお、本発明に関する各実施形態において、
（１）読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、0.5V〜0.55Vいずれかの間にしてもよい。
Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、2.1V〜2.3Vいずれかの間にしてもよい。
Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.6V、3.6V〜4.0Vいずれかの間にしてもよい。
読み出し動作の時間（tR）としては、例えば25μs〜38μs、38μs〜70μs、70μs〜80μsの間にしてもよい。
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V、14.0V〜14.6Vいずれかの間としてもよい
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
プログラム動作をISPP方式（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs、1800μs〜1900μs、1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0〜19.8V、19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs、4000μs〜5000μs、4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
１…メモリシステム、２０…半導体基板、２１、２２−１〜２２−４、２５〜２７…絶縁膜、２３−１〜２３−３…半導体層、２４…フィン型積層構造、２８…導電層、２９…Ｎ＋拡散層、３０…Ｐ＋拡散層、４０−１〜４０−６、４１−１〜４１−６、４２−１〜４２−６、４３−１〜４３−６…ＮチャネルＭＯＳトランジスタ、１００…ＮＡＮＤ型フラッシュメモリ、１１０…コア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ソース線ドライバ、１１６…ビット線接続部回路、１１７…ソース線接続部回路、１２０…周辺回路部、１２１…制御部、１２２…電圧発生回路、１２３…レジスタ、１２４…ドライバ、１２５…カウンタ、２００…コントローラ、２１０…ホストインターフェイス回路、２２０…内蔵メモリ、２３０…ＣＰＵ、２４０…バッファメモリ、２５０…ＮＡＮＤインターフェイス回路、２６０…ＥＣＣ回路。

Claims (9)

  1. 半導体基板上方の複数のレイヤにそれぞれ設けられた複数のメモリセルトランジスタと、
    異なる前記レイヤに設けられた複数の前記メモリセルトランジスタに共通に接続された複数のワード線と、
    同一の前記レイヤに設けられた複数の前記メモリセルトランジスタの電流経路が直列接続された複数のＮＡＮＤストリングと、
    異なるレイヤに積層された複数の前記ＮＡＮＤストリングを含む複数のストリンググループと、
    複数の前記ストリンググループを含む複数のメモリユニットと
    を具備し、前記メモリセルトランジスタのデータの消去動作は、データの消去とベリファイ動作とを含む消去ループを複数回繰り返すことにより実行され、
    前記ベリファイ動作は、消去ベリファイと、前記消去ベリファイの結果に基づいて、データの消去が完了しているかを判定する判定動作とを含み、
    前記判定動作は、前記レイヤ毎に行われる
    ことを特徴とする半導体記憶装置。
  2. 前記消去ループにおいて、２回目以降の前記消去ループの前記消去動作は、前記判定動作により消去が完了していないと判定されたレイヤに対して行われ、完了したと判定されたレイヤに対しては行われない
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記消去動作における前記データの消去時間は、前記レイヤ毎に異なる
    ことを特徴とする請求項１記載の半導体記憶装置。
  4. 前記消去動作における前記データの消去で用いられる消去電圧は、前記レイヤ毎に異なる
    ことを特徴とする請求項１記載の半導体記憶装置。
  5. 前記データの消去において、
    前記複数のストリンググループのうち少なくとも１つを選択して前記データの消去が行われる
    ことを特徴とする請求項１記載の半導体記憶装置。
  6. 前記データの消去において、
    前記積層された前記複数のＮＡＮＤストリングのうち少なくとも１つを選択して前記データの消去が行われる
    ことを特徴とする請求項１記載の半導体記憶装置。
  7. 前記データの消去において、
    前記複数のワード線のうち少なくとも１つを選択して前記データの消去が行われる
    ことを特徴とする請求項１記載の半導体記憶装置。
  8. 前記データの消去において、
    前記メモリセルトランジスタの前記データの消去の累積回数により、前記消去動作時の消去条件が設定される
    ことを特徴とする請求項１記載の半導体記憶装置。
  9. 前記データの消去において、
    １回前に行った前記データの消去の消去条件と前記消去ループ回数により、前記消去動作時の消去条件が設定される
    ことを特徴とする請求項１記載の半導体記憶装置。
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TW104106912A TWI569268B (zh) 2014-08-28 2015-03-04 Semiconductor memory device
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11574686B2 (en) 2020-09-01 2023-02-07 Kioxia Corporation Memory system

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
KR102005845B1 (ko) * 2015-03-07 2019-08-01 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 이의 구동 방법
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
KR102606497B1 (ko) * 2016-06-27 2023-11-29 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 소거 방법
WO2018076239A1 (en) 2016-10-27 2018-05-03 Micron Technology, Inc. Erasing memory cells
CN108598080B (zh) * 2017-03-13 2020-12-18 中芯国际集成电路制造(上海)有限公司 三维闪存器件及其制造方法
JP2019054207A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 記憶装置及び記憶装置の製造方法
US10340017B2 (en) * 2017-11-06 2019-07-02 Macronix International Co., Ltd. Erase-verify method for three-dimensional memories and memory system
KR20200112192A (ko) 2019-03-21 2020-10-05 삼성전자주식회사 비휘발성 메모리 장치와 및 비휘발성 메모리 장치의 이레이즈 방법
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
CN116312701A (zh) * 2020-08-27 2023-06-23 长江存储科技有限责任公司 3d nand闪速存储器的擦除方法
US11342029B2 (en) 2020-09-28 2022-05-24 Sandisk Technologies Llc Non-volatile memory with switchable erase methods
JP2022147849A (ja) 2021-03-23 2022-10-06 キオクシア株式会社 不揮発性半導体記憶装置
US11991887B2 (en) * 2021-05-06 2024-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory
JP2023028175A (ja) 2021-08-18 2023-03-03 キオクシア株式会社 半導体記憶装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11224495A (ja) * 1998-02-05 1999-08-17 Hitachi Ltd 半導体集積回路装置
JP3866650B2 (ja) * 2002-11-29 2007-01-10 株式会社東芝 不揮発性半導体記憶装置及びその消去ベリファイ方法
US7170796B1 (en) * 2005-08-01 2007-01-30 Spansion Llc Methods and systems for reducing the threshold voltage distribution following a memory cell erase
US7701769B2 (en) * 2007-08-13 2010-04-20 Macronix International Co., Ltd. Method and apparatus for programming nonvolatile memory
KR101448169B1 (ko) * 2008-01-02 2014-10-13 삼성전자주식회사 멀티-플레인 구조의 3차원 메모리 장치
US8203187B2 (en) * 2009-03-03 2012-06-19 Macronix International Co., Ltd. 3D memory array arranged for FN tunneling program and erase
JP2011258289A (ja) 2010-06-10 2011-12-22 Toshiba Corp メモリセルの閾値検出方法
US8503213B2 (en) * 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
TWI497496B (zh) * 2011-01-19 2015-08-21 Macronix Int Co Ltd 三維記憶體陣列架構
US8811077B2 (en) * 2011-01-19 2014-08-19 Macronix International Co., Ltd. Memory architecture of 3D array with improved uniformity of bit line capacitances
US20120268978A1 (en) * 2011-02-04 2012-10-25 Noboru Shibata Semiconductor memory device in which capacitance between bit lines is reduced, and method of manufacturing the same
JP2012203969A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
KR101762828B1 (ko) * 2011-04-05 2017-07-31 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
KR101759659B1 (ko) * 2011-07-25 2017-07-20 삼성전자 주식회사 3차원 반도체 메모리 장치
US8488382B1 (en) * 2011-12-21 2013-07-16 Sandisk Technologies Inc. Erase inhibit for 3D non-volatile memory
KR20130072518A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US8867271B2 (en) * 2012-05-30 2014-10-21 Sandisk Technologies Inc. Threshold voltage adjustment for a select gate transistor in a stacked non-volatile memory device
KR101975406B1 (ko) * 2012-07-11 2019-05-07 삼성전자주식회사 비휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 및 그것의 메모리 블록 관리, 소거, 및 프로그램 방법들
US9224474B2 (en) * 2013-01-09 2015-12-29 Macronix International Co., Ltd. P-channel 3D memory array and methods to program and erase the same at bit level and block level utilizing band-to-band and fowler-nordheim tunneling principals
US9070474B2 (en) * 2013-02-14 2015-06-30 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8891308B1 (en) * 2013-09-11 2014-11-18 Sandisk Technologies Inc. Dynamic erase voltage step size selection for 3D non-volatile memory
KR102137934B1 (ko) * 2013-10-02 2020-07-28 삼성전자 주식회사 메모리 컨트롤러 구동방법 및 메모리 컨트롤러를 포함하는 메모리 시스템
JP2015176627A (ja) * 2014-03-17 2015-10-05 株式会社東芝 半導体記憶装置
JP2015176628A (ja) * 2014-03-17 2015-10-05 株式会社東芝 半導体記憶装置及びメモリコントローラ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11574686B2 (en) 2020-09-01 2023-02-07 Kioxia Corporation Memory system

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