TW201608565A - 半導體記憶裝置 - Google Patents

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TW201608565A
TW201608565A TW104106912A TW104106912A TW201608565A TW 201608565 A TW201608565 A TW 201608565A TW 104106912 A TW104106912 A TW 104106912A TW 104106912 A TW104106912 A TW 104106912A TW 201608565 A TW201608565 A TW 201608565A
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Hidehiro Shiga
Masanobu Shirakawa
Kenichi Abe
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Toshiba Kk
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Abstract

本發明提供可提高動作可靠性之半導體記憶裝置，其具備：複數記憶胞電晶體MT，其分別設於第1及第2層；複數字元線WL，其各自連接於設於上述第1層之上述記憶胞電晶體之一及與之對應設於上述第2層之上述記憶胞電晶體之一；第1位元線，其連接於第1層之記憶胞電晶體MT；及第2位元線，其連接於第2層之記憶胞電晶體MT。字元線WL共通地連接於分別設於第1及第2層之記憶胞電晶體MT。記憶胞電晶體MT之資料刪除係藉由第1及第2刪除動作以及第1及第2驗證動作而執行。於第2驗證動作時施加於第1位元線之電壓與施加於第2位元線之電壓不同。

Description

半導體記憶裝置 [關聯申請案]
本申請案享有以日本專利申請案2014-174421號(申請案日：2014年8月28日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全體內容。
本發明之實施形態係關於一種半導體記憶裝置。
已知有一種將記憶胞電晶體三維排列而成之NAND型快閃記憶體。
本發明之實施形態提供一種可提高動作可靠性之半導體記憶裝置。
實施形態之半導體記憶裝置具備：複數之記憶胞電晶體，其等分別設於第1及第2層；複數之字元線，其等各自連接於設於上述第1層之上述記憶胞電晶體之一及與之對應設於上述第2層之上述記憶胞電晶體之一；第1位元線，其連接於第1層之記憶胞電晶體MT；及第2位元線，其連接於第2層之記憶胞電晶體MT。字元線係共通地連接於分別設於第1及第2層之記憶胞電晶體。記憶胞電晶體之資料之刪除係藉由第1及第2刪除動作以及第1及第2驗證動作而執行。於第2驗證動作時施加於第1位元線之電壓與施加於第2位元線之電壓不同。
1‧‧‧記憶體系統
20‧‧‧半導體基板
21、22-1~22-4、25~27‧‧‧絕緣膜
23-1~23-3‧‧‧半導體層
24‧‧‧鰭型積層構造
28‧‧‧導電層
29‧‧‧N+擴散層
30‧‧‧P+擴散層
40-1~40-6、41-1~41-6、42-1~42-6、 43-1~43-6‧‧‧N通道MOS電晶體
100‧‧‧NAND型快閃記憶體
110‧‧‧核心部
111‧‧‧記憶胞陣列
112‧‧‧列解碼器
113‧‧‧感測放大器
114‧‧‧源極線驅動器
116‧‧‧位元線連接部電路
117‧‧‧源極線連接部電路
120‧‧‧周邊電路部
121‧‧‧控制部
122‧‧‧電壓產生電路
123‧‧‧暫存器
124‧‧‧驅動器
125‧‧‧計數器
200‧‧‧控制器
210‧‧‧主機介面電路
220‧‧‧內建記憶體
230‧‧‧CPU
240‧‧‧緩衝記憶體
250‧‧‧NAND介面電路
260‧‧‧ECC電路
圖1係第1實施形態之記憶體系統之方塊圖。
圖2係第1實施形態之半導體記憶裝置之方塊圖。
圖3係第1實施形態之記憶胞陣列之電路圖。
圖4係第1實施形態之記憶胞陣列之立體圖。
圖5係第1實施形態之記憶胞陣列之俯視圖。
圖6係沿圖5之6-6線之剖視圖。
圖7係沿圖5之7-7線之剖視圖。
圖8係沿圖5之8-8線之剖視圖。
圖9係表示第1實施形態之資料之刪除動作之流程圖。
圖10係表示第1實施形態之資料之刪除動作之1例的流程圖。
圖11係表示第1實施形態之資料之刪除動作時之配線之電位的時序圖。
圖12係表示第1實施形態之資料之刪除循環中之VERA之電位之變化的時序圖。
圖13係第2實施形態之記憶胞陣列之電路圖。
圖14係第2實施形態之記憶胞陣列之立體圖。
圖15係第2實施形態之記憶胞陣列之俯視圖。
圖16係沿圖15之16-16線之剖視圖。
圖17係沿圖15之17-17線之剖視圖。
圖18係表示第2實施形態之資料之刪除動作之例之流程圖。
圖19係表示第2實施形態之資料之刪除動作時之配線之電位的時序圖。
圖20係第3實施形態之記憶胞陣列之剖視圖。
圖21係表示第3實施形態之資料之刪除動作時之配線之電位的時序圖。
圖22係第4實施形態之記憶胞陣列之電路圖。
圖23係表示第4實施形態之資料之刪除動作時之配線之電位的時序圖。
圖24係表示第5實施形態之第1例之資料之刪除時之配線之電位的時序圖。
圖25係表示第5實施形態之第2例之資料之刪除時之配線之電位的時序圖。
圖26係表示第5實施形態之第3例之資料之刪除時之配線之電位的時序圖。
圖27係表示第5實施形態之第4例之資料之刪除時之配線之電位的時序圖。
圖28係表示第6實施形態之第1例之資料之刪除時之配線之電位的時序圖。
圖29係表示第6實施形態之第2例之資料之刪除時之配線之電位的時序圖。
圖30係表示第6實施形態之第3例之資料之刪除時之配線之電位的時序圖。
圖31係表示第6實施形態之第4例之資料之刪除時之配線之電位的時序圖。
圖32係第7實施形態之第1例之位元線連接部之電路圖。
圖33係表示第7實施形態之第1例之資料之刪除時之配線之電位的時序圖。
圖34係表示第7實施形態之第1例之資料之刪除時之配線之電位的時序圖。
圖35係第7實施形態之第2例之位元線連接部之電路圖。
圖36係表示第7實施形態之第2例之資料之刪除時之配線之電位 的時序圖。
圖37係表示第7實施形態之第2例之資料之刪除時之配線之電位的時序圖。
圖38係第7實施形態之第3例之源極線連接部之電路圖。
圖39係第7實施形態之第4例之源極線連接部之電路圖。
圖40係第8實施形態之記憶胞陣列之剖視圖。
圖41係表示第8實施形態之資料之刪除動作之流程圖。
圖42係表示第8實施形態之資料之刪除動作之例之流程圖。
圖43係表示第9實施形態之資料之刪除動作之流程圖。
圖44係表示第9實施形態之資料之刪除之第1圖案之刪除對象記憶胞電晶體的串組之電路圖。
圖45係表示第9實施形態之資料之刪除之第2圖案之刪除對象記憶胞電晶體之串組之電路圖。
圖46係表示第9實施形態之資料之刪除之第3圖案之刪除對象記憶胞電晶體之串組之電路圖。
圖47係表示第9實施形態之資料之刪除之第4圖案之刪除對象記憶胞電晶體之串組之電路圖。
圖48係表示第9實施形態之第1例之資料之刪除時之配線之電位的時序圖。
圖49係表示第9實施形態之第2例之資料之刪除時之配線之電位的時序圖。
圖50係表示被電荷儲存層捕獲之電洞之串組之剖視圖。
圖51係表示被電荷儲存層捕獲之電洞之NAND串之剖視圖。
圖52係表示刪除時之電荷儲存層中之電洞之舉動的NAND串之剖視圖。
圖53係表示編程時之電荷儲存層中之電洞與電荷之舉動的NAND 串之剖視圖。
圖54係表示編程後之電荷儲存層中之電洞與電荷之舉動的NAND串之剖視圖。
圖55係表示第9實施形態之刪除時之字元線位置與電荷儲存層之電位之關係的曲線圖。
圖56係第10實施形態之第1例之記憶胞陣列之電路圖。
圖57係表示第10實施形態之第1例之資料之刪除時之配線之電位的時序圖。
圖58係第10實施形態之第2例之記憶胞陣列之電路圖。
圖59係表示第10實施形態之第2例之資料之刪除時之配線之電位的時序圖。
圖60係第10實施形態之第3例之記憶胞陣列之電路圖。
圖61係表示第10實施形態之第3例之資料之刪除時之配線之電位的時序圖。
圖62係第10實施形態之第4例之記憶胞陣列之電路圖。
圖63係表示第10實施形態之第4例之資料之刪除時之配線之電位的時序圖。
圖64係表示第11實施形態之刪除累積次數與層間之刪除特性之差的曲線圖。
圖65係表示第11實施形態之第1例之資料之刪除動作之流程圖。
圖66係表示第11實施形態之第1例之資料之刪除累積次數與VERA之電壓之關係的曲線圖。
圖67係第11實施形態之第1例之出廠設定模式之刪除動作時之各種信號的時序圖。
圖68係第11實施形態之第1例之前置指令之刪除動作時之各種信號之時序圖。
圖69係第11實施形態之第2例之管理表之概念圖。
圖70係表示第11實施形態之第2例之資料之刪除動作之流程圖。
圖71係表示第11實施形態之第2例之刪除循環次數與VERA之電壓之關係的曲線圖。
圖72係表示第11實施形態之第2例之刪除動作完成時之各種信號之時序圖。
圖73係表示第11實施形態之第3例之資料之刪除動作之流程圖。
圖74係表示第11實施形態之第3例之刪除累積次數與VERA之電壓及刪除循環次數之關係的曲線圖。
圖75係表示第11實施形態之變化例之刪除累積次數與VERA之關係的曲線圖。
圖76係表示第11實施形態之變化例之刪除累積次數、刪除循環次數、及VERA之關係的曲線圖。
圖77係表示第11實施形態之變化例之刪除累積次數、刪除循環次數、及VERA之關係的曲線圖。
以下，參照圖式對實施形態進行說明。於進行該說明時，對全體圖式中共通之部分附加共通之參照符號。
1.第1實施形態
對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置係列舉將記憶胞電晶體積層於半導體基板上而成之三維積層型NAND型快閃記憶體為例進行說明。
1.1關於構成
1.1.1關於記憶體系統之構成
首先，使用圖1對包含本實施形態之半導體記憶裝置之記憶體系統之構成進行說明。圖1係本實施形態之記憶體系統之方塊圖。
如圖示般，記憶體系統1具備NAND型快閃記憶體100及控制器200。控制器200與NAND型快閃記憶體100例如可藉由其等之組合而構成一個半導體記憶裝置，作為一例列舉如SDTM卡之記憶卡、或SSD(solid state drive)等。
NAND型快閃記憶體100具備複數之記憶胞電晶體，非揮發地記憶資料。關於NAND型快閃記憶體100之詳細構成於後文進行敍述。
控制器200應答來自外部之主機機器之命令，對NAND型快閃記憶體100命令進行讀出、寫入、刪除等。又，對NAND型快閃記憶體100之記憶體空間進行管理。
控制器200具備主機介面電路210、內建記憶體(RAM)220、處理器(CPU)230、緩衝記憶體240、NAND介面電路250、及ECC電路260。
主機介面電路210係經由控制器匯流排而與主機機器連接，負責與主機機器之通信。而且，將自主機機器接收之命令及資料分別傳送至CPU230及緩衝記憶體240。又，應答CPU230之命令，將緩衝記憶體240內之資料傳送至主機機器。
NAND介面電路250係經由NAND匯流排而與NAND型快閃記憶體100連接，負責與NAND型快閃記憶體100之通信。而且，將自CPU230接收之命令傳送至NAND型快閃記憶體100，且於寫入時將緩衝記憶體240內之寫入資料傳送至NAND型快閃記憶體100。進而，讀出時將自NAND型快閃記憶體100讀出之資料傳送至緩衝記憶體240。
CPU230控制控制器200全體之動作。例如，自主機機器接收寫入命令時，應答此寫入命令而發佈基於NAND介面之寫入命令。讀出及刪除時亦同樣。又，CPU230執行耗損平均等用於管理NAND型快閃記憶體100之各種處理。進而，CPU230執行各種演算。例如，執行資料之加密處理及隨機化處理等。
ECC電路260執行資料之錯誤校正(ECC：Error Checking and Correcting)處理。即，ECC電路260於資料之寫入時基於寫入資料產生奇偶性(parity)，讀出時自奇偶性產生校正子而檢測錯誤，並校正該錯誤。再者，CPU230亦可具有ECC電路260之功能。
內建記憶體220係例如DRAM等半導體記憶體，作為CPU230之作業區域而使用。而且，內建記憶體220保持用於管理NAND型快閃記憶體100之韌體、及各種管理表等。又，本實施形態之內建記憶體220保持例如於刪除動作時使用之管理表。
1.1.2關於半導體記憶裝置之構成
其次，對NAND型快閃記憶體100之構成進行說明。
1.1.2.1關於半導體記憶裝置之全體構成
圖2係本實施形態之NAND型快閃記憶體100之方塊圖。如圖示般，NAND型快閃記憶體100大致具備核心部110及周邊電路120。
核心部110具備記憶胞陣列111、列解碼器112、感測放大器113、及源極線驅動器114。
記憶胞陣列111具備作為複數之非揮發性記憶胞電晶體MT之集合之複數之區塊BLK(BLK1、BLK2、…)。同一區塊BLK內之資料係被統括地刪除。區塊BLK之各者分別具備作為關聯於字元線及位元線之記憶胞電晶體MT之集合的複數之記憶體單元MU(MU1、MU2、…)。記憶體單元MU之各者具備作為由記憶胞電晶體串聯連接之NAND串SR(SR1、SR2、SR3、…)之集合的複數之串組GR(GR1、GR2、GR3、GR4、…)。當然，記憶胞陣列111內之記憶體單元MU數、1記憶體單元MU內之串組GR數、1串組內之NAND串SR數為任意。關於記憶胞陣列111之詳細說明於後文敍述。
列解碼器112對記憶體單元MU之位址或後文敍述之頁面之位址進行解碼，選擇對應之記憶體單元MU之任一字元線WL。而且，列解碼器112對選擇字元線WL及非選擇字元線WL施加適切之電壓。
感測放大器113具備對應每一位元線BL而設之感測電路。感測電路之各者於資料之讀出時對自記憶胞電晶體MT讀出至位元線BL之資料進行感測．放大。又，於資料之寫入時，將寫入資料傳送至記憶胞電晶體MT。針對記憶胞陣列111之資料讀出及寫入係以複數之記憶胞電晶體MT為單位而進行，該單位為頁面。
周邊電路120具備控制部121、電壓產生電路122、暫存器123、及驅動器124、計數器125。
控制部121控制NAND型快閃記憶體100全體之動作。
電壓產生電路122產生資料之寫入、讀出、及刪除所需之電壓並供給至驅動器124。
驅動器124將資料之寫入、讀出、及刪除所需之電壓供給至列解碼器112、感測放大器113、及源極線驅動器114等。該電壓係藉由列解碼器112、感測放大器113、及源極線驅動器114而被施加於記憶胞電晶體MT。
暫存器123保持各種信號。例如，保持資料之寫入或刪除動作之狀態，並藉此向控制器通知動作是否正常完成。或者，暫存器123亦可保持各種表。
計數器125對各種資料進行計數。例如，於資料之刪除動作時對刪除失效之位元數進行計數並予以記錄。
1.1.2.2關於記憶胞陣列之構成
圖3係本實施形態之記憶胞陣列111之電路圖。如圖示般，記憶胞陣列111於區塊BLK之各者內具備複數之記憶體單元MU(MU1、MU2)。於圖3中僅圖示2個記憶體單元MU，但亦可為3個以上，其數量並非限定者。
記憶體單元MU之各者具備例如4個串組GR(GR1~GR4)。當然，串組GR之數並不限於4個，可為3個以下，亦可為5個以上。再者，於 區別記憶體單元MU1及MU2時，將記憶體單元MU1之串組GR分別稱為GR1-1~GR4-1，將記憶體單元MU2之串組GR分別稱為GR1-2~GR4-2。
串組GR之各者具備例如3個NAND串SR(SR1~SR3)。當然，NAND串SR之數並不限於3個，亦可為4個以上。NAND串SR之各者具備選擇電晶體ST1及ST2、以及4個記憶胞電晶體MT(MT1~MT4)。記憶胞電晶體MT之數並不限於4個，可為5個以上，亦可為3個以下。記憶胞電晶體MT形成具備包含控制閘極及電荷儲存層之積層閘極的電晶體，非揮發地保持資料。而且，記憶胞電晶體MT將選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間串聯連接。記憶胞電晶體MT可為於電荷儲存層使用有絕緣膜之MONOS型，亦可為於電荷儲存層使用有導電膜之FG型。於MONOS型之情形時，電荷儲存層可於鄰接之記憶胞電晶體間連續，於FG型之情形時，電荷儲存層可按每一記憶胞電晶體而分離。以下，作為一例以記憶胞電晶體MT為MONOS型之情形為例進行說明。
於串組GR內，3個NAND串SR1~SR3係依序積層於半導體基板上方，NAND串SR1形成於最下層，NAND串SR2形成於中間層，NAND串SR3形成於最上層。而且，同一串組GR所含之選擇電晶體ST1及ST2之閘極分別連接於同一選擇閘極線GSL1及GSL2，位於同一行之記憶胞電晶體MT之控制閘極係連接於同一字元線WL。進而，某個串組GR內之3個選擇電晶體ST1之汲極係經由選擇電晶體CSG而連接於互不相同之位元線BL，且選擇電晶體ST2之源極連接於同一源極線SL。
具體而言，第奇數之串組GR1及GR3之選擇電晶體ST1之汲極分別連接於行選擇電晶體CSG1及CSG3之源極，且選擇電晶體ST2之源極共通地連接於源極線SL1。另一方面，第偶數之串組GR2及GR4之選擇電晶體ST1之汲極分別連接於行選擇電晶體CSG2及CSG4之源極，且選擇 電晶體ST2之源極共通地連接於源極線SL2。
而且，串組GR1及GR3之選擇電晶體ST1之閘極、以及串組GR2及GR4之選擇電晶體ST2之閘極共通地連接於同一選擇閘極線GSL1。又，串組GR1及GR3之選擇電晶體ST2之閘極、以及串組GR2及GR4之選擇電晶體ST1之閘極共通地連接於同一選擇閘極線GSL2。
又，於串組GR1及GR3中，記憶胞電晶體MT1、MT2、MT3、及MT4之控制閘極分別連接於字元線WL1、WL2、WL3、及WL4。相對於此，於串組GR2及GR4中，記憶胞電晶體MT4、MT3、MT2、及MT1之控制閘極分別連接於字元線WL1、WL2、WL3、及WL4。
又，某個記憶體單元MU所含之4個串組GR1~GR4之NAND串SR1~SR3係連接於彼此同一位元線BL，不同之記憶體單元MU係連接於互不相同之位元線BL。更具體而言，於記憶體單元MU1中，串組GR1~GR4中之NAND串SR1~SR3之選擇電晶體ST1之汲極分別經由行選擇電晶體CSG(CSG1~CSG4)而連接於位元線BL1~BL3。行選擇電晶體CSG具有與例如記憶胞電晶體MT或選擇電晶體ST1及ST2等相同之構成，且於記憶體單元MU之各者中，選擇被位元線BL選擇之1個串組GR。因此，關聯於串組GR各者之行選擇電晶體CSG1~CSG4之閘極分別由不同之控制信號線SSL1~SSL4控制。
具有以上說明之構成之記憶體單元MU於記載圖3之紙面上在上下方向排列複數個。該等複數之記憶體單元MU共有記憶體單元MU1及字元線WL及選擇閘極線GSL1及GSL2。另一方面，位元線BL對應每一記憶體單元而獨立，例如相對於記憶體單元MU2而關聯有與記憶體單元MU1不同之3根位元線BL4~BL6。同樣地，於記憶體單元MU3關聯有位元線BL7~BL9。即，關聯於記憶體單元MU之各者之位元線BL之根數係對應於1個串組GR所含之NAND串SR之總數。因此，若NAND串SR為4層，則對應於1個記憶體單元MU之位元線數亦為4根，其他數 量之情形時亦相同。又，控制信號線SSL1~SSL4係於記憶體單元MU間共通。
於上述構成中，連接於自記憶體單元MU之各者逐一選擇之串組GR之同一字元線WL的複數之記憶胞電晶體MT之集合成為被稱為「頁面」之單位。而且，資料之寫入及讀出係以頁面單位而進行。例如於圖3中，作為一例，於選擇信號SSL1及字元線WL1之情形時，在記憶體單元MU1之串組GR1-1及記憶體單元MU2之串組GR1-2中，藉由連接於字元線WL1之記憶胞電晶體MT而形成1頁面。而且，該頁面所含之6個記憶胞電晶體MT1分別連接於位元線BL1~BL6。於記憶體單元MU設有3個之情形時，進而記憶體單元MU3之串組GR1-3中之記憶胞電晶體MT1包含於上述頁面。於選擇其他信號線SSL或字元線WL之情形時亦相同。
圖4係記憶胞陣列111之立體圖，圖5係記憶胞陣列111之俯視圖，圖6係沿圖5之6-6線之剖視圖，圖7係沿圖5之7-7線之剖視圖，圖8係沿圖5之8-8線之剖視圖。於圖4、圖6、及圖8中係圖示1個記憶體單元MU，圖5及圖7係圖示2個記憶體單元MU1及MU2。
如圖示般，於半導體基板20上形成有絕緣膜21，於絕緣膜21上形成有記憶胞陣列111。
於絕緣膜21上形成沿與和半導體基板20表面垂直之方向即第1方向正交之第2方向的條紋形狀之、例如4個鰭型構造24(24-1~24-4)，藉此形成1個記憶體單元MU。鰭型構造24之各者包含交替積層之絕緣膜22(22-1~22-4)及半導體層23(23-1~23-3)。該鰭型構造24之各者相當於圖3中說明之串組GR。而且，最下層之半導體層23-1相當於NAND串SR1之電流路徑(形成有通道之區域)，最上層之半導體層23-3相當於NAND串SR3之電流路徑，位於其等之間之半導體層23-2相當於NAND串SR2之電流路徑。
鰭型構造24之上表面及側面依序形成有穿隧絕緣膜25、電荷儲存層26、區塊絕緣膜27、及導電膜28(參照圖6)。電荷儲存層26係由例如絕緣膜形成。又，導電膜28係由例如金屬形成，且作為字元線WL或選擇閘極線GSL1及GSL2發揮功能。字元線WL及選擇閘極線GSL1及GSL2係以於複數之記憶體單元MU間跨及複數之鰭型構造24之方式而形成。另一方面，控制信號線SSL1~SSL4對應各鰭型構造24而獨立。
鰭型構造24其一端部引出至記憶胞陣列111之端部，且於引出區域連接於位元線BL。即，若作為一例而著眼於記憶體單元MU1，則第奇數之鰭型構造24-1及24-3之一端部係沿第2方向而引出至某區域並共通地連接，於該區域形成有接觸插塞BC1~BC3。形成於該區域之接觸插塞BC1將串組GR1及GR3之半導體層23-1與位元線BL1連接，且與半導體層23-2及23-3絕緣。接觸插塞BC2將串組GR1及GR3之半導體層23-2與位元線BL2連接，且與半導體層23-1及23-3絕緣。接觸插塞BC3將串組GR1及GR3之半導體層23-3與位元線BL3連接，且與半導體層23-1及23-2絕緣。
另一方面，第偶數之鰭型構造24-2及24-4之一端部係引出至於第2方向與鰭型構造24-1及24-3之一端部對向之區域並共通地連接，且於該區域形成有接觸插塞BC1~BC3。形成於該區域之接觸插塞BC1將串組GR2及GR4之半導體層23-1與位元線BL1連接，且與半導體層23-2及23-3絕緣。接觸插塞BC2將串組GR2及GR4之半導體層23-2與位元線BL2連接，且與半導體層23-1及23-3絕緣。接觸插塞BC3將串組GR2及GR4之半導體層23-3與位元線BL3連接，且與半導體層23-1及23-2絕緣。
如上述般，第奇數之鰭型構造24-1及24-3(即串組GR1及GR3)、與第偶數之鰭型構造24-2及24-4(即串組GR2及GR4)係以NAND串SR之排列彼此相反之方式配置。例如於圖5中，第奇數之鰭型構造24-1及24-3 係連接於圖式左側之位元線BL，控制信號線SSL1及SSL3係配置於圖式左側。因此，選擇電晶體ST1位於圖式左側，選擇電晶體ST2位於圖式右側。又，記憶胞電晶體MT1~MT4係自圖式左側按照MT1~MT4之順序設置。相對於此，第偶數之鰭型構造24-2及24-4係連接於圖式右側之位元線BL，控制信號線SSL2及SSL4配置於圖式右側。因此，選擇電晶體ST1位於圖式右側，選擇電晶體ST2位於圖式左側。又，記憶胞電晶體MT1~MT4自圖式右側按照MT1~MT4之順序設置。
當然，上述說明係記憶體單元MU1之情形，例如於記憶體單元MU2之情形時，形成接觸插塞BC4~BC6，該等將半導體層23-1~23-3分別連接於位元線BL4~BL6(參照圖7)。
又，於鰭型構造24之另一端上形成有接觸插塞SC。接觸插塞SC係將半導體層23-1~23-3連接於源極線SL。
於上述構成中，NAND串SR1~SR3所含之記憶胞電晶體MT因其製造過程中之乾式蝕刻之加工特性等，有時形狀互不相同。例如，於統括地加工交替積層之絕緣膜22(22-1~22-4)與半導體層23(23-1~23-3)之情形時，如圖6所示，加工後之形狀越靠上層則寬度越窄，又，側面有時為曲線形狀。此時，於第1方向與第3方向形成之平面觀察之半導體層23側面之長度、即記憶胞電晶體MT之閘極長中，形成於半導體層23-1之記憶胞電晶體MT最短。形成於半導體層23-2之記憶胞電晶體MT第二短。而且，形成於半導體層23-3之記憶胞電晶體MT最長。即，閘極長為越位於上層之記憶胞電晶體MT則越長，越位於下層之記憶胞電晶體MT則越短。又，沿第3方向之半導體層23之寬度為半導體層23-1最寬，半導體層23-2第二寬，半導體層23-1最窄。即，半導體層23之寬度為越位於上層則越窄，越位於下層則越寬。
又，如圖8所示，字元線WL(導電膜28)有時為越靠上方則越窄之形狀。如圖示般，沿第2方向之字元線WL之寬度、即記憶胞電晶體MT 之閘極寬為，形成於半導體層23-1之記憶胞電晶體MT最寬。形成於半導體層23-2之記憶胞電晶體MT第二寬。而且，形成於半導體層23-3之記憶胞電晶體MT最窄。即，閘極寬為越位於上層則越窄，越位於下層則越寬。
如此，因製造偏差而有時各層之記憶胞電晶體MT具有互不相同之形狀。其結果，記憶胞電晶體MT之特性每層有偏差。再者，於圖6及圖8之例中，列舉被加工層越靠上方則越細之情形為例而進行說明，但因乾式蝕刻之特性，例如亦存在越靠下方則越細之情形、或者中間部變細之情形。因此，層間之記憶胞電晶體MT之特性之偏差並不固定。然而，本實施形態於任一情形時均可適用。
再者，關於記憶胞陣列111之構成，例如記載於“三維積層非揮發性半導體記憶體”之2009年3月19日申請之美國專利申請案12/407,403號。又，記載於“三維積層非揮發性半導體記憶體”之2009年3月18日申請之美國專利申請案12/406,524號、“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日申請之美國專利申請案12/679,991號、“半導體記憶體及其製造方法”之2009年3月23日申請之美國專利申請案12/532,030號。該等專利申請案之全部內容藉由參照而援用於本案說明書中。
1.2關於資料之刪除動作
其次，對本實施形態之資料之刪除動作進行說明。資料之刪除動作包含資料之刪除(自電荷儲存層清除電荷之動作)、及後敘之驗證動作(刪除驗證及重試判定)。而且，藉由重複資料之刪除與驗證動作之集合(set)，將刪除對象之全體記憶胞電晶體MT之閾值電壓設定為刪除位準。以下，將該資料之刪除與驗證動作之集合有時稱為「刪除循環」。又，以下，以刪除對象區塊BLK內有圖3所示之記憶體單元MU1、MU2之情形為例進行說明。再者，構成1個區塊BLK之記憶體單元MU數可 為1個，亦可為3個以上。
1.2.1關於資料之刪除動作之全體流程
圖9係表示資料之刪除動作之流程之流程圖。如圖示般，首先，控制部121自控制器200接收刪除命令(步驟S10)。
藉由接收該接收命令，NAND型快閃記憶體100之控制部121開始刪除動作。即，驅動器124依照控制部121之命令，對共通連接於作為刪除對象之記憶體單元MU1、MU2之控制信號線SSL1~SSL4賦予“H”位準，藉此將行選擇電晶體CSG1~CSG4設為接通狀態。其結果，串組GR1-1~GR4-1、GR1-2~GR4-2作為刪除對象而被選擇。另一方面，驅動器124將非刪除對象之記憶體單元MU之控制信號線SSL設為“L”位準，藉此將該等記憶體單元MU設為非選擇狀態。
再者，控制信號線SSL1~SSL4可共通地連接於記憶體單元MU1、MU2，或者亦可獨立地連接。於控制信號線SSL獨立地連接於各記憶體單元MU之情形時，記憶體單元MU2係連接於控制信號線SSL5~SSL8。而且，驅動器124亦對控制信號線SSL5~SSL8賦予“H”位準。
其次，列解碼器112對全體字元線WL1~WL4及選擇閘極線GSL1、GSL2施加刪除所需之電壓。又，源極線驅動器114對源極線SL1、SL2施加刪除所需之電壓。感測放大器113或者驅動器124對位元線BL1~BL6施加刪除所需之電壓(關於電壓之詳細說明於1.2.3敍述)。藉此，記憶體單元MU1、MU2之記憶胞電晶體MT所保持之資料被刪除(步驟S11)。
其次，控制部121執行刪除驗證(步驟S12)。所謂刪除驗證，係指刪除之後自記憶胞電晶體MT讀出資料而判定資料是否被刪除、換言之記憶胞電晶體MT之閾值是否充分低之處理。以下，將判定記憶胞電晶體MT之資料被刪除之狀態稱為「刪除驗證通過」，將判定未完成資料刪除之狀態稱為「刪除驗證失效」。
控制部121以串組GR(行)為單位進行刪除驗證。於本實施形態中，首先控制部121進行串組GR1-1、GR1-2之刪除驗證。即，驅動器124依照控制部121之命令，對控制信號線SSL1賦予“H”位準，對控制信號線SSL2~SSL4賦予“L”位準。藉此，行選擇電晶體CSG1成為接通狀態，串組GR1-1、GR1-2之NAND串SR1~SR3分別電性連接於位元線BL1~BL6。另一方面，行選擇電晶體CSG2~CSG4成為斷開狀態，串組GR2-1~GR4-1、GR2-2~GR4-2之NAND串SR1~SR3自位元線BL1~BL6電性分離。
其次，列解碼器112對字元線WL1~WL4施加刪除驗證用之電壓。又，列解碼器112對選擇閘極線GSL1及GSL2賦予“H”位準，將選擇電晶體ST1及ST2設為接通狀態。
其次，感測放大器113對位元線BL1~BL6施加預充電電壓。然後，感測放大器113對位元線BL1~BL6之電流或電壓進行感測．放大。藉此，感測放大器113自分別連接於位元線BL1~BL6之串組GR1-1、GR1-2之NAND串SR1~SR3之全體記憶胞電晶體MT讀出資料。
於刪除驗證中，感測放大器113自藉由行選擇閘極CSG而連接於位元線BL之NAND串SR所含之全體記憶胞電晶體MT同時讀出資料。因此，若任一NAND串SR之全體記憶胞電晶體MT之資料之刪除完成，則自對應於該NAND串SR之位元線BL向源極線SL流通電流。其結果，該NAND串SR通過刪除驗證。另一方面，若任一NAND串SR內存在至少1個以上之未刪除之記憶胞電晶體MT，則不自對應之位元線BL向源極線SL流通電流。由此，該NAND串SR之刪除驗證失效。
其次，刪除驗證之結果係作為失效位元而被計數。即，關於連接於某位元線BL之NAND串SR，若刪除驗證通過則將失效位元計數為0，若刪除驗證失效則將失效位元計數為1。而且，失效位元數按每層而由計數器125計數。即，計數器125係將位元線BL1、BL4、BL7、… BL(3i+1)之失效位元數(其中，i=0、1、2、3、…)作為位於最下層之NAND串SR1之刪除驗證結果而計數。又，計數器125係將位元線BL2、BL5、BL8、…BL(3i+2)之失效位元數作為位於中間層之NAND串SR2之刪除驗證結果而計數。進而，計數器125係將位元線BL3、BL6、BL9、…BL(3i+3)之失效位元數作為位於最上層之NAND串SR3之刪除驗證結果而計數。
其中，成為計數對象之位元線BL僅為連接於刪除對象記憶體單元MU之位元線BL便足夠，本實施形態之情形時，係將位元線BL1~BL6中存在之失效位元作為計數對象。
繼而，控制部121對串組GR2-1、GR2-2之NAND串SR1~SR3進行刪除驗證。其次，控制部121對串組GR3-1、3-2之NAND串SR1~SR3進行刪除驗證。最後，控制部121對串組GR4-1、GR4-2之NAND串SR1~SR3進行刪除驗證。即，進行與1個記憶體單元MU所含之串組GR數相同次數之刪除驗證。而且，計數器125按每層計數失效位元數。
其次，控制部121按每層進行刪除驗證結果之重試判定(步驟S13)。以下，將根據刪除驗證之結果用於判定每層是“刪除完成”、還是“刪除未完成而需要再次刪除(需要刪除之重試)”之動作稱為「重試判定」。
關於重試判定，控制部121將計數器125所計數之每層之失效位元數合計，比較此合計數與判定基準位元數。再者，判定基準位元數係為重試判定而任意設定之數值，例如可為ECC電路260可恢復之失效位元數。又，判定基準位元數可於各層共通，亦可每層不同，判定基準位元數可任意地設定。
控制部121於任一層相關之失效位元數之合計較判定基準位元數少，則判定此層之刪除完成。另一方面，控制部121於任一層相關之失效位元數之合計較判定基準位元數多，則判定此層之刪除未完成。
若全體層之重試判定通過(步驟S14、是)，則控制部121結束資料之刪除動作。另一方面，於某層之重試判定失效之情形時(步驟S14、否)，控制部121重置計數器125後，對此層進行資料之刪除(步驟S15)。此時，控制部121對已通過重試判定之層不進行資料之刪除(不施加刪除電壓)。
其次，返回至步驟S12，控制部121對上一次重試判定失效之層進行刪除驗證。而且，計數器125對失效位元數進行計數(步驟S12)。進而，控制部121對上一次重試判定失效之層進行刪除驗證結果之重試判定(步驟S13)。再者，控制部121對上一次重試判定通過之層不進行刪除驗證及重試判定。
控制部121重複實施包含上述資料之刪除、刪除驗證及重試判定之刪除循環，直至全體層之重試判定通過(步驟S14、是)、或者達到預先設定之刪除循環之上限次數。
1.2.2關於刪除動作之具體例
對上述1.2.1所說明之刪除動作列舉具體例而於以下進行說明。圖10係表示作為具體例而於圖9所示之流程圖中藉由2次刪除循環而重試判定通過之情形時之流程。
如圖示般，首先於第1次之刪除循環中，控制部121將全體層(最上層、中間層、最下層)之NAND串SR作為刪除對象，刪除該等NAND串SR所保持之資料(對應於圖9之步驟S11)。
其次，控制部121以串組GR(行)為單位進行刪除驗證(對應於圖9之步驟S12)。即，控制部121首先對各記憶體單元MU中之例如串組GR1進行刪除驗證(圖10之“Evfy1”)。而且，計數器125按對應於各層之NAND串SR而計數失效位元數。即，計數器125將對應於最下層之NAND串SR1之位元線BL1、BL4、BL7、…BL(3i+1)所含之失效位元數計數。此時，於本例中假定發現a1個失效位元(計數數=a1)。於是， 計數器125將該計數數a1保持於任一鎖存電路。
同樣地，計數器125將對應於中間層之NAND串SR2之位元線BL2、BL5、BL8、…BL(3i+2)所含之失效位元數計數。此時，於本例中假定發現b1個失效位元(計數數=b1)。於是，計數器125將該計數數b1保持於任一鎖存電路。關於對應於最上層之NAND串SR3之位元線BL3、BL6、BL9、…BL(3i+3)亦相同。此時，假定發現c1個失效位元(計數數=c1)。於是，計數器125將該計數數c1保持於任一鎖存電路。
其次，控制部121對串組GR2執行刪除驗證(圖10之“Evfy2”)。其結果，關於對應於最下層之NAND串SR1之位元線BL假定發現a2個失效位元(計數數=a2)。又，關於對應於中間層之NAND串SR2之位元線BL假定發現b2個失效位元(計數數=b2)，關於最上層假定發現c2個失效位元(計數數=c2)。於是，計數器125將該等計數數a2、b2、c2保持於任一鎖存電路。
以下，控制部121同樣地對串組GR3及GR4執行刪除驗證(圖10之“Evfy3”及“Evfy4”)。其結果，於串組GR3中，最下層、中間層、及最上層之位元線BL發現a3、b3、及c3個失效位元，串組GR4中發現a4、b4、及c4個失效位元。
其次，控制部121進行重試判定(Evfy判定)(對應於圖9之步驟S13)。即，控制部121將保持於計數器125之a4、與保存於鎖存電路之a1、a2、及a3合計。該合計結果係位於最下層之NAND串SR1之不良數，換言之係位元線BL1、BL4、BL7、…BL(3i+1)中存在之失效位元之總數。而且，控制部121比較a1~a4之總計與判定基準位元數。其結果，假定(a1+a2+a3+a4)>判定基準位元數。於是，控制部121判定位於最下層之NAND串SR1之重試判定失效。
同樣地，控制部121比較b1~b4之總計與判定基準位元數。其結果，假定(b1+b2+b3+b4)<判定基準位元數。於是，控制部121判定 位於中間層之NAND串SR2通過重試判定。又，控制部121比較c1~c4之總計與判定基準位元數。其結果，假定(c1+c2+c3+c4)>判定基準位元數。於是，控制部121判定位於最上層之NAND串SR3之重試判定失效(步驟S14、否)。因此，控制部121對重試判定失效之位於最下層及最上層之NAND串SR1、SR3進行第2次之刪除(對應於圖9之步驟S15)。
其次，控制部121如上述說明般進行位於最下層及最上層之NAND串SR1、SR3之刪除驗證(對應於圖9之步驟S12)及重試判定(對應於圖9之步驟S13)。將第2次之刪除循環中之、對應於NAND串SR1之失效位元數設為a1'~a4'個、將對應於NAND串SR3之失效位元數設為c1'~c4'個。而且，其結果，假定(a1'+a2'+a3'+a4')<判定基準位元數、及(c1'+c2'+c3'+c4')<判定基準位元數。於是，控制部121判定位於最下層及最上層之NAND串SR1、SR3通過第2次之重試判定(對應於圖9之步驟S14、是)，並結束資料之刪除動作。
再者，此處計數器125係將各刪除驗證(Evfy1~Evfy4)之失效位元數移動至鎖存電路並分別進行計數，但亦可將各刪除驗證(Evfy1~Evfy4)中計數之失效位元數按每層依序相加。
作為具體例，對位於最下層之NAND串SR1之失效位元數a1~a4進行說明。
例如，於將失效位元數依序相加之情形時，計數器125於保持刪除驗證(Evfy1)之失效位元數a1之狀態下將刪除驗證(Evfy2)之失效位元數a2相加。因此，於刪除驗證(Evfy2)後，計數器125係保持失效位元數a1與a2之合計(a1+a2)。其次，計數器125於刪除驗證(Evfy3)中，將失效位元數a3相加，藉此保持合計數(a1+a2+a3)。然後，計數器125於刪除驗證(Evfy4)中將失效位元數a4相加，藉此保持合計數(a1+a2+a3+a4)。同樣地，計數器125將失效位元數b1~b4相加，將失效位元 數c1~c4相加。其結果，於刪除驗證結束後，計數器125分別保持各層之失效位元數之合計數(a1+a2+a3+a4)、(b1+b2+b3+b4)、及(c1+c2+c3+c4)。
1.2.3關於刪除電壓
其次，對資料之刪除動作時之配線之電壓關係進行說明。圖11係表示於圖10所示之流程圖中，第1次之刪除、其刪除驗證(Evfy1~Evfy4)、第2次之刪除中之配線之電位的時序圖。再者，此處僅對記憶體單元MU1相關之配線進行說明，但其他刪除對象記憶體單元MU亦相同。例如，關於記憶體單元MU2之配線之電壓，下述說明中亦可將位元線BL1~BL3替換成位元線BL4~BL6。
首先，於第1次之刪除(時刻t1~t2)，驅動器124對位元線BL1~BL3施加電壓VERA(例如20V)，對控制信號線SSL1~SSL4施加電壓VERA_GIDL(例如12V)。此處，VERA與VERA_GIDL係於刪除時用以於電晶體中產生GIDL(Gate Induced Drain leakage)之電壓。VERA係對電晶體之源極或者汲極施加之高電壓，VERA_GIDL係對電晶體之閘極施加之電壓。又，VERA係較VERA_GIDL高之電壓。
藉此，於行選擇電晶體CSG1~CSG4之閘極端產生GIDL。如此，於本實施形態中，係列舉位元線側之行選擇電晶體CSG產生GIDL，於源極線側之行選擇電晶體CSG不產生GIDL之情形為例。
於該狀態下，列解碼器112對選擇閘極線GSL1、GSL2施加電壓VERA_GSL(例如10V左右)。此處，VERA_GSL係用於使選擇電晶體ST1、ST2為接通狀態之電壓。又，VERA_GSL係使向選擇電晶體ST1、ST2傳送因GIDL產生之電洞成為可能之電壓，例如為(VERA-Vt)以下便可。其中，Vt係行選擇電晶體CSG之閾值電壓。進而，更佳為VERA_GSL為10V左右之電壓便可。
又，源極線驅動器114將不產生GIDL之電壓、與例如VERA_GSL 同電位(例如10V左右)施加於源極線SL1、SL2。進而，列解碼器112對字元線WL1~WL4施加電壓VERA_WL(例如0V)。此處，VERA_WL係於刪除時對字元線WL施加之電壓。又，VERA_WL係設為較半導體層23之電壓(即VERA)充分低之電壓，以便使因GIDL產生之電洞注入記憶胞電晶體MT之電荷儲存層26。藉此，連接於字元線WL1~WL4之記憶胞電晶體MT1~MT4之電荷儲存層26被供給因GIDL產生之電洞，資料被刪除。再者，於非選擇之記憶體單元MU中，將位元線BL設為不產生GIDL之電位，將控制信號線SSL設為“L”位準，藉此可自刪除對象排除。
其次，控制部121進行串組GR1-1之刪除驗證(Evfy1)(時刻t3~t4)。即，感測放大器113對位元線BL1~BL3施加預充電電壓(例如0.5V)。又，源極線驅動器114對源極線SL1、SL2施加較位元線BL低之電壓(例如0V)。而且，驅動器124為使行選擇電晶體CSG1為接通狀態而將高於位元線BL之電壓(例如5V左右)施加於控制信號線SSL1。進而，驅動器124為使行選擇電晶體CSG2~CSG4為斷開狀態而將與例如源極線SL同電位之0V施加於控制信號線SSL2~SSL4。又，列解碼器112為使選擇電晶體ST1、ST2為接通狀態而對選擇閘極線GSL1、GSL2施加高於位元線BL之電壓(例如5V左右)。其結果，串組GR1-1被選擇。
於該狀態下，列解碼器112進而對全體字元線WL1~WL4施加驗證電壓(例如0~1V)。藉此，例如，於NAND串SR1~SR3中，若分別所含之全體記憶胞電晶體MT1~MT4為接通狀態(資料之刪除完成之狀態)，則自位元線BL1~BL3分別經由NAND串SR1~SR3之電流路徑而向源極線SL1流通電流。相反，於各NAND串SR中，若至少1個以上之記憶胞電晶體MT為斷開狀態(資料之刪除未完成之狀態)，則不流通電流。
繼而，控制部121依序進行串組SR2-1、SR3-1、及SR4-1之刪除驗 證(Evfy2~Evfy4)(時刻t5~t6、t7~t8、t9~t10)。於選擇串組GR2-1之情形時，驅動器124對控制信號線SSL2施加例如5V左右，對控制信號線SSL1、SSL3、SSL4施加例如0V。藉此，驅動器124使行選擇電晶體CSG2為接通狀態，使行選擇電晶體CSG1、CSG3、CSG4為斷開狀態。於選擇串組GR3-1之情形時，驅動器124對控制信號線SSL3施加例如5V左右，對控制信號線SSL1、SSL2、SSL4施加例如0V。藉此，驅動器124使行選擇電晶體CSG3為接通狀態，使行選擇電晶體CSG1、CSG2、CSG4為斷開狀態。於選擇串組GR4-1之情形時，驅動器124對控制信號線SSL4施加例如5V左右，對控制信號線SSL1~SSL3施加例如0V。藉此，驅動器124使行選擇電晶體CSG4為接通狀態，使行選擇電晶體CSG1~CSG3為斷開狀態。如此，串組GR藉由控制信號線SSL而被選擇。
而且，控制部121於重試判定後進行第2次之刪除(時刻t11~t12)。與第1次之刪除之不同點在於，例如感測放大器113對對應於重試判定通過之中間層之位元線BL2施加較VERA低且不產生GIDL之電壓、與例如VERA_GSL同電位之電壓(10V左右)。藉此，於連接於位元線BL2之行選擇電晶體CSG中不產生GIDL。
再者，於本實施形態中，係自串組GR1-1開始進行驗證，但亦可自任意串組GR開始進行驗證。
進而，於本實施形態中，感測放大器113對位元線BL2施加不產生GIDL之電壓，但亦可施加驅動器124不產生GIDL之電壓。又，施加於位元線BL2之電壓只要為不產生GIDL之電壓則並無特別限定。
圖12係表示刪除循環次數與VERA之關係之曲線圖。如圖示般，例如VERA之值每重複一次刪除循環則升壓。相對於此，重試判定通過之層之NAND串SR自下一刪除循環開始，係代替VERA而被施加不產生GIDL之電壓(例如10V左右)。該電壓例如可與VERA不同而始終固 定，或者亦可與VERA相同而升壓。
1.3關於本實施形態之效果
根據本實施形態之構成，可提高資料之刪除動作之可靠性。以下說明本效果。
已知有於半導體基板上方積層有記憶胞電晶體MT之三維積層記憶體。於此種記憶體中，存在根據所形成之層不同而記憶胞電晶體MT之尺寸不同之情形。例如，於鰭型構造24為圖6所示之形狀之情形時，越為位於上層之記憶胞電晶體MT則閘極長越長。又，例如，如圖8所示，於字元線WL為錐形狀之情形時，越為位於上層之記憶胞電晶體MT則閘極寬越短。如此，若尺寸不同，存在隨之刪除特性於層間不同之情形。
其理由如以下所示。於記憶胞電晶體MT之刪除中，於閘極之角之部分產生電場集中。此時，若閘極長或閘極寬變短，則存在閘極之兩端、即電場容易集中之場所變近而容易刪除資料之傾向。因此，例如於鰭型構造24為圖6所示之形狀之情形時，越為位於上層之記憶胞電晶體MT則閘極長越長，故而越難以刪除(刪除速度越慢)。又，例如，如圖8所示，於字元線WL為錐形狀之情形時，越為位於上層之記憶胞電晶體MT則閘極寬越短，故而越容易刪除(刪除速度越快)。
因此，於本實施形態之構成中，著眼於該刪除特性之差異，按每層而執行重試判定。更具體而言，按每層計數刪除驗證之失效位元數。而且，按每層進行刪除驗證之失效位元數與判定基準位元數之比較。藉此，可判別容易刪除之層與難以刪除之層。而且，對重試判定通過之層，於其後之刪除循環中不施加刪除電壓。
因此，即便刪除速度有偏差，早通過重試判定之層不會再次被施加刪除電壓。由此，抑制對記憶胞電晶體MT造成損傷，且可提高刪除動作之可靠性。
2.第2實施形態
其次，對第2實施形態之半導體記憶裝置進行說明。本實施形態係於上述第1實施形態中藉由使源極線側之選擇電晶體ST2產生GIDL而刪除資料者。以下，僅對與第1實施形態不同之方面進行說明。
2.1關於記憶胞陣列之構成
圖13係第2實施形態之記憶胞陣列111之電路圖，且表示任一區塊內之構成。如圖示般，本實施形態之記憶胞陣列111係於第1實施形態所說明之圖3中將同一串組GR內之NAND串SR1~SR3設為位元線BL共通，另一方面使源極線SL獨立者。
例如，若著眼於記憶體單元MU1，串組GR1-1之NAND串SR1~SR3之汲極端係共通地連接於位元線BL1，源極端分別連接於源極線SL1~SL3。又，串組GR2-1之NAND串SR1~SR3之汲極端共通地連接於位元線BL2，源極端分別連接於源極線SL1~SL3。進而，串組GR3-1之NAND串SR1~SR3之汲極端共通地連接於位元線BL3，源極端分別連接於源極線SL1~SL3。同樣地，串組GR4-1之NAND串SR1~SR3之汲極端共通地連接於位元線BL4，源極端分別連接於源極線SL1~SL3。
關於記憶體單元MU2亦相同，串組GR1-2~GR4-2之汲極端分別連接於位元線BL5~BL8。另一方面，串組GR1-2~GR4-2之NAND串SR1~SR3之源極端分別連接於源極線SL1~SL3。
因此，於本實施形態中，藉由源極線SL1~SL3可選擇NAND串SR1~SR3。又，對應於各記憶體單元MU之位元線BL之根數係對應於1個記憶體單元MU所含之串組GR之總數。
進而，於本實施形態中，選擇電晶體ST1之閘極係共通地連接於選擇閘極線GSL2，選擇電晶體ST2之閘極共通地連接於選擇閘極線GSL1。
於上述構成中，連接於自各記憶體單元MU之各串組GR逐一選擇 之NAND串SR中之同一字元線WL的複數之記憶胞電晶體MT之集合成為被稱為「頁面」之單位。例如於圖13中，作為一例，於選擇源極線SL1及字元線WL1之情形時，於記憶體單元MU1之4個串組GR1-1~GR4-1、及記憶體單元MU2之4個串組GR1-2~GR4-2之各NAND串SR1中，藉由連接於字元線WL1之記憶胞電晶體MT1而形成1頁面。而且，該頁面所含之8個記憶胞電晶體MT1分別連接於位元線BL1~BL8。於記憶體單元MU設有3個之情形時，進而，記憶體單元MU3之4個串組GR1-3~GR4-3之各NAND串SR1中之記憶胞電晶體MT1包含於上述頁面。於選擇其他源極線SL或字元線WL之情形時亦相同。
圖14係記憶體單元MU之立體圖，又，圖15係記憶體單元MU之俯視圖，圖16係沿圖15之16-16線之剖視圖，圖17係沿圖15之17-17線之剖視圖。
如圖14及圖15所示，本實施形態之構成係於第1實施形態所說明之構成中將複數之鰭型構造24之一端部引出至記憶胞陣列111之端部，於引出區域分別連接於位元線BL，另一端部共通地連接且連接於源極線SL而成者。
更具體而言，於鰭型構造24-1~24-4之各者中，於其一端側形成貫通各半導體層23-1~23-3且接觸該等半導體層23-1~23-3之接觸插塞BC1~BC4。而且，位元線BL1~BL4分別連接於該等位元線接觸插塞BC1~BC4(參照圖17)。
另一方面，鰭型構造24-1~24-4之各者於其另一端部階梯狀地引出有半導體層23-1~23-3。而且，於各半導體層23-1~23-3之上表面分別形成有源極線接觸插塞SC1~SC3，該等分別連接於源極線SL1~SL3(參照圖16)。
即，於本例之構成中，位元線BL係將各層共通地連接，源極線SL係獨立設於每層。又，於本例中，省略第1實施形態中之控制信號線 SSL。
2.2關於資料之刪除動作
其次，對本實施形態之資料之刪除動作進行說明。以下，僅對與第1實施形態不同之方面進行說明。
2.2.1關於資料之刪除動作之全體流程
本實施形態之刪除動作之大致流程係與第1實施形態之圖9相同。本實施形態與第1實施形態之不同點為，根據對源極線SL施加之電壓而選擇進行刪除驗證之層(NAND串SR)。因此，與第1實施形態不同地，控制部121係以層(NAND串SR)單位進行刪除驗證(步驟S12、S16)。
圖18係表示作為具體例而藉由2次之刪除通過重試判定之情形時之流程。如圖示般，首先於第1次之刪除循環中，將全體層(最下層、中間層、最上層)之NAND串SR1~SR3作為刪除對象，刪除該等NAND串SR所保持之資料(步驟S11)。
其次，控制部121以NAND串SR(層)單位進行刪除驗證(步驟S12)。即，控制部121對各記憶體單元MU中之各NAND串SR1~SR3分別執行刪除驗證。
首先，控制部121對各記憶體單元MU中之NAND串SR1執行刪除驗證(Evfy1)。此時，選擇刪除對象區塊BLK中之全體位元線BL。其中，源極線驅動器選擇源極線SL1，將源極線SL2及SL3設為非選擇，藉此各串組GR中，最下層之NAND串SR1成為選擇狀態，其他NAND串SR2及SR3成為非選擇狀態。而且，計數器125對失效位元數進行計數。具體而言，關於對應於串組GR1之位元線BL1、BL5、BL9、…BL(4i+1)假定發現a1個失效位元數(計數數=a1)。關於對應於串組GR2之位元線BL2、BL6、BL10、…BL(4i+2)假定發現a2個失效位元數(計數數=a2)。關於對應於串組GR3之位元線BL3、BL7、BL11、…BL(4i+3)假定發 現a3個失效位元數(計數數=a3)。關於對應於串組GR4之位元線BL4、BL8、BL12、…BL(4i+4)假定發現a4個失效位元數(計數數=a4)。
此處，若將失效位元數a1~a4合計，則其結果為全體串組GR之位於最下層之NAND串SR1之失效位元數之合計。因此，計數器125將計數數a1~a4相加，並將其合計(a1+a2+a3+a4)保持於例如任一鎖存電路。
繼而，控制部121對NAND串SR2執行刪除驗證(Evfy2)。此時，選擇源極線SL2，將源極線SL1及SL3設為非選擇。而且，將對應於串組GR1~GR4之位於中間層之NAND串SR2之失效位元數設為b1~b4個。於是，計數器125將計數數b1~b4相加，並將其合計(b1+b2+b3+b4)保持於例如任一鎖存電路。
其次，控制部121對NAND串SR3執行刪除驗證(Evfy3)。此時，選擇源極線SL3，將源極線SL1及SL2設為非選擇。而且，將對應於串組GR1~GR4之位於最上層之NAND串SR3之失效位元數設為c1~c4個。於是，計數器125將計數數c1~c4相加，並將其合計(c1+c2+c3+c4)保持於例如任一鎖存電路。
其次，控制部121進行重試判定(Evfy判定)(步驟S13)。控制部121比較各層之失效位元數之合計與判定基準位元數。其結果，假定(a1+a2+a3+a4)>判定基準位元數，且(b1+b2+b3+b4)<判定基準位元數、(c1+c2+c3+c4)>判定基準位元數。於是，控制部121判定位於中間層之NAND串SR2通過重試判定，位於最下層及最上層之NAND串SR1、SR3之重試判定失效(步驟S14、否)。因此，控制部121以重試判定失效之NAND串SR1、SR3為對象而進行第2次之刪除(步驟S15)。此時，NAND串SR2為非刪除對象。
其次，控制部121進行NAND串SR1、SR3之刪除驗證(步驟S12)。於第2次以後之刪除循環中，僅對重試判定失效之層執行刪除驗證，故 而刪除驗證之次數依存於重試判定失效之層數。具體而言，於圖18所示之流程圖中，控制部121於第1次之刪除循環中係進行對應於最下層、中間層、最上層之3次之刪除驗證(Evfy1~Evfy3)，但於第2次之刪除循環中，係進行對應於最下層及最上層之2次之刪除驗證(Evfy1、Evfy2)。
其次，控制部121進行位於最下層及最上層之NAND串SR1、SR3之重試判定(步驟S13)。將第2次之刪除循環中之對應於NAND串SR1之失效位元數設為a1'~a4'個，將對應於NAND串SR3之失效位元數設為c1'~c4'個。於是，控制部121比較最下層及最上層之失效位元數之合計與判定基準位元數。其結果，假定(a1'+a2'+a3'+a4')<判定基準位元數、(c1'+c2'+c3'+c4')<判定基準位元數。於是，控制部121判定位於最下層及最上層之NAND串SR1、SR3通過第2次之重試判定，並結束資料之刪除動作。
再者，於本實施形態中，係於全體層之刪除驗證結束後進行各層之重試判定，但亦可每結束1個層之刪除驗證後便進行此層之重試判定。即，控制部121亦可於最下層之刪除驗證後進行最下層之重試判定，於中間層之刪除驗證後進行中間層之重試判定，且於最上層之刪除驗證後進行最上層之重試判定。
2.2.2關於刪除電壓
其次，對資料之刪除動作時之配線之電壓關係進行說明。圖19係表示於圖18所示之流程圖中第1次之刪除、其刪除驗證(Evfy1~Evfy3)、第2次之刪除中之配線之電位的時序圖。再者，此處僅說明記憶體單元MU1相關之配線，但其他刪除對象之記憶體單元MU亦相同。例如關於記憶體單元MU2之配線之電壓，於下述說明中將位元線BL1~BL4替換成位元線BL5~BL8便可。
首先，於第1次之刪除(時刻t1~t2)中，驅動器124對源極線SL1~ SL3施加VERA(例如20V)。而且，列解碼器112對選擇閘極線GSL1施加電壓VERA_GIDL(例如12V)。藉此，於選擇電晶體ST2中在電晶體之閘極端產生GIDL。
又，列解碼器112對選擇閘極線GSL2施加電壓VERA_GSL(例如10V左右)。感測放大器113對位元線BL1~BL4施加不產生GIDL之電壓、與例如選擇閘極線GSL2同電位(例如10V左右)。因此，於本實施形態中，於源極線側之選擇電晶體ST2產生GIDL，位元線側之選擇電晶體ST1中不產生GIDL。
進而，列解碼器112對字元線WL1~WL4施加電壓VERA_WL(例如0V)。藉此，選擇電晶體ST2中因GIDL而產生之電洞被供給至連接於字元線WL1~WL4之記憶胞電晶體MT1~MT4，藉此資料被刪除。
再者，於本實施形態中，驅動器124對源極線SL施加VERA，但亦可由源極線驅動器114施加VERA。又，感測放大器113對位元線BL1~BL4施加不產生GIDL之電壓，但亦可由驅動器124施加。又，於非選擇之記憶體單元MU中，將源極線SL設為浮動或者不產生GIDL之電壓，可將該記憶體單元MU自刪除對象排除。
其次，控制部121進行串組GR1-1~GR4-1之位於最下層之NAND串SR1之刪除驗證(Evfy1)(時刻t3~t4)。即，感測放大器113對位元線BL1~BL4施加例如0.5V。又，源極線驅動器114對對應於刪除驗證對象之位於最下層之NAND串SR1的源極線SL1施加較位元線BL低之電壓(例如0V)(設為選擇狀態)。列解碼器112為使選擇電晶體ST1、ST2為接通狀態而將高於位元線BL之電壓(例如5V)施加於選擇閘極線GSL1、GSL。又，源極線驅動器114對對應於非刪除驗證對象之位於中間層及最上層之NAND串SR2、SR3的源極線SL2、SL3施加與位元線BL同電位(例如0.5V)(設為非選擇狀態)。
進而，列解碼器112對全體字元線WL1~WL4施加驗證電壓(例如0 ~1V)。藉此，例如串組GR1-1~GR4-1之NAND串SR1中，若分別所含之全體記憶胞電晶體MT1~MT4為接通狀態，則自位元線BL1~BL4經由各NAND串SR1之電流路徑而向源極線SL1流通電流。相反，於各NAND串SR1中，若至少1個以上之記憶胞電晶體MT為斷開狀態，則不流通電流。此時，非選擇狀態之源極線SL2、SL3係與位元線BL同電位，故而無論記憶胞電晶體MT為接通狀態還是斷開狀態均不流通電流。
繼而，控制部121依序進行NAND串SR2、SR3之刪除驗證(Evfy2、Evfy3)(時刻t5~t6、t7~t8)。於選擇NAND串SR2之情形時，源極線驅動器114對源極線SL2施加較位元線BL低之電壓(例如0V)，對源極線SL1、SL3施加與位元線BL同電位(例如0.5V)。又，於選擇NAND串SR3之情形時，源極線驅動器114對源極線SL3施加較位元線BL低之電壓(例如0V)，對源極線SL1、SL2施加與位元線BL同電位(例如0.5V)。如此，NAND串SR之選擇係根據源極線SL之電壓而進行。再者，於本實施形態中，係自NAND串SR1開始進行刪除驗證，但亦可自任意NAND串SR開始進行刪除驗證。
於重試判定後進行第2次之刪除(時刻t9~t10)。與第1次之刪除不同之方面為，例如，源極線驅動器114對對應於通過重試判定之中間層之源極線SL2施加不產生GIDL的電壓(與例如VERA_GSL同電位之電壓(例如10V左右))。藉此，於連接於源極線SL2之選擇電晶體ST2中不產生GIDL。再者，此處係對源極線SL2施加與位元線BL同電位之電壓，但施加之電壓只要為不產生GIDL之電壓便可。
2.3本實施形態之效果
於本實施形態之構成中，藉由自源極線SL施加VERA而可刪除記憶胞電晶體MT之資料。又，藉由選擇源極線SL而可按每層選擇作為刪除對象之NAND串SR。因此，根據本實施形態之構成，可獲得與上述第1實施形態相同之效果。
進而，於本實施形態之構成中，係按每層進行刪除驗證，故而於第2次以後之刪除循環中，可省略通過重試判定之層之刪除驗證。因此，於第2次以後之刪除循環中，可根據通過重試判定之層數而削減刪除驗證之次數。因此，可縮短刪除動作時之處理時間。
進而，於本實施形態之構成中，係按每層進行刪除驗證，故而於層數少於串組數之情形時，相比按串組進行刪除驗證之情形而可減少刪除驗證之次數。因此，可縮短刪除動作時之處理時間。
進而，於本實施形態中，藉由1次之刪除驗證可計數各層中之全體失效位元數。因此，可藉由1個計數器處理1次之刪除驗證，故而可減少必要之計數器數。
進而，於本實施形態之構成中，可省略行選擇電晶體。藉此，可減少電路元件數，從而可削減晶片面積。
3.第3實施形態
其次，對第3實施形態之半導體記憶裝置進行說明。本實施形態係於第2實施形態中代替GIDL而使用FN穿隧效應刪除資料者。以下，僅對與第2實施形態不同之方面進行說明。
3.1關於記憶胞陣列之構成
本實施形態之記憶胞陣列之構成係與第2實施形態同樣地藉由源極線SL而選擇層之構成，電路圖與圖13相同、立體圖與圖14相同、俯視圖與圖15相同。
圖20係本實施形態之記憶胞陣列111之沿第2方向之(沿圖15之17-17線之)剖視圖。如圖示般，本實施形態之記憶胞陣列111之構成係於第2實施形態所說明之圖17中，在半導體層23-1~23-3內形成有N+型擴散層29及P+型擴散層30而成者。更具體而言，N+型擴散層29係作為選擇電晶體ST1之汲極區域發揮功能。而且，位元線接點BC係以貫通N+型擴散層29而接觸N+型擴散層29之方式設置。另一方面，P+型 擴散層30係作為選擇電晶體ST2之源極區域發揮功能。而且，源極線接點SC分別設於半導體層23-1~23-3內之各P+型擴散層30上。
3.2關於資料之刪除動作
其次，對本實施形態之關於資料之刪除動作進行說明。以下，僅對與第2實施形態之不同點進行說明。本實施形態之刪除動作之全體之流程係與第2實施形態相同，按每層進行刪除驗證。其流程圖係如圖9及圖18所示。
圖21係表示於圖18所示之流程圖中第1次之刪除、其刪除驗證(Evfy1~Evfy3)、第2次之刪除中之配線之電位的時序圖。再者，於本實施形態中，與第2實施形態同樣地，僅說明記憶體單元MU1相關之配線，關於其他刪除對象之記憶體單元MU亦相同。
首先，於第1次之刪除(時刻t1~t3)中，感測放大器113對位元線BL1~BL4施加例如0V。源極線驅動器114對源極線SL1~SL3施加例如0V。又，列解碼器112對選擇閘極線GSL1施加較源極線SL1~SL3低之電壓(例如-3.3V)，對選擇閘極線GSL2施加與位元線BL1~BL4相同之電壓(例如0V)。藉此，連接於位元線BL1~BL4之選擇電晶體ST1成為斷開狀態。另一方面，連接於源極線SL1~SL3之選擇電晶體ST2自形成於源極線側之區域之P+型擴散層30而被供給電洞，作為P通道電晶體動作，故而成為接通狀態。
於該狀態下，列解碼器112於時刻t1~t2之間對字元線WL1~WL4施加較源極線SL低之電壓(例如-7V)。該電壓係為自源極線側向半導體23供給電洞而較源極線SL低之電壓。若對字元線WL1~WL4施加-7V，則記憶胞電晶體MT1~MT4藉由電容耦合而使閘極下之半導體層23之電位下降為-7V。然而，由於選擇電晶體ST2為接通狀態，故而半導體層23之電位維持為與源極線SL相同之0V。而且，藉由自P+型擴散層30供給電洞，半導體層23作為P型半導體而工作。其結果，記憶胞電 晶體MT1~MT4作為P通道電晶體而動作。
其次，列解碼器112於時刻t2~t3之間對字元線WL1~WL4施加更低之電壓。該電壓係用於流通FN穿隧電流之負電壓(例如-18V)。其結果，半導體層23與記憶胞電晶體MT1~MT4之閘極之間之電位差變大，記憶胞電晶體MT1~MT4中流通FN穿隧電流。藉此，電荷儲存層26之電子消失故而資料被刪除。再者，於非選擇之記憶體單元MU中，將對應之源極線SL設為與選擇閘極線GSL1相同之電壓(例如-3.3V)，藉此選擇電晶體ST2成為斷開狀態而可自刪除對象排除。
其次，控制部121進行串組GR1-1~GR4-1之位於最下層之NAND串SR1之刪除驗證(Evfy1)(時刻t4~t5)。即，感測放大器113對位元線BL1~BL4施加例如0V。源極線驅動器114對對應於刪除驗證對象之最下層之源極線SL1施加高於位元線BL之電壓(例如2V)。另一方面，源極線驅動器114對對應於並非刪除驗證對象之中間層及最上層之源極線SL2、SL3施加與位元線BL同電位(例如0V)。
藉此，例如於串組GR1-1~GR4-1之NAND串SR1中，若分別所含之全體記憶胞電晶體MT1~MT4為接通狀態，則自源極線SL1經由各NAND串SR1之電流路徑而向位元線BL1~BL4流通電流。
於本實施形態中，分別係於源極線側之區域形成P+型擴散層30，於位元線側之區域分別N+型擴散層29。因此，於將位元線BL與源極線SL連接之半導體層23中流通電流之情形時，源極線SL之電位高於位元線BL之電位。
繼而，控制部121依序進行NAND串SR2、SR3之刪除驗證(Evfy2、Evfy3)(時刻t5~t6、t7~t8)。於選擇NAND串SR2之情形時，源極線驅動器114對源極線SL2施加高於位元線BL之電壓(例如2V)，對源極線SL1、SL3施加與位元線BL同電位(例如0V)。又，於選擇NAND串SR3之情形時，源極線驅動器114對源極線SL3施加高於位元線BL之電壓 (例如2V)，對源極線SL2、SL3施加與位元線BL同電位(例如0V)。如此，NAND串SR1~SR3之選擇係根據源極線SL1~SL3之電壓而進行。
其次，控制部121於重試判定後進行重試判定失效之層之第2次之刪除(時刻t10~t12)。與第1次之刪除不同之處在於，源極線驅動器114對對應於通過重試判定之中間層之源極線SL2施加與選擇閘極線GSL1相同之電壓(例如-3.3V)。藉此，連接於源極線SL2之選擇電晶體ST2成為斷開狀態。其結果，於NAND串SR2中，選擇電晶體ST1及ST2之兩者成為斷開狀態而不流通電流。即，NAND串SR2之半導體層23成為浮動狀態。由此，若對字元線WL施加-18V，則藉由電容耦合而半導體層23之電位亦下降為-18V，記憶胞電晶體MT之閘極與半導體層23間不會產生電位差，故而不流通FN穿隧電流。
3.3本實施形態之效果
於本實施形態之構成中，可藉由選擇源極線SL而選擇每層之刪除、非刪除。因此，根據本實施形態之構成，可獲得與上述第1及第2實施形態相同之效果。
進而，於本構成中，藉由FN穿隧效應而向電荷儲存層26供給電洞，藉此可刪除記憶胞電晶體MT之資料。因此，與藉由GIDL而刪除資料之情形相比，可減小對選擇電晶體ST之施加電壓。
進而，根據本實施形態之構成，與上述第2實施形態同樣地，於第2次以後之刪除中，可將刪除驗證之次數削減為失效層數。因此，可縮短刪除動作時之處理時間。
再者，於本實施形態中係自NAND串SR1開始進行刪除驗證，但亦可自任意NAND串SR開始進行刪除驗證。
進而，於本實施形態中，每當重試判定失效而重複刪除時可將字元線WL之電壓降壓，亦可將為流通FN穿隧電流而對字元線WL施加電壓之時間升壓。
進而，於本實施形態中，係說明於刪除驗證時列解碼器112對選擇電晶體ST1、ST2施加高於位元線BL及源極線SL之電壓(例如5V)，使選擇電晶體ST1、ST2作為N通道電晶體動作之情形(將其稱為「N通道讀出」)。然而，列解碼器112亦可對選擇電晶體ST1、ST2施加較位元線BL及源極線SL低之電壓例如-5V，使其作為P通道電晶體動作(將其稱為「P通道讀出」)。於N通道讀出之情形時，若自位元線側之N+型擴散層29向NAND串SR之半導體層23供給電子，則半導體層23作為N+型擴散層而工作。因此，選擇電晶體ST1、ST2可作為N通道電晶體而動作。另一方面，於P通道讀出之情形時，若自源極線側之P+型擴散層30向NAND串SR之半導體層23供給電洞，則半導體層23作為P+型擴散層而工作。因此，選擇電晶體ST1、ST2可作為P通道電晶體而動作。
4.第4實施形態
其次，對第4實施形態之半導體記憶裝置進行說明。本實施形態係於上述第1及第2實施形態中使位元線側及源極線側之兩者產生GIDL者。以下，僅對與第1及第2實施形態不同之處進行說明。
4.1關於記憶胞陣列之構成
圖22係本實施形態之記憶胞陣列111中之任一區塊BLK之電路圖。如圖示般，本實施形態之記憶胞陣列111係於第1實施形態所說明之圖3中將NAND串SR1~SR3分別連接於源極線SL1~SL3而成者。
例如若著眼於記憶體單元MU1，各串組GR1-1~GR4-1之NAND串SR1~SR3係共通地連接於各不相同之位元線BL1~BL3及源極線SL1~SL3。具體而言，串組GR1-1~GR4-1之NAND串SR1係汲極端經由行選擇電晶體CSG而共通地連接於位元線BL1，源極端共通地連接於源極線SL1。串組GR1-1~GR4-1之NAND串SR2係汲極端經由行選擇電晶體CSG而共通地連接於位元線BL2，源極端共通地連接於源極線SL2。串組GR1-1~GR4-1之NAND串SR3係汲極端經由將行選擇電晶體CSG 而共通地連接於位元線BL3，源極端共通地連接於源極線SL3。
因此，於本實施形態中，可藉由位元線BL1~BL3、及源極線SL1~SL3而選擇NAND串SR1~SR3。
4.2關於資料之刪除動作
其次，對本實施形態之關於資料之刪除動作進行說明。以下，僅對與第1及第2實施形態不同之處進行說明。本實施形態之刪除動作之大致流程係與第1及第2實施形態相同。又，刪除驗證係與第1實施形態同樣地以串組GR(行)單位進行，刪除動作之具體例係與圖10相同。
圖23係表示於圖10所示之流程圖中第1次之刪除、其刪除驗證(Evfy1~Evfy4)、第2次之刪除中之配線之電位的時序圖。
如圖示般，本實施形態與第1實施形態所說明之圖11不同之處為下述方面。即， ．於刪除時，不僅對位元線BL施加電壓VERA，且亦對源極線SL施加電壓VERA，不僅對控制信號線SSL1~SSL4施加電壓VERA_GIDL，且亦對選擇閘極線GSL1、GSL2施加電壓VERA_GIDL。藉此，不僅行選擇電晶體CSG1~CSG4產生GIDL，選擇電晶體ST1及ST2亦產生GIDL。
．於第2次以後之刪除時，對對應於通過刪除驗證之層之位元線BL及源極線SL，施加不產生GIDL之電壓(例如0V)。
4.3本實施形態之效果
於本實施形態之構成中，可藉由選擇位元線BL及源極線SL而選擇每層之刪除、非刪除。因此，根據本實施形態之構成，可獲得與上述第1至第3實施形態相同之效果。
進而，於本實施形態之構成中，係行選擇電晶體CSG與選擇電晶體ST1、ST2產生GIDL，故而可自位元線側及源極線側之兩者向NAND串SR供給電洞。藉此，容易向NAND串SR之全體供給足夠之電洞，故 而可提高刪除動作之可靠性。
5.第5實施形態
其次，對第5實施形態之半導體記憶裝置進行說明。本實施形態係於上述第1至第4實施形態中使刪除脈寬(刪除時間)具有層依存性者。以下，僅對與第1至第4實施形態不同之點進行說明。再者，於本實施形態中，係以位於最上層之記憶胞電晶體MT之資料最難刪除(刪除最慢)、位於最下層之記憶胞電晶體MT之資料最容易刪除(刪除最快)之情形為例而進行說明。
再者，關於不同刪除脈寬之應用，例如記載於“非揮發性半導體記憶體裝置”之2012年3月14日申請之美國專利8,767,466號說明書。該美國專利之全體係藉由參照而援用於本案說明書。
5.1第1例
對本實施形態之第1例進行說明。本例係相對於第1實施形態之半導體記憶裝置而於刪除時對每層應用不同刪除脈寬條件者。以下，僅對與第1實施形態不同之處進行說明。
圖24係表示第1實施形態之圖11中之第1次之刪除中應用本例時之配線之電位的時序圖(相當於圖11中之時刻t1~t2之期間)。如圖所示，於本例中，驅動器124於對位元線BL1~BL3施加VERA之期間具有層依存性。
首先，於時刻t1，驅動器124對對應於最上層之位元線BL3施加VERA。其次，於時刻t2，驅動器124對對應於中間層之位元線BL2施加VERA。接著，於時刻t3，驅動器124對對應於最下層之位元線BL1施加VERA。然後，於時刻t4，驅動器124對位元線BL1~BL3施加0V。
因此，於最上層，在時刻t1~t4之間產生GIDL，於中間層，在時刻t2~t4之間產生GIDL，於最下層，在時刻t3~t4之間產生GIDL。即，資料最難刪除之最上層之刪除脈寬最長。中間層之刪除脈寬第二長。 而且，資料最容易刪除之最下層之刪除脈寬最短。又，於該期間(時刻t1~t4)，對源極線SL1、SL2、控制信號線SSL1~SSL4、選擇閘極線GSL1、GSL2、及字元線WL1~WL4分別施加圖11之時刻t1~t2所說明之電壓。
5.2第2例
對本實施形態之第2例進行說明。本例係相對於第2實施形態之半導體記憶裝置而於刪除時對每層應用不同刪除脈寬條件者。以下，僅對與第2實施形態不同之處進行說明。
圖25係表示於第2實施形態之圖19中之第1次之刪除中應用本例時之配線之電位的時序圖。如圖示般，於本例中，圖24所說明之VERA係於不同期間被施加於源極線SL1~SL3。即，驅動器124於時刻t1~t4之間對對應於最上層之源極線SL3施加VERA，於時刻t2~t4之間對應於中間層之源極線SL2施加VERA，且於時刻t3~t4之間對對應於最下層之源極線SL1施加VERA。對其他位元線BL1~BL4、選擇閘極線GSL1、GSL2、及字元線WL1~WL4分別施加圖19之時刻t1~t2所說明之電壓。
5.3第3例
對本實施形態之第3例進行說明。本例係於第3實施形態之半導體記憶裝置中於刪除時對每層應用不同刪除脈寬條件者。以下，僅對與第3實施形態不同之處進行說明。
圖26係表示於第3實施形態之圖21中之第1次之刪除中應用本例時之配線之電位的時序圖(相當於圖21中之時刻t1~t3之期間)。如圖示般，於本例中，源極線驅動器124於對源極線SL1~SL3施加0V之期間、即選擇電晶體ST2為接通狀態之期間具有層依存性。
首先，於時刻t1，源極線驅動器114對應於最上層之SL3施加0V。又，源極線驅動器114對對應於最下層之源極線SL1及對應於中間層之 源極線SL2施加例如-3.3V。藉此，形成於最上層之選擇電晶體ST2成為接通狀態，形成於最下層及中間層之選擇電晶體ST2成為斷開狀態。又，列解碼器112對字元線WL1~WL4施加例如-7V。
其次，於時刻t2，列解碼器112將對字元線WL1~WL4之施加電壓自-7V變更為-18V。藉此，形成於最上層之記憶胞電晶體MT中，選擇電晶體ST2成為接通狀態，故而流通FN穿隧電流。
其次，於時刻t3，列解碼器112將對應於中間層之源極線SL2之電壓自-3.3V變更為0V。藉此，形成於中間層之選擇電晶體ST2成為接通狀態。因此，形成於中間層之記憶胞電晶體MT中流通FN穿隧電流。
其次，於時刻t4，列解碼器112將對應於最下層之源極線SL1之電壓自-3.3V變更為0V。藉此，形成於最下層之選擇電晶體ST2成為接通狀態。因此，形成於最下層之記憶胞電晶體MT中流通FN穿隧電流。
最後，於時刻t5，列解碼器112將選擇閘極線GSL1及字元線WL1~WL4之電壓設為0V。藉此，刪除完成。
因此，於最上層，在時刻t2~t5之間記憶體電晶體MT中流通FN穿隧電流，資料被刪除。又，於中間層，在時刻t3~t5之間記憶體電晶體MT中流通FN穿隧電流，資料被刪除。進而，於最下層，在時刻t4~t5之間記憶體電晶體MT中流通FN穿隧電流，資料被刪除。即，資料最難刪除之最上層之刪除脈寬最長。中間層之刪除脈寬第二長。而且，資料最容易刪除之最下層之刪除脈寬最短。又，於該期間(時刻t1~t5)，對選擇閘極線GSL2、位元線BL1~BL4、及選擇閘極線GSL1、GSL2分別施加圖21之時刻t1~t3所說明之電壓。
5.4第4例
對本實施形態之第4例進行說明。本例係於第4實施形態之半導體記憶裝置中於刪除時對每層應用不同刪除脈寬條件者。以下，僅對與第4實施形態不同之處進行說明。
圖27係表示於第4實施形態之圖23中之第1次之刪除中應用本例時之配線之電位的時序圖。如圖示般，於本例中，對位元線BL及源極線SL之施加電壓係如上述圖24及圖25所示般。對其他控制信號線SSL1~4、選擇閘極線GSL1、GSL2、及字元線WL1~WL4施加圖23之t1~t2所說明之電壓。
5.5本實施形態之效果
於本實施形態之構成中，可按每層進行刪除、非刪除之選擇。因此，可獲得與上述第1至第4實施形態相同之效果。
進而，於本實施形態中，可縮短刪除動作之處理時間。
例如，如第1實施形態所說明般，記憶胞電晶體MT之每層中形狀及刪除特性均不同。因此，最佳之刪除脈寬因層不同而不同。因此，於本實施形態中，藉由按每層改變刪除脈寬，而以與各層相應之最佳刪除脈寬進行資料之刪除。因此，各層容易通過重試判定，故而可減少刪除循環次數，從而可縮短刪除動作之處理時間。
再者，此處係以位於最上層之記憶胞電晶體MT之資料最難刪除(刪除最慢)、位於最下層之記憶胞電晶體MT之資料最容易刪除(刪除最快)之情形為例而進行說明。然而，無論是中間層最難刪除之情形，還是最下層最難刪除之情形時，均可應用本實施形態。例如，於中間層最難刪除之情形時，增大對應於該中間層之刪除脈寬便可，且於最下層最難刪除之情形時，增大對應於該最下層之刪除脈寬便可。
進而，於第1例~第4例中，藉由根據層而改變刪除電壓之施加開始時刻，來變更刪除脈寬，但亦可將刪除電壓之施加開始時刻設為相同，根據層而變更刪除電壓之施加結束時刻，只要可變更刪除脈寬則施加之開始與結束之時序可任意地變更。
6.第6實施形態
其次，對第6實施形態之半導體記憶裝置進行說明。本實施形態 係於上述第1至第5實施形態中使刪除電壓具有層依存性者。以下，僅對與第1至第5實施形態不同之處進行說明。又，於本實施形態中，係以位於最上層之記憶胞電晶體MT之資料最難刪除(刪除最慢)、位於最下層之記憶胞電晶體MT之資料最容易刪除(刪除最快)之情形為例而進行說明。
6.1第1例
對本實施形態之第1例進行說明。圖28係表示於第1實施形態之圖11中之第1次之刪除中應用本例時之配線之電位的時序圖。
如圖示般，於本例中，驅動器124對位元線BL1~BL3分別施加不同值之VERA1~VERA3。具體而言，對對應於最上層之位元線BL3施加之VERA3最高。對對應於中間層之位元線BL2施加之VERA2第二高。而且，對對應於最下層之位元線BL1施加之VERA1最低。因此，驅動器124對位元線BL1~BL3施加之電壓值之高低為VERA1<VERA2<VERA3之關係。即，越是對應於難刪除之層之位元線BL則VERA之值越高。如此，若增大VERA則NAND串SR之半導體層23與字元線WL之電位差變大，故而容易向記憶胞電晶體MT注入電洞(容易刪除)。又，於該期間，對源極線SL1、SL2、控制信號線SSL1~SSL4、選擇閘極線GSL1、GSL2、及字元線WL1~WL4施加圖11之t1~t2所說明之電壓。
6.2第2例
對本實施形態之第2例進行說明。圖29係表示第2實施形態之圖19中之第1次之刪除中應用本例時之配線之電位的時序圖。
如圖示般，於本例中，圖28所說明之VERA1~VERA3分別被施加於源極線SL1~SL3。
6.3第3例
對本實施形態之第3例進行說明。圖30係表示第3實施形態之圖21中之第1次之刪除中應用本例時之配線之電位的時序圖。
如圖示般，於本例中，源極線驅動器114對源極線SL1~SL3分別施加不同電壓值。具體而言，對對應於最上層之源極線SL3施加之電壓(例如0V)最高。對對應於中間層之源極線SL2施加之電壓(例如-1V)第二高。而且，對對應於最下層之源極線SL1施加之電壓(例如-2V)最低。即，越為對應於難刪除之層之源極線SL則電壓值越高。如此，若增大源極線SL之電壓值則NAND串SR之半導體層23與字元線WL之電位差變大，故而記憶胞電晶體MT中容易流通FN穿隧電流(容易刪除)。
再者，此處，對源極線SL3施加之電壓為使選擇電晶體ST2為接通狀態而為(選擇閘極線GSL1之電壓)+(選擇電晶體ST2之閾值電壓Vt)以上便可。又，於該期間，對位元線BL1~BL4、選擇閘極線GSL1、GSL2、及字元線WL1~WL4施加圖21之t1~t3所說明之電壓。
6.4第4例
對本實施形態之第4例進行說明。圖31係表示第4實施形態之圖23中之第1次之刪除中應用本例時之配線之電位的時序圖。
如圖示般，本例係使上述第1例與第2例組合而成者，對位元線BL1~BL3之各者、及源極線SL1~SL3之各者施加電壓VERA1~VERA3。
6.5本實施形態之效果
於本實施形態之構成中，可按每層進行刪除、非刪除之選擇。因此，可獲得與上述第1至第5實施形態相同之效果。
進而，於本實施形態中，藉由對每層改變刪除電壓，而能以與各層相應之最佳刪除電壓進行資料之刪除。因此，與第5實施形態同樣地，各層容易通過重試判定，故而可減少刪除循環次數，從而可縮短刪除動作之處理時間。
再者，此處係以位於最上層之記憶胞電晶體MT之資料最難刪除(刪除最慢)、位於最下層之記憶胞電晶體MT之資料最容易刪除(刪除最 快)之情形為例而進行說明。然而，無論是中間層最難刪除之情形、還是最下層最難刪除之情形時均可應用本實施形態。例如於中間層最難刪除之情形時，增大施加於該中間層之刪除電壓便可，且於最下層最難刪除之情形時增大施加於該最下層之刪除電壓便可。
7.第7實施形態
其次，對第7實施形態之半導體記憶裝置進行說明。本實施形態係於上述第1、第2、第4至第6實施形態之半導體記憶裝置中，關於將輸出VERA之驅動器124、與位元線BL或者源極線SL連接之電路部之構成者。此處將連接驅動器124與位元線BL之電路部稱為「位元線連接部」，將連接驅動器124與源極線SL之電路部稱為「源極線連接部」。
7.1第1例
7.1.1關於第1例之構成
對本實施形態之第1例之位元線連接部之構成進行說明。本例係關於可應用於第1及第4實施形態所說明之記憶胞陣列111之位元線連接部者。即，可應用於資料之刪除時將VERA施加於位元線BL之構成。圖32係本例之位元線連接部之電路圖。
如圖示般，位元線連接部116具備高耐壓之N通道MOS電晶體40-1~40-3、41-1~41-3。以下敍述之高耐壓之MOS電晶體係較例如記憶胞電晶體MT更耐壓、作為一例閘極絕緣膜較記憶胞電晶體MT之閘極絕緣膜更大之MOS電晶體。
電晶體40-1之電流路徑之一端係連接於對應之位元線BL1、BL4、BL7、…BL(3i+1)之任一者，另一端係共通地連接於配線BLBIAS。配線BLBIAS係將驅動器124與電晶體40連接之配線。又，電晶體40-1之閘極係連接於信號線TCSL1。
電晶體40-2之電流路徑之一端係連接於對應之位元線BL2、BL5、BL8、…BL(3i+2)之任一者，另一端係共通地連接於配線BLBIAS。又， 電晶體40-2之閘極係連接於信號線TCSL2。
電晶體40-3之電流路徑之一端係連接於對應之位元線BL3、BL6、BL9、…BL(3i+3)之任一者，另一端係共通地連接於配線BLBIAS。又，電晶體40-3之閘極係連接於信號線TCSL3。
此處，信號線TCSL1~TCSL3係用於將來自控制部121之信號傳送至電晶體40而控制電晶體40之接通/斷開狀態之信號線。
電晶體41-1係閘極共通地連接於信號線BLS1，電流路徑之一端連接於對應之位元線BL1、BL4、BL7、…BL(3i+1)之任一者，且另一端連接於感測放大器113。
電晶體41-2係閘極共通地連接於信號線BLS2，電流路徑之一端連接於對應之位元線BL2、BL5、BL8、…、BL(3i+2)之任一者，且另一端連接於感測放大器113。
電晶體41-3係閘極共通地連接於信號線BLS3，電流路徑之一端連接於對應之位元線BL3、BL6、BL9、…、BL(3i+3)之任一者，且另一端連接於感測放大器113。
此處，信號線BLS1~BLS3係將來自控制部121之信號傳送至電晶體41而控制電晶體41之接通/斷開狀態、即與感測放大器113之電性連接之信號線。再者，此處信號線BLS1~BLS3係針對每一記憶胞單元MU而共通。
7.1.2關於刪除時之動作
其次，對刪除時之本例之位元線連接部116之動作進行說明。
首先，驅動器124對配線BLBIAS施加VERA。而且，控制部121對對應於刪除對象之層之信號線TCSL施加VERAH，將對應之電晶體40設為接通狀態。藉此，接通狀態之電晶體40向對應之位元線BL傳送VERA。此處，VERAH係較VERA大之電壓、且用於使電晶體40為接通狀態而可傳送VERA之電壓。又，VERAH之電壓值只要為VERAH> VERA+(電晶體40之閾值電壓Vt)便可。
又，控制部121對對應於非刪除對象之層之信號線TCSL施加例如0V，使電晶體40為斷開狀態。
進而，控制部121對對應於刪除對象之層之信號線BLS施加例如0V，使電晶體41為斷開狀態。
進而，控制部121對對應於非刪除對象之層之信號線BLS施加使電晶體41為接通狀態之電壓。而且，感測放大器113經由接通狀態之電晶體41而將不產生GIDL之電壓(例如10V左右)施加於位元線BL。再者，使電晶體41為接通狀態之電壓只要為於自感測放大器113傳送之電壓加上電晶體41之閾值電壓Vt所得的值以上便可。
其結果，對對應於刪除對象之層之位元線BL自電晶體40而傳送VERA，對對應於非刪除對象之層之位元線BL自電晶體41而傳送不產生GIDL之電壓(例如10V左右)。
再者，於本例中，控制部121係使對應於非刪除對象之層之電晶體41為接通狀態而將自感測放大器113傳送之電壓施加於位元線BL，但亦可使電晶體41為斷開狀態。於該情形時，對對應於非刪除對象之層之位元線BL不傳送VERA而是成為電性浮動之狀態。由此，對應於該位元線BL之NAND串不會被刪除。再者，信號線TCSL係於記憶體單元MU間共通。
7.1.3關於每層之刪除脈寬之變更
其次，對使用本例之電路構成對對應於各層之位元線BL分別於不同期間施加VERA之方法進行說明。即，對藉由圖32所示之構成而實現第5實施形態之情形時之動作進行說明。
圖33係表示本例之位元線連接部116之配線之電位的時序圖。如圖示般，首先於時刻t1，驅動器124對配線BLBIAS施加VERA。又，控制部121對對應於最上層之信號線TCSL3施加VERAH，使電晶體40-3為接 通狀態。藉此，電晶體40-3向對應於最上層之位元線BL3、BL6傳送VERA。
其次，於時刻t2，控制部121對對應於中間層之信號線TCSL2施加VERAH，使電晶體40-2為接通狀態。藉此，電晶體40-2向對應於中間層之位元線BL2、BL5傳送VERA。
其次，於時刻t3，控制部121對對應於最下層之信號線TCSL1施加VERAH，使電晶體40-1為接通狀態。藉此，電晶體40-1向連接於最下層之位元線BL1、BL4傳送VERA。
最後，於時刻t4，控制部121對信號線TCSL1~TCSL3施加例如0V，使電晶體40為斷開狀態。而且，驅動器124對配線BLBIAS施加例如0V。藉此，向位元線BL之VERA之傳送結束。
又，於該期間(時刻t1~t4)，控制部121對信號線BLS1~BLS3施加例如0V，使電晶體41均為斷開狀態。
因此，電晶體40-3於時刻t1~t4之期間向位元線BL3、BL6傳送VERA。又，電晶體40-2於時刻t2~t4之期間向位元線BL2、BL5傳送VERA。而且，電晶體40-1於時刻t3~t4之期間向位元線BL1、BL4傳送VERA。
如此，於本例中藉由改變對信號線TCSL1~TCSL3施加VERAH之期間，而對對應於各層之位元線BL施加不同刪除脈寬之VERA。
7.1.4關於每層之刪除電壓之變更
其次，對使用本例之電路構成對對應於各層之位元線BL分別施加不同值之VERA1~VERA3的方法進行說明。即，對藉由圖32所示之構成而實現第6實施形態之情形進行說明。
圖34係表示本例之位元線連接部116之配線之電位的時序圖。如圖示般，驅動器124對配線BLBIAS施加VERA。而且，控制部121對信號線BLS1~BLS3施加例如0V而使電晶體41均為斷開狀態。又，控制部 121對對應於最下層之信號線TCSL1施加VERAH1，對對應於中間層之信號線TCSL2施加VERAH2，對對應於最上層之信號線TCSL3施加VERAH3。此處，VERAH1~VERAH3之電壓值之高低係越為對應於難刪除之層則越高、VERAH1<VERAH2<VERAH3之關係。
此處，電晶體40可向位元線BL傳送之最大電壓為自閘極電壓減去電晶體40之閾值電壓Vt後之值。因此，向對應於最下層之位元線BL1、BL4傳送之VERA1之最大電壓為VERAH1-Vt。同樣地，向對應於中間層之位元線BL2、BL5傳送之VERA2之最大電壓為VERAH2-Vt，向對應於最上層之位元線BL3、BL6傳送之VERA3之最大電壓為VERAH3-Vt。因此，向位元線BL傳送之VERA1~VERA3之最大電壓值之高低為VERA1<VERA2<VERA3之關係。
如此，於本例中藉由改變信號線TCSL1~TCSL3之電壓，而對對應於各層之位元線BL施加不同電壓值之VERA1~VERA3。
7.2第2例
7.2.1關於第2例之構成
其次，對本實施形態之第2例之位元線連接部116之構成進行說明。本例係與第1例不同，使電晶體40-1~40-3之閘極共通地連接於信號線TCSL，且電流路徑之一端按每層而連接於不同之配線BLBIAS1~BLBIAS3。由此，本例之構成為藉由驅動器124之控制而可向電晶體40-1~40-3於不同條件下供給電壓之構造。圖35係本例之位元線連接部116之電路圖。再者，此處對與第1例不同之處進行說明。
如圖示般，電晶體40-1~40-3係閘極共通地連接於信號線TCSL。而且，電晶體40-1係電流路徑之一端連接於配線BLBIAS1，電流路徑之另一端連接於對應之位元線BL1、BL4、BL7、…BL(3i+1)之任一者。電晶體40-2係電流路徑之一端連接於配線BLBIAS2，電流路徑之另一端連接於對應之位元線BL2、BL5、BL8、…BL(3i+2)之任一者。電晶 體40-3係電流路徑之一端連接於配線BLBIAS3，電流路徑之另一端連接於對應之位元線BL3、BL6、BL9、…BL(3i+3)之任一者。
7.2.2關於刪除時之動作
其次，對刪除時之本例之位元線連接部116之動作進行說明。
首先，控制部121對信號線TCSL施加VERAH，使電晶體40-1~40-3均為接通狀態。又，控制部121對信號線BLS1~BLS3施加例如0V，使電晶體41-1~41-3均為斷開狀態。而且，驅動器124對對應於刪除對象之層之配線BLBIAS施加VERA，對非刪除對象之配線BLBIAS施加不產生GIDL之電壓(例如10V)。藉此，電晶體40向對應於刪除對象之層之位元線BL傳送VERA，向對應於非刪除對象之層之位元線BL傳送不產生GIDL之電壓。再者，不產生GIDL之電壓亦可經由電晶體41而由感測放大器113供給。於該情形時，控制部121將驅動器124與對應於非刪除對象之層之配線BLBIAS電性切斷。進而，控制部121使對應於非刪除對象之層之電晶體41為接通狀態。於該狀態下，感測放大器113經由電晶體41而向對應於非刪除對象之層之位元線BL施加不產生GIDL之電壓(例如10V左右)。
又，於本例中，係對對應於非刪除對象之層之位元線BL施加不產生GIDL之電壓，但亦可使驅動器124及感測放大器113自位元線電性分離，而使位元線BL為浮動狀態。又，配線BLBIAS1~BLBIAS3係於記憶體單元MU間共通。
7.2.3關於每層之刪除脈寬之變更
其次，對使用本例之電路構成而對對應於各層之位元線BL分別於不同期間施加VERA之方法進行說明。即，對藉由圖35所示之構成而實現第5實施形態之情形時之動作進行說明。
圖36係表示本例之位元線連接部116之配線之電位的時序圖。如圖示般，首先於時刻t1，控制部121對信號線TCSL施加VERAH，使電晶 體40均為接通狀態。又，驅動器124對對應於最上層之配線BLBIAS3施加VERA。藉此，電晶體40-3向對應於最上層之位元線BL3、BL6傳送VERA。
其次，於時刻t2，驅動器124對對應於中間層之配線BLBIAS2施加VERA。藉此，電晶體40-2向對應於中間層之位元線BL2、BL5傳送VERA。
其次，於時刻t3，驅動器124對對應於最下層之配線BLBIAS1施加VERA。藉此，電晶體40-1向對應於最下層之位元線BL1、BL4傳送電壓VERA。
最後，於時刻t4，控制部121對信號線TCSL施加例如0V，使電晶體40為斷開狀態。又，驅動器124對配線BLBIAS1~BLBIAS3施加例如0V。藉此，向位元線BL之VERA之傳送結束。
又，於該期間(時刻t1~t4)，控制部121對信號線BLS1~BLS3施加例如0V，使電晶體41均為斷開狀態。
因此，電晶體40-3於時刻t1~t4之期間向位元線BL3、BL6傳送VERA。電晶體40-2於時刻t2~t4之期間向位元線BL2、BL5傳送VERA。電晶體40-1於時刻t3~t4之期間向位元線BL1、BL4傳送VERA。
如此，於本例中藉由改變對配線BLBIAS1~BLBIAS3施加VERA之期間，而對對應於各層之位元線BL施加不同刪除脈寬之VERA。
7.2.4關於每層之刪除電壓之變更
其次，對使用本例之電路構成而對對應於各層之位元線BL分別施加不同值之VERA1~VERA3之方法進行說明。即，對藉由圖35所示之構成而實現第6實施形態之情形進行說明。
圖37係表示本例之位元線連接部116之配線之電位的時序圖。如圖示般，控制部121對信號線TCSL施加VERAH而使電晶體40均為接通狀態，對信號線BLS1~BLS3施加例如0V而使電晶體41均為斷開狀態。 於該狀態下，驅動器124對對應於最下層之配線BLBIAS1施加VERA1，對對應於中間層之配線BLBIAS2施加VERA2，對對應於最上層之配線BLBIAS3施加VERA3。此處，VERA1~VERA3之電壓值之高低係越為對應於難刪除之層則越高、VERA1<VERA2<VERA3之關係。又，VERAH為了使電晶體40可傳送電壓值最高之VERA3而設為VERAH>VERA3+Vt。
藉此，電晶體40-1向位元線BL1、BL4傳送VERA1。電晶體40-2向位元線BL2、BL5傳送VERA2。而且，電晶體40-3向位元線BL3、BL6傳送VERA3。
如此，於本例中藉由改變對配線BLBIAS1~BLBIAS3施加之電壓值，而對對應於各層之位元線BL施加不同值之VERA1~VERA3。
7.3第3例
7.3.1關於第3例之構成
其次，對本實施形態之第3例之源極線連接部117進行說明。本例係關於可應用於第2及第4實施形態所說明之記憶胞陣列111之源極線連接部117者。即，可應用於資料之刪除時將VERA施加於源極線SL之構成。圖38係本例之源極線連接部117之電路圖。
如圖示般，源極線連接部117具備高耐壓之N通道MOS電晶體42-1~42-3、43-1~43-3。
電晶體42-1~42-3係電流路徑之一端分別連接於對應之源極線SL1~SL3，另一端共通地連接於配線SLBIAS。配線SLBIAS係將驅動器124與電晶體42連接之配線。又，電晶體42-1~42-3係閘極分別連接於信號線TCSL1~TCSL3。
電晶體43-1~43-3係閘極連接於信號線SLS1~SLS3，電流路徑之一端分別連接於對應之源極線SL1~SL3，另一端連接於源極線驅動器114。此處，信號線SLS係將來自控制部121之信號傳送至電晶體43而 控制電晶體43之接通/斷開狀態、即與源極線驅動器114之電性連接的信號線。
7.3.2關於刪除時之動作
其次，對刪除時之本例之源極線連接部117之動作進行說明。
首先，驅動器124對配線SLBIAS施加VERA。而且，控制部121對對應於刪除對象之層之信號線TCSL施加VERAH，使對應之電晶體42為接通狀態。進而，控制部121對對應於刪除對象之層之信號線SLS施加使電晶體43為斷開狀態之電壓(例如0V)。藉此，對應於刪除對象之層之電晶體42向對應之源極線SL傳送VERA。
又，控制部121對對應於非刪除對象之層之信號線TCSL施加例如0V，使對應之電晶體42為斷開狀態。進而，控制部121對對應於非刪除對象之層之信號線SLS施加使電晶體43為接通狀態之電壓。藉此，源極線驅動器114經由接通狀態之電晶體43而對對應於非刪除對象之層之源極線SL施加不產生GIDL之電壓。
再者，亦可使用本例之電路構成對對應於各層之源極線SL分別於不同期間施加VERA。於該情形時，與第1例同樣地，控制部121藉由改變對信號線TCSL1~TCSL3施加VERAH之期間，而對對應於各層之源極線SL施加不同刪除脈寬之VERA。
又，亦可使用本例之電路構成，對對應於各層之源極線SL分別施加不同值之VERA1~VERA3。於該情形時，與第1例同樣地，控制部121藉由改變對信號線TCSL1~TCSL3施加之VERAH1~VERAH3之值，而對對應於各層之源極線SL施加不同值之VERA1~VERA3。
7.4第4例
7.4.1關於第4例之構成
其次，對本實施形態之第4例之源極線連接部117進行說明。本例係與第3例不同，使電晶體42-1~42-3之閘極共通地連接於信號線 TCSL，電流路徑之一端按每層而連接於不同之配線SLBIAS1~SLBIAS3。由此，本例之構成係與第2例同樣地藉由驅動器124之控制而可向電晶體42-1~42-3於不同條件下供給電壓之構造。圖39係本例之源極線連接部117之電路圖。再者，此處僅對與第3例不同之處進行說明。
如圖示般，電晶體42-1~42-3係閘極共通地連接於信號線TCSL。又，電晶體42-1係電流路徑之一端連接於配線SLBIAS1，電晶體42-2係電流路徑之一端連接於配線SLBIAS2，電晶體42-3係電流路徑之一端連接於配線SLBIAS3。而且，電晶體42-1~42-3係電流路徑之另一端分別連接於對應之源極線SL1~SL3。
7.4.2關於刪除時之動作
其次，對刪除時之本例之源極線連接部117之動作進行說明。
首先，控制部121對信號線TCSL施加VERAH，使電晶體42-1~42-3均為接通狀態。又，控制部121對信號線SLS1~SLS3施加例如0V，使電晶體43-1~43-3為斷開狀態。於該狀態下，驅動器124對對應於刪除對象之層之配線SLBIAS施加VERA，對對應於非刪除對象之層之配線SLBIAS施加不產生GIDL之電壓(例如10V左右)。而且，電晶體42將該等電壓分別傳送至源極線SL1~SL3。
再者，亦可使用本例之電路構成，對對應於各層之源極線SL分別於不同期間施加VERA。於該情形時，與第2例同樣地，驅動器124藉由改變對配線SLBIAS1~SLBIAS3施加VERA之期間，而對對應於各層之源極線SL施加不同刪除脈寬之VERA。
又，亦可使用本例之電路構成，對對應於各層之源極線SL分別施加不同值之VERA1~VERA3。於該情形時，與第2例同樣地，驅動器124藉由對配線SLBIAS1~SLBIAS3分別施加VERA1~VERA3，而對對應於各層之源極線SL分別施加VERA1~VERA3。又，如第2例所說明 般，不產生GIDL之電壓亦可經由電晶體41而由感測放大器供給。
7.5本實施形態之效果
如以上般，為實現第1、第2、第4至第6實施形態所說明之刪除動作，可應用例如本實施形態之構成。
8.第8實施形態
其次，對第8實施形態之半導體記憶裝置進行說明。本實施形態係於第1至第7實施形態中以區(zone)單位管理複數之層、即、將複數之層歸為1個區並按每一區進行重試判定者。以下，作為一例對第1實施形態之半導體記憶裝置應用本實施形態之情形時與第1實施形態不同之處進行說明。
8.1關於資料之刪除動作
首先，對本實施形態之區進行說明。圖40係串組GR1-1~GR4-1之剖視圖，其表示第1方向與第3方向上形成之剖面。圖之例中，位於最下層及中間層之NAND串SR1、SR2設為區ZN1，位於最上層之NAND串SR3設為區ZN2。
再者，此處係將最下層及中間層設為區ZN1，將最上層設為區ZN2，但亦可將最下層設為區ZN1，將中間層及最上層設為區ZN2。又，根據NAND串SR之積層數，可設置3個以上之區ZN，區ZN可任意地設定。
其次，對本實施形態之刪除動作進行說明。圖41係本實施形態之刪除動作之流程圖。如圖示般，本實施形態之構成係與第1實施形態所說明之圖9為大致流程相同。與圖9之不同點在於以區ZN單位進行刪除、刪除驗證、及重試判定。
其次，對本實施形態之刪除動作使用藉由2次之刪除通過重試判定之情形作為具體例而進行說明。圖42係表示本實施形態中之處理流程。
如圖示般，首先控制部121自控制器200接收刪除命令(步驟S20)。
其次，控制部121刪除區ZN1、ZN2之全體記憶胞電晶體MT之資料(步驟S21)。
其次，控制部121以串組GR單位執行刪除驗證(步驟S22)。即，首先控制部121對串組GR1中之區ZN1、ZN2執行刪除驗證(Evfy1)。而且，計數器125計數失效位元數。具體而言，計數對應於串組GR1之區ZN1之位元線BL1、BL2、BL4、BL5、BL7、BL8、…BL(3i+1)、BL(3i+2)中存在的失效位元數。此時，於本例中假定發現d1個失效位元(計數數=d1)。該d1相當於第1實施形態所說明之圖10中之a1+b1。又，計數器125計數對應於區ZN2之位元線BL3、BL6、BL9、…BL(3i+3)中存在之失效位元數。此時，本例中假定發現c1個失效位元(計數數=c1)。而且，計數器125將該計數數d1、c1保持於任一鎖存電路。
之後，控制部121以相同之方式執行串循環GR2~GR4之刪除驗證(Evfy2~Evfy4)。各刪除驗證中區ZN1發現之失效位元數分別為d2~d4個、區ZN2中發現之失效位元數分別為c2~c4個。
其次，控制部121進行重試判定(Evfy判定)(步驟S23)。即，控制部121按每一區ZN合計失效位元數並將其與判定基準位元數做比較。其結果，假定區ZN1之失效位元數之合計(d1+d2+d3+d4)<判定基準位元數、區ZN2之失效位元數之合計(c1+c2+c3+c4)>判定基準位元數。於是，控制部121判斷區ZN1通過重試判定，而區ZN2之重試判定失效(步驟S24、否)。
其次，控制部121對重試判定失效之區ZN2執行第2次之刪除(步驟S25)。
其次，控制部121進行區ZN2之刪除驗證(步驟S22)及重試判定(步驟S23)。此時，將區ZN2之失效位元數設為c1'~c4'個。而且，假定(c1'+c2'+c3'+c4')<判定基準位元數。於是，控制部121判定區ZN2通過 重試判定(步驟S24、是)，結束資料之刪除動作。
再者，於本例中由於區ZN1、ZN2中對應之層數不同，故而判定基準位元數可根據區ZN不同而進行不同設定。
又，此處係對將本實施形態應用於第1實施形態之情形進行說明，但第2至第7實施形態中亦可藉由以區單位管理複數之層而應用本實施形態。
8.3本實施形態之效果
根據本實施形態之構成，可獲得與上述第1至第7實施形態相同之效果。
又，於本實施形態之構成中，係將複數之層匯總而進行管理。因此，可削減計數失效位元數之計數器、記憶計數數之鎖存電路。又，例如於圖32之位元線連接部中，需要與層數相同個數之電晶體40，但藉由進行區管理，可將電晶體40之個數削減為與區數相同之個數。如此，藉由進行區管理而可減少電路元件數。
9.第9實施形態
其次，對第9實施形態之半導體記憶裝置進行說明。本實施形態係於上述第1至第8實施形態中交替地刪除鄰接之記憶胞電晶體MT之資料(以下將其稱為「條紋刪除」)。以下，對與第1至第8實施形態不同之處進行說明。
9.1關於資料之刪除動作之全體流程
首先，對本實施形態之資料之刪除動作之全體流程進行說明。
於本實施形態中，係以利用於第1至第8實施形態中將記憶體單元MU1之串組GR1-1~GR4-1之各層積層4層、即積層NAND串SR1~SR4而成之構造進行條紋刪除的情形為例進行說明。其中，串組GR之構成並不限定於此，層可為3層以下，亦可為5層以上。
圖43係表示資料之刪除動作之流程之流程圖。
如圖示般，首先控制部121自控制器200接收刪除命令(步驟S40)。
其次，控制部121應答刪除命令而執行第1至第4資料之刪除。
首先，於第1資料之刪除中，控制部121刪除連接於偶數層之偶數字元線WL之記憶胞電晶體MT之資料(步驟S41)。圖44係表示於第1資料之刪除中某記憶胞組GR之成為刪除對象之記憶胞電晶體MT。如圖示般，控制部121將形成於位於偶數層之NAND串SR2、SR4、且連接於偶數字元線WL2、WL4的記憶胞電晶體MT2、MT4之資料刪除。
其次，於第2資料之刪除中，控制部121將連接於偶數層之奇數字元線WL之記憶胞電晶體MT之資料刪除(步驟S42)。圖45係表示於第2資料之刪除中某記憶胞組GR之成為刪除對象之記憶胞電晶體MT。如圖示般，控制部121將形成於位於偶數層之NAND串SR2、SR4、且連接於奇數字元線WL1、WL3的記憶胞電晶體MT1、MT3之資料刪除。
其次，於第3資料之刪除中，控制部121將連接於奇數層之偶數字元線WL之記憶胞電晶體MT之資料刪除(步驟S43)。圖46係表示於第3資料之刪除中某記憶胞組GR之成為刪除對象之記憶胞電晶體MT。如圖示般，控制部121將形成於位於奇數層之NAND串SR1、SR3、且連接於偶數字元線WL2、WL4的記憶胞電晶體MT2、MT4之資料刪除。
其次，於第4資料之刪除中，控制部121將連接於奇數層之奇數字元線WL之記憶胞電晶體MT之資料刪除(步驟S44)。圖47係表示於第4資料之刪除中某記憶胞組GR之成為刪除對象之記憶胞電晶體MT。如圖示般，控制部121將形成於位於奇數層之NAND串SR1、SR3、且連接於奇數字元線WL1、WL3的記憶胞電晶體MT1、MT3之資料刪除。
藉由上述第1至第4資料之刪除而於刪除對象區塊BLK中全體記憶胞電晶體MT之資料被刪除。
其次，控制部121執行刪除驗證(步驟S45)，接著執行重試判定(步驟S46)。
於通過重試判定之情形時(步驟S47、是)，資料之刪除動作結束。
於重試判定失效之情形時(步驟S47、否)，進行至步驟S48，進行重試判定失效之層之條紋刪除(步驟S48~S51)。
而且，於全體層之重試判定通過之前(步驟S47是)，或達到預先設定之刪除循環之上限次數之前，重複進行刪除。
再者，此處，第1至第4資料之刪除之順序亦可替換。
作為上述刪除之具體方法可採用若干方法。關於該等方法，以下說明2個例子。
9.2第1例
本例係使用GIDL進行資料之刪除。即，本例可對應於使用GIDL刪除之第1、第2、第4至第8實施形態之半導體記憶裝置。
圖48係表示對應於圖43之第1至第4資料之刪除(步驟S41~S44)之來自驅動器124之輸出電位、位元線BL及/或源極線SL之電位、及字元線WL之電位的時序圖。再者，此處未說明之其他配線之電位係如第1、第2、第4至第8實施形態所說明般。又，此處僅說明記憶體單元MU1相關之配線，其他刪除對象之記憶體單元MU亦相同。
首先，於第1資料之刪除(時刻t1~t2)，驅動器124對對應於位於刪除對象之偶數層之偶數NAND串SR2、SR4的位元線BL2、BL4及/或源極線SL2、SL4施加VERA。
而且，例如感測放大器113、或源極線驅動器114對對應於位於奇數層之奇數NAND串SR1、SR3的位元線BL1、BL3及/或源極線SL1、SL3施加不產生GIDL之電壓(例如0V~VERA之1/2左右之電壓)。
於該狀態下，列解碼器112對刪除對象之偶數字元線WL2、WL4施加VERA_WL(例如0V)，對非刪除對象之奇數字元線WL1、WL3施加因GIDL產生之電洞不會注入記憶胞電晶體MT的電壓(例如VERA之1/2左右之電壓)。藉此，偶數NAND串SR2、SR4中產生GIDL，連接於 偶數字元線WL2、WL4之記憶胞電晶體MT2、MT4之資料被刪除。
例如，於將本實施形態應用於第1實施形態之情形時，驅動器124對位元線BL2、BL4施加VERA，感測放大器113對位元線BL1、BL3施加不產生GIDL之電壓。又，於將本實施形態應用於第2實施形態之情形時，驅動器124對源極線SL2、SL4施加VERA，源極線驅動器114對源極線SL1、SL3施加不產生GIDL之電壓。又，於將本實施形態應用於第4實施形態之情形時，驅動器124對位元線BL2、BL4及源極線SL2、SL4施加VERA。
其次，於第2資料之刪除(時刻t3~t4)中，與第1資料之刪除同樣地，控制部121使刪除對象之偶數NAND串SR2、SR4產生GIDL。於該狀態下，列解碼器112對刪除對象之奇數字元線WL1、WL3施加VERA_WL(例如0V)，對非刪除對象之偶數字元線WL2、WL4施加因GIDL產生之電洞不會注入記憶胞電晶體MT的電壓(例如VERA之1/2左右之電壓)。藉此，於第2資料之刪除中，在偶數NAND串SR2、SR4中產生GIDL，連接於奇數字元線WL1、WL3之記憶胞電晶體MT1、MT3之資料被刪除。
其次，於第3資料之刪除(時刻t5~t6)中，驅動器124對對應於刪除對象之奇數NAND串SR1、SR3之位元線BL1、BL3及/或源極線SL1、SL3施加VERA。而且，例如感測放大器113、或源極線驅動器114對對應於非刪除對象之偶數NAND串SR2、SR4的位元線BL2、BL4及/或源極線SL2、SL4施加不產生GIDL之電壓(例如0V~VERA之1/2左右之電壓)。於該狀態下，列解碼器112對刪除對象之偶數字元線WL2、WL4施加VERA_WL(例如0V)，對非刪除對象之奇數字元線WL1、WL3施加因GIDL產生之電洞不會注入記憶胞電晶體MT的電壓(例如VERA之1/2左右之電壓)。藉此，於第3資料之刪除中，奇數NAND串SR1、SR3中產生GIDL，連接於偶數字元線WL2、WL4之記憶胞電晶體MT2、MT4 之資料被刪除。
其次，於第4資料之刪除(時刻t7~t8)中，與第3資料之刪除同樣地，控制部121使刪除對象之奇數NAND串SR1、SR3產生GIDL。於該狀態下，列解碼器112對刪除對象之奇數字元線WL1、WL3施加VERA_WL(例如0V)，對非刪除對象之偶數字元線WL2、WL4施加因GIDL產生之電洞不會注入記憶胞電晶體MT的電壓(例如VERA之1/2左右之電壓)。藉此，於第4資料之刪除中，奇數NAND串SR1、SR3中產生GIDL，連接於奇數字元線WL1、WL3之記憶胞電晶體MT1、MT3之資料被刪除。
藉由上述4個步驟，完成刪除對象區塊BLK之資料之刪除。
9.3第2例
本例係使用FN穿隧效應進行資料之刪除。即，本例可應用於使用FN穿隧效應之第3、第5、第6、第8實施形態。
圖49係表示對應於圖43之第1至第4資料之刪除(步驟S41~S44)之位元線BL及/或源極線SL之電位、及字元線WL之電位的時序圖。再者，此處未說明之其他配線之電位係如第3、第5、第6、第8實施形態所說明般。又，此處僅說明記憶體單元MU1相關之配線，其他刪除對象之記憶體單元MU亦相同。
首先，於第1資料之刪除(時刻t1~t3)中，源極線驅動器114對對應於刪除對象之偶數NAND串SR2、SR4之源極線SL2、SL4施加使選擇電晶體ST2為接通狀態的電壓(例如0V)。又，源極線驅動器114對對應於非刪除對象之奇數NAND串SR1、SR3之源極線SL1、SL3施加使選擇電晶體ST2為斷開狀態的電壓(例如-3.3V)。藉此，偶數NAND串SR2、SR4內之選擇電晶體ST2成為接通狀態，奇數NAND串SR1、SR3內之選擇電晶體ST2成為斷開狀態。
於該狀態下，列解碼器112對刪除對象之偶數字元線WL2、WL4 於時刻t1~t2之期間施加例如-7V，於時刻t2~t3之期間施加用於使FN穿隧電流流通之電壓(例如-18V)。又，列解碼器112於時刻t1~t3之期間對非刪除對象之奇數字元線WL1、WL3施加不使FN穿隧電流流通之電壓(例如0V)。藉此，於第1資料之刪除中，偶數NAND串SR2、SR4中連接於偶數字元線WL2、WL4之記憶胞電晶體MT2、MT4中流通FN穿隧電流，該等記憶胞電晶體MT2及MT4之資料被刪除。
其次，於第2資料之刪除(時刻t4~t6)中，與第1資料之刪除同樣地，源極線驅動器114使形成於偶數NAND串SR2、SR4之選擇電晶體ST2為接通狀態，使形成於奇數NAND串SR1、SR3之選擇電晶體ST2為斷開狀態。於該狀態下，列解碼器112對刪除對象之奇數字元線WL1、WL3於時刻t4~t5之期間施加例如-7V，於時刻t5~t6之期間使用用於使FN穿隧電流流通之電壓(例如-18V)。進而，列解碼器112於時刻t4~t6之期間對非刪除對象之偶數字元線WL2、WL4施加不使FN穿隧電流流通之電壓(例如0V)。藉此，於第2資料之刪除中，偶數NAND串SR2、SR4中連接於奇數線WL1、WL3之記憶胞電晶體MT1、MT3之資料被刪除。
其次，於第3資料之刪除(時刻t7~t9)中，源極線驅動器114對對應於刪除對象之奇數NAND串SR1、SR3之源極線SL1、SL3施加使選擇電晶體ST2為接通狀態之電壓(例如0V)。又，源極線驅動器114對對應於非刪除對象之偶數NAND串SR2、SR4的源極線SL2、SL4施加使選擇電晶體ST2為接通狀態之電壓(例如-3.3V)。藉此，奇數NAND串SR1、SR3內之選擇電晶體ST2成為接通狀態，偶數NAND串SR2、SR4內之選擇電晶體ST2成為斷開狀態。於該狀態下，列解碼器112對刪除對象之偶數字元線WL2、WL4於時刻t7~t8之期間施加例如-7V，於時刻t8~t9之期間施加用於使FN穿隧電流流通之電壓(例如-18V)。進而，列解碼器112於時刻t7~t9之期間對非刪除對象之奇數字元線WL1、WL3施加 不使FN穿隧電流流通之電壓(例如0V)。藉此，於第3資料之刪除中，奇數NAND串SR1、SR3中連接於偶數字元線WL2、WL4之記憶胞電晶體MT2、MT4之資料被刪除。
其次，於第4資料之刪除(時刻t10~t12)中，與第3資料之刪除同樣地，源極線驅動器114使形成於奇數NAND串SR1、SR3之選擇電晶體ST2設為接通狀態，使形成於偶數NAND串SR2、SR4之選擇電晶體ST2為斷開狀態。於該狀態下，列解碼器112對刪除對象之奇數字元線WL1、WL3於時刻t10~t11之期間施加例如-7V，於時刻t11~t12之期間施加用於使FN穿隧電流流通之電壓(例如-18V)。進而，列解碼器112於時刻t10~t12之期間對非刪除對象之偶數字元線WL2、WL4施加不使FN穿隧電流流通之電壓(例如0V)。藉此，於第4資料之刪除中，奇數NAND串SR1、SR3中連接於奇數字元線WL1、WL3之記憶胞電晶體MT1、MT3之資料被刪除。
藉由上述4個步驟，而完成刪除對象區塊BLK之資料之刪除。
9.4本實施形態之效果
根據本實施形態之構成，可獲得與上述第1至第8實施形態相同之效果。
又，於本實施形態之構成中，可抑制因位於記憶胞電晶體間之區域之電荷儲存層26所捕獲之電洞而破壞資料。以下詳細說明本效果。
圖50係具有NAND串SR1~SR3之某串組GR之剖視圖，其表示第1方向及第3方向上形成之剖面。圖51係圖50之51-51線中之NAND串SR2之剖視圖，其表示NAND串SR2之第2方向及第3方向上形成之剖視圖。圖52~圖54係圖51之區域52之放大圖。
如圖50及圖51所示，電荷儲存層26大致完全覆蓋鰭型構造24之側面及上表面。因此，於著眼於1個記憶胞電晶體MT之情形時，該記憶胞電晶體MT之電荷儲存層26係與於其上下方向(此處稱為「層方向」， 對應於第1方向)及左右方向(此處稱為「串方向」，對應於第2方向)上鄰接之記憶胞電晶體MT之電荷儲存層26共通地連接。即，鄰接之記憶胞電晶體間之區域亦存在電荷儲存層26。若記憶胞電晶體間之區域亦存在電荷儲存層26，則刪除時因記憶胞電晶體間產生之電場，該區域之電荷儲存層26有時亦會捕獲電洞。具體而言，如圖50所示，有於層間之區域捕獲電洞之情形，如圖51所示，有字元線WL間之區域捕獲電洞之情形。
其次，使用圖52~圖54來說明被記憶胞電晶體間之區域捕獲之電洞之影響。圖52表示資料剛刪除後之狀態。如圖示般，記憶胞電晶體間之區域A1亦被注入電洞。圖52中表示串方向之區域A1，層方向之區域A1亦被注入電洞。
其後，如圖53所示，假定於連接於選擇字元線WL2之記憶胞電晶體MT2中資料被編程之情形。再者，於本實施形態中，將資料已刪除之狀態設為“0”，將電荷注入而資料被編程之狀態設為“1”。由此，於記憶胞電晶體MT2之電荷儲存層26被注入電荷，“1”資料被編程。再者，於該編程之階段，區域A1仍處於捕獲有電洞之狀態。
於是，於編程完成後，如圖54所示，注入記憶胞電晶體MT2之電荷儲存層26之電荷有時會與區域A1所捕獲之電洞結合，而電荷消失。其結果，記憶胞電晶體MT之閾值下降，存在所寫入之“1”資料變化成“0”資料之情形。
相對於此，根據本實施形態，可獲得以下之效果。以下詳細說明本效果。
圖55係表示刪除時之電荷儲存層26之電位之曲線圖。圖55中，橫軸表示字元線位置(沿第2方向之位置)，縱軸表示電荷儲存層之電位。又，於圖55中，以虛線表示統括選擇全體字元線WL時之電位分佈(圖55中之「全體WL刪除」所示之曲線圖)，以實線表示使用本實施形態 之條紋刪除而選擇偶數字元線WL2、WL4之情形。
如圖示般，於全體字元線WL為刪除對象之情形時，全體字元線WL之電位降低。因此，鄰接之字元線間之電位亦降低。其結果，記憶胞電晶體間之區域之電荷儲存層26中亦容易被注入電洞。
相對於此，於條紋刪除之情形時，與某個選擇字元線WL鄰接之字元線WL並非必須選擇。即，於本例之情形時，非刪除對象之字元線WL1、WL3之電位係為不注入電洞而設定為較高之電位(例如VERA之一半左右之電壓)。因此，鄰接之字元線WL間之電位差較大，例如自刪除對象之字元線WL2之兩端朝向字元線WL1及WL3而電位急遽上升。因此，記憶胞電晶體間之區域難以被注入電洞。
又，於條紋刪除中選擇某NAND串SR之情形時，鄰接之NAND串SR並非必須選擇。而且，非選擇之NAND串SR中，對位元線BL及/或源極線SL施加不產生GIDL之電壓。由此，非選擇之NAND串SR中不會產生電洞，故而難以自非選擇之NAND串向記憶胞電晶體間之區域注入電洞。
如此，於本實施形態之構成中，藉由進行條紋刪除而可抑制向記憶胞電晶體間之區域注入電洞。因此，可抑制編程後資料變更，從而可提高刪除動作與編程動作之可靠性。
再者，於本例中，係對串方向及層方向上鄰接之記憶胞記憶胞電晶體MT交替地進行刪除，故而執行第1~第4刪除，但亦可僅交替刪除串方向或層方向上鄰接之記憶胞電晶體MT。例如，於交替刪除串方向上鄰接之記憶胞電晶體MT之情形時，於選擇全體NAND串SR1~SR4之狀態下，交替地選擇並刪除偶數字元線WL2、WL4及奇數字元線WL1、WL3。又，於交替刪除層方向上鄰接之記憶胞電晶體MT之情形時，於選擇全體字元線WL之狀態下，交替地選擇並刪除偶數NAND串SR2、SR4及奇數NAND串SR1、SR3。
10.第10實施形態
其次，對第10實施形態之半導體記憶裝置進行說明。本實施形態係於上述第1至第9實施形態中，選擇較區塊BLK小之單位(例如較記憶體單元MU小之單位)而進行刪除者(將該單位稱為子區塊，將以子區塊單位進行之刪除稱為子區塊刪除)。以下，說明子區塊刪除之若干例。
10.1子區塊刪除之第1例
本例係以NAND串SR單位進行刪除者。而且，於本例中，係統括地刪除位於同一層之複數之NAND串SR之資料。
圖56係本例之記憶胞陣列111之電路圖，其表示將本例應用於第1實施形態之情形時之記憶體單元MU1。再者，此處係對記憶體單元MU1進行說明，但其他記憶體單元MU亦相同。
於圖之例中，NAND串SR1、SR3為刪除對象。由此，於該等NAND串SR1、SR3內之行選擇電晶體CSG中產生GIDL。再者，此處NAND串SR1、SR3為刪除對象，但亦可僅將例如NAND串SR1作為刪除對象，刪除對象之NAND串SR可任意地選擇。
圖57係表示刪除時之本例之配線之電位之時序圖。如圖示般，驅動器124選擇位元線BL1、BL3，對位元線BL1、BL3施加VERA。又，例如感測放大器113對非選擇位元線BL2施加不產生GIDL之電壓(例如10V左右)。於該期間，源極線SL1、SL2、控制信號線SSL1~SSL4、選擇閘極線GSL1、GSL2、及字元線WL1~WL4之電位係與圖9之時刻t1~t2之期間所說明之電位相同。藉此，連接於位元線BL1、BL3之行選擇電晶體CSG中產生GIDL。其結果，NAND串SR1、SR3之記憶胞電晶體MT之資料被刪除，NAND串SR2之記憶胞電晶體MT之資料未被刪除。
再者，本例亦可應用於第2至第9實施形態。
於將本例應用於第2實施形態之情形時，源極線驅動器114對對應 於非刪除對象之NAND串SR2之源極線SL2施加不產生GIDL之電壓。而且，其他配線之電位係與圖19之時刻t1~t2之期間所說明之電位相同。藉此，非刪除對象之NAND串SR2中不產生GIDL，故而資料未被刪除。
又，於將本例應用於第3實施形態之情形時，源極線驅動器114對對應於非刪除對象之NAND串SR2之源極線SL2施加使選擇電晶體ST2為斷開狀態之電壓(例如-3.3V)。而且，其他配線之電位係與圖21之時刻t1~t3之期間所說明之電位相同。藉此，非刪除對象之NAND串SR2之記憶胞電晶體MT中選擇電晶體ST2為斷開狀態，資料未被刪除。
又，於將本例應用於第4實施形態之情形時，例如感測放大器113及源極線驅動器114對對應於非刪除對象之NAND串SR2之位元線BL2及源極線SL2分別施加不產生GIDL之電壓。而且，其他配線之電位係與圖23之時刻t1~t2之期間所說明之電位相同。
10.2子區塊刪除之第2例
本例係以偶數或奇數串組GR單位進行刪除者。而且，於本例中，係統括地刪除偶數或奇數串組GR之記憶胞電晶體MT之資料。
圖58係本例之記憶胞陣列111之電路圖，其表示將本例應用於第1實施形態之情形時之記憶體單元MU1。
於圖之例中，連接於源極線SL1之奇數串組GR1-1、GR3-1為刪除對象。與第1實施形態不同，於本例中，係使刪除對象之串組GR1-1、GR3-1之選擇電晶體ST2產生GIDL。再者，此處係奇數串組GR1-1、GR3-1為刪除對象，但亦可偶數串組GR2-1、GR4-1為刪除對象。
圖59係表示刪除時之本例之配線之電位的時序圖。如圖示般，驅動器124選擇對應於串組GR1-1、3-1之源極線SL1，對源極線SL1施加VERA。又，源極線驅動器114將不產生GIDL之電壓(例如10V左右)施加於非選擇源極線SL2。又，例如感測放大器113將不產生GIDL之電壓(例如10V左右)施加於位元線BL1~BL3。進而，驅動器124將不產生 GIDL之電壓(例如10V左右)施加於控制信號線SSL1~SSL4。又，列解碼器112選擇之選擇閘極線GSL2並對選擇閘極線GSL2施加VERA_GIDL。進而，列解碼器112對非選擇之選擇閘極線GSL1施加不產生GIDL之電壓之VERA_GSL(例如10V左右)。進而，列解碼器112對字元線WL1~WL4施加VERA_WL(例如0V)。藉此，連接於源極線SL1之選擇電晶體ST2中產生GIDL。其結果，串組GR1-1、GR3-1之資料被刪除。
10.3子區塊刪除之第3例
本例係以字元線WL單位進行刪除者。而且，於本例中，係統括地刪除連接於同一字元線之複數之記憶胞電晶體MT之資料。
圖60係本例之記憶胞陣列111之電路圖，其表示將本例應用於第1實施形態之情形時之記憶體單元MU1。
於圖之例中，連接於字元線WL2、WL4之全體NAND串SR之記憶胞電晶體MT2、MT4為刪除對象。由此，於本例中，行選擇電晶體CSG1~CSG4中產生GIDL。再者，於圖60之例中係字元線WL2、WL4為刪除對象，但亦可例如僅字元線WL1為刪除對象，刪除對象之字元線WL可任意地選擇。
圖61係表示刪除時之本例之配線之電位之時序圖。如圖示般，列解碼器112選擇對應於記憶胞電晶體MT2、MT4之字元線WL2、WL4，並對該等字元線施加VERA_WL(例如0V)。進而，列解碼器112對非選擇字元線WL1、WL3施加因GIDL產生之電洞不會注入之電位(例如VERA之1/2左右之電壓)。於該期間，位元線BL1~BL3、源極線SL1、SL2、控制信號線SSL1~SSL4、及選擇閘極線GSL1、GSL2之電位係如圖9之時刻t1~t2之期間所說明之電位相同。藉此，行選擇電晶體CSG1~CSG4中產生GIDL。而且，連接於字元線WL2、WL4之記憶胞電晶體MT2、MT4中被注入因GIDL產生之電洞，而資料被刪除。
再者，本例亦可應用於第2至第9實施形態。
於將本例應用於第2或第4實施形態之情形時，列解碼器112對刪除對象之字元線WL2、WL4施加VERA_WL(例如0V)，對非刪除對象之字元線WL1、WL3施加因GIDL產生之電洞不會注入之電位(例如VERA之1/2左右之電壓)。又，其他配線之電位係與第2或第4實施形態所說明之電位相同。
又，於將本例應用於第3實施形態之情形時，列解碼器112對刪除對象之字元線WL2、WL4施加用於使FN穿隧電流流通之電壓(例如-18V)，對非刪除對象之字元線WL1、WL3施加不使FN穿隧電流流通之電壓(例如0V)。又，其他配線之電位係與第3實施形態所說明之電位相同。
10.4子區塊刪除之第4例
本例係以串組GR單位進行刪除者。而且，於本例中，係統括地刪除位於刪除對象之串組GR之複數之NAND串SR之資料。其中，本例與上述第2例不同之處為，可自由地選擇刪除對象之串循環GR。即，於第2例之情形時，刪除係以奇數串組單位(例如GR1與GR3)或偶數串組單位(例如GR2與GR4)進行。然而，於本例中，可完全自由地選擇刪除對象串組GR。即，可僅將任一串組GR作為刪除對象，亦可將2個或2個以上之任意串組GR作為刪除對象。
圖62係本例之記憶胞陣列111之電路圖，其表示將本例應用於第1實施形態之情形時之記憶體單元MU1。於圖之例中，串組GR2-1、GR4-1為刪除對象。於本例中，與第2例不同地，係於對應於刪除對象之串組GR之行選擇電晶體CSG中產生GIDL。因此，如圖示般，於行選擇電晶體CSG2、CSG4中產生GIDL。
圖63係表示刪除時之本例之配線之電位之時序圖。如圖示般，驅動器124選擇控制信號線SSL2、SSL4，並對該等控制信號線施加 VERA_GIDL。進而，驅動器124對非選擇之控制信號線SSL1、SSL3施加使行選擇電晶體CSG為斷開狀態之電壓(例如0V)。藉此，行選擇電晶體CSG2、CSG4成為接通狀態，行選擇電晶體CSG1、CSG3成為斷開狀態。又，位元線BL1~BL3、源極線SL1、SL2、選擇閘極線GSL1、GSL2、及字元線WL1~WL4之電位係與第1實施形態之圖9之時刻t1~t2之期間所說明之電位相同。藉此，連接有控制信號線SSL2、SSL4之行選擇電晶體CSG2、CSG4中產生GIDL。其結果，串組GR2-1、4-1之記憶胞電晶體MT之資料被刪除。
10.5本實施形態之效果
根據本實施形態之構成，可獲得與上述第1至第9實施形態相同之效果。進而，藉由進行子區塊刪除可獲得下述效果。
即，於本實施形態之構成中，能以較區塊尺寸小之單位進行刪除。藉此，刪除時可減少自刪除區塊BLK向非刪除區塊BLK移動之有效資料之移動量。
即，於刪除對象區域中存在不應刪除之有效資料之情形時，於刪除之前需要將該有效資料預先保存至非刪除對象區域。一般而言，作為刪除單位之區域越大則該應保存之資料量越大。關於該方面，根據本實施形態，可使刪除對象區域之尺寸小於區塊BLK。因此，亦可減少作為保存對象之有效資料量。
又，可對應應刪除之資料量而選擇最佳尺寸之刪除對象區域(子區塊)。因此，可使資料之刪除尺寸及應保存之有效資料尺寸為必要最小限度，從而可減少刪除動作之處理時間。
11.第11實施形態
其次，對第11實施形態之半導體記憶裝置進行說明。本實施形態係於上述第1至第10實施形態中藉由重複刪除而記憶胞電晶體MT之刪除特性變化之情形時對每層修正刪除條件者。以下對與第1至第10實施 形態不同之處進行說明。
11.1關於刪除之累積次數與刪除特性之關係
圖64係表示刪除之累積次數、與層間之記憶胞電晶體MT之刪除特性之差的曲線圖。圖64中係以位於最上層之記憶胞電晶體MT之刪除特性、與位於最下層之記憶胞電晶體MT之刪除特性之差最大之情形為例而表示其刪除特性之差。又，所謂刪除特性之差，具體而言係指資料之刪除容易度(換言之刪除難易度)之差，例如可換成每層所需之刪除電壓、或必要之刪除脈寬之差等說法。
該刪除特性之差係隨著層間記憶胞電晶體MT之尺寸差異越大而越顯著。例如為修正層間之刪除特性之差，存在出廠時設定對每層修正之刪除條件之情形。然而，若重複編程及刪除，則會因記憶胞電晶體MT之閘極絕緣膜之劣化等使得刪除特性發生變化。
該刪除特性之變動量根據記憶胞電晶體MT之形狀(刪除之容易度)、刪除條件等而於層中不同。存在例如容易刪除之層處於過剩之刪除電壓中而刪除特性之變動大於其他層之情形。或者，難刪除之層有刪除循環次數變多之傾向，其結果，存在因被重複施加較高刪除電壓而刪除特性之變動大於其他層之情形。
其結果，如圖64所示，隨著刪除之累積次數增加，層間之刪除特性之差變大。
作為修正上述刪除特性之差之具體方法，可採用若干方法。關於該等方法，以下說明3個例子。再者，此處係對使用GIDL刪除之情形進行說明，但亦可應用於使用FN穿隧效應之刪除。
11.2資料之刪除之第1例
於本例中，提供一種根據刪除之累積次數n(n為任意整數)而對每層變更刪除之電壓條件的方法。
11.2.1關於資料之刪除時之刪除條件
其次，對本例中之資料之刪除時之刪除條件進行說明。於本例中，控制器200係於例如內建記憶體220中保持用於決定刪除條件之管理表。又，內建記憶體220保持各區塊(及/或各子區塊)之刪除累積次數n。
所謂本例中之管理表係指表示判定刪除之累積次數n之判定數N、與前置指令(prefix command)之關係的表。此處，判定數N係用於根據刪除累積次數n來決定刪除條件之判定數，為自小到大按照N1、N2、N3、N4、…之順序設定的任意整數。又，前置指令係用於決定控制器200發佈之刪除條件之指令，對應判定數N1、N2、…而按照第1前置指令、第2前置指令、…之順序設定。而且，控制器200執行刪除時，依照該管理表判定刪除對象區塊BLK之刪除累積次數n，並發佈與其結果相應之前置指令。
NAND型快閃記憶體100於例如暫存器123內保持表示前置指令與每層之刪除條件之關係的表。而且，NAND型快閃記憶體100依照自控制器200接收之前置指令，決定刪除條件。
圖65係於本例之資料之刪除中表示刪除累積次數n與刪除電壓條件之關係的流程圖。
首先，控制器200之主機介面電路210自主機機器接收刪除命令(步驟S101)。
其次，控制器200之CPU230參照由主機機器設為刪除對象之區塊BLK之刪除累積次數n與管理表(步驟S102)。
首先，於刪除累積次數n為0<n≦N1之情形時(步驟S103、是)，CPU230不發佈前置指令。因此，NAND介面電路250向NAND型快閃記憶體100僅發送刪除命令。NAND型快閃記憶體100於出廠時設定之第1電壓條件下執行資料之刪除(步驟S108)。
其次，於刪除累積次數n為N1<n≦N2之情形時(步驟S104、是)， CPU230發佈第1前置指令，NAND介面電路250向NAND型快閃記憶體100發送刪除命令及第1前置指令。NAND型快閃記憶體100依照第1前置指令而於第2電壓條件下執行資料之刪除(步驟S109)。
其次，於刪除累積次數n為N2<n≦N3之情形時(步驟S105、是)，CPU230發佈第2前置指令，NAND介面電路250向NAND型快閃記憶體100發送刪除命令及第2前置指令。NAND型快閃記憶體100依照第2前置指令而於第3電壓條件下執行資料之刪除(步驟S110)。
其次，於刪除累積次數n為N3<n≦N4之情形時(步驟S106、是)，CPU230發佈第3前置指令，NAND介面電路250向NAND型快閃記憶體100發送刪除命令及第3前置指令。NAND型快閃記憶體100依照第3前置指令而於第4電壓條件下執行資料之刪除(步驟S111)。
其次，於刪除累積次數n為N4<n之情形時(步驟S107)、CPU230發佈第4前置指令，NAND介面電路250向NAND型快閃記憶體100發送刪除命令及第4前置指令。NAND型快閃記憶體100依照第4前置指令而於第5電壓條件下執行資料之刪除(步驟S112)。
11.2.2關於資料之刪除電壓
其次，對施加於位於各層之NAND串SR之VERA之電壓值進行說明。圖66係表示刪除累積次數n(前置指令)與VERA之關係的曲線圖。圖66係表示如下之情形作為一例。即，位於最上層之NAND串SR3最難刪除而刪除之累積次數n所致之刪除特性之變動較小。而且，位於最下層之NAND串SR1最容易刪除而刪除之累積次數n所致之刪除特性之變動較大。而且，表示位於中間層之NAND串SR2為最上層與最下層之中間特性的情形。
如圖示般，隨著刪除累積次數變大，刪除電壓VERA之值升壓。其中，對刪除特性變動較大之NAND串施加的電壓越大則其升壓幅度越大。因此，刪除累積次數越增加，則VERA1與VERA3之差變得越小。
更具體而言，如圖66所示，於刪除累積次數n少於判定數N1之情形時(0<n≦N1)，應用第1電壓條件(無前置指令)。於第1電壓條件下，控制部121將VERA1~VERA3分別設定為初始值，VERA1~VERA3之各者係設定為最小之值。
其次，於刪除累積次數n多於判定數N1而少於判定數N2之情形時(N1<n≦N2)，應用第2電壓條件(第1前置指令)。於第2電壓條件下，控制部121根據刪除特性之變動之大小而使VERA升壓。於圖66之例中，VERA3之升壓幅度最小，VERA1之升壓幅度最大。即，刪除特性之變動越大則升壓幅度越大。
同樣地，於刪除累積次數n多於判定數N2而少於判定數N3之情形時(N2<n≦N3)，應用第3電壓條件(第2前置指令)。又，於刪除累積次數n多於判定數N3而少於判定數N4之情形時(N3<n≦N4)，應用第4電壓條件(第3前置指令)。進而，於刪除之累積次數n多於判定數N4之情形時(N4<n)，應用第5電壓條件(第4前置指令)。而且，根據各電壓條件而使VERA1~VERA3。又，控制部121亦可例如刪除累積次數n越增加則亦越增大升壓幅度。
於第5電壓條件下，控制部121將VERA1~VERA3之值分別設定為可設定之最大值。其結果，VERA1與VERA3之差變得最小。
11.2.3關於指令順序
其次，對本例之刪除時之控制器200與NAND型快閃記憶體100之間之指令順序(sequence)進行說明。
圖67係於刪除之累積次數n少於判定數N1之情形時，控制器200與NAND型快閃記憶體100之間收發之信號的時序圖。即，表示CPU230不發佈前置指令而NAND型快閃記憶體100按出廠時之設定刪除資料之情形。
CPU230將晶片執行信號/CE、位址閂鎖執行信號ALE、指令閂鎖 執行信號CLE、寫入執行信號/WE、讀出執行信號/RE自NAND介面電路250發送至NAND型快閃記憶體100。又，NAND型快閃記憶體100將待命/忙碌信號/R/B發送至NAND介面電路250。輸入輸出信號I/O1~I/O8係於控制器200之NAND介面電路250、與NAND型快閃記憶體100之間被收發之例如8位元之資料。
晶片執行信號/CE係用於使NAND型快閃記憶體100可執行之信號，以low位準被斷定。位址閂鎖執行信號ALE係表示輸入輸出信號I/O1~I/O8為位址之信號，以high位準被斷定。指令閂鎖執行信號CLE係表示輸入輸出信號I/O1~I/O8為指令之信號，以high位準被斷定。寫入執行信號/WE係用於向NAND型快閃記憶體100寫入各資料之信號，以low位準被斷定。讀出執行信號/RE係用於自NAND型快閃記憶體1讀出各資料之信號，以low位準被斷定。待命/忙碌信號/R/B係表示NAND型快閃記憶體100是否為忙碌狀態(是否為可接收信號之狀態)之信號，於忙碌狀態時為low位準。
如圖示般，CPU230不發佈前置指令之情形時，首先發佈用於通知執行刪除之指令“60H”，且對CLE進行斷定(“H”位準)。NAND型快閃記憶體100之控制部121將其寫入未圖示之指令暫存器。
其次，CPU230發佈指定刪除區塊BLK之位址資料“Row1”~“Row3”，且對ALE進行斷定(“H”位準)。NAND型快閃記憶體100之控制部121將其寫入未圖示之位址暫存器。再者，於圖67中，係表示位址資料以3週期發送之例，其週期數為任意。
其次，CPU230發佈用於執行刪除之指令“D0H”，並對CLE進行斷定(“H”位準)。NAND型快閃記憶體100之控制部121將其寫入指令暫存器。
再者，CPU230每次發佈指令、及位址資料等時均對/WE進行斷定。由此，每當/WE被觸發時信號被獲取至NAND型快閃記憶體100。
其次，NAND型快閃記憶體100之控制部121應答該指令而於出廠時之刪除條件下進行資料之刪除。即，控制部121將VERA1~VERA3設定為初始值，使用該初始值而刪除資料。於該期間，NAND型快閃記憶體100之控制部121處於忙碌狀態(R/B=“L”)。而且，若刪除完成，則R/B恢復成“H”位準。
其次，對CPU230發佈前置指令之情形進行說明。圖68係於刪除累積次數n多於判定數N1之情形時，控制器200與NAND型快閃記憶體100之間收發之信號的時序圖。
如圖示般，CPU230於發佈刪除指令“60H”之前，發佈表示第1~第4前置指令之任一者之指令“XH”，且對CLE進行斷定(“H”位準)。NAND型快閃記憶體100之控制部121將其寫入指令暫存器。繼而，CPU230發佈圖67所說明之指令及位址資料。而且，NAND型快閃記憶體100之控制部121藉由接收表示前置指令之指令“XH”，而設定與其對應之刪除條件，進行資料之刪除。
11.3資料之刪除之第2例
其次，對資料刪除之第2例進行說明。本例係根據前一次刪除對象區塊BLK之刪除時之前置指令與刪除循環次數m(m為任意整數)而對每層變更刪除之電壓條件。
11.3.1關於資料之刪除時之刪除條件
首先，對本例中之資料之刪除時之刪除條件進行說明。圖69係本例之管理表之概念圖。如圖示般，本例之管理表係保持最近一次刪除時使用之前置指令、用於判定當時刪除循環次數m之判定數M、及前置指令之關係。此處，判定數M係判定前一次刪除時之刪除循環次數m之任意整數，且對應於前一次刪除時之前置指令而任意地設定。例如，於前一次刪除時未發佈前置指令之情形時(第1電壓條件)，將判定刪除循環次數m之判定數設為M1。又，於前一次刪除時發佈第1前置指令之 情形時(第2電壓條件)，將判定刪除循環次數m之判定數設為M2，以下以相同之方式將判定數設為M3、M4、…。如此，判定數M1、M2、M3、M4、…彼此無相關性，例如亦可將判定數M1、M2、M3、M4、…設為相同次數。CPU230依照該管理表，將與前一次之前置指令及刪除循環次數m相應之前置指令發送至NAND型快閃記憶體100，進行刪除電壓條件之設定。
圖70係表示本例之資料之刪除時之控制器200之動作的流程圖。
首先，控制器200之主機介面電路210自主機機器接收刪除命令(步驟S121)。
其次，CPU230參照前一次之前置指令、刪除循環次數m及管理表(步驟S122)。
首先，於前一次刪除時CPU230未發佈前置指令之情形時(步驟S123、是)，CPU230比較前一次刪除時之刪除循環次數m與判定數M1。
於刪除循環次數m為0<m≦M1之情形時(步驟S128、是)，CPU230與前一次同樣地不發佈前置指令。因此，NAND介面電路250僅將刪除命令發送至NAND型快閃記憶體100。NAND型快閃記憶體100於出廠時設定之第1電壓條件下執行資料之刪除(步驟S132)。
於刪除循環次數m為m>M1之情形時(步驟S128、否)，CPU230發佈第1前置指令。NAND介面電路250向NAND型快閃記憶體100發送刪除命令及第1前置指令。NAND型快閃記憶體100依照第1前置指令而於第2電壓條件下執行資料之刪除(步驟S133)。
於前一次刪除時CPU230發佈第1前置指令之情形時(步驟S124、是)，且前一次刪除時之刪除循環次數m為0<m≦M2之情形時(步驟S129、是)，CPU230係與前一次同樣地發佈第1前置指令。NAND介面電路250向NAND型快閃記憶體100發送刪除命令及第1前置指令。NAND型快閃記憶體100與前一次同樣地依照第1前置指令而於第2電 壓條件下執行資料之刪除(步驟S132)。
於刪除循環次數m為m>M2之情形時(步驟S129、否)，CPU230發佈第2前置指令。NAND介面電路250向NAND型快閃記憶體100發送刪除命令及第2前置指令。NAND型快閃記憶體100依照第2前置指令而於第3電壓條件下執行資料之刪除(步驟S133)。
於前一次刪除時CPU230發佈第2前置指令之情形時(步驟S125、是)，且前一次刪除時之刪除循環次數m為0<m≦M3之情形時(步驟S130、是)，CPU230係與前一次同樣地發佈第2前置指令。NAND介面電路250向NAND型快閃記憶體100發送刪除命令及第2前置指令。NAND型快閃記憶體100依照第2前置指令而於第3電壓條件下執行資料之刪除(步驟S134)。
於刪除循環次數m為m>M3之情形時(步驟S130、否)，CPU230發佈第3前置指令。NAND介面電路250向NAND型快閃記憶體100發送刪除命令及第3前置指令。NAND型快閃記憶體100依照第3前置指令而於第4電壓條件下執行資料之刪除(步驟S135)。
於前一次刪除時CPU230發佈第3前置指令之情形時(步驟S126、是)，且前一次刪除時之刪除循環次數m為0<m≦M4之情形時(步驟S131、是)，CPU230係與前一次同樣地發佈第3前置指令。NAND介面電路250向NAND型快閃記憶體100發送刪除命令及第3前置指令。NAND型快閃記憶體100依照第3前置指令而於第4電壓條件下執行資料之刪除(步驟S135)。
於刪除循環次數m為m>M4之情形時(步驟S131、否)，CPU230發佈第4前置指令。NAND介面電路250向NAND型快閃記憶體100發送刪除命令及第4前置指令。NAND型快閃記憶體100依照第4前置指令而於第5電壓條件下執行資料之刪除(步驟S136)。
於前一次刪除時CPU230發佈第4前置指令之情形時(步驟S127、 是)，CPU230發佈第4前置指令。NAND介面電路250向NAND型快閃記憶體100發送刪除命令及第4前置指令。NAND型快閃記憶體100依照第4前置指令而於第5電壓條件下執行資料之刪除(步驟S136)。
當刪除完成後，CPU230自NAND型快閃記憶體100讀出刪除循環次數m。而且，CPU230於例如內建記憶體220內記憶自NAND快閃記憶體100讀出之對象區塊BLK之刪除循環次數m、及CPU230發佈之前置指令。
11.3.2關於資料之刪除電壓
圖71係表示刪除之累積次數n(前置指令)、刪除循環次數m、及VERA之關係之曲線圖。圖71係與圖66同樣地，表示位於最上層之NAND串SR3最難刪除而刪除特性之變動較小、位於最下層之NAND串SR1最容易刪除而刪除特性之變動較大之情形。
如圖示般，VERA之變動之方式係與圖66相同。然而，於本例中，VERA升壓時之條件與圖66不同。即，如上述般，並非利用刪除累積次數n本身，而是基於最近一次使用之前置指令及當時之刪除循環次數m。因此，如圖71所示，於不使用前置指令而進行刪除動作之期間，若刪除循環次數達到M1，則VERA升壓。又，於使用第1前置指令進行刪除動作之期間，若刪除循環次數達到M2，VERA進而升壓。以下相同。
再者，於圖70中，判定數M為M4>M3>M2>M1，判定數M係根據前置指令而任意地設定，故而並無特別之相關性，例如亦可為全部相同之判定數。
11.3.3關於指令順序
其次，針對可本例之控制器200與NAND型快閃記憶體100之間之指令順序，尤其係刪除完成後進行之刪除循環次數m之讀出動作進行說明。
於本例之資料之刪除中，執行刪除之前控制器200與NAND型快閃記憶體100之間收發的信號係與第1例之圖67及圖68相同。於本例中，刪除完成後控制器200將該刪除動作所需之刪除循環次數m自NAND型快閃記憶體100讀出。圖72係表示該情形時之指令順序。
如圖示般，CPU230首先發佈用於執行讀出之指令“5Fh”，且對CLE進行斷定(“H”位準)。NAND型快閃記憶體100之控制部121將其寫入指令暫存器。
其次，CPU230發佈對欲讀出刪除循環次數之記憶胞陣列(plain)進行指定之位址“xxh”，且對ALE進行斷定(“H”位準)。NAND型快閃記憶體100之控制部121將其寫入位址暫存器。
再者，CPU230每當發佈指令、及位址資料等時，均對/WE進行斷定。由此，每當/WE被觸發時，信號被獲取至NAND型快閃記憶體100。
其次，NAND型快閃記憶體100之控制部121應答指令“5Fh”，將位址“xxh”相關之最近一次刪除動作所需之刪除循環次數m自例如任一暫存器讀出。於該期間，NAND型快閃記憶體100之控制部121為忙碌狀態(R/B=“L”)。而且，若讀出完成，則R/B恢復成“H”位準。
其次，CPU230對/RE進行斷定。NAND型快閃記憶體100之控制部121將資料“xxH”傳送至控制器200。而且，CPU230將其記憶於例如內建記憶體220。
11.4資料之刪除之第3例
其次，對第3例進行說明。於本例中，提供一種根據前一次刪除對象區塊BLK之刪除時之刪除循環次數m而對每層變更刪除之電壓條件的方法。此處對與第2例不同之處進行說明。
11.4.1關於資料之刪除方法
對本例中之資料之刪除方法進行說明。於本例中，不需要第1及第2例所說明之管理表。而且，控制器200基於前一次刪除時之刪除循 環次數m與判定數M之比較結果，而發佈前置指令。又，本例之前置指令係指示刪除電壓之修正(VERA之升壓)之指令，僅於需要刪除電壓修正之情形時發佈。
圖73係表示本例之資料之刪除時之控制器200之動作的流程圖。
首先，控制器200之主機介面電路210自主機機器接收刪除命令(步驟S141)。
其次，CPU230比較前一次之刪除動作所需之刪除循環次數m、及例如內建記憶體中保持之判定數M(步驟S142)。
首先，於前一次刪除時刪除循環次數m為0<m≦M之情形時(步驟S143、是)，CPU230不發佈前置指令。因此，NAND介面電路250僅將刪除命令發送至NAND型快閃記憶體100。NAND型快閃記憶體100於前一次刪除時之電壓條件下執行資料之刪除(步驟S144)。
於前一次之刪除循環次數m為m>M之情形時(步驟S143、否)，CPU230發佈前置指令，自NAND介面電路250向NAND型快閃記憶體100發佈刪除命令及前置指令。NAND型快閃記憶體100依照前置指令，於前一次之電壓條件上加上修正值△V，而於新的電壓條件下執行資料之刪除(步驟S145)。此處，修正值△V係用於變更刪除電壓之修正值，例如為VERA之升壓幅度。
當刪除完成後，CPU230將刪除循環次數m自NAND型快閃記憶體100讀出。CPU230於例如內建記憶體220內記憶自NAND型快閃記憶體100讀出之對象區塊BLK之刪除循環次數m。
11.4.2關於資料之刪除電壓
圖74係表示刪除累積次數n、刪除循環次數m、及VERA之關係的曲線圖。圖71係與圖66同樣地，表示位於最上層之NAND串SR3最難刪除而刪除特性之變動較小、位於最下層之NAND串SR1最容易刪除而刪除特性之變動較大之情形。
如圖示般，VERA之變動之方式係與圖66相同。然而，於本例中，VERA升壓時之條件係與圖66不同。即，於本例中，無關於刪除累積次數n或最近一次使用之前置指令，而是當刪除循環次數m超過判定值M時發佈前置指令，並於該時序使VERA1~VERA3升壓。VERA1~VERA3之升壓幅度分別為△V1~△V3，且為例如△V1>△V2>△V3之關係。
11.5本實施形態之效果
根據本實施形態之構成，可獲得與上述第1至第10實施形態相同之效果。
又，於本實施形態之構成中，即便記憶胞電晶體MT之刪除特性變動，亦可修正刪除條件而執行刪除。進而，藉由對每層應用不同修正條件而可修正層間之刪除特性之差。因此，可無關於刪除特性之變動而對各層應用最佳刪除條件。其結果，可減少刪除循環次數，從而可縮短刪除之動作處理時間。
又，藉由監控刪除循環次數，可管理記憶胞電晶體MT之刪除特性之劣化狀況。
再者，於第1至第3例中，係說明使用GIDL之刪除動作中變更VERA之電壓之情形，但亦可應用於使用FN穿隧效應之刪除動作。於使用FN穿隧效應之刪除之情形時，例如如第6實施形態之第3例所說明般，根據刪除之容易度而變更施加於源極線SL之電壓值。因此，藉由根據前置指令而使源極線SL之電壓升壓，可修正層間之刪除特性之差。
進而，於本實施形態中係設定第1~第5電壓條件，但只要設定複數之電壓條件便可。
進而，於本實施形態中，係說明位於最上層之NAND串SR3最難刪除而刪除特性之變動較小、位於最下層之NAND串SR1最容易刪除而刪除特性之變動較大之情形，但亦可為NAND串SR3之刪除特性之變動最 大、NAND串SR1之刪除特性之變動最小。圖75~圖77分別表示於第1例至第3例中NAND串SR3之刪除特性之變動最大、NAND串SR1之刪除特性之變動最小之情形。如此，藉由增大刪除變動較大之層之VERA之升壓幅度，各層中無論刪除特性之變動較大時還是較小時均可應用本實施形態。
進而，於第2例及第3例中，係比較前一次刪除時之刪除循環次數m與判定數M而決定前置指令，但亦可藉由將刪除特性之差較大之2個層(例如最上層與最下層)之刪除循環次數差設為m，將其與判定數M進行比較而決定前置指令。
12.變化例等
上述實施形態之半導體記憶裝置例圖3所示，具備複數之記憶胞電晶體MT、複數之字元線WL、複數之NAND串SR、複數之串組GR、及複數之記憶體單元MU。複數之記憶胞電晶體分別設於半導體基板上方之複數之層(例如圖8)。複數之字元線WL係共通地連接於設於不同層之複數之記憶胞電晶體MT(例如圖8之字元線WL1~WL4)。複數之NAND串SR將設於同一層之複數之記憶胞電晶體MT之電流路徑串聯地連接(例如圖8之半導體層23-1~23-3)。複數之串組GR包含積層於不同層之複數之NAND串SR(例如圖6之半導體層23-1~23-3)。複數之記憶體單元MU具備複數之串組GR(例如圖6之串GR1-1~GR4-1)。記憶胞電晶體MT之資料之刪除係藉由使包含刪除動作及驗證動作之刪除循環重複複數次而執行(例如圖9之步驟S12~S15)。驗證動作包含刪除驗證、及判定資料刪除是否完成之判定動作(例如圖10之步驟S12及S13)。判定動作對每層進行(例如圖10之步驟S13中之最上層、中間層及最下層)。
根據上述實施形態，可提供一種能提高動作可靠性之半導體記憶裝置及資料刪除方法。
於上述實施形態中，進行刪除動作時因每層之記憶胞電晶體MT之尺寸之差異而最佳刪除條件不同，於編程及讀出動作中亦可為每層之最佳值不同而分別進行控制。
進而，於上述實施形態中記憶胞電晶體MT之刪除特性係根據刪除之累積次數而變動，故而說明對每層進行刪除條件修正之方法，於編程及讀出動作中亦可對每層進行編程條件、讀出條件之修正。
進而，於上述實施形態中，係說明最上層之資料最容易刪除、最下層之資料最容易刪除之情形，根據記憶胞電晶體MT之形狀有中間層最難刪除之情形，或者最下層最難刪除之情形，層間之刪除容易度之關係並無限定。
進而，於第5實施形態之第1例中，對每層以不同刪除脈寬進行刪除動作之情形時，係變更施加於位元線BL之VERA之施加期間，但亦可藉由變更對控制信號線SSL施加VERA_GIDL之期間而變更刪除脈寬。
進而，於第5實施形態及第7實施形態中，於對每層以不同刪除脈寬進行刪除動作之情形時，各層之施加電壓相同，但亦可根據層之刪除特性而供給不同電壓。
進而，於第6實施形態及第7實施形態中，於以不同刪除電壓進行刪除動作之情形時，各層之刪除脈衝時間相同，但亦可根據層之刪除特性而以不同刪除脈寬施加電壓。
進而，於第7實施形態中，位元線連接部及源極線連接部係使用N通道MOS電晶體，但亦可使用P通道MOS電晶體。
進而，於第10實施形態中，進行子區塊刪除時，亦可根據所選擇之子區塊而應用不同刪除條件。
進而，於第11實施形態中，係說明使用GIDL之刪除動作，但亦可為使用FN穿隧效應之刪除動作，於此情形時，例如於第3實施形態之 半導體記憶裝置中亦可對每層變更源極線SL之電壓。
進而，於第11實施形態中，對應於刪除之累積次數之刪除條件之修正係變更刪除電壓，但亦可變更刪除脈寬。
進而，於第11實施形態中，係對每層進行刪除條件之修正，但亦可對每區ZN進行刪除條件之修正。
進而，於第11實施形態中，CPU230決定刪除條件並發佈前置指令，但NAND型快閃記憶體100之控制部121亦可進行相同之處理。於該情形時，無須自控制器200發佈前置指令，刪除條件之判定係藉由控制部121之控制而進行。
進而，於第11實施形態中，係對每層進行刪除條件之修正，但於NAND串SR不具有層構造之三維之NAND型快閃記憶體中，亦可藉由按根據記憶胞電晶體MT之形狀差異分類之組而修正刪除條件，來實施本實施形態。
進而，於第11實施形態之第1例及第2例中，於第1電壓條件下不發佈前置指令，但亦可發佈對應於第1電壓條件之第0之前置指令。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提示者，並不意圖限定發明範圍。該等實施形態可以其他各種形態實施，且於不脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施形態及其變化包含於發明範圍及主旨，同樣地包含於申請專利範圍所記載之發明及其均等範圍內。
再者，關於本發明之各實施形態中，(1)於讀出動作中，A位準之讀出動作中被選擇之字元線上被施加之電壓為例如0V~0.55V之間。並不限定於此，亦可為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、0.5V~0.55V之任一者之間。
B位準之讀出動作中被選擇之字元線上被施加之電壓為例如1.5V ~2.3V之間。並不限定於此，亦可為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、2.1V~2.3V之任一者之間。
C位準之讀出動作中被選擇之字元線上被施加之電壓為例如3.0V~4.0V之間。並不限定於此，亦可為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、3.6V~4.0V之任一者之間。
作為讀出動作之時間(tR)，亦可為例如25μs~38μs、38μs~70μs、70μs~80μs之間。
(2)寫入動作係如上述般包含編程動作及驗證動作。於寫入動作中，編程動作時被選擇之字元線上最初被施加之電壓為例如13.7V~14.3V之間。並不限定於此，亦可為例如13.7V~14.0V、14.0V~14.6V之任一者之間。
亦可改變於對第奇數之字元線進行寫入時之、被選擇之字元線上最初被施加之電壓、及對第偶數之字元線進行寫入時、被選擇之字元線上最初被施加之電壓。
將編程動作設為ISPP方式(Incremental Step Pulse Program)時，升壓之電壓可列舉例如0.5V左右。
作為施加於非選擇之字元線之電壓，亦可為例如6.0V~7.3V之間。並不限定於該情形，可為例如7.3V~8.4V之間，亦可為6.0V以下。
亦可根據非選擇之字元線為第奇數之字元線、抑或為第偶數之字元線，而改變要施加之通過電壓。
作為寫入動作之時間(tProg)，亦可為例如1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。
(3)於刪除動作中，形成於半導體基板上部且上述記憶胞配置於上方之井上最初被 施加之電壓為例如12V~13.6V之間。並不限定於該情形，亦可為例如13.6V~14.8V、14.8V~19.0V、19.0~19.8V、19.8V~21V之間。
作為刪除動作之時間(tErase)，亦可為例如3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。
(4)記憶胞之構造為，具有於半導體基板(矽基板)上介隔膜厚為4~10nm之穿隧絕緣膜而配置之電荷儲存層。該電荷儲存層可為膜厚2~3nm之SiN、或SiON等絕緣膜與膜厚3~8nm之多晶矽之積層構造。又，亦可於多晶矽中添加Ru等金屬。於電荷儲存層之上具有絕緣膜。該絕緣膜例如具有被膜厚3~10nm之下層High-k膜與膜厚3~10nm之上層High-k膜夾持之膜厚4~10nm的氧化矽膜。High-k膜可列舉HfO等。又，氧化矽膜之膜厚可厚於High-k膜之膜厚。於絕緣膜上可經由膜厚3~10nm之功函數調整用材料而形成膜厚30nm~70nm之控制電極。此處，功函數調整用材料係TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極可使用W等。
又，可於記憶胞間形成氣隙。

Claims (10)

  1. 一種半導體記憶裝置，其包含：複數之記憶胞電晶體，其等分別複數地設於半導體基板上方之第1層及第2層；複數之字元線，其等各自連接於設於上述第1層之上述記憶胞電晶體之一及與之對應設於上述第2層之上述記憶胞電晶體之一；第1位元線，其連接於上述第1層之記憶胞電晶體；及第2位元線，其連接於上述第2層之記憶胞電晶體；且上述記憶胞電晶體之資料之刪除包含第1刪除動作、第1驗證動作、第2刪除動作、第2驗證動作，於上述第2驗證動作時施加於上述第1位元線之第1電壓與施加於上述第2位元線之第2電壓不同。
  2. 如請求項1之半導體記憶裝置，其中於上述第1驗證動作時，施加於上述第1位元線之電壓與施加於上述第2位元線之電壓相同。
  3. 如請求項1或2之半導體記憶裝置，其中於刪除之循環中，上述第2刪除動作係對判定刪除未完成之層進行，對判定已完成之層不進行。
  4. 如請求項1或2之半導體記憶裝置，其中上述刪除中之上述資料之刪除時間於上述每一層不同。
  5. 如請求項1或2之半導體記憶裝置，其中上述刪除中之上述資料之刪除所使用之刪除電壓於上述每一層不同。
  6. 如請求項1或2之半導體記憶裝置，其進而包含：複數之反及(NAND)串，其等串聯連接有設於同一層之複數之上述記憶胞電晶體；及 複數之串組，其等包含複數之上述反及串；且於上述資料之刪除中，係選擇上述複數之串組中之至少1個而進行上述資料之刪除。
  7. 如請求項1或2之半導體記憶裝置，其進而包含複數之反及串，該等複數之反及串係串聯連接有設於同一層之複數之上述記憶胞電晶體；且於上述資料之刪除中，係選擇上述積層之上述複數之反及串中之至少1個而進行上述資料之刪除。
  8. 如請求項1或2之半導體記憶裝置，其中於上述資料之刪除中，係選擇上述複數之字元線中之至少1個而進行上述資料之刪除。
  9. 如請求項1或2之半導體記憶裝置，其中於上述資料之刪除中，根據上述記憶胞電晶體之上述資料之刪除之累積次數而設定上述刪除動作時之刪除條件。
  10. 如請求項1或2之半導體記憶裝置，其中於上述資料之刪除中，根據前一次進行之上述資料之刪除之刪除條件及刪除之循環次數，而設定上述刪除動作時之刪除條件。
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