KR20130072518A - 반도체 장치 및 이의 동작 방법 - Google Patents

반도체 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 다수의 메모리 셀들을 포함하는 메모리 셀 블록; 소거 동작 시 상기 메모리 셀들에 소거 전압을 인가하고, 소거 검증 동작 시 상기 메모리 셀들의 워드라인들에 인가되는 소거 검증 전압에 의한 비트라인들의 전압 변화를 센싱하여 미소거 셀을 검출하도록 구성된 주변회로들; 및 상기 소거 검증 동작에서 상기 미소거 셀이 검출되면, 상기 비트라인들의 전압 변화를 판단하기 위한 센싱 기준 레벨을 변경하여 상기 소거 검증 동작을 재실시하도록 상기 주변회로들을 제어하는 제어회로를 포함하는 반도체 장치 및 이의 동작 방법을 포함한다.

Description

반도체 장치 및 이의 동작 방법{Semiconductor device and operating method thereof}
본 발명은 반도체 장치 및 이의 동작 방법에 관한 것으로, 특히 소거 동작에 대한 신뢰도를 개선하기 위한 반도체 장치 및 이의 동작 방법에 관한 것이다.
반도체 장치는 다수의 셀 블럭들로 이루어진 메모리 셀 어레이를 포함하며, 메모리 셀 어레이에 데이터를 저장하거나 저장된 데이터를 독출 또는 소거하기 위한 다수의 주변회로들을 포함한다.
주변회로들은 메모리 셀 어레이에 포함된 다수의 셀 블럭들 중 하나의 셀 블럭을 선택하고, 선택된 셀 블럭의 워드라인들에 동작전압을 전달하기 위한 로우 디코더와, 프로그램, 독출 또는 소거 명령에 따라 동작전압을 생성하여 로우 디코더에 전달하기 위한 전압 생성 회로와, 메모리 셀 어레이의 비트라인들에 연결되어 프로그램, 독출 또는 소거 동작 시 비트라인들의 전위를 변경하거나, 비트라인들의 전위 변화를 검출하기 위한 다수의 페이지 버퍼들과, 컬럼 어드레스에 따라 페이지 버퍼를 선택하고 선택된 페이지 버퍼에 프로그램 데이터를 전달하거나 선택된 페이지 버퍼로부터 데이터를 전달받기 위한 컬럼 선택회로와, 데이터를 입출력하기 위한 입출력 회로와, 상술한 로우 디코더, 전압 생성 회로, 페이지 버퍼, 컬럼 선택 회로 및 입출력 회로를 제어하기 위한 제어회로를 포함한다.
상기 회로들을 포함한 반도체 장치는 제어회로에 입력되는 동작명령과 어드레스에 따라 프로그램, 독출 또는 소거 동작을 수행한다. 이 중에서, 소거 동작을 설명하면 다음과 같다.
소거 동작은 소거 전압을 점진적으로 상승시키는 ISPE(Incremental Step Pulse Erase) 방식으로 실시한다. 소거 동작이 시작되면, 선택된 셀 블럭의 워드라인들에는 접지전압(0V)을 인가하고 선택된 셀 블럭의 웰(well)에는 소거전압을 인가하여 선택된 셀 블럭에 포함된 모든 메모리 셀들을 소거한다. 이어서, 선택된 셀 블럭에 포함된 모든 메모리 셀들의 문턱전압이 소거 기준전압까지 낮아졌는지를 판단하기 위한 소거 검증 동작을 실시한다. 소거 검증 동작 결과, 선택된 셀 블럭 내의 모든 메모리 셀들의 문턱전압이 소거 기준전압까지 도달했으면 선택된 셀 블럭에 대한 소거 동작을 종료한다. 만약, 소거 기준전압까지 도달하지 못한 메모리 셀들이 있으면, 소거전압을 점진적으로 상승시키면서 선택된 셀 블럭 내의 모든 메모리 셀들의 문턱전압이 소거 기준전압에 도달할 때까지 소거 동작을 반복한다.
상술한 동작 중, 소거 검증 동작은 선택된 비트라인들을 프리차지한 후, 소거동작이 수행된 메모리 셀이 턴온(turn on) 또는 턴오프(turn off)되는지에 따라 변경되는 비트라인의 전류가 고정된 센싱 기준 레벨보다 높으면 선택된 셀들을 소거가 안 된 셀들로 판단하고, 센싱 기준 레벨보다 낮으면 소거된 셀들로 판단한다.
한편, 반도체 장치를 사용하다 보면 반도체 장치의 전기적 특성이 점진적으로 열화되는데, 특히 메모리 셀들의 정션(junction) 부분에서 열화가 발생되어 정션을 통과하는 전류의 량이 점진적으로 감소할 수 있다. 이러한 경우, 동일한 소거 동작을 실시하더라도 소거 검증 동작시 측정되는 전류가 센싱 기준 레벨보다 높아지게 되어 소거 완료된 셀들을 프로그램된 셀(소거 완료되지 않은 셀)들로 잘못 판단할 수 있게 되므로 반도체 장치의 신뢰도가 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 소거동작 시 노말 소거 검증 동작이 페일되면 검증 동작의 센싱 기준 레벨을 높인 추가 소거 검증 동작을 수행하여, 소거 완료되었으나 비소거 셀들로 잘못 인식된 셀들을 소거 셀들로 인식하도록 하는 데 있다.
본 발명의 실시예에 따른 반도체 장치는, 다수의 메모리 셀들을 포함하는 메모리 셀 블록; 소거 동작 시 상기 메모리 셀들에 소거 전압을 인가하고, 소거 검증 동작 시 상기 메모리 셀들의 워드라인들에 인가되는 소거 검증 전압에 의한 비트라인들의 전압 변화를 센싱하여 미소거 셀을 검출하도록 구성된 주변회로들; 및 상기 소거 검증 동작에서 상기 미소거 셀이 검출되면, 상기 비트라인들의 전압 변화를 판단하기 위한 센싱 기준 레벨을 변경하여 상기 소거 검증 동작을 재실시하도록 상기 주변회로들을 제어하는 제어회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 동작은, 메모리 셀들에 소거 전압을 인가하는 단계; 상기 메모리 셀들의 워드라인들에 소거 검증 전압을 인가하고, 제1 센싱 기준 레벨을 기준으로 상기 소거 검증 전압에 의한 이븐 비트라인들의 전압 변화를 센싱하여 상기 이븐 비트라인들에 연관된 제1 메모리 셀들 중 미소거 셀을 검출하는 제1 소거 검증 동작을 실시하는 단계; 상기 제1 메모리 셀들 중 상기 미소거 셀이 검출되면, 상기 제1 센싱 기준 레벨을 제2 센싱 기준 레벨로 변경하여 제1 추가 소거 검증 동작을 실시하는 단계; 상기 제1 추가 소거 검증 동작에서 상기 미소거 셀이 검출되면, 상기 메모리 셀들을 소거하기 위한 소거 동작을 재실시하는 단계; 상기 제1 메모리 셀들이 모두 소거되면, 상기 워드라인들에 상기 소거 검증 전압을 인가하고 상기 제1 센싱 기준 레벨을 기준으로 상기 소거 검증 전압에 의한 오드 비트라인들의 전압 변화를 센싱하여 상기 오드 비트라인들에 연관된 제2 메모리 셀들 중 미소거 셀을 검출하는 제2 소거 검증 동작을 실시하는 단계; 상기 제2 메모리 셀들 중 상기 미소거 셀이 검출되면, 상기 제2 센싱 기준 레벨을 기준으로 제2 추가 소거 검증 동작을 실시하는 단계; 상기 제2 추가 소거 검증 동작에서 상기 미소거 셀이 검출되면, 상기 소거 동작을 재실시하는 단계; 및 상기 제2 메모리 셀들이 모두 소거되면 상기 소거 동작을 종료하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치의 동작은, 메모리 셀들에 소거 전압을 인가하는 단계; 상기 메모리 셀들 중 이븐 또는 오드 워드라인들과 이븐 또는 오드 비트라인들에 연관된 메모리 셀 그룹들 각각에 대하여, 제1 센싱 기준 레벨을 기준으로 미소거 셀을 검출하기 위한 소거 검증 동작을 실시하는 단계; 상기 소거 검증 동작 중 상기 미소거 셀이 검출되면, 다음 메모리 셀 그룹의 소거 검증 동작을 실시하기 이전에 상기 제1 센싱 기준 레벨을 제2 센싱 기준 레벨로 변경하여 추가 소거 검증 동작을 실시하는 단계; 상기 추가 소거 검증 동작에서 상기 미소거 셀이 검출되면, 상기 소거 전압을 상승시켜 소거 동작을 재실시하는 단계; 및 상기 메모리 셀 그룹들에서 상기 미소거 셀이 검출되지 않으면 상기 소거 동작을 종료하는 단계를 포함할 수 있다.
본 기술은 소거동작 시 노말 소거 검증 동작이 페일되면 검증 동작의 센싱 기준 레벨을 높인 추가 소거 검증 동작을 수행함으로써, 소거 완료되었으나 비소거 셀들로 잘못 인식된 셀들을 소거된 셀들로 인식할 수 있으므로, 반도체 장치의 신뢰도를 개선할 수 있으며, 소거동작 횟수를 감소시켜 반도체 장치의 스트레스를 감소시킬 수 있다.
도 1은 본 발명에 따른 반도체 장치를 설명하기 위한 블럭도이다.
도 2는 도 1의 메모리 셀 어레이의 일부를 상세히 설명하기 위한 회로도이다.
도 3은 도 1의 페이지 버퍼 그룹에 포함된 페이지 버퍼를 구체적으로 설명하기 위한 회로도이다.
도 4는 본 발명의 제1 실시 예에 따른 소거 방법을 설명하기 위한 순서도이다.
도 5는 본 발명의 제2 실시 예에 따른 소거 방법을 설명하기 위한 순서도이다.
도 6은 본 발명의 제3 실시 예에 따른 소거 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 소거 방법에 따른 페이지 버퍼의 구동 방법을 설명하기 위한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 반도체 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 장치는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 회로그룹(130, 140, 150, 160, 170, 180) 및 입력되는 데이터에 따라 선택된 메모리 셀들의 문턱전압 레벨들을 설정하기 위해 회로그룹(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어회로(120)를 포함한다.
낸드(NAND) 플래시 장치의 경우, 회로그룹은 전압 생성 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160), 입출력 회로(170) 및 패스/페일 판단회로(180)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 셀 블럭들을 포함하며, 각각의 메모리 셀 블럭은 다수의 메모리 셀들을 포함한다. 메모리 셀 블럭에 대해서는 도 2에서 상세히 설명하도록 한다.
제어회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 페이지 버퍼 신호들(PB SIGNALS)을 출력한다. 또한, 제어회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어회로(120)는 프로그램 또는 소거 검증 동작 시 패스/페일 판단회로(180)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 목표 전압에 도달했는지를 확인하고, 확인 결과에 따라 프로그램 또는 소거 동작의 재실시, 이전 동작의 완료 여부를 결정한다.
특히, 제이회로(120)는 소거 검증 동작에서 미소거 셀이 검출되면, 비트라인들의 전압 변화를 판단하기 위한 센싱 기준 레벨을 변경하여 소거 검증 동작을 재실시하도록 주변회로들(130, 140, 150, 160, 170, 180)을 제어한다.
전압 생성 회로(130)는 제어회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass, Vread)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 발생된 동작 전압들을 선택된 메모리 블럭의 로컬 라인들(DSL, SSL, WL[n:0])로 전달한다.
페이지 버퍼 그룹(150)은 메모리 셀들의 프로그램 상태 또는 소거 상태를 검출한다. 페이지 버퍼 그룹(150)은 메모리 셀 어레이(110)의 비트라인들(BL)에 각각 연결된 다수의 페이지 버퍼들을 포함하며, 제어회로(120)에서 출력된 페이지 버퍼 신호들(PB SIGNALS)에 응답하여 메모리 셀 어레이(110)의 메모리 셀들에 데이터를 저장하는데 필요한 전압을 비트라인들(BL)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 메모리 셀들의 프로그램, 소거 또는 리드 동작 시 비트라인들(BL)을 프리차지하거나, 비트라인들(BL)의 전압 변화에 따라 검출된 메모리 셀들의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼 그룹(150)은 프로그램 동작시에는 래치에 입력된 데이터에 따라 비트라인들(BLe 또는 BLo)에 프로그램 허용 전압(예컨대, 0V) 또는 프로그램 금지 전압(예컨대, Vcc)을 인가하고, 리드 동작 시에는 메모리 셀들에 저장된 데이터에 따라 비트라인들(BL)의 전압을 조절하여 메모리 셀들에 저장된 데이터를 검출한다. 또한, 페이지 버퍼 그룹(150)은 소거 동작 초기에는 비트라인들(BL)에 소거 허용전압(예컨대, Vcc)을 인가하고, 소거 동작 중에는 소거 검증 결과에 따라 수행하는 프로그램 동작 시 소거된 셀들로만 이루어진 스트링들(ST)에 연결된 비트라인들에 프로그램 허용 전압(예컨대, 0V)을 인가한다. 프로그램 허용 전압은 소거 검증 동작의 결과에 따라 각각의 페이지 버퍼에 포함된 래치에 입력된 데이터에 따라 결정된다. 특히, 페이지 버퍼 각각은 소거 검증 동작 시 소거되었으나 소거되지 않은 셀로 인식된 셀들을 소거된 셀로 인식하기 위하여, 소거 동작을 수행한 후에 제1 센싱 기준 레벨에 따라 노말 소거 검증 동작을 수행하고, 노말 소거 검증 동작 결과 소거 동작이 페일(fail)된 경우, 즉 미소거 셀이 검출되면 제1 센싱 기준 레벨보다 높은 제2 센싱 기준 레벨에 따라 추가 소거 검증 동작을 수행한다. 제1 센싱 기준 레벨보다 높은 제2 센싱 기준 레벨을 적용하기 위해서는 페이지 버퍼들에 인가되는 센싱신호의 레벨을 제1 기준레벨에 해당되는 센싱신호의 레벨보다 낮춘다.
컬럼 선택 회로(160)는 제어회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택하고, 선택된 페이지 버퍼들에 선택된 페이지 버퍼의 래치된 데이터가 출력된다. 또한, 페이지 버퍼 그룹(150)에서 출력된 데이터를 컬럼 라인(CL)을 통해 전달받고, 이를 패스/페일 판단회로(180)에 전달하기도 한다.
입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 페이지 버퍼그룹(150)의 페이지 버퍼들에 각각 입력하기 위하여 제어회로(120)의 제어에 따라 데이터(DATA)를 컬럼 선택 회로(160)에 전달한다. 전달된 데이터를 컬럼 선택 회로(160)가 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 각각의 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터(DATA)를 외부로 출력한다.
패스/페일 판단회로(180)는 프로그램 또는 소거 동작 후 실시되는 검증 동작에서 입력받은 데이터에 따라 그 결과를 페스/페일 신호(PFC)로 출력한다.
도 2는 도 1의 메모리 셀 어레이의 일부를 상세히 설명하기 위한 회로도이다.
도 2를 참조하면, 도 2에는 메모리 셀 어레이에 포함된 다수의 메모리 셀 블럭들 중, 어느 하나의 메모리 셀 블럭이 도시되어 있으며, 각각의 메모리 셀 블럭은 서로 동일한 구성으로 이루어진다. 메모리 셀 블럭은 다수의 스트링들(STe 및 STo)을 포함한다. 스트링들(STe 및 STo) 중 일부는 노말 스트링들로 지정되고, 일부는 플래그(flag) 스트링들로 지정된다. 플래그 스트링에 포함되는 셀들도 메모리 셀과 동일한 구조로 이루어진다. 도 2에는 노말 스트링들이 도시되어 있다. 스트링들(STe 및 STo) 중, 짝수차 스트링들을 이븐(even) 스트링(STe)이라 하고, 홀수차 스트링들을 오드(odd) 스트링(STo)이라 한다. 이븐 및 오드 스트링들(STe 및 STo)은 서로 동일하게 구성되는데, 공통 소오스 라인(CSL)에 연결되는 소오스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F0 내지 Fn), 그리고 이븐 또는 오드 비트라인(BLe 또는 BLo)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소오스 셀렉트 트랜지스터(SST)의 게이트는 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(F0 내지 Fn)의 게이트들은 워드라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 따라서, 이븐 스트링들(STe)은 이븐 비트라인들(BLe)에 각각 연결되며, 오드 스트링들(STo)은 오드 비트라인들(BLo)에 각각 연결된다. 또한, 워드라인들(WL0 내지 WLn)도 짝수차 워드라인들(WL0, WL2, ...WLn)을 이븐 워드라인(WLe)이라 하고, 홀수차 워드라인들(WL1, WL3, ...WLn-1)을 오드 워드라인(WLo)이라 한다.
메모리 셀 블록의 비트라인들(BLe 및 BLo)을 통해 연결된 페이지 버퍼들을 구체적으로 설명하면 다음과 같다.
도 3은 도 1의 페이지 버퍼 그룹에 포함된 페이지 버퍼를 구체적으로 설명하기 위한 회로도이다. 페이지 버퍼들 각각은 서로 동일한 구성으로 이루어지므로, 설명의 편의를 위하여 하나의 페이지 버퍼에 대하여 구체적으로 설명하도록 한다.
도 3을 참조하면, 페이지 버퍼(300)는 이븐 비트라인들(BLe) 및 오드 비트라인들(BLo)을 통해 메모리 셀 어레이의 셀 스트링들에 연결된다. 여기서, 이븐 비트라인들(BLe)은 짝수차 비트라인들을 의미하고, 오드 비트라인들(BLo)은 홀수차 비트라인들을 의미한다. 최근에는 반도체 장치의 집적도를 향상시키기 위하여, 하나의 이븐 비트라인(BLe)과 하나의 오드 비트라인(BLo)으로 이루어진 비트라인 쌍을 하나의 페이지 버퍼에 연결하기 때문에, 메모리 셀 어레어(100)와 페이지 버퍼(300) 사이에 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택하기 위한 비트라인 선택회로(200)가 구비된다.
비트라인 선택회로(200)를 구체적으로 설명하면 다음과 같다.
비트라인 선택회로(200)는 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)에 버추어전압(VIRPWR)을 인가하기 위한 제1 및 제2 스위칭 소자들(T01 및 T02)과 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택하기 위한 제3 및 제4 스위칭 소자들(T03 및 T04)을 포함한다. 제1 스위칭 소자(T01)는 이븐 전원신호(PB_DISE)에 응답하여 버추어전압(VIRPWR)이 인가되는 제1 노드(N1)와 이븐 비트라인(BLe)을 연결하고, 제2 스위칭 소자(T02)는 오드 전원신호(PB_DISO)에 응답하여 버추어전압(VIRPWR)이 인가되는 제1 노드(N1)와 오드 비트라인(BLo)을 연결한다. 제3 스위칭 소자(T03)는 이븐 선택신호(PB_SELE)에 따라 이븐 비트라인(BLe)과 제2 노드(N2)를 연결하여 이븐 비트라인(BLe)을 선택하고, 제4 스위칭 소자(T04)는 오드 선택신호(PB_SELO)에 따라 오드 비트라인(BLo)과 제2 노드(N2)를 연결하여 오드 비트라인(BLo)을 선택한다. 제1 내지 제4 스위칭 소자들(T01 내지 T04)은 NMOS 트랜지스터로 구현할 수 있다.
페이지 버퍼(300)는 비트라인 선택회로(200)에서 선택된 이븐 또는 오드 비트라인(BLe 또는 BLo)과 센싱노드(SO)를 연결하기 위한 센싱회로(312)와, 센싱노드(SO)를 프리차지(precharge)하기 위한 프리차지 회로(311)와, 프로그램 데이터를 저장하기 위한 제1 래치(314) 및 제2 래치(318)와, 제1 래치(314)에 저장된 데이터를 센싱노드(SO)로 전송하기 위한 제1 데이터 전송회로(313)와, 제1 래치(314)를 리셋 또는 셋업하기 위한 제1 리셋/셋업 회로(315)와, 제2 래치(318)에 저장된 데이터를 센싱노드(SO)로 전송하기 위한 제2 데이터 전송회로(317)와, 제2 래치(318)를 리셋 또는 셋업하기 위한 제2 리셋/셋업 회로(319)와, 센싱노드(SO)에 인가된 데이터를 제1 래치(314) 및 제2 래치(318)에 반영하기 위한 센싱데이터 전송회로(316)와, 페이지 버퍼(300)를 리셋하기 위한 페이지버퍼 리셋 회로(320)와, 제2 래치(318)에 저장된 데이터를 저장하기 위한 제3 래치(322)와, 제3 래치(322)에 저장된 데이터를 센싱노드(SO)로 전송하기 위한 제3 전송회로(321)와, 제2 래치(318)에 저장된 데이터를 저장하기 위한 제4 래치(324)와, 제4 래치(324)에 저장된 데이터를 센싱노드(SO)로 전송하기 위한 제4 전송회로(323)를 포함한다.
프리차지 회로(311)는 센싱노드 프리차지 신호(PRECHSO)에 응답하여 전원전압(VCC)이 인가되는 단자와 센싱노드(SO)를 연결하도록 구성된 제5 스위칭 소자(T05)와, 비트라인 프리차지 신호(PRECHBL)에 따라 비트라인들(BLe 또는 BLo)을 더욱 빠르게 프리차지 하기 위하여 비트라인 프리차지 전압(Vbl)이 인가되는 단자와 센싱노드(SO)를 연결하도록 구성된 제6 스위칭 소자(T06)를 포함한다. 제5 스위칭 소자(T05)는 PMOS 트랜지스터로 구현하며, 제6 스위칭 소자(T06)는 NMOS 트랜지스터로 구현한다.
센싱회로(312)는 센싱신호(PBSENSE)에 응답하여 제2 노드(N2)와 센싱노드(SO)를 연결하도록 구성된 제7 스위칭 소자(T07)를 포함한다. 소거 검증 동작을 위한 비트라인 프리차지 동작 시, 제7 스위칭 소자(T07)가 턴온(turn on)되면 센싱노드(SO)에 인가된 프리차지 전압이 선택된 비트라인(BLe 또는 BLo)에 전달되므로 선택된 비트라인(BLe 또는 BLo)이 프리차지된다. 또한, 소거 검증 동작을 위한 센싱동작 시, 제7 스위칭 소자(T07)가 턴온되면 선택된 비트라인(BLe 또는 BLo)의 전위가 센싱노드(SO)로 전달된다. 따라서, 센싱노드(SO)의 전위는 센싱신호(PBSENSE)와 비트라인(BLe 또는 BLo)의 전위에 따라 결정되는데, 비트라인(BLe 또는 BLo)의 전위는 선택된 셀의 상태에 따라 결정되므로, 센싱신호(PBSENSE)의 레벨에 따라 가변될 수 있다.
제1 래치(314)는 제1 인버터(I1) 및 제2 인버터(I2)를 포함한다. 제2 인버터(I2)의 출력단자(QC)는 제1 인버터(I1)의 입력단자에 연결되며, 제1 인버터(I1)의 출력단자(QC_N)는 제2 인버터(I2)의 입력단자에 연결된다.
제1 데이터 전송회로(313)는 센싱노드(SO)와 접지단자(Vss) 사이에 연결된 제8 스위칭 소자(T08) 및 제9 스위칭 소자(T09)를 포함한다. 제9 스위칭 소자(T09)는 제1 래치(314)의 노드(QC)에 인가된 전위에 응답하여 동작하며, 제8 스위칭 소자(T08)는 제1 전송신호(TRANC)에 응답하여 동작한다. 제8 및 제9 스위칭 소자들(T08 및 T09)은 NMOS 트랜지스터로 구현된다.
제1 리셋/셋업 회로(315)는 제1 리셋신호(CRST)에 응답하여 제1 래치(314)를 리셋하기 위한 제10 스위칭 소자(T10)와, 제1 셋업신호(CSET)에 응답하여 제1 래치(314)를 셋업하기 위한 제11 스위칭 소자(T11)를 포함한다. 제10 및 제11 스위칭 소자들(T10 및 T11)은 NMOS 트랜지스터로 구현된다.
제2 래치(318)는 제3 래치(I3) 및 제4 래치(I4)를 포함한다. 제4 인버터(I4)의 출력단자(QM)는 제3 인버터(I3)의 입력단자에 연결되며, 제3 인버터(I3)의 출력단자(QM_N)는 제4 인버터(I4)의 입력단자에 연결된다.
제2 데이터 전송회로(317)는 제2 전송신호(TRANM)에 응답하여 제2 래치(318)의 노드(QM_N)와 센싱노드(SO)를 서로 연결하기 위한 제15 스위칭 소자(T15)와, 반전된 제2 전송신호(TRANM_N)에 응답하여 제2 래치(318)의 노드(QM)와 센싱노드(SO)를 서로 연결하기 위한 제14 스위칭 소자(T14)를 포함한다. 제14 및 제15 스위칭 소자들(T14 및 T15)은 NMOS 트랜지스터로 구현된다.
제2 리셋/셋업 회로(319)는 제2 리셋신호(MRST)에 응답하여 제2 래치(318)를 리셋하기 위한 제16 스위칭 소자(T16)와, 제2 셋업신호(MSET)에 응답하여 제2 래치(318)를 셋업하기 위한 제17 스위칭 소자(T17)를 포함한다. 제16 및 제17 스위칭 소자들(T16 및 T17)은 NMOS 트랜지스터로 구현된다.
제3 래치(322)는 제20 스위칭 소자(T20) 및 제22 스위칭 소자(T22)로 구현된다. 제20 스위칭 소자(T20)는 제1 래치신호(TRANFF)에 응답하여 제2 래치(318)의 노드(QM_N)에 저장된 데이터를 제3 래치(322)의 노드(QF)에 저장한다. 제22 스위칭 소자(T22)는 노드(QF)에 저장된 데이터에 따라 턴온(turn on) 또는 턴오프(turn off)된다.
제3 전송회로(321)는 제3 전송신호(TRANF)에 응답하여 동작하는 NMOS 트랜지스터로 구현되며, 제3 전송신호(TRANF)와 제3 래치(318)에 저장된 데이터에 따라 센싱노드(SO)의 전위를 유지시키거나 센싱노드(SO)와 접지단자(Vss)를 서로 연결한다.
제4 래치(324)는 제23 스위칭 소자(T23) 및 제25 스위칭 소자(T25)로 구현된다. 제3 스위칭 소자(T23)는 제2 래치신호(TRANTT)에 응답하여 제2 래치(318)의 노드(QM_N)에 저장된 데이터를 제4 래치(324)의 노드(QT)에 저장한다. 제25 스위칭 소자(T25)는 노드(QT)에 저장된 데이터에 따라 턴온 또는 턴오프된다.
제4 전송회로(323)는 제4 전송신호(TRANT)에 응답하여 동작하는 NMOS 트랜지스터로 구현되며, 제4 전송신호(TRANT)와 제4 래치(324)에 저장된 데이터에 따라 센싱노드(SO)의 전위를 유지시키거나 센싱노드(SO)와 접지단자(Vss)를 서로 연결한다.
센싱데이터 전송회로(316)는 센싱노드(SO)의 전위에 응답하여 제10 스위칭 소자(T10)와 접지단자(Vss)를 서로 연결하는 제12 스위칭 소자(T12)와, 센싱노드(SO)의 전위에 응답하여 제11 스위칭 소자(T11)와 접지단자(Vss)를 서로 연결하는 제13 스위칭 소자(T13)와, 센싱노드(SO)의 전위에 응답하여 제16 스위칭 소자(T16)와 접지단자(Vss)를 서로 연결하는 제18 스위칭 소자(T18)를 포함한다. 제12, 제13 및 제18 스위칭 소자들(T12, T13 및 T18)은 NMOS 트랜지스터로 구현된다.
페이지버퍼 리셋 회로(320)는 페이지버퍼 리셋신호(PBRST)에 응답하여 제17 스위칭 소자(T17)와 접지단자(Vss)를 서로 연결하기 위한 제19 스위칭 소자(T19)를 포함하며, 제19 스위칭 소자(T19)는 NMOS 트랜지스터로 구현된다.
도 4는 본 발명의 제1 실시 예에 따른 소거 방법을 설명하기 위한 순서도이다.
도 4를 참조하면, 제1 실시 예에서는 선택된 메모리 셀 블럭의 모든 메모리 셀들에 소거전압을 인가한 후, 이븐 또는 오드 워드라인들(WLe 또는 WLo)과 이븐 또는 오드 비트라인들(BLe 또는 BLo)에 연관된 메모리 셀 그룹별로 소거 검증 동작을 수행한다. 소거 동작은 선택된 메모리 셀 블럭의 모든 메모리 셀들의 문턱전압이 목표레벨 이하로 낮아질 때까지 소거전압을 점진적으로 상승시키는 ISPE(incremental step pulse erase) 방식으로 실시한다. 이븐 또는 오드 워드라인들 및 이븐 또는 오드 비트라인들에 연관된 셀들을 각각 소거 검증하면 모든 셀들을 동시에 소거 검증할 때보다 백 패턴 디펜던시(back pattern dependency)를 저하시킬 수 있다. 여기서, 이븐 워드라인들(WLo)과 이븐 비트라인들(BLe)에 연관된 메모리 셀이라 함은, 선택된 메모리 셀 블럭에 포함된 다수의 셀 스트링들 중에서 이븐 비트라인들(BLe)에 연결된 이븐 셀 스트링들의 메모리 셀들 중에서도 이븐 워드라인들에 연결된 메모리 셀들을 의미한다. 따라서, 이븐 워드라인들(WLe)과 오드 비트라인들(BLo)에 연관된 메모리 셀은 오드 셀 스트링들의 메모리 셀들 중 이븐 워드라인들에 연결된 메모리 셀이며, 오드 워드라인들(WLo)과 이븐 비트라인들(BLe)에 연관된 메모리 셀은 이븐 셀 스트링들의 메모리 셀들 중 오드 워드라인들에 연결된 메모리 셀이며, 오드 워드라인들(WLo)과 오드 비트라인들(BLo)에 연관된 메모리 셀은 오드 셀 스트링들의 메모리 셀들 중 오드 워드라인들에 연결된 메모리 셀을 의미한다.
제1 실시 예에 따른 소거 방법을 구체적으로 설명하면 다음과 같다.
소거전압 인가( S301 )
소거 동작이 시작되면, 선택된 메모리 셀 블럭의 웰(well)에 양의 소거전압을 인가하고 모든 워드라인들(WLe 및 WL0)에는 접지전압을 인가하여, 선택된 메모리 셀 블럭에 포함된 메모리 셀들의 문턱전압을 낮춘다. 이때, 소거 동작의 효율을 증가시키기 위하여, 이븐 및 오드 비트라인들(BLe 및 BLo)에도 양의 전압을 인가할 수 있다.
제1 소거 검증( S302 )
제1 센싱 기준 레벨에 따라 이븐 워드라인들(WLe) 및 이븐 비트라인들(BLe)에 연관된 셀들에 대한 소거 검증 동작을 실시한다. 구체적으로, 이븐 비트라인들(BLe)을 프리차지한 후, 이븐 워드라인들(WLe)에는 검증전압(예컨데, 0V)을, 오드 워드라인들(WLo)에는 검증 패스전압(양의 전압)을 인가하여 이븐 워드라인들(WLe) 및 이븐 비트라인들(BLe)에 연관된 셀들에 대한 소거 검증 동작을 실시한다.
제1 패스/ 페일 판단( S303 )
'S302' 단계의 소거 검증 결과, 프리차지되었던 모든 이븐 비트라인들(BLe)의 전위가 제1 센싱 기준 레벨 이하로 낮아졌으면 소거 검증 동작이 패스(pass)되지만, 적어도 하나 이상의 이븐 비트라인(BLe)의 전위가 제1 센싱 기준 레벨 이하로 낮아지지 않았으면, 즉 미소거 셀이 검출되면 소거 검증 동작에서 소거 동작은 페일(fail)로 판단된다. 이처럼, 미소거 셀이 검출되면, 'S310' 단계를 실시하여 소거전압을 상승시키고, 상승된 소거전압을 선택된 셀 블럭의 웰에 인가하여 선택된 셀 블럭의 소거동작을 재실시한다(S301).
제2 소거 검증( S304 )
'S303' 단계에서, 이븐 워드라인들(WLe)과 이븐 비트라인들(BLe)에 연관된 메모리 셀들에 대한 소거 검증 동작이 패스되면, 제1 센싱 기준 레벨에 따라 이븐 워드라인들(WLe) 및 오드 비트라인들(BLo)에 연관된 셀들에 대한 소거 검증 동작을 실시한다. 구체적으로, 오드 비트라인들(BLo)을 프리차지한 후, 이븐 워드라인들(WLe)에는 검증전압(예컨데, 0V)을, 오드 워드라인들(WLo)에는 검증 패스전압(양의 전압)을 인가하여 이븐 워드라인들(WLe) 및 오드 비트라인들(BLo)에 연관된 셀들에 대한 소거 검증 동작을 실시한다.
제2 패스/ 페일 판단( S305 )
'S304' 단계의 소거 검증 결과, 프리차지되었던 모든 오드 비트라인들(BLo)의 전위가 제1 센싱 기준 레벨 이하로 낮아졌으면 소거 검증 동작이 패스(pass)되지만, 적어도 하나 이상의 오드 비트라인(BLo)의 전위가 제1 센싱 기준 레벨 이하로 낮아지지 않았으면 소거 검증 동작에서 소거 동작은 페일(fail)로 판단된다. 소거 동작이 페일되면, 'S310' 단계를 실시하여 소거전압을 상승시키고, 상승된 소거전압을 선택된 셀 블럭의 웰에 인가하여 선택된 셀 블럭의 소거동작을 재실시한다(S301).
제3 소거 검증( S306 )
'S305' 단계에서, 이븐 워드라인들(WLe)과 오드 비트라인들(BLo)에 연관된 메모리 셀들에 대한 소거 검증 동작이 패스되면, 제1 센싱 기준 레벨에 따라 오드 워드라인들(WLo) 및 이븐 비트라인들(BLe)에 연관된 셀들에 대한 소거 검증 동작을 실시한다. 구체적으로, 이븐 비트라인들(BLe)을 프리차지한 후, 오드 워드라인들(WLo)에는 검증전압(예컨데, 0V)을, 이븐 워드라인들(WLe)에는 검증 패스전압(양의 전압)을 인가하여 오드 워드라인들(WLo) 및 이븐 비트라인들(BLe)에 연관된 셀들에 대한 소거 검증 동작을 실시한다.
제3 패스/ 페일 판단( S307 )
'S306' 단계의 소거 검증 결과, 프리차지되었던 모든 이븐 비트라인들(BLe)의 전위가 제1 센싱 기준 레벨 이하로 낮아졌으면 소거 검증이 패스(pass)되지만, 적어도 하나 이상의 이븐 비트라인(BLe)의 전위가 제1 센싱 기준 레벨 이하로 낮아지지 않았으면 소거 검증 동작에서 소거 동작은 페일(fail)로 판단된다. 소거 동작이 페일되면, 'S310' 단계를 실시하여 소거전압을 상승시키고, 상승된 소거전압을 선택된 셀 블럭의 웰에 인가하여 선택된 셀 블럭의 소거동작을 재실시한다(S301).
제4 소거 검증( S308 )
'S307' 단계에서, 오드 워드라인들(WLo)과 이븐 비트라인들(BLe)에 연관된 메모리 셀들에 대한 소거 검증 동작이 패스되면, 제1 센싱 기준 레벨에 따라 오드 워드라인들(WLo) 및 오드 비트라인들(BLo)에 연관된 셀들에 대한 소거 검증 동작을 실시한다. 구체적으로, 오드 비트라인들(BLo)을 프리차지한 후, 오드 워드라인들(WLo)에는 검증전압(예컨데, 0V)을, 이븐 워드라인들(WLe)에는 검증 패스전압(양의 전압)을 인가하여 오드 워드라인들(WLo) 및 오드 비트라인들(BLo)에 연관된 셀들에 대한 소거 검증 동작을 실시한다.
제4 패스/ 페일 판단( S309 )
'S308' 단계의 소거 검증 결과, 프리차지되었던 모든 이븐 비트라인들(BLe)의 전위가 제1 센싱 기준 레벨 이하로 낮아졌으면 소거 검증이 패스(pass)되지만, 적어도 하나 이상의 이븐 비트라인(BLe)의 전위가 제1 센싱 기준 레벨 이하로 낮아지지 않았으면 소거 검증 동작에서 소거 동작은 페일(fail)로 판단된다. 소거 동작이 페일되면, 'S310' 단계를 실시하여 소거전압을 상승시키고, 상승된 소거전압을 선택된 셀 블럭의 웰에 인가하여 선택된 셀 블럭의 소거동작을 재실시한다(S301).
제4 패스/페일 판단(S309) 단계가 패스되면, 선택된 메모리 셀 블럭의 모든 메모리 셀들에 대한 소거 검증 동작이 패스된 것이므로 선택된 메모리 셀 블럭에 대한 소거 동작이 종료된다.
도 5는 본 발명의 제2 실시 예에 따른 소거 방법을 설명하기 위한 순서도이다.
도 5를 참조하면, 상술한 제1 실시 예와 같이 선택된 메모리 셀 블럭 전체에 소거전압을 인가한 후, 이븐 또는 오드 워드라인들(WLe 또는 WLo)과 이븐 또는 오드 비트라인들(BLe 또는 BLo)에 연관된 메모리 셀 별로 소거 검증 동작을 각각 수행하되, 각각의 소거 검증 동작에서 소거 동작이 페일로 판단될 경우 소거 검증 동작의 센싱 기준 레벨을 높여 추가 소거 검증 동작을 실시한다. 이로써, 모든 셀들을 동시에 소거 검증할 때보다 백 패턴 디펜던시(back pattern dependency)를 저하시킬 수 있으며, 검증 동작의 센싱 기준 레벨을 높임으로써 과도한 소거에 따른 스트레스 증가를 억제할 수 있다. 소거 동작은 선택된 메모리 셀 블럭의 모든 메모리 셀들의 문턱전압이 목표레벨 이하로 낮아질 때까지 소거전압을 점진적으로 상승시키는 ISPE(incremental step pulse erase) 방식으로 실시한다. 여기서, 이븐 워드라인들(WLo)과 이븐 비트라인들(BLe)에 연관된 메모리 셀이라 함은, 선택된 메모리 셀 블럭에 포함된 다수의 셀 스트링들 중에서 이븐 비트라인들(BLe)에 연결된 이븐 셀 스트링들의 메모리 셀들 중에서도 이븐 워드라인들에 연결된 메모리 셀들을 의미한다. 따라서, 이븐 워드라인들(WLe)과 오드 비트라인들(BLo)에 연관된 메모리 셀은 오드 셀 스트링들의 메모리 셀들 중 이븐 워드라인들에 연결된 메모리 셀이며, 오드 워드라인들(WLo)과 이븐 비트라인들(BLe)에 연관된 메모리 셀은 이븐 셀 스트링들의 메모리 셀들 중 오드 워드라인들에 연결된 메모리 셀이며, 오드 워드라인들(WLo)과 오드 비트라인들(BLo)에 연관된 메모리 셀은 오드 셀 스트링들의 메모리 셀들 중 오드 워드라인들에 연결된 메모리 셀을 의미한다.
제2 실시 예에 따른 소거 방법을 구체적으로 설명하면 다음과 같다.
소거전압 인가( S401 )
소거 동작이 시작되면, 선택된 메모리 셀 블럭의 웰(well)에 양의 소거전압을 인가하고 모든 워드라인들(WLe 및 WLo)에는 접지전압을 인가하여, 선택된 메모리 셀 블럭에 포함된 메모리 셀들의 문턱전압을 낮춘다. 이때, 소거 동작의 효율을 증가시키기 위하여, 이븐 및 오드 비트라인들(BLe 및 BLo)에도 양의 전압을 인가할 수 있다.
제1 소거 검증( S402 )
제1 센싱 기준 레벨에 따라 이븐 워드라인들(WLe) 및 이븐 비트라인들(BLe)에 연관된 셀들에 대한 소거 검증 동작을 실시한다. 구체적으로, 제1 센싱 기준 레벨은 도 3의 센싱신호(PBSENSE)에 따라 결정되는데, 센싱신호(PBSENSE)의 레벨과 소거 검증 동작에서의 센싱 기준 레벨은 서로 비례한다. 따라서, 제1 센싱 기준 레벨은 다수의 테스트 결과를 토대로 하여 최적화된 레벨로 결정되며, 이를 위해 센싱신호(PBSENSE)의 레벨 또한 최적화되어 결정된다.
소거 검증 동작을 수행하기 위하여 이븐 비트라인들(BLe)을 프리차지한 후, 이븐 워드라인들(WLe)에는 검증전압(예컨데, 0V)을, 오드 워드라인들(WLo)에는 검증 패스전압(양의 전압)을 인가하여 이븐 워드라인들(WLe) 및 이븐 비트라인들(BLe)에 연관된 셀들에 대한 소거 검증 동작을 실시한다.
제1 패스/ 페일 판단( S403 )
'S402' 단계의 소거 검증 결과, 프리차지되었던 모든 이븐 비트라인들(BLe)의 전위가 제1 센싱 기준 레벨 이하로 낮아졌으면 소거 검증 동작이 패스(pass)되지만, 적어도 하나 이상의 이븐 비트라인(BLe)들의 전위가 제1 센싱 기준 레벨 이하로 낮아지지 않았으면 미소거 셀이 검출된 것이므로 소거 동작은 페일(fail)된다.
제1 추가 소거 검증( S404 )
'S403' 단계에서, 미소거 셀이 검출되면, 추가 소거 검증 동작을 수행하기 위하여 이븐 비트라인들(BLe)을 모두 프리차지한 후, 이븐 워드라인들(WLe)에는 검증전압(예컨데, 0V)을, 오드 워드라인들(WLo)에는 검증 패스전압(양의 전압)을 인가하여 제1 센싱 기준 레벨보다 높은 제2 센싱 기준 레벨에 따라 이븐 워드라인들(WLe) 및 이븐 비트라인들(BLe)에 연관된 셀들에 대한 소거 검증 동작을 실시하고, 소거 검증 동작이 패스 또는 페일되었는지를 판단한다. 즉, 'S403' 단계에서, 소거 동작이 페일로 판단되면, 'S402' 단계의 제1 센싱 기준 레벨에 오프셋(offset)을 적용하여 제1 기준레벨보다 높은 제2 기준레벨에 따라 소거 검증 동작을 추가로 실시한다. 제1 센싱 기준 레벨에서 제2 센싱 기준 레벨로 높이기 위해서는, 페이지 버퍼들에 인가되는 센싱신호(PBSENSE)의 레벨을 낮추면 된다.
제1 센싱 기준 레벨에서 제2 센싱 기준 레벨로 높이는 이유는, 반도체 장치의 프로그램 및 소거 동작을 반복하여 수행하다 보면, 메모리 셀 하부의 접합영역(junction)이 열화되는데, 접합영역의 열화로 인해 소거 검증 동작 시 선택된 셀 스트링에 흐르는 전류(Itrip current)가 작게 인식될 수 있으며, 이에 따라 실질적으로 소거 완료된 셀이 프로그램된 셀로 잘못 인식될 수 있는데, 이러한 오류를 방지하기 위함이다. 따라서, 소거 검증 동작 시 센싱 기준 레벨을 높이면, 프로그램된 셀로 잘못 인식된 셀들을 소거 셀로 바르게 인식할 수 있다. 따라서, 제2 기준레벨은 반도체 소자의 싸이클링(cycling) 횟수 증가로 인한 접합영역의 열화 정도를 테스트한 결과에 따라 결정하는 것이 바람직하며, 결정된 값은 고정되어 사용된다. 즉, 제1 센싱 기준 레벨과 제2 센싱 기준 레벨은 각각 고정된 레벨 값을 갖는다.
'S404' 단계에서 추가 소거 검증 동작 결과, 프리차지되었던 모든 이븐 비트라인들(BLe)의 전위가 제2 센싱 기준 레벨 이하로 낮아졌으면, 추가 소거 검증 동작이 패스(pass)되지만, 적어도 하나 이상의 이븐 비트라인(BLe)들의 전위가 제2 센싱 기준 레벨 이하로 낮아지지 않았으면 추가 소거 검증 동작에서 소거 동작은 페일(fail)로 판단된다.
추가 소거 검증 동작에서도 소거 동작이 페일로 판단되면, 'S414' 단계를 실시하여 소거전압을 상승시키고, 상승된 소거전압을 선택된 셀 블럭의 웰에 인가하여 선택된 셀 블럭의 소거 동작을 재실시한다(S401).
제2 소거 검증( S405 )
'S403' 단계 또는 'S404' 단계의 소거 검증 동작이 패스되면, 제1 센싱 기준 레벨에 따라 이븐 워드라인들(WLe) 및 오드 비트라인들(BLo)에 연관된 셀들에 대한 소거 검증 동작을 실시한다. 구체적으로, 오드 비트라인들(BLo)을 프리차지한 후, 이븐 워드라인들(WLe)에는 검증전압(예컨데, 0V)을, 오드 워드라인들(WLo)에는 검증 패스전압(양의 전압)을 인가하여 이븐 워드라인들(WLe) 및 오드 비트라인들(BLo)에 연관된 셀들에 대한 소거 검증 동작을 실시한다.
제2 패스/ 페일 판단( S406 )
'S405' 단계의 소거 검증 결과, 프리차지되었던 모든 오드 비트라인들(BLo)의 전위가 제1 센싱 기준 레벨 이하로 낮아졌으면 소거 검증 동작이 패스(pass)되지만, 적어도 하나 이상의 오드 비트라인(BLo)의 전위가 제1 센싱 기준 레벨 이하로 낮아지지 않았으면 소거 검증 동작에서 소거 동작은 페일(fail)로 판단된다.
제2 추가 소거 검증( S407 )
'S406' 단계에서, 소거 동작이 페일되면, 추가 소거 검증 동작을 수행하기 위하여 오드 비트라인들(BLo)을 모두 프리차지한 후, 이븐 워드라인들(WLe)에는 검증전압(예컨데, 0V)을, 오드 워드라인들(WLo)에는 검증 패스전압(양의 전압)을 인가하여 제1 센싱 기준 레벨보다 높은 제2 센싱 기준 레벨에 따라 이븐 워드라인들(WLe) 및 오드 비트라인들(BLo)에 연관된 셀들에 대한 소거 검증 동작을 실시하고, 소거 동작이 패스 또는 페일되었는지를 판단한다. 즉, 'S406' 단계에서, 소거 동작이 페일되면, 제1 센싱 기준 레벨에 오프셋(offset)을 적용하여 제1 센싱 기준 레벨보다 높은 제2 센싱 기준 레벨에 따라 소거 검증 동작을 추가로 실시한다.
'S407' 단계의 추가 소거 검증 동작 결과, 프리차지되었던 모든 오드 비트라인들(BLo)의 전위가 제2 센싱 기준 레벨 이하로 낮아졌으면, 추가 소거 검증 동작이 패스(pass)되지만, 적어도 하나 이상의 오드 비트라인(BLo)들의 전위가 제2 센싱 기준 레벨 이하로 낮아지지 않았으면 추가 소거 검증 동작에서 소거 동작은 페일(fail)로 판단된다.
추가 소거 검증 동작에서도 소거 동작이 페일로 판단되면, 'S414' 단계를 실시하여 소거전압을 상승시키고, 상승된 소거전압을 선택된 셀 블럭의 웰에 인가하여 선택된 셀 블럭의 소거동작을 재실시한다(S401).
제3 소거 검증( S408 )
'S406' 단계 또는 'S407' 단계의 소거 검증 동작이 패스되면, 제1 센싱 기준 레벨에 따라 오드 워드라인들(WLo) 및 이븐 비트라인들(BLe)에 연관된 셀들에 대한 소거 검증 동작을 실시한다. 구체적으로, 이븐 비트라인들(BLe)을 프리차지한 후, 오드 워드라인들(WLo)에는 검증전압(예컨데, 0V)을, 이븐 워드라인들(WLe)에는 검증 패스전압(양의 전압)을 인가하여 오드 워드라인들(WLo) 및 이븐 비트라인들(BLe)에 연관된 셀들에 대한 소거 검증 동작을 실시한다.
제3 패스/ 페일 판단( S409 )
'S408' 단계의 소거 검증 결과, 프리차지되었던 모든 이븐 비트라인들(BLe)의 전위가 제1 센싱 기준 레벨 이하로 낮아졌으면 소거 검증 동작이 패스(pass)되지만, 적어도 하나 이상의 이븐 비트라인(BLe)의 전위가 제1 센싱 기준 레벨 이하로 낮아지지 않았으면 소거 검증 동작에서 소거 동작은 페일(fail)로 판단된다.
제3 추가 소거 검증( S410 )
'S409' 단계에서, 소거 동작이 페일되면, 추가 소거 검증 동작을 수행하기 위하여 이븐 비트라인들(BLe)을 모두 프리차지한 후, 오드 워드라인들(WLo)에는 검증전압(예컨데, 0V)을, 이븐 워드라인들(WLe)에는 검증 패스전압(양의 전압)을 인가하여 제1 센싱 기준 레벨보다 높은 제2 센싱 기준 레벨에 따라 오드 워드라인들(WLo) 및 이븐 비트라인들(BLe)에 연관된 셀들에 대한 소거 검증 동작을 실시하고, 소거 검증 동작에서 소거 동작이 패스 또는 페일되었는지를 판단한다. 즉, 'S409' 단계에서, 소거 동작이 페일로 판단되면, 제1 센싱 기준 레벨에 오프셋(offset)을 적용하여 제1 센싱 기준 레벨보다 높은 제2 센싱 기준 레벨에 따라 소거 검증 동작을 추가로 실시한다.
'S410' 단계의 추가 소거 검증 동작 결과, 프리차지되었던 모든 이븐 비트라인들(BLe)의 전위가 제2 센싱 기준 레벨 이하로 낮아졌으면, 추가 소거 검증 동작이 패스(pass)되지만, 적어도 하나 이상의 이븐 비트라인(BLe)들의 전위가 제2 센싱 기준 레벨 이하로 낮아지지 않았으면 추가 소거 검증 동작에서 소거 동작은 페일(fail)로 판단된다.
추가 소거 검증 동작에서 소거 동작이 페일로 판단되면, 'S414' 단계를 실시하여 소거전압을 상승시키고, 상승된 소거전압을 선택된 셀 블럭의 웰에 인가하여 선택된 셀 블럭의 소거동작을 재실시한다(S401).
제4 소거 검증( S411 )
'S409' 단계 또는 'S410' 단계의 소거 검증 동작이 패스되면, 제1 센싱 기준 레벨에 따라 오드 워드라인들(WLo) 및 오드 비트라인들(BLo)에 연관된 셀들에 대한 소거 검증 동작을 실시한다. 구체적으로, 오드 비트라인들(BLo)을 프리차지한 후, 오드 워드라인들(WLo)에는 검증전압(예컨데, 0V)을, 이븐 워드라인들(WLe)에는 검증 패스전압(양의 전압)을 인가하여 오드 워드라인들(WLo) 및 오드 비트라인들(BLo)에 연관된 셀들에 대한 소거 검증 동작을 실시한다.
제4 패스/ 페일 판단( S412 )
'S411' 단계의 소거 검증 결과, 프리차지되었던 모든 오드 비트라인들(BLo)의 전위가 제1 센싱 기준 레벨 이하로 낮아졌으면 소거 검증 동작이 패스(pass)되지만, 적어도 하나 이상의 오드 비트라인들(BLo)의 전위가 제1 센싱 기준 레벨 이하로 낮아지지 않았으면 소거 검증 동작에서 소거 동작은 페일(fail)로 판단된다.
제4 추가 소거 검증( S413 )
'S412' 단계에서, 소거 동작이 페일로 판단되면, 추가 소거 검증 동작을 수행하기 위하여 오드 비트라인들(BLo)을 모두 프리차지한 후, 오드 워드라인들(WLo)에는 검증전압(예컨데, 0V)을, 이븐 워드라인들(WLe)에는 검증 패스전압(양의 전압)을 인가하여 제1 센싱 기준 레벨보다 높은 제2 센싱 기준 레벨에 따라 오드 워드라인들(WLo) 및 오드 비트라인들(BLo)에 연관된 셀들에 대한 소거 검증 동작을 실시하고, 소거 동작이 패스 또는 페일되었는지를 판단한다. 즉, 'S412' 단계에서, 소거 동작이 페일로 판단되면, 제1 센싱 기준 레벨에 오프셋(offset)을 적용하여 제1 센싱 기준 레벨보다 높은 제2 센싱 기준 레벨에 따라 소거 검증 동작을 추가로 실시한다.
'S413' 단계의 추가 소거 검증 동작 결과, 프리차지되었던 모든 오드 비트라인들(BLo)의 전위가 제2 센싱 기준 레벨 이하로 낮아졌으면, 추가 소거 검증 동작이 패스(pass)되지만, 적어도 하나 이상의 오드 비트라인들(BLo)의 전위가 제2 센싱 기준 레벨 이하로 낮아지지 않았으면 추가 소거 검증 동작에서 소거 동작은 페일(fail)로 판단된다.
추가 소거 검증 동작에서 소거 동작이 페일로 판단되면, 'S414' 단계를 실시하여 소거전압을 상승시키고, 상승된 소거전압을 선택된 셀 블럭의 웰에 인가하여 선택된 셀 블럭의 소거동작을 재실시한다(S401).
제4 패스/페일 판단(S412) 단계 또는 제4 추가 소거 검증(S413)가 패스되면, 선택된 메모리 셀 블럭의 모든 메모리 셀들에 대한 소거 검증 동작이 패스된 것이므로 선택된 메모리 셀 블럭에 대한 소거 동작이 종료된다.
도 6은 본 발명의 제3 실시 예에 따른 소거 방법을 설명하기 위한 순서도이다.
도 6을 참조하면, 상술한 제2 실시 예와 같이 선택된 메모리 셀 블럭 전체에 소거전압을 인가한 후, 선택된 메모리 셀들의 소거 검증 동작을 실시하고, 소거 검증 동작 결과 소거 동작이 페일로 판단된 경우 센싱 기준 레벨을 높여 추가 소거 검증 동작을 실시하되, 선택된 메모리 셀 블럭의 메모리 셀들을 이븐 비트라인들(BLe)과 오드 비트라인들(BLo)에 연관된 셀들로만 구분함으로써 소거 검증 동작의 시간을 단축할 수 있다. 즉, 제3 실시 예에서는, 이븐 비트라인들(BLe)에 연결된 이븐 셀 스트링들의 모든 메모리 셀들에 대하여 소거 검증 동작을 실시하고, 오드 비트라인들(BLo)에 연결된 오드 셀 스트링들의 모든 메모리 셀들에 대하여 소거 검증 동작을 실시한다.
제3 실시 예에 따른 소거 방법을 구체적으로 설명하면 다음과 같다.
소거전압 인가( S501 )
소거 동작이 시작되면, 선택된 메모리 셀 블럭의 웰(well)에 양의 소거전압을 인가하고 모든 워드라인들(WL; WLe 및 WLo)에는 접지전압을 인가하여, 선택된 메모리 셀 블럭에 포함된 메모리 셀들의 문턱전압을 낮춘다. 이때, 소거 동작의 효율을 증가시키기 위하여, 이븐 및 오드 비트라인들(BLe 및 BLo)에도 양의 전압을 인가할 수 있다.
제1 소거 검증( S502 )
제1 센싱 기준 레벨에 따라 이븐 비트라인들(BLe)에 연관된 모든 셀들에 대한 소거 검증 동작을 실시한다. 구체적으로, 제1 센싱 기준 레벨은 도 3의 센싱신호(PBSENSE)에 따라 결정되는데, 센싱신호(PBSENSE)의 레벨과 소거 검증 동작에서의 센싱 기준 레벨은 서로 비례한다. 따라서, 제1 센싱 기준 레벨은 다수의 테스트 결과를 토대로 하여 최적화된 레벨로 결정되며, 이를 위해 센싱신호(PBSENSE)의 레벨 또한 최적화되어 결정된다.
소거 검증 동작을 수행하기 위하여 이븐 비트라인들(BLe)을 프리차지한 후, 모든 워드라인들(WL)에는 검증전압(예컨데, 0V)을 인가하여, 이븐 비트라인(BLe)에 연관된 모든 셀들에 대한 소거 검증 동작을 실시한다.
제1 패스/ 페일 판단( S503 )
'S502' 단계의 소거 검증 결과, 프리차지되었던 모든 이븐 비트라인들(BLe)의 전위가 제1 센싱 기준 레벨 이하로 낮아졌으면 소거 검증 동작이 패스(pass)되지만, 적어도 하나 이상의 이븐 비트라인(BLe)들의 전위가 제1 센싱 기준 레벨 이하로 낮아지지 않았으면 소거 검증 동작에서 소거 동작은 페일(fail)로 판단된다.
제1 추가 소거 검증( S504 )
'S503' 단계에서, 소거 동작이 페일되면, 추가 소거 검증 동작을 수행하기 위하여 이븐 비트라인들(BLe)을 모두 프리차지한 후, 모든 워드라인들(WL)에 검증전압(예컨대, 0V)을 인가하여 제1 센싱 기준 레벨보다 높은 제2 센싱 기준 레벨에 따라 이븐 비트라인들(BLe)에 연관된 모든 셀들에 대한 소거 검증 동작을 실시하고, 소거 검증 동작에서 소거 동작이 패스 또는 페일되었는지를 판단한다. 즉, 'S503' 단계에서, 소거 동작이 페일되면, 'S502' 단계의 제1 센싱 기준 레벨에 오프셋(offset)을 적용하여 제1 센싱 기준 레벨보다 높은 제2 센싱 기준 레벨에 따라 소거 검증 동작을 추가로 실시한다. 제1 센싱 기준 레벨에서 제2 센싱 기준 레벨로 높이기 위해서는, 페이지 버퍼들에 인가되는 센싱신호(PBSENSE)의 레벨을 낮추면 된다.
제1 기준레벨에서 제2 기준레벨로 높이는 이유는, 반도체 장치의 프로그램 및 소거 동작을 반복하여 수행하다 보면, 메모리 셀 하부의 접합영역(junction)이 열화되는데, 접합영역의 열화로 인해 소거 검증 동작 시 선택된 셀 스트링에 흐르는 전류(Itrip current)가 작게 인식될 수 있으며, 이에 따라 실질적으로 소거 완료된 셀이 프로그램된 셀로 잘못 인식될 수 있는데, 이러한 오류를 방지하기 위함이다. 제2 센싱 기준 레벨은 반도체 소자의 싸이클링(cycling) 횟수 증가로 인한 접합영역의 열화 정도를 테스트한 결과에 따라 결정하는 것이 바람직하며, 결정된 값은 고정되어 사용된다. 즉, 제1 센싱 기준 레벨과 제2 센싱 기준 레벨은 각각 고정된 레벨 값을 갖는다.
'S504' 단계에서 추가 소거 검증 동작 결과, 프리차지되었던 이븐 비트라인들(BLe)의 전위가 모두 제2 센싱 기준 레벨 이하로 낮아졌으면 추가 소거 검증 동작이 패스(pass)되지만, 적어도 하나 이상의 이븐 비트라인(BLe)들의 전위가 제2 센싱 기준 레벨 이하로 낮아지지 않았으면 추가 소거 검증 동작에서 소거 동작은 페일(fail)로 판단된다.
추가 소거 검증 동작에서 소거 동작이 페일로 판단되면, 'S508' 단계를 실시하여 소거전압을 상승시키고, 상승된 소거전압을 선택된 셀 블럭의 웰에 인가하여 선택된 셀 블럭의 소거동작을 재실시한다(S501).
제2 소거 검증( S505 )
'S503' 단계 또는 'S504' 단계의 소거 검증 동작이 패스되면, 제1 센싱 기준 레벨에 따라 오드 비트라인들(BLo)에 연관된 모든 셀들에 대한 소거 검증 동작을 실시한다. 구체적으로, 오드 비트라인들(BLo)을 프리차지한 후, 모든 워드라인들(WL)에는 검증전압(예컨데, 0V)을 인가하여 오드 비트라인들(BLo)에 연관된 모든 메모리 셀들에 대한 소거 검증 동작을 실시한다.
제2 패스/ 페일 판단( S506 )
'S505' 단계의 소거 검증 결과, 프리차지되었던 오드 비트라인들(BLo)의 전위가 모두 제1 센싱 기준 레벨 이하로 낮아졌으면 소거 검증 동작이 패스(pass)되지만, 적어도 하나 이상의 오드 비트라인들(BLo)의 전위가 제1 센싱 기준 레벨 이하로 낮아지지 않았으면 소거 검증 동작에서 소거 동작은 페일(fail)로 판단된다.
제2 추가 소거 검증( S507 )
'S506' 단계에서, 소거 동작이 페일되면, 추가 소거 검증 동작을 수행하기 위하여 오드 비트라인들(BLo)을 모두 프리차지한 후, 모든 워드라인들(WL)에는 검증전압(예컨데, 0V)을 인가하여 제1 센싱 기준 레벨보다 높은 제2 센싱 기준 레벨에 따라 오드 비트라인들(BLo)에 연관된 모든 셀들에 대한 소거 검증 동작을 실시하고, 소거 동작이 패스 또는 페일되었는지를 판단한다. 즉, 'S506' 단계에서, 소거 동작이 페일되면, 제1 센싱 기준 레벨에 오프셋(offset)을 적용하여 제1 센싱 기준 레벨보다 높은 제2 센싱 기준 레벨에 따라 소거 검증 동작을 추가로 실시한다.
'S507' 단계의 추가 소거 검증 동작 결과, 프리차지되었던 오드 비트라인들(BLo)의 전위가 모두 제2 센싱 기준 레벨 이하로 낮아졌으면, 추가 소거 검증 동작이 패스(pass)되지만, 적어도 하나 이상의 오드 비트라인들(BLo)의 전위가 제2 센싱 기준 레벨 이하로 낮아지지 않았으면 추가 소거 검증 동작에서 소거 동작은 페일(fail)로 판단된다.
추가 소거 검증 동작에서 소거 동작이 페일로 판단되면, 'S508' 단계를 실시하여 소거전압을 상승시키고, 상승된 소거전압을 선택된 셀 블럭의 웰에 인가하여 선택된 셀 블럭의 소거동작을 재실시한다(S501).
제2 패스/페일 판단(S506) 단계 또는 제2 추가 소거 검증(S507) 단계가 패스되면, 선택된 메모리 셀 블럭의 모든 메모리 셀들에 대한 소거 검증 동작이 패스된 것이므로 선택된 메모리 셀 블럭에 대한 소거 동작이 종료된다.
도 7은 본 발명의 소거 방법에 따른 페이지 버퍼의 구동 방법을 설명하기 위한 타이밍도이다.
도 7을 참조하면, 소거 검증 동작 시 페이지 버퍼에 인가되는 센싱신호(PBSENSE)를 제어하여 소거 검증 동작의 센싱 기준 레벨을 조절할 수 있다. 소거 검증 동작이 시작되면, 프리차지 구간에서는 선택된 비트라인들을 프리차지하기 위하여 제1 전압(V1)의 센싱신호(PBSENSE)를 제7 스위칭 소자(도 3의 T07)에 인가한다.
도 3의 페이지 버퍼를 참조하여 구체적으로 설명하면 다음과 같다.
비트라인들을 프리차지하기 위해서는, 페이지 버퍼(300)의 제6 스위칭 소자(T06)에 하이의 비트라인 프리차지 신호(PRECHBL)를 인가하여 센싱노드(SO)를 프리차지한다. 이어서, 프리차지 구간에서 제7 스위칭 소자(T07)에 제1 전압의 센싱신호(PBSENSE)를 인가하고, 하이의 이븐 또는 오드 선택신호(PB_SELE 또는 PB_SELO)를 제3 또는 제4 스위칭 소자(T03 또는 T04)에 인가하면 선택된 비트라인과 프리차지된 센싱노드(SO)가 서로 연결되어 선택된 비트라인이 프리차지된다.
선택된 비트라인이 이븐 비트라인(BLe)이고 센싱전압(PBSENSE)이 제1 센싱 기준 레벨에 대응하는 제1 전압(V1)인 경우를 설명하면 다음과 같다. 프리차지 구간 동안, 이븐 비트라인들(BLe)은 제1 전압(V1)에 따라 제1 프리차지 레벨까지 프리차지된다(710). 평가구간 동안, 선택된 메모리 셀들의 상태가 이븐 비트라인들(BLe)에 반영되는데, 프로그램된 셀들에 연관된 이븐 비트라인들(710의 P)에서는 제1 프리차지 레벨이 유지되며, 소거된 셀들에 연관된 이븐 비트라이들(710의 E)에서는 제1 프리차지 레벨이 저하된다. 이어서, 센싱구간 동안, 센싱신호(PBSENSE)를 제1 전압(V1)보다 낮은 제2 전압(V2)으로 인가하면 검증레벨에 따라 해당 메모리 셀의 상태를 판단하게 된다. 예를 들어, 해당 비트라인들의 전위가 검증레벨보다 낮으면 선택된 셀들을 소거된 셀로 판단하게 된다. 하지만, 소거되었더라도 센싱구간에서 검증레벨보다 높게 센싱된 셀들은 프로그램된 셀로 잘못 판단될 수 있다.
상술한 예에서는, 프리차지 구간에서 센싱신호(PBSENSE)의 레벨을 낮추어 센싱 기준 레벨을 높이는 효과를 얻었으나, 센싱구간에서 센싱신호(PBSENSE)의 레벨을 제2 전압(V2)보다 높여도 소거 검증 동작의 센싱 기준 레벨을 높이는 효과를 얻을 수 있으므로, 상술한 방법 외에도 소거 검증 동작시 센싱신호(PBSENSE)의 레벨을 다양한 방법으로 조절하여 센싱 기준 레벨을 높일 수 있다.
상술한 바와 같이, 소거 검증 동작의 센싱 기준 레벨을 높임으로써, 싸이클링 횟수 증가로 인해 전기적 특성이 열화된 반도체 소자의 신뢰도를 개선할 수 있다. 또한, 과도하게 소거 동작이 반복되는 것을 방지할 수 있으므로, 소거 동작 시간을 단축할 수 있고, 이에 따라 반도체 소자가 받는 스트레스를 감소시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
110: 메모리 셀 어레이 120: 제어회로
130: 전압 생성 회로 140: 로우 디코더
150: 페이지 버퍼 그룹 160: 컬럼 선택 회로
170: 입출력 회로 180: 패스/페일 판단 회로
200: 비트라인 선택회로 300: 페이지 버퍼

Claims (16)

  1. 다수의 메모리 셀들을 포함하는 메모리 셀 블록;
    소거 동작 시 상기 메모리 셀들에 소거 전압을 인가하고, 소거 검증 동작 시 상기 메모리 셀들의 워드라인들에 인가되는 소거 검증 전압에 의한 비트라인들의 전압 변화를 센싱하여 미소거 셀을 검출하도록 구성된 주변회로들; 및
    상기 소거 검증 동작에서 상기 미소거 셀이 검출되면, 상기 비트라인들의 전압 변화를 판단하기 위한 센싱 기준 레벨을 변경하여 상기 소거 검증 동작을 재실시하도록 상기 주변회로들을 제어하는 제어회로를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제어회로는 상기 소거 검증 동작을 재실시할 때, 상기 센싱 기준 레벨을 높이는 반도체 장치.
  3. 제1항에 있어서,
    상기 제어회로는 상기 센싱 기준 레벨을 변경하기 위하여, 페이지 버퍼의 센싱노드와 선택된 비트라인을 연결하기 위한 스위칭 소자에 인가되는 센싱신호의 레벨을 변경하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제어회로는 상기 미소거 셀이 검출되면, 상기 센싱신호의 레벨을 상기 소거 검증 동작시 사용된 센싱신호의 레벨보다 낮추어 상기 비트라인들의 프리차지 레벨을 낮추고, 상기 소거 검증 동작을 재실시하도록 하는 반도체 장치.
  5. 메모리 셀들에 소거 전압을 인가하는 단계;
    상기 메모리 셀들의 워드라인들에 소거 검증 전압을 인가하고, 제1 센싱 기준 레벨을 기준으로 상기 소거 검증 전압에 의한 이븐 비트라인들의 전압 변화를 센싱하여 상기 이븐 비트라인들에 연관된 제1 메모리 셀들 중 미소거 셀을 검출하는 제1 소거 검증 동작을 실시하는 단계;
    상기 제1 메모리 셀들 중 상기 미소거 셀이 검출되면, 상기 제1 센싱 기준 레벨을 제2 센싱 기준 레벨로 변경하여 제1 추가 소거 검증 동작을 실시하는 단계;
    상기 제1 추가 소거 검증 동작에서 상기 미소거 셀이 검출되면, 상기 메모리 셀들을 소거하기 위한 소거 동작을 재실시하는 단계;
    상기 제1 메모리 셀들이 모두 소거되면, 상기 워드라인들에 상기 소거 검증 전압을 인가하고 상기 제1 센싱 기준 레벨을 기준으로 상기 소거 검증 전압에 의한 오드 비트라인들의 전압 변화를 센싱하여 상기 오드 비트라인들에 연관된 제2 메모리 셀들 중 미소거 셀을 검출하는 제2 소거 검증 동작을 실시하는 단계;
    상기 제2 메모리 셀들 중 상기 미소거 셀이 검출되면, 상기 제2 센싱 기준 레벨을 기준으로 제2 추가 소거 검증 동작을 실시하는 단계;
    상기 제2 추가 소거 검증 동작에서 상기 미소거 셀이 검출되면, 상기 소거 동작을 재실시하는 단계; 및
    상기 제2 메모리 셀들이 모두 소거되면 상기 소거 동작을 종료하는 단계를 포함하는 반도체 장치의 동작방법.
  6. 제5항에 있어서,
    상기 제2 센싱 기준 레벨은 상기 제1 센싱 기준 레벨보다 높게 설정하는 반도체 장치의 동작 방법.
  7. 제5항에 있어서,
    상기 제1 소거 검증 동작에서 상기 미소거 셀이 검출되지 않으면, 상기 제2 소거 검증 동작을 실시하는 반도체 장치의 동작방법.
  8. 제5항에 있어서,
    상기 제2 소거 검증 동작에서 상기 미소거 셀이 검출되지 않으면, 상기 소거 동작을 종료하는 반도체 장치의 동작방법.
  9. 제5항에 있어서,
    상기 소거 전압은 상기 소거 동작을 재실시할 때마다 점진적으로 상승되는 반도체 장치의 동작방법.
  10. 제5항에 있어서,
    상기 제1 및 제2 추가 소거 검증 동작은 상기 제1 센싱 기준 레벨을 상기 제2 센싱 기준 레벨로 높임으로써 상기 비트라인들의 프리차지 레벨을 낮추어 실시하는 반도체 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 프리차지 레벨은 반도체 장치의 싸이클링(cycling) 횟수 증가에 따른 메모리 셀들의 전기적 열화를 테스트한 결과에 따라 결정되는 반도체 장치의 동작 방법.
  12. 메모리 셀들에 소거 전압을 인가하는 단계;
    상기 메모리 셀들 중 이븐 또는 오드 워드라인들과 이븐 또는 오드 비트라인들에 연관된 메모리 셀 그룹들 각각에 대하여, 제1 센싱 기준 레벨을 기준으로 미소거 셀을 검출하기 위한 소거 검증 동작을 실시하는 단계;
    상기 소거 검증 동작 중 상기 미소거 셀이 검출되면, 다음 메모리 셀 그룹의 소거 검증 동작을 실시하기 이전에 상기 제1 센싱 기준 레벨을 제2 센싱 기준 레벨로 변경하여 추가 소거 검증 동작을 실시하는 단계;
    상기 추가 소거 검증 동작에서 상기 미소거 셀이 검출되면, 상기 소거 전압을 상승시켜 소거 동작을 재실시하는 단계; 및
    상기 메모리 셀 그룹들에서 상기 미소거 셀이 검출되지 않으면 상기 소거 동작을 종료하는 단계를 포함하는 반도체 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 제2 센싱 기준 레벨은 상기 제1 센싱 기준 레벨보다 높게 설정하는 반도체 장치의 동작 방법.
  14. 제12항에 있어서,
    상기 소거 전압은 상기 소거 동작을 재실시할 때마다 점진적으로 상승되는 반도체 장치의 동작방법.
  15. 제12항에 있어서, 상기 추가 소거 검증 동작은,
    상기 제1 센싱 기준 레벨을 상기 제2 센싱 기준 레벨로 높임으로써, 상기 이븐 또는 오드 비트라인들의 프리차지 레벨을 낮추어 실시하는 반도체 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 프리차지 레벨은 반도체 장치의 싸이클링(cycling) 횟수 증가에 따른 메모리 셀들의 전기적 열화를 테스트한 결과에 따라 결정되는 반도체 장치의 동작 방법.
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